JP2007250855A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】溝の下部が真円状に加工された半導体装置及びその製造方法を提供する。
【解決手段】半導体基板と、前記半導体基板に設けられた溝と、前記半導体基板上に、前記溝に追従して設けられたゲート絶縁膜と、前記溝に、前記ゲート絶縁膜を介して埋めこまれたゲート電極と、前記溝の近傍に設けられたｎ型拡散層と、を具備した半導体装置でにおいて、前記溝の下部を、断面が略真円状となるように加工する。
【選択図】図１０
【解決手段】半導体基板と、前記半導体基板に設けられた溝と、前記半導体基板上に、前記溝に追従して設けられたゲート絶縁膜と、前記溝に、前記ゲート絶縁膜を介して埋めこまれたゲート電極と、前記溝の近傍に設けられたｎ型拡散層と、を具備した半導体装置でにおいて、前記溝の下部を、断面が略真円状となるように加工する。
【選択図】図１０
Description
本発明は半導体装置及びその製造方法に関する。
半導体基板表面にｎ型拡散層、ゲート絶縁膜、ゲート電極の形成された半導体装置が知られている。図１は、従来の半導体装置の断面構造を示す図である。その半導体装置には、一対の溝型素子分離部の間にトランジスタ構造が形成されている。具体的には、ｐ型ウエル層とチャネルドープ層を有する半導体基板表面に、ソース領域とドレイン領域とを有するｎ型拡散層が形成されている。基板表面上には、ゲート絶縁膜が形成されている。そして、ｎ型ソース領域とドレイン領域との間に、ゲート絶縁膜を介してゲート電極３が形成されている。また、ソース領域、ドレイン領域上には夫々電極が形成されている。さらに、ゲート絶縁膜上にはシリコン酸化膜が形成されており、電極及びゲート電極はそのシリコン酸化膜中に埋め込まれるようにして配置されている。
このような構造を有する半導体装置において、配線の微細化が進むと、ｎ型拡散層間の距離が短くなる。ｎ型拡散層の広がりによって、ゲート電極の閾値電圧が、ｎ型拡散層の影響を受けるようになる。即ち、実効的なチャネル長が短くなってしまい、所望の閾値電圧Ｖｔｈを得る事が困難になってしまう。
この問題を解決するために、図２のような溝埋め込み型のゲート電極を有する半導体装置が知られている。図２に示される半導体装置では、半導体基板に溝が形成されており、ゲート電極はゲート絶縁膜を介して溝に埋め込まれるように設けられている。溝にゲート電極を埋め込んだ構造とすることで、実効的なチャネル長を溝の深さによって制御することができる。従って、図１のようなプレナー型の半導体装置と比較して、より高い閾値電圧を得る事ができる。
このような埋め込み型の半導体装置として、特許文献１は、一導電型の半導体基板と、その半導体基板に設けられた溝と、その溝の底面部での膜厚がその溝の側面部での膜厚よりも小さいゲート絶縁膜と、その溝内にそのゲート絶縁膜を介して設けられたゲート電極と、その溝に隣接するその半導体基板内にその溝よりも深く設けられた逆導電型の低濃度拡散層と、そのゲート電極に隣接するその低濃度拡散層内に設けられた、その溝よりも浅い逆導電型の高濃度拡散層とを有することを特徴とする絶縁ゲート型半導体装置、を開示している。
また、特許文献２には、シリコン細線にＵ字型溝を切った構造に加工し、熱酸化を行うと、ストレスの加わるＵ字状溝１０の底部中央付近は酸化速度が溝側壁付近よりも遅いので酸化膜厚に不均一が生じ、この酸化膜１１上にゲート電極を作成して正のゲート電圧を加えると、酸化膜が薄くなっているＵ字型溝の底部中央部には電子が蓄積され、溝側壁付近の酸化膜が厚い部分にはトンネル障壁が形成されることを特徴とする単一電子トンネル素子、が記載されている。
しかしながら、更なる微細化が進むと、このような埋めこみ型の半導体装置でも所望の閾値電圧Ｖｔｈを得る事が困難となる。
これに対して、ゲート電極３が埋め込まれる溝の上部の断面が矩形であり、下部の断面を丸める技術が知られている。このような半導体装置を、以下においては丸底型と記載する。丸底型の半導体装置としては、例えば非特許文献１に記載のものが挙げられる。溝の下部を、断面が円形となるように加工することで、実効的なチャネル長を通常の溝埋めこみ型トランジスタよりも長くすることができる。よって、トランジスタの微細化を進めても所望の閾値電圧を得る事ができる。更に、溝底が曲部を有していることから、その部分でゲート電極から受ける電界を大きくできる。よって、サブスレッショルド係数を小さくすることができ、トランジスタのＯＮ電流が大きくなるという利点がある。
丸底型の半導体装置では、溝の底部の曲率が小さくなると、トランジスタ特性が劣化することが知られている。曲率が小さくなると、その部分でゲート電極から受ける電界が弱くなり、サブスレッショルド係数が大きくなってしまうためである。即ち、溝底部の曲率は大きく、真円に近い形状となることが望ましい。
非特許文献１に記載された半導体装置では、丸底型の半導体装置を製造するにあたり、次ぎのようなプロセスを用いている。まず、ｐウエル層及びチャネルドープ層が形成され、素子分離の成された半導体基板上にハードマスクを形成する（図３）。そして、リソグラフィにより、溝を作る部分のエッチングを行い、シリコンのリセスがあるその基板に保護膜を堆積させる（図４）。続いて、円形部形成のために等方性エッチングを行って下部円形部を作成する（図５）。更に、溝の側面に形成された側面マスク（保護膜）と、ハードマスクとを取り除く（図６）。そして、公知の方法によってゲート電極を形成する（図７）。
このように、等方性エッチングによって下部円形部を作成した場合に、実際に形成される形状について、図８、図９を参照して説明する。図８は、図４において、シリコンのリセス部分のみを描いた図である。等方性エッチングでは、シリコン表面から等しい距離でシリコンの後退が起きる。従って、エッチングした後の形状（断面形状）は、図９に示されるように、真円ではなく、横方向に膨らんだ形状となり易い。
更に、等方性エッチングを行った場合には、溝内に残さ（結晶欠陥）が発生し、ゲート絶縁膜を均質に形成することが困難である。よって、均質なゲート絶縁膜を形成してＯＮ電流を更に大きくするためには、別のプロセスが必要であった。
上記と関連して、特許文献３は、溝内に発生する結晶欠陥を低減するために水素アニール処理を行う技術を開示している。
また、特許文献４は、溝（トレンチ）コーナー部を丸めるために、水素アニール処理を行う技術を開示している。即ち、特許文献４では、半導体基板の表面層にトレンチを形成し、そのトレンチの側壁に生成された保護膜を除去した後、そのトレンチの側壁に沿ってゲート絶縁膜を形成する前に、水素アニールを行うことが記載されている。
しかしながら、上述の何れの文献にも、溝内に発生する残さを抑制した上で、溝の下部の断面形状を真円に近い形状に加工する技術は開示されていない。
特開平４−３０６８８１号 公報
特開平８−３０６９０４号 公報
特開２００２−２３１９４５号 公報
特開２００３−２２９４７９号 公報
Ｓ−ＲＣＡＴ（Ｓｐｈｅｒｅ−ｓｈａｐｅｄ−Ｒｅｃｅｓｓ−Ｃｈａｎｎｅｌ−Ａｒｒａｙ−Ｔｒａｎｓｉｓｉｔｏｒ） Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ ７０ｎｍ ＤＲＡＭ ｆｅａｔｕｒｅ ｓｉｚｅ ａｎｄ ｂｅｙｏｎｄ （２００５ Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｔｅｃｈｎｏｌｏｇｙ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ）
即ち、本発明の目的は、溝の下部が真円状に加工された半導体装置及びその製造方法を提供することにある。
本発明の他の目的は、エッチングにより溝を形成する際に発生する残さが低減された上で、溝の下部が真円状に加工された半導体装置及びその製造方法を提供することにある。
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
本発明に係る半導体装置（３０）は、半導体基板（２０）と、半導体基板（２０）に設けられた溝（１８）と、半導体基板（３０）上に、溝（１８）に追従して設けられたゲート絶縁膜（６）と、溝（１８）に、ゲート絶縁膜（６）を介して埋めこまれたゲート電極（３）と、溝（１８）の近傍に設けられた拡散層（５）と、を具備する。溝（１８）の下部は、断面が略真円状である。
溝の下部が略真円状に加工されていることで、ゲート電極（３）から受ける電界を大きくすることができるので、サブスレッショルド係数を小さくすることができる。
溝の下部が略真円状に加工されていることで、ゲート電極（３）から受ける電界を大きくすることができるので、サブスレッショルド係数を小さくすることができる。
本発明に係る半導体装置（３０）において、溝（１８）の上部の断面は、矩形状であることが好ましい。
本発明に係る半導体装置（３０）において、溝（１８）の下部の断面形状は、溝（１８）の下部の半径をＲとし、溝（１８）の上部の幅Ｗとして、「Ｒ＞０．５Ｗ」となる形状であることが好ましい。
本発明に係る半導体装置の製造方法は、半導体基板（２０）上に、ハードマスク（８）を形成する工程（ステップＳ０３）と、ハードマスク（８）及び半導体基板（２０）の一部をエッチングして、浅い溝（１８１）を形成する浅溝形成工程（ステップＳ０４〜０５）と、浅い溝（１８１）に追従するように、保護膜（１０、１１）を形成する工程（ステップＳ０６）と、浅い溝（１８１）の側壁に形成された保護膜（１０、１１）は残して、浅い溝（１８１）の底部に形成された保護膜（１０、１１）とその下の半導体基板２０の一部をエッチングすることで、深い溝（１８２）を形成する深溝形成工程（ステップＳ０７〜０８）と、水素アニール処理によって、深溝形成工程（ステップＳ０７〜０８）においてエッチングされた部分を、断面が略円形の円形部となるように加工する円形加工工程（ステップＳ０９）と、を具備する。
半導体基板（２０）に浅い溝（１８１）を形成した後に、更に、深溝形成工程（ステップＳ０７〜０８）によって、溝を深くエッチングすることで、溝の浅い部分には保護膜（１０、１１）が残り、深い部分には半導体基板（２０）が剥き出しとなった状態となる。この状態で水素アニール処理を行うことで、溝の下部（深い部分）を、断面が略真円の形状に加工することができる。
また、水素アニール処理によって、溝をエッチングした際に生じた残さ（結晶欠陥）が修復される。
半導体基板（２０）に浅い溝（１８１）を形成した後に、更に、深溝形成工程（ステップＳ０７〜０８）によって、溝を深くエッチングすることで、溝の浅い部分には保護膜（１０、１１）が残り、深い部分には半導体基板（２０）が剥き出しとなった状態となる。この状態で水素アニール処理を行うことで、溝の下部（深い部分）を、断面が略真円の形状に加工することができる。
また、水素アニール処理によって、溝をエッチングした際に生じた残さ（結晶欠陥）が修復される。
本発明に係る半導体装置の製造方法において、深溝形成工程（ステップＳ０７〜０８）においてエッチングされる部分の深さ（Ｌ）は、浅溝形成工程（ステップＳ０４〜０５）において形成された浅い溝の幅（Ｗ）として、「Ｌ＞Ｗ」となる深さであることが好ましい。
本発明に係る半導体装置の製造方法は、更に、円形加工工程（ステップＳ０９）の後に、深い溝に追従するようにゲート絶縁膜（６）を形成する工程（ステップＳ１３）と、ゲート電極（３）を、ゲート絶縁膜（６）で被覆されたその深い溝の中に埋め込まれるようにして形成する工程（ステップＳ１６）と、を具備する。
本発明に依れば、溝の下部が真円状に加工された半導体装置及びその製造方法が提供される。
本発明に依れば、更に、エッチングにより溝を形成する際に発生する残さが低減された上で、溝の下部が真円状に加工された半導体装置及びその製造方法が提供される。
（構成）
以下、本発明の実施の形態について図面を参照して説明する。図１０は、本実施の形態に係る半導体装置３０の断面構造を示している。本実施の形態においては、半導体装置３０として、ｎ型チャネルＭＯＳトランジスタを例示して説明する。半導体装置３０は、半導体基板２０、ゲート絶縁膜６、ゲート電極３、シリコン酸化膜層１７、及び電極１６を有している。半導体基板２０には、ｐ型ウエル層２、チャネルドープ層４、ｎ型拡散層５、溝１８、及び一対の素子分離部１が設けられている。各部の詳細について以下に詳述する。
以下、本発明の実施の形態について図面を参照して説明する。図１０は、本実施の形態に係る半導体装置３０の断面構造を示している。本実施の形態においては、半導体装置３０として、ｎ型チャネルＭＯＳトランジスタを例示して説明する。半導体装置３０は、半導体基板２０、ゲート絶縁膜６、ゲート電極３、シリコン酸化膜層１７、及び電極１６を有している。半導体基板２０には、ｐ型ウエル層２、チャネルドープ層４、ｎ型拡散層５、溝１８、及び一対の素子分離部１が設けられている。各部の詳細について以下に詳述する。
半導体基板２０の表面近傍には素子分離部１が設けられており、半導体基板上を複数の領域に分割している。素子分離部１よりも深い部分にはｐ型ウエル層２が設けられている。ｐ型ウエル層２よりも浅い部分にはチャネルドープ層４が設けられている。ｎ型拡散層５は、チャネルドープ層４よりも更に浅い部分で、且つ、一対の素子分離部１に挟まれた部分に設けられている。
溝１８は、半導体基板２０の表面から、ｎ型拡散層５を貫通するように形成されている。溝１８の断面形状は、上部が矩形状であり、下部が略真円状である。溝１８の上部の形状は、上部矩形部の側壁が垂直であったとしも、テーパがついていたとしても、チャネル部分における電界に大きな違いは無いので、特に限定されない。溝の底部は、チャネルドープ層４に接している。
ゲート絶縁膜６は、半導体基板２０の表面に設けられている。ゲート絶縁膜６は、溝１８にも追従するように設けられている。
ゲート電極３は、下部が溝１８に埋め込まれるように形成されている。溝１８に埋めこまれた部分では、ゲート絶縁膜６を介してゲート電極３が配置されている。尚、ゲート電極３の上部は、半導体基板２０上に突き出している。
ｎ型拡散層５は、溝を挟むようにしてソース領域とドレイン領域とを有している。各領域には、電極１６が接続されている。
半導体基板２０上には、ゲート絶縁膜６を介してシリコン酸化膜１７が設けられている。ゲート電極３の上部や電極１６は、このシリコン酸化膜１７に埋め込まれるようにして配置されている。尚、電極１６の上部は、シリコン酸化膜１７から突き出すように延びている。
このような半導体装置２０では、溝１８の下部が真円状に加工されているので、溝底部の曲率が最大となる。これにより、ゲートに電圧をかけた際に、トランジスタのＯＮ電流を最大化することができる。この部分で、ゲート電極から受ける電界が大きくなるので、サブスレッショルド係数を小さくすることができる。
溝１８の形状について更に詳しく説明する。既述のように、溝１８の断面形状は、上部が矩形状であり、下部が略真円状となっている。ここで、上部の矩形状の断面を有する部分の幅をＷとし、下部の円形状の部分の曲率半径をＲとすると、「Ｒ＞０．５Ｗ」となることが好ましい。即ち、下部の円形部の直径が、上部の矩形部の幅よりも長くなっていることが好ましい。この理由について以下に説明する。
半導体装置において、実効的なチャネル部の電界（実効電界）は、溝底部のコーナー部分の曲率半径への依存性を示す。曲率半径が、１００ｎｍ以上であると、実効電界は、平担部の電界の９０％以上となるが、曲率半径が小さくなると徐々に低下してしまう。例えば、曲率半径が５０ｎｍの場合には、平担部の７０％程度にまで低下する。その結果、サブスレッショルド係数が大きくなってしまう。例えば、平坦部のサブスレッショルド係数が約８０ｍＶ／ｄｉｃａｄｅであるのに対して、曲率半径が５０ｎｍの場合には１１５ｍＶ／ｄｉｃａｄｅまで大きくなってしまう。
通常、実効電界の低下の許容範囲は、１０％程度である。サブスレッショルド係数の増大も１０％程度まで許容できる。これ以上に実効電界が低下して、サブスレッショルド係数が増大すると、不良デバイスが発生し易くなる。例えば、サブスレッショルド係数の増大によって、ＯＦＦ電流の増大や、これに伴なう情報保持特性の劣化などの不良が増加する。これらを考慮すると、実効電界の低下とサブスレッショルド係数の増大は、何れも１０％以下であることが望ましい。
以上のような理由から、Ｒとしては０．５Ｗよりも大きいことが好ましい。Ｒが、０．５Ｗより小さくなると、サブスレッショルド係数が１０％以上増大してしまうことがある。また、溝の有するスペースにより、隣接するトランジスタ同士が物理的に接触してしまわないＲが上限となる。なお、Rとしては、０．５６Wより大きいことがより好ましい。
（製造方法）
続いて、本実施の形態に係る半導体装置の製造方法について説明する。図２７は、半導体装置の製造方法のフローチャートを示している。また、図１１〜図２６は、各ステップにおける半導体装置の断面構造を示している。
続いて、本実施の形態に係る半導体装置の製造方法について説明する。図２７は、半導体装置の製造方法のフローチャートを示している。また、図１１〜図２６は、各ステップにおける半導体装置の断面構造を示している。
図１１；（ステップＳ０１）素子分離部及びシリコン酸化膜の形成
まず、半導体基板（シリコン基板）に素子分離用の溝を形成する。更に、シリコン酸化膜７を製膜する。これにより、シリコン酸化物が溝内に埋めこまれて溝型素子分離部１が形成される。また、この時にシリコン酸化膜７によって半導体基板の表面が被覆された状態となる。ここで、素子分離部１の深さとしては、２８０nmが例示される。
まず、半導体基板（シリコン基板）に素子分離用の溝を形成する。更に、シリコン酸化膜７を製膜する。これにより、シリコン酸化物が溝内に埋めこまれて溝型素子分離部１が形成される。また、この時にシリコン酸化膜７によって半導体基板の表面が被覆された状態となる。ここで、素子分離部１の深さとしては、２８０nmが例示される。
図１２；（ステップＳ０２）ｐ型ウエル層の形成
続いて、ボロンを注入して、ｐ型ウエル層２が形成される。ボロン注入の条件としては、厚さ１０ｎｍのシリコン酸化膜７を通して、２５０ｋｅＶで１×１０１３／ｃｍ２、１５０ｋｅＶで５×１０１２／ｃｍ２、及び８０ｋｅＶで３×１０１２／ｃｍ２という条件が例示される。ボロンを注入した後に、損傷回復のために熱処理が実施される。この時の熱処理の条件としては、１０００℃、１分間という条件が例示される。
続いて、ボロンを注入して、ｐ型ウエル層２が形成される。ボロン注入の条件としては、厚さ１０ｎｍのシリコン酸化膜７を通して、２５０ｋｅＶで１×１０１３／ｃｍ２、１５０ｋｅＶで５×１０１２／ｃｍ２、及び８０ｋｅＶで３×１０１２／ｃｍ２という条件が例示される。ボロンを注入した後に、損傷回復のために熱処理が実施される。この時の熱処理の条件としては、１０００℃、１分間という条件が例示される。
更に、シリコン酸化膜７を通してボロンが注入されて、ｐ型ウエル層の上にチャネルドープ層４が形成される。この時のボロン注入の条件としては、３０keVで２×１０１２／ｃｍ２という条件が例示される。
図１３；（ステップＳ０３）ハードマスクの形成
続いて、シリコン酸化膜７上に、ハードマスク８が形成される。ハードマスク８の成分としては、シリコン窒化膜が例示される。シリコン窒化膜の膜厚としては、５０nmが例示される。
続いて、シリコン酸化膜７上に、ハードマスク８が形成される。ハードマスク８の成分としては、シリコン窒化膜が例示される。シリコン窒化膜の膜厚としては、５０nmが例示される。
図１４；（ステップＳ０４）ハードマスクのパターニング
続いて、ゲート電極が形成される予定の部分のハードマスク８とシリコン酸化膜７とが、リソグラフィ技術とドライエッチング技術とによって除去される。この時に除去されるスペースの幅としては、５０nmが例示される。
続いて、ゲート電極が形成される予定の部分のハードマスク８とシリコン酸化膜７とが、リソグラフィ技術とドライエッチング技術とによって除去される。この時に除去されるスペースの幅としては、５０nmが例示される。
図１５；（ステップＳ０５）チャネルドープ層のエッチング
ハードマスク８をマスクとして、ドライエッチング技術によりチャネルドープ層４がエッチングされる。これにより、浅い溝１８１が形成される。浅い溝１８１の深さとしては、６０nmが例示される。
ハードマスク８をマスクとして、ドライエッチング技術によりチャネルドープ層４がエッチングされる。これにより、浅い溝１８１が形成される。浅い溝１８１の深さとしては、６０nmが例示される。
図１６；（ステップＳ０６）保護膜の形成
続いて、保護膜９が製膜される。保護膜９は、ハードマスク８上と、浅い溝１８１に追従する部分とに製膜される。保護膜９としては、シリコン酸化膜１０とシリコン窒化膜１１とを積層したものが挙げられる。
続いて、保護膜９が製膜される。保護膜９は、ハードマスク８上と、浅い溝１８１に追従する部分とに製膜される。保護膜９としては、シリコン酸化膜１０とシリコン窒化膜１１とを積層したものが挙げられる。
図１７；（ステップＳ０７）保護膜のエッチング
保護膜（シリコン酸化膜１０とシリコン窒化膜１１）を、深さ方向に異方性エッチングする。異方性エッチングとしては、反応性イオンエッチング等が例示される。これにより、浅い溝１８１の底部とハードマスク８上に形成された保護膜（シリコン酸化膜１０及びシリコン窒化膜１１）が除去される。浅い溝１８１の底部では、チャネルドープ層４のシリコンが剥き出しとなる。一方、浅い溝１８１の側壁部分には、シリコン酸化膜１０とシリコン窒化膜１１は残存している。以下の説明では、側壁に残存した保護膜を側壁マスク１９と記載する。
保護膜（シリコン酸化膜１０とシリコン窒化膜１１）を、深さ方向に異方性エッチングする。異方性エッチングとしては、反応性イオンエッチング等が例示される。これにより、浅い溝１８１の底部とハードマスク８上に形成された保護膜（シリコン酸化膜１０及びシリコン窒化膜１１）が除去される。浅い溝１８１の底部では、チャネルドープ層４のシリコンが剥き出しとなる。一方、浅い溝１８１の側壁部分には、シリコン酸化膜１０とシリコン窒化膜１１は残存している。以下の説明では、側壁に残存した保護膜を側壁マスク１９と記載する。
図１８；（ステップＳ０８）深い溝の形成
浅い溝１８１の底部にて、チャネルドープ層４が剥き出しとなった状態から、更に異方性エッチングを進める。これにより深い溝１８２が形成される。ここで、チャネルドープ層４を形成するシリコンと、側壁マスク１９のシリコン窒化膜とでは、シリコンの方がエッチングされ易い。よって、溝１８の横方向に対しては、側壁マスク１９がマスクの役割を果たしているので殆どエッチングされない。深さ方向にのみ選択的にエッチングして、アスペクト比１０以上の形状を得る事ができる。また、図１８に示されるように、側壁マスク１９の底部と、深い溝１８２部分の界面とでは、ボーイングしていてもよい。
浅い溝１８１の底部にて、チャネルドープ層４が剥き出しとなった状態から、更に異方性エッチングを進める。これにより深い溝１８２が形成される。ここで、チャネルドープ層４を形成するシリコンと、側壁マスク１９のシリコン窒化膜とでは、シリコンの方がエッチングされ易い。よって、溝１８の横方向に対しては、側壁マスク１９がマスクの役割を果たしているので殆どエッチングされない。深さ方向にのみ選択的にエッチングして、アスペクト比１０以上の形状を得る事ができる。また、図１８に示されるように、側壁マスク１９の底部と、深い溝１８２部分の界面とでは、ボーイングしていてもよい。
本ステップにおいてエッチングする深さによって、次工程で形成される溝下部の円形形状の大きさが決定される。よって、深い溝１８２の深さを制御することで、所望の円形形状を得る事ができる。既述のような、Ｒが０．５６Ｗよりも大きい断面形状を得るためには、本ステップにおいてエッチングする深さを、Ｗの１倍より深くすることで可能である。エッチングする深さをＬとすると、円形状に加工する前後での溝の断面積は同じであるので、Ｌ×Ｗ＝πＲ２の関係から、Ｒが０．５６Ｗよりも大きい断面形状を得る事ができる。このような深い溝１８２の深さ（側壁マスクの底部から、溝１８の底部までの深さ）としては、２６０nmが例示される。
図１９；（ステップＳ０９）水素アニール
続いて、ウエットエッチングにより、自然酸化膜を除去する。更に、水素アニール処理を行う。水素アニール処理によって、深い溝１８２部分の形状が、断面が略真円状の形状に加工される。水素アニール処理の条件としては、９００℃、６０秒という条件が例示される。
続いて、ウエットエッチングにより、自然酸化膜を除去する。更に、水素アニール処理を行う。水素アニール処理によって、深い溝１８２部分の形状が、断面が略真円状の形状に加工される。水素アニール処理の条件としては、９００℃、６０秒という条件が例示される。
このように、チャネルドープ層４のシリコンが剥き出しとなった状態において、水素アニール処理を行うと、シリコンが表面エネルギーを最小にする方向へマイグレートする。即ち、断面は自然と略真円状となる。
図２０；（ステップＳ１０）犠牲酸化
続いて、犠牲酸化が行われる。これにより、溝１８の下部において、シリコンが剥き出しとなった部分が犠牲酸化膜１２で被覆される。
続いて、犠牲酸化が行われる。これにより、溝１８の下部において、シリコンが剥き出しとなった部分が犠牲酸化膜１２で被覆される。
図２１；（ステップＳ１１）シリコン窒化膜の剥離
熱燐酸により、シリコン窒化膜１１が剥離される。
熱燐酸により、シリコン窒化膜１１が剥離される。
図２２；（ステップＳ１２）犠牲酸化膜の除去
続いて、ウエットエッチングにより、犠牲酸化膜１２及びシリコン酸化膜１０が除去される。
続いて、ウエットエッチングにより、犠牲酸化膜１２及びシリコン酸化膜１０が除去される。
図２３；（ステップＳ１３）ゲート絶縁膜の形成
熱酸化を行い、ゲート絶縁膜６を形成する。ゲート絶縁膜６は、半導体基板２０上に、溝１８に追従して形成される。ゲート絶縁膜６の厚みとしては、１０nmが例示される。
熱酸化を行い、ゲート絶縁膜６を形成する。ゲート絶縁膜６は、半導体基板２０上に、溝１８に追従して形成される。ゲート絶縁膜６の厚みとしては、１０nmが例示される。
図２４；（ステップＳ１４）多結晶シリコン膜の形成
ドライ酸素雰囲気中で熱酸化することで、多結晶シリコン膜１３が形成される。多結晶シリコン膜１３は、溝１８を埋めこむように形成される。また、半導体基板２０の表面上にも多結晶シリコン膜１３が形成される。この時の熱酸化の温度としては、例えば１０００℃である。この時、溝の下部円形部には、す（空間）１４が形成される場合があるが、溝１８の側壁及び下部において既にゲート絶縁膜６が形成され、そのゲート絶縁膜の内側を覆うかたちで多結晶シリコンが埋め込まれているので、特性に対して影響は与えない。
ドライ酸素雰囲気中で熱酸化することで、多結晶シリコン膜１３が形成される。多結晶シリコン膜１３は、溝１８を埋めこむように形成される。また、半導体基板２０の表面上にも多結晶シリコン膜１３が形成される。この時の熱酸化の温度としては、例えば１０００℃である。この時、溝の下部円形部には、す（空間）１４が形成される場合があるが、溝１８の側壁及び下部において既にゲート絶縁膜６が形成され、そのゲート絶縁膜の内側を覆うかたちで多結晶シリコンが埋め込まれているので、特性に対して影響は与えない。
ステップＳ１５；タングステンシリサイドの形成
更に、多結晶シリコン膜１３上に、タングステンシリサイド膜１５が形成される。この時の膜厚は、例えば１０nmである。
更に、多結晶シリコン膜１３上に、タングステンシリサイド膜１５が形成される。この時の膜厚は、例えば１０nmである。
図２５；（ステップＳ１６）ゲート電極の形成
続いて、ゲート電極３が形成される。ゲート電極３は、公知の技術により形成することができる。尚、図２５において、す（空間）１４は省略されて描かれている。
続いて、ゲート電極３が形成される。ゲート電極３は、公知の技術により形成することができる。尚、図２５において、す（空間）１４は省略されて描かれている。
図２６；（ステップＳ１７）ｎ型拡散層の形成
リン及び砒素を注入して、ｎ型拡散層５が形成される。リンの注入条件としては、５０keVで１×１０１４という条件が例示される。また、砒素注入の条件としては、２０keVで１×１０１５という条件が例示される。また、これらの注入後には、活性化のために１０００℃で１０秒程度の熱処理が施される。
リン及び砒素を注入して、ｎ型拡散層５が形成される。リンの注入条件としては、５０keVで１×１０１４という条件が例示される。また、砒素注入の条件としては、２０keVで１×１０１５という条件が例示される。また、これらの注入後には、活性化のために１０００℃で１０秒程度の熱処理が施される。
図１０；（ステップＳ１８）電極の形成
その後、シリコン酸化膜１７を堆積させる。さらに、周知のフォトリソグラフィ技術とドライエッチング技術を用いて、電極用の穴を開口させる。更に、電極配線用の導電膜を堆積して加工することで、電極１６が形成される。このようにして、図１０に示されるような、溝埋めこみ型のゲート電極を有するｎ型チャネルＭＯＳトランジスタ（半導体装置３０）が作製される。
その後、シリコン酸化膜１７を堆積させる。さらに、周知のフォトリソグラフィ技術とドライエッチング技術を用いて、電極用の穴を開口させる。更に、電極配線用の導電膜を堆積して加工することで、電極１６が形成される。このようにして、図１０に示されるような、溝埋めこみ型のゲート電極を有するｎ型チャネルＭＯＳトランジスタ（半導体装置３０）が作製される。
以上説明したように、本実施の形態に係る半導体装置３０では、水素アニール処理（Ｓ０９）を行う前に深い溝１８１を形成しておくことで、下部の断面が真円状に加工された溝１８を形成することができる。
ゲート電極を、下部の断面が真円状に加工された溝１８に埋めこむように配置することで、サブスレッショルド係数の増大を抑えて、トランジスタのＯＮ電流を最大化させることができる。
また、溝１８の形成時において、水素アニール処理を施すことで、エッチングの際に生成した結晶欠陥を回復させることができる。更に、水素の還元作用により、不要な酸素コンタミを除去することができる。溝底が滑らかになるので、シリコンのサブチャネルが無くなり、トランジスタのＩｄ−Ｖｇ特性を改善させることができる。
尚、本実施形態では、深い溝１８１を形成するエッチングとして、異方性エッチングを用いているが、等方性エッチングを用いてもよい。側壁マスク１９のシリコン窒化膜と、チャネルドープ層のシリコン膜とのアスペクト比から、等方性エッチングを用いても深さ方向への選択的なエッチングが可能である。この場合、エッチングによって後退するシリコンの体積を制御することにより、水素アニール処理後の溝下部形状の曲率半径を決定することができる。
１ 素子分離部
２ ｐ型ウエル層
３ ゲート電極
４ チャネルドープ層
５ ｎ型拡散層
６ ゲート絶縁膜
７ シリコン酸化膜
８ ハードマスク
９ 保護膜
１０ シリコン酸化膜
１１ シリコン窒化膜
１２ 犠牲酸化膜
１３ 多結晶シリコン膜
１４ す（空間）
１５ タングステンシリサイド
１６ 電極
１７ シリコン酸化膜
１８ 溝
１８１ 浅い溝
１８２ 深い溝
１９ 側壁マスク
２０ 半導体基板
２１ 保護膜
３０ 半導体装置
２ ｐ型ウエル層
３ ゲート電極
４ チャネルドープ層
５ ｎ型拡散層
６ ゲート絶縁膜
７ シリコン酸化膜
８ ハードマスク
９ 保護膜
１０ シリコン酸化膜
１１ シリコン窒化膜
１２ 犠牲酸化膜
１３ 多結晶シリコン膜
１４ す（空間）
１５ タングステンシリサイド
１６ 電極
１７ シリコン酸化膜
１８ 溝
１８１ 浅い溝
１８２ 深い溝
１９ 側壁マスク
２０ 半導体基板
２１ 保護膜
３０ 半導体装置
Claims (6)
- 半導体基板と、
前記半導体基板に設けられた溝と、
前記半導体基板上に、前記溝に追従して設けられたゲート絶縁膜と、
前記溝に、前記ゲート絶縁膜を介して埋めこまれたゲート電極と、
前記溝の近傍に設けられた拡散層と、
を具備し、
前記溝の下部は、断面が略真円状である
半導体装置。 - 請求項１に記載された半導体装置であって、
前記溝の上部の断面は、矩形状である
半導体装置。 - 請求項１又は２に記載された半導体装置であって、
前記溝の下部の断面形状は、前記溝の下部の半径をＲとし、前記溝の上部の幅Ｗとして、「Ｒ＞０．５Ｗ」となる形状である
半導体装置。 - 半導体基板上に、ハードマスクを形成する工程と、
前記ハードマスク及び前記半導体基板の一部をエッチングして、浅い溝を形成する浅溝形成工程と、
前記浅い溝に追従するように保護膜を形成する工程と、
前記浅い溝の側壁に形成された前記保護膜は残して、前記浅い溝の底部に形成された前記保護膜と、その下の前記半導体基板の一部をエッチングすることで、深い溝を形成する深溝形成工程と、
水素アニール処理によって、前記深溝形成工程においてエッチングされた部分を、断面が略真円の形状に加工する円形加工工程と、
を具備した
半導体装置の製造方法。 - 請求項４に記載された半導体装置の製造方法であって、
前記深溝形成工程においてエッチングされる部分の深さＬは、前記浅溝形成工程において形成された前記浅い溝の幅Ｗとして、「Ｌ＞Ｗ」となる深さである
半導体装置の製造方法。 - 請求項４又は５に記載された半導体装置の製造方法であって、
更に、
前記円形加工工程の後に、前記深い溝に追従するようにゲート絶縁膜を形成する工程と、
ゲート電極を、前記ゲート絶縁膜で被覆された前記深い溝の中に埋め込まれるようにして形成する工程と、
を具備した
半導体装置の製造方法。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008085341A (ja) * | 2006-09-28 | 2008-04-10 | Hynix Semiconductor Inc | 半導体素子のリセスゲートの製造方法 |
| JP2008091868A (ja) * | 2006-09-29 | 2008-04-17 | Hynix Semiconductor Inc | 半導体素子のリセスゲートの製造方法 |
| JP2008091917A (ja) * | 2006-09-29 | 2008-04-17 | Hynix Semiconductor Inc | バルブ型埋め込みチャネルを備えた半導体素子及びその製造方法 |
| JP2009123998A (ja) * | 2007-11-16 | 2009-06-04 | Elpida Memory Inc | 半導体装置の製造方法 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100689840B1 (ko) * | 2005-10-04 | 2007-03-08 | 삼성전자주식회사 | 리세스된 게이트 전극을 갖는 반도체소자 및 그의 제조방법 |
| KR100761408B1 (ko) * | 2006-09-29 | 2007-09-27 | 주식회사 하이닉스반도체 | 전구형 리세스게이트 및 그의 제조 방법 |
| US7858476B2 (en) * | 2006-10-30 | 2010-12-28 | Hynix Semiconductor Inc. | Method for fabricating semiconductor device with recess gate |
| KR100780658B1 (ko) * | 2006-12-27 | 2007-11-30 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| TW200849404A (en) * | 2007-06-12 | 2008-12-16 | Promos Technologies Inc | Method for forming semiconductor device |
| WO2009154882A2 (en) * | 2008-06-20 | 2009-12-23 | Maxpower Semiconductor Inc. | Semiconductor power switches having trench gates |
| KR101073073B1 (ko) * | 2008-10-17 | 2011-10-12 | 주식회사 하이닉스반도체 | 수직게이트를 구비한 반도체장치 및 그 제조 방법 |
| JP5353201B2 (ja) * | 2008-11-21 | 2013-11-27 | ソニー株式会社 | 固体撮像装置の製造方法 |
| US9117759B2 (en) * | 2011-08-10 | 2015-08-25 | Micron Technology, Inc. | Methods of forming bulb-shaped trenches in silicon |
| US8659079B2 (en) * | 2012-05-29 | 2014-02-25 | Nanya Technology Corporation | Transistor device and method for manufacturing the same |
| JP2013251397A (ja) * | 2012-05-31 | 2013-12-12 | Denso Corp | 半導体装置 |
| US9406550B2 (en) | 2013-10-31 | 2016-08-02 | Infineon Technologies Austria Ag | Insulation structure formed in a semiconductor substrate and method for forming an insulation structure |
| WO2015152904A1 (en) | 2014-04-01 | 2015-10-08 | Empire Technology Development Llc | Vertical transistor with flashover protection |
| US9406750B2 (en) | 2014-11-19 | 2016-08-02 | Empire Technology Development Llc | Output capacitance reduction in power transistors |
| CN109037337A (zh) * | 2018-06-28 | 2018-12-18 | 华为技术有限公司 | 一种功率半导体器件及制造方法 |
| US10727317B2 (en) * | 2018-10-04 | 2020-07-28 | International Business Machines Corporation | Bottom contact formation for vertical transistor devices |
| JP7344049B2 (ja) * | 2019-08-29 | 2023-09-13 | 株式会社Ｓｃｒｅｅｎホールディングス | 半導体装置形成方法および基板処理装置 |
Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637275A (ja) * | 1992-07-13 | 1994-02-10 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP2000269485A (ja) * | 1999-03-18 | 2000-09-29 | Hyundai Electronics Ind Co Ltd | 半導体素子およびその製造方法 |
| JP2001244325A (ja) * | 2000-02-28 | 2001-09-07 | Denso Corp | 半導体装置の製造方法及び絶縁ゲート型パワー素子 |
| JP2004140039A (ja) * | 2002-10-15 | 2004-05-13 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2005045198A (ja) * | 2003-07-23 | 2005-02-17 | Samsung Electronics Co Ltd | リセスゲートトランジスタ構造及びその形成方法 |
| JP2005142549A (ja) * | 2003-10-15 | 2005-06-02 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
| JP2005142265A (ja) * | 2003-11-05 | 2005-06-02 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| US20050253194A1 (en) * | 2004-05-17 | 2005-11-17 | Yang Ji-Yi | SOI-like structure in a bulk semiconductor substrate and method of forming same |
| JP2006066611A (ja) * | 2004-08-26 | 2006-03-09 | Toshiba Corp | 半導体装置 |
| JP2007088418A (ja) * | 2005-09-22 | 2007-04-05 | Samsung Electronics Co Ltd | 側方拡張活性領域を有する半導体素子及びその製造方法 |
| JP2007184533A (ja) * | 2005-12-29 | 2007-07-19 | Hynix Semiconductor Inc | 半導体素子のリセスチャネル用トレンチ形成方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TWI240989B (en) * | 2005-01-17 | 2005-10-01 | Powerchip Semiconductor Corp | Method for forming trench gate dielectric layer |
| KR100700332B1 (ko) * | 2005-11-01 | 2007-03-29 | 주식회사 하이닉스반도체 | 플라스크형 리세스 게이트를 갖는 반도체 소자의 제조방법 |
| KR100753082B1 (ko) * | 2006-02-28 | 2007-08-31 | 주식회사 하이닉스반도체 | 반도체 소자 및 그의 제조방법 |
| JP5524443B2 (ja) * | 2006-03-24 | 2014-06-18 | ピーエスフォー ルクスコ エスエイアールエル | 半導体装置及びその製造方法 |
| KR100744071B1 (ko) * | 2006-03-31 | 2007-07-30 | 주식회사 하이닉스반도체 | 벌브형 리세스 게이트를 갖는 반도체 소자의 제조방법 |
| KR100753083B1 (ko) * | 2006-04-28 | 2007-08-31 | 주식회사 하이닉스반도체 | 반도체소자의 리세스채널 형성 방법 |
| KR100744684B1 (ko) * | 2006-06-01 | 2007-08-01 | 주식회사 하이닉스반도체 | 벌브형 리세스와 새들형 핀을 결합한 반도체소자 및 그의제조 방법 |
-
2006
- 2006-03-16 JP JP2006072651A patent/JP2007250855A/ja active Pending
-
2007
- 2007-03-14 US US11/717,707 patent/US7858508B2/en not_active Expired - Fee Related
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0637275A (ja) * | 1992-07-13 | 1994-02-10 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
| JP2000269485A (ja) * | 1999-03-18 | 2000-09-29 | Hyundai Electronics Ind Co Ltd | 半導体素子およびその製造方法 |
| JP2001244325A (ja) * | 2000-02-28 | 2001-09-07 | Denso Corp | 半導体装置の製造方法及び絶縁ゲート型パワー素子 |
| JP2004140039A (ja) * | 2002-10-15 | 2004-05-13 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| JP2005045198A (ja) * | 2003-07-23 | 2005-02-17 | Samsung Electronics Co Ltd | リセスゲートトランジスタ構造及びその形成方法 |
| JP2005142549A (ja) * | 2003-10-15 | 2005-06-02 | Fuji Electric Holdings Co Ltd | 半導体装置の製造方法 |
| JP2005142265A (ja) * | 2003-11-05 | 2005-06-02 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| US20050253194A1 (en) * | 2004-05-17 | 2005-11-17 | Yang Ji-Yi | SOI-like structure in a bulk semiconductor substrate and method of forming same |
| JP2006066611A (ja) * | 2004-08-26 | 2006-03-09 | Toshiba Corp | 半導体装置 |
| JP2007088418A (ja) * | 2005-09-22 | 2007-04-05 | Samsung Electronics Co Ltd | 側方拡張活性領域を有する半導体素子及びその製造方法 |
| JP2007184533A (ja) * | 2005-12-29 | 2007-07-19 | Hynix Semiconductor Inc | 半導体素子のリセスチャネル用トレンチ形成方法 |
Non-Patent Citations (1)
| Title |
|---|
| J.Y.KIM ET AL.: "S-RCAT(Sphere-shaped-Recess-Channel-Array Transistor) Technology for 70nm DRAM feature size and beyo", 2005 SYMPOSIUM ON VLSI TECHNOLOGY DIGEST OF TECHNICAL PAPERS, JPN6008061323, 2005, pages 34 - 35, XP001240732, ISSN: 0002665349, DOI: 10.1109/.2005.1469201 * |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008085341A (ja) * | 2006-09-28 | 2008-04-10 | Hynix Semiconductor Inc | 半導体素子のリセスゲートの製造方法 |
| JP2008091868A (ja) * | 2006-09-29 | 2008-04-17 | Hynix Semiconductor Inc | 半導体素子のリセスゲートの製造方法 |
| JP2008091917A (ja) * | 2006-09-29 | 2008-04-17 | Hynix Semiconductor Inc | バルブ型埋め込みチャネルを備えた半導体素子及びその製造方法 |
| JP2009123998A (ja) * | 2007-11-16 | 2009-06-04 | Elpida Memory Inc | 半導体装置の製造方法 |
Also Published As
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