JP2004140039A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】トレンチゲート構造を有する半導体装置を製造する際に、トレンチの上側の角部が尖るのを防ぎながら、トレンチ形成時のダメージを除去するための水素還元性雰囲気でのアニール処理をすること。
【解決手段】基板表面に、トレンチ形成領域を露出させたシリコン酸化膜４１を形成し、その上全面にシリコン窒化膜４３を積層し、これをエッチバックしトレンチの上側の角部となる部分にのみサイドウォール窒化膜４４を残し、シリコン酸化膜４１とサイドウォール窒化膜４４をマスクとしてトレンチ３４を形成する。サイドウォール窒化膜４４によりトレンチの上側の角部となる部分をマスクした状態で、トレンチ３４の内壁のエッチングダメージを除去するため、還元性雰囲気でアニール処理をする。サイドウォール窒化膜４４を除去後、トレンチ３４の内側にゲート酸化膜３５とゲート電極３６を形成する。
【選択図】 図１
【解決手段】基板表面に、トレンチ形成領域を露出させたシリコン酸化膜４１を形成し、その上全面にシリコン窒化膜４３を積層し、これをエッチバックしトレンチの上側の角部となる部分にのみサイドウォール窒化膜４４を残し、シリコン酸化膜４１とサイドウォール窒化膜４４をマスクとしてトレンチ３４を形成する。サイドウォール窒化膜４４によりトレンチの上側の角部となる部分をマスクした状態で、トレンチ３４の内壁のエッチングダメージを除去するため、還元性雰囲気でアニール処理をする。サイドウォール窒化膜４４を除去後、トレンチ３４の内側にゲート酸化膜３５とゲート電極３６を形成する。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、比較的高電圧で大電流を制御するパワーＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）やＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などの半導体装置の製造方法に関し、特にトレンチ内に絶縁膜を介してゲート電極が埋め込まれたトレンチゲート構造を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
図４は、トレンチゲート構造を有するパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。図４に示すように、ドレイン領域となる半導体基板１１上に電界緩和領域１２が形成され、さらにその上にベース領域１３が形成されている。ベース領域１３を貫通して電界緩和領域１２に達するトレンチ１４の内側にはゲート酸化膜１５が形成され、さらにその内側は、ゲート電極１６で埋められている。
【０００３】
ベース領域１３においてトレンチ１４の外側には、ソース領域１７が選択的に形成されている。ソース電極１８は、ソース領域１７およびベース領域１３に接触しており、層間絶縁膜１９によりゲート電極１６から絶縁されている。ゲート電極１６は、図示しないトレンチの終端領域において基板表面側に引き出されている。半導体基板１１の裏面にはドレイン電極２０が形成されている。
【０００４】
トレンチゲート構造を有するトランジスタでは、オン状態のときにチャネルが、ベース領域１３内においてトレンチ１４の側壁に沿って縦方向に形成される。したがって、ゲート電極１６の幅、すなわちトレンチ１４の開口幅を縮めても、チャネル長を確保することができるので、高集積化を図ることができるという利点がある。
【０００５】
しかし、トレンチ１４を形成する際のエッチングのダメージによって、トレンチ１４の側壁および底面に微小な凹凸が生じる。この凹凸は、オン状態のときのキャリア移動度を低下させて、トランジスタの駆動力の低下を招いたり、ゲート酸化膜との界面における界面準位密度を増加させて、ゲート酸化膜の信頼性の低下を招いたり、局所的なゲート酸化膜の薄膜化による耐圧の低下を招く原因となる。
【０００６】
そこで、このエッチングによるダメージを除去するために、トレンチ１４を形成した後、ゲート酸化膜を形成する前に、等方性エッチング等によりトレンチ１４内を少しエッチングしてトレンチ１４の内面を平滑化する方法や、１０００℃以上の高温で酸化させてトレンチ１４の内面を平滑化する方法が公知である。また、図５（ａ）に示すように、トレンチ開口パターンを有する絶縁膜２１およびマスク材２２を用いてトレンチ１４を形成した後、図５（ｂ）に示すように、マスク材２２を除去し、水素還元性雰囲気でアニールをおこない、シリコンのマイグレーションによってトレンチ１４の内面の凹凸をなくし、平滑化する方法が提案されている。
【０００７】
なお、従来技術としては、下記特許文献１がある。
【０００８】
【特許文献１】
特開２００２−１１０７８２号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、等方性エッチング等や高温での酸化によりトレンチ形成後のダメージを除去する方法では、トレンチ内壁のシリコンを削って平滑化しているため、トレンチ形成後にトレンチ１４の開口幅が広がることになり、半導体装置の高集積化の妨げになるという問題点がある。一方、水素還元性雰囲気でのアニール処理では、シリコンのマイグレーション効果を利用しているため、トレンチ１４の開口幅は広がらない。
【００１０】
しかし、絶縁膜２１が酸化膜である場合には、酸化膜とシリコンとの界面において、ＳｉＯ２とＳｉとが反応し、ＳｉＯとなって昇華するため、図６に示すように、トレンチ１４の上側の角部では、酸化膜（絶縁膜２１）の後退とシリコンのマイグレーションの相互作用により、シリコンが尖った形状となる。そのため、この尖った部分２３でゲート酸化膜が薄くなり、耐圧低下を引き起こすという問題点がある。
【００１１】
本発明は、上記問題点に鑑みてなされたものであって、トレンチ形成後、ゲート酸化膜を形成する前に、トレンチの上側の角部が尖るのを防ぎながら、トレンチ形成時のダメージを除去するための水素還元性雰囲気でのアニール処理をおこなうことができる半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体装置の製造方法は、半導体基板にトレンチを形成した後、前記トレンチの内側にゲート絶縁膜を形成する前に、前記トレンチの上側の角部をシリコン窒化膜でマスクした状態で、前記トレンチの内壁のエッチングダメージを除去するための、還元性雰囲気によるアニール処理をおこなうことを特徴とする。
【００１３】
この発明によれば、還元性雰囲気によるアニール処理時に、トレンチの上側の角部がシリコン窒化膜によりマスクされているため、トレンチの上側の角部において、ＳｉＯが昇華する反応が起こるのを防ぐことができる。
【００１４】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
図１および図２は、本発明方法にしたがって製造されるパワーＭＯＳＦＥＴの製造段階における様子を模式的に示す断面図である。まず、図１に示すように、ドレイン領域となる第１導電型の半導体基板３１上に第１導電型の電界緩和領域３２をエピタキシャル成長させた基板を用意し、これに第２導電型の不純物を注入、拡散させてベース領域３３を形成する。
【００１５】
ついで、熱酸化をおこなって、ベース領域３３の表面に、マスク材となる酸化膜４１を形成する。そして、酸化膜４１上にフォトレジストを塗布し、露光および現像をおこなって、トレンチ開口パターンを有するレジストマスクを形成する。このレジストマスクを用いて異方性エッチングをおこない、基板表面上の酸化膜４１を選択的に除去して、トレンチ形成領域４２を露出させる。その後、レジストマスクを除去する（図１（ａ））。
【００１６】
ついで、基板表面の全面、すなわち酸化膜４１の露出面およびトレンチ形成領域４２に、ＣＶＤ法によりシリコン窒化膜４３を、特に限定しないが、たとえば０．１μｍの厚さに堆積する（図１（ｂ））。つづいて、異方性エッチングによりシリコン窒化膜４３のエッチバックをおこない、酸化膜４１の側壁部分にのみシリコン窒化膜４３を残し、サイドウォール窒化膜４４を形成する。そして、異方性エッチングをおこなって、トレンチ３４を形成する（図１（ｃ））。ここで、サイドウォール窒化膜４４は、トレンチエッチングの際のマスクとなるため、シリコン窒化膜４３の厚さは、トレンチ３４が得たい開口幅に応じて適宜選択される。
【００１７】
たとえば、酸化膜４１の幅を１．２μｍとし、シリコン窒化膜４３の厚さを０．１μｍ（両側で０．２μｍ）とすると、１μｍの開口幅のトレンチ３４が形成できる。ここで、シリコン窒化膜４３の厚さだけを０．１５μｍに変えるとトレンチ３４の開口幅は０．９μｍとなり、厚さを０．２μｍとすると０．８μｍのトレンチ開口幅とすることができる。すなわち、トレンチ形成領域４２を作るマスクを変えずともシリコン窒化膜の堆積膜厚のみを変えるだけで、トレンチ開口幅を任意に変えることができる。
【００１８】
ついで、図２に示すように、水素還元性雰囲気でアニール処理をおこない、トレンチ３４の側壁の凹凸を、シリコンのマイグレーション効果により平滑化するとともに、トレンチ３４の底部の角部３４１を丸める（同図（ａ））。ここで、特に限定しないが、たとえば水素アニール時の圧力は１３３３．２２〜１０１３２４．７２Ｐａであり、温度は９５０〜１１００℃であり、水素濃度は１〜１００％であり、アニール時間は５〜３０秒である。この水素アニール時には、トレンチ３４の上側の角部は、サイドウォール窒化膜４４によりマスクされているため、酸化膜４１とシリコンとの界面において、ＳｉＯ２とＳｉとが反応してＳｉＯとなって昇華する反応が起こらない。したがって、トレンチ３４の上側の角部が、尖った形状となることはない。
【００１９】
ついで、熱いＨ３ＰＯ４溶液を用いてサイドウォール窒化膜４４を除去する。そして、熱酸化をおこなって、トレンチ３４の内側にゲート酸化膜３５を形成する。その後、ＣＶＤ法により、ゲート電極３６となる膜を堆積してトレンチ３４を埋める。この膜は、たとえばリンをドープしたポリシリコン膜である。ついでＣＭＰ（化学機械研磨）法により、酸化膜４１が露出するまでポリシリコン膜を研磨して平坦化する。さらに、所望のパターンのレジストマスクを形成し、エッチングをおこなって所定のゲート電極３６を形成する（図２（ｂ））。
【００２０】
酸化膜４１を除去した後、不純物の注入および拡散によりソース領域３７を形成し、ゲート電極３６とソース電極３８とを絶縁するための層間絶縁膜３９を形成する。そして、ソース領域３７とベース領域３３とに電気的に接続するソース電極３８を形成する。また、ドレイン領域となる半導体基板３１の裏面にドレイン電極４０を形成する（図２（ｃ））。このようにして、トレンチゲート構造を有するパワーＭＯＳＦＥＴができあがる。
【００２１】
なお、図２（ａ）に示すように、水素アニール処理により、トレンチ３４の側壁の凹凸を平滑化するとともに、トレンチ３４の底部の角部３４１を丸めた後、図２（ｂ）に示すように、トレンチ３４の内側にゲート電極３６を形成する前に、つぎの工程を挿入してもよい。すなわち、水素アニールをおこない、熱いＨ３ＰＯ４溶液によりサイドウォール窒化膜４４を除去する。そして、ＣＶＤ法により酸化膜を堆積し、たとえばＨＦ溶液によるウェットエッチングなどの等方性エッチングをおこなって、トレンチ３４内に酸化膜４５を、トレンチ３４の開口端よりも少し低い位置まで埋め込む（図３（ａ））。
【００２２】
ついで、９５０℃〜１１００℃の温度で、たとえばドライ雰囲気で酸化処理をおこない、トレンチ３４の上側の角部３４２を含む、シリコンの露出領域に薄い酸化膜４６を成長させる。その際、酸化膜４６の粘性流動によって、トレンチ３４の上側の角部３４２が丸められる（図３（ｂ））。また、この酸化処理時には、酸化種の拡散が律速となり、ほとんど酸化が起こらないので、トレンチ３４の開口幅は広くならない。ついで、酸化膜４１の所望の部分をレジストで覆い、ＨＦ溶液を用いて、トレンチ３４内の酸化膜４５、およびトレンチ３４の上側の角部３４２を覆う薄い酸化膜４６を除去する。その後、ゲート酸化膜３５を形成する工程へすすみ、それ以降は上述した通りである。
【００２３】
ここで、トレンチ３４内に酸化膜４５を、上述した高さ位置まで埋め込むためには、あらかじめ、ＣＶＤ法により堆積された酸化膜について、ＨＦ溶液によるエッチングレートを求めておき、それに基づいてエッチング時間の管理をおこなえばよい。また、ＨＦ溶液を用いたエッチング時に、トレンチ３４を形成する際のマスクであった基板表面の酸化膜４１もエッチングされるが、あらかじめ、この酸化膜４１の厚さを、そのエッチング量を見込んだ厚さとしておき、後の工程において不具合が起こらないようにしておく。また、トレンチ３４の上側の角部３４２を薄い酸化膜４６で覆う際に、ウェット酸化法を用いることもできる。その場合には、たとえば希釈パイロジェニック酸化のように、高温において酸化速度を抑えることができる雰囲気であるとよい。
【００２４】
上述した実施の形態によれば、トレンチ３４の上側の角部をサイドウォール窒化膜４４でマスクしたことにより、トレンチ３４の上側の角部が尖るのを防ぎながら、トレンチ形成時のダメージを除去するための水素アニールをおこなうことができる。したがって、トレンチ３４の上側の角部でゲート酸化膜３５が薄くなるのを防ぐことができるので、ＭＯＳＦＥＴの耐圧や信頼性などの電気的諸特性を改善することができる。
【００２５】
以上において本発明は、トレンチゲート構造を有するパワーＭＯＳＦＥＴに限らず、トレンチゲート構造を有するＩＧＢＴなど、トレンチゲート構造を有する半導体装置の製造に適用することができる。
【００２６】
【発明の効果】
本発明によれば、還元性雰囲気によるアニール処理時に、トレンチの上側の角部がシリコン窒化膜によりマスクされているため、トレンチの上側の角部において、ＳｉＯが昇華する反応が起こるのを防ぐことができる。したがって、トレンチの上側の角部が尖るのを防ぎながら、還元性雰囲気によるアニール処理をおこなって、トレンチ形成時のダメージを除去することができる。
【図面の簡単な説明】
【図１】本発明方法にしたがって製造されるパワーＭＯＳＦＥＴの製造段階における様子を模式的に示す断面図である。
【図２】本発明方法にしたがって製造されるパワーＭＯＳＦＥＴの製造段階における様子を模式的に示す断面図である。
【図３】本発明方法にしたがって製造されるパワーＭＯＳＦＥＴの製造段階における様子を模式的に示す断面図である。
【図４】トレンチゲート構造を有するパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【図５】従来の水素還元性雰囲気でのアニール処理の前後の素子の様子を模式的に示す断面図である。
【図６】従来の水素還元性雰囲気でのアニール処理後の素子のトレンチ肩部を拡大して示す断面図である。
【符号の説明】
３１ 半導体基板
３２ 電界緩和領域
３３ ベース領域
３４ トレンチ
３５ ゲート酸化膜
３６ ゲート電極
４１ 酸化膜
４２ トレンチ形成領域
４３ シリコン窒化膜
４４ サイドウォール窒化膜
４５ 酸化膜
【発明の属する技術分野】
本発明は、比較的高電圧で大電流を制御するパワーＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）やＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）などの半導体装置の製造方法に関し、特にトレンチ内に絶縁膜を介してゲート電極が埋め込まれたトレンチゲート構造を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
図４は、トレンチゲート構造を有するパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。図４に示すように、ドレイン領域となる半導体基板１１上に電界緩和領域１２が形成され、さらにその上にベース領域１３が形成されている。ベース領域１３を貫通して電界緩和領域１２に達するトレンチ１４の内側にはゲート酸化膜１５が形成され、さらにその内側は、ゲート電極１６で埋められている。
【０００３】
ベース領域１３においてトレンチ１４の外側には、ソース領域１７が選択的に形成されている。ソース電極１８は、ソース領域１７およびベース領域１３に接触しており、層間絶縁膜１９によりゲート電極１６から絶縁されている。ゲート電極１６は、図示しないトレンチの終端領域において基板表面側に引き出されている。半導体基板１１の裏面にはドレイン電極２０が形成されている。
【０００４】
トレンチゲート構造を有するトランジスタでは、オン状態のときにチャネルが、ベース領域１３内においてトレンチ１４の側壁に沿って縦方向に形成される。したがって、ゲート電極１６の幅、すなわちトレンチ１４の開口幅を縮めても、チャネル長を確保することができるので、高集積化を図ることができるという利点がある。
【０００５】
しかし、トレンチ１４を形成する際のエッチングのダメージによって、トレンチ１４の側壁および底面に微小な凹凸が生じる。この凹凸は、オン状態のときのキャリア移動度を低下させて、トランジスタの駆動力の低下を招いたり、ゲート酸化膜との界面における界面準位密度を増加させて、ゲート酸化膜の信頼性の低下を招いたり、局所的なゲート酸化膜の薄膜化による耐圧の低下を招く原因となる。
【０００６】
そこで、このエッチングによるダメージを除去するために、トレンチ１４を形成した後、ゲート酸化膜を形成する前に、等方性エッチング等によりトレンチ１４内を少しエッチングしてトレンチ１４の内面を平滑化する方法や、１０００℃以上の高温で酸化させてトレンチ１４の内面を平滑化する方法が公知である。また、図５（ａ）に示すように、トレンチ開口パターンを有する絶縁膜２１およびマスク材２２を用いてトレンチ１４を形成した後、図５（ｂ）に示すように、マスク材２２を除去し、水素還元性雰囲気でアニールをおこない、シリコンのマイグレーションによってトレンチ１４の内面の凹凸をなくし、平滑化する方法が提案されている。
【０００７】
なお、従来技術としては、下記特許文献１がある。
【０００８】
【特許文献１】
特開２００２−１１０７８２号公報
【０００９】
【発明が解決しようとする課題】
しかしながら、等方性エッチング等や高温での酸化によりトレンチ形成後のダメージを除去する方法では、トレンチ内壁のシリコンを削って平滑化しているため、トレンチ形成後にトレンチ１４の開口幅が広がることになり、半導体装置の高集積化の妨げになるという問題点がある。一方、水素還元性雰囲気でのアニール処理では、シリコンのマイグレーション効果を利用しているため、トレンチ１４の開口幅は広がらない。
【００１０】
しかし、絶縁膜２１が酸化膜である場合には、酸化膜とシリコンとの界面において、ＳｉＯ２とＳｉとが反応し、ＳｉＯとなって昇華するため、図６に示すように、トレンチ１４の上側の角部では、酸化膜（絶縁膜２１）の後退とシリコンのマイグレーションの相互作用により、シリコンが尖った形状となる。そのため、この尖った部分２３でゲート酸化膜が薄くなり、耐圧低下を引き起こすという問題点がある。
【００１１】
本発明は、上記問題点に鑑みてなされたものであって、トレンチ形成後、ゲート酸化膜を形成する前に、トレンチの上側の角部が尖るのを防ぎながら、トレンチ形成時のダメージを除去するための水素還元性雰囲気でのアニール処理をおこなうことができる半導体装置の製造方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】
上記目的を達成するため、本発明にかかる半導体装置の製造方法は、半導体基板にトレンチを形成した後、前記トレンチの内側にゲート絶縁膜を形成する前に、前記トレンチの上側の角部をシリコン窒化膜でマスクした状態で、前記トレンチの内壁のエッチングダメージを除去するための、還元性雰囲気によるアニール処理をおこなうことを特徴とする。
【００１３】
この発明によれば、還元性雰囲気によるアニール処理時に、トレンチの上側の角部がシリコン窒化膜によりマスクされているため、トレンチの上側の角部において、ＳｉＯが昇華する反応が起こるのを防ぐことができる。
【００１４】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照しつつ詳細に説明する。
図１および図２は、本発明方法にしたがって製造されるパワーＭＯＳＦＥＴの製造段階における様子を模式的に示す断面図である。まず、図１に示すように、ドレイン領域となる第１導電型の半導体基板３１上に第１導電型の電界緩和領域３２をエピタキシャル成長させた基板を用意し、これに第２導電型の不純物を注入、拡散させてベース領域３３を形成する。
【００１５】
ついで、熱酸化をおこなって、ベース領域３３の表面に、マスク材となる酸化膜４１を形成する。そして、酸化膜４１上にフォトレジストを塗布し、露光および現像をおこなって、トレンチ開口パターンを有するレジストマスクを形成する。このレジストマスクを用いて異方性エッチングをおこない、基板表面上の酸化膜４１を選択的に除去して、トレンチ形成領域４２を露出させる。その後、レジストマスクを除去する（図１（ａ））。
【００１６】
ついで、基板表面の全面、すなわち酸化膜４１の露出面およびトレンチ形成領域４２に、ＣＶＤ法によりシリコン窒化膜４３を、特に限定しないが、たとえば０．１μｍの厚さに堆積する（図１（ｂ））。つづいて、異方性エッチングによりシリコン窒化膜４３のエッチバックをおこない、酸化膜４１の側壁部分にのみシリコン窒化膜４３を残し、サイドウォール窒化膜４４を形成する。そして、異方性エッチングをおこなって、トレンチ３４を形成する（図１（ｃ））。ここで、サイドウォール窒化膜４４は、トレンチエッチングの際のマスクとなるため、シリコン窒化膜４３の厚さは、トレンチ３４が得たい開口幅に応じて適宜選択される。
【００１７】
たとえば、酸化膜４１の幅を１．２μｍとし、シリコン窒化膜４３の厚さを０．１μｍ（両側で０．２μｍ）とすると、１μｍの開口幅のトレンチ３４が形成できる。ここで、シリコン窒化膜４３の厚さだけを０．１５μｍに変えるとトレンチ３４の開口幅は０．９μｍとなり、厚さを０．２μｍとすると０．８μｍのトレンチ開口幅とすることができる。すなわち、トレンチ形成領域４２を作るマスクを変えずともシリコン窒化膜の堆積膜厚のみを変えるだけで、トレンチ開口幅を任意に変えることができる。
【００１８】
ついで、図２に示すように、水素還元性雰囲気でアニール処理をおこない、トレンチ３４の側壁の凹凸を、シリコンのマイグレーション効果により平滑化するとともに、トレンチ３４の底部の角部３４１を丸める（同図（ａ））。ここで、特に限定しないが、たとえば水素アニール時の圧力は１３３３．２２〜１０１３２４．７２Ｐａであり、温度は９５０〜１１００℃であり、水素濃度は１〜１００％であり、アニール時間は５〜３０秒である。この水素アニール時には、トレンチ３４の上側の角部は、サイドウォール窒化膜４４によりマスクされているため、酸化膜４１とシリコンとの界面において、ＳｉＯ２とＳｉとが反応してＳｉＯとなって昇華する反応が起こらない。したがって、トレンチ３４の上側の角部が、尖った形状となることはない。
【００１９】
ついで、熱いＨ３ＰＯ４溶液を用いてサイドウォール窒化膜４４を除去する。そして、熱酸化をおこなって、トレンチ３４の内側にゲート酸化膜３５を形成する。その後、ＣＶＤ法により、ゲート電極３６となる膜を堆積してトレンチ３４を埋める。この膜は、たとえばリンをドープしたポリシリコン膜である。ついでＣＭＰ（化学機械研磨）法により、酸化膜４１が露出するまでポリシリコン膜を研磨して平坦化する。さらに、所望のパターンのレジストマスクを形成し、エッチングをおこなって所定のゲート電極３６を形成する（図２（ｂ））。
【００２０】
酸化膜４１を除去した後、不純物の注入および拡散によりソース領域３７を形成し、ゲート電極３６とソース電極３８とを絶縁するための層間絶縁膜３９を形成する。そして、ソース領域３７とベース領域３３とに電気的に接続するソース電極３８を形成する。また、ドレイン領域となる半導体基板３１の裏面にドレイン電極４０を形成する（図２（ｃ））。このようにして、トレンチゲート構造を有するパワーＭＯＳＦＥＴができあがる。
【００２１】
なお、図２（ａ）に示すように、水素アニール処理により、トレンチ３４の側壁の凹凸を平滑化するとともに、トレンチ３４の底部の角部３４１を丸めた後、図２（ｂ）に示すように、トレンチ３４の内側にゲート電極３６を形成する前に、つぎの工程を挿入してもよい。すなわち、水素アニールをおこない、熱いＨ３ＰＯ４溶液によりサイドウォール窒化膜４４を除去する。そして、ＣＶＤ法により酸化膜を堆積し、たとえばＨＦ溶液によるウェットエッチングなどの等方性エッチングをおこなって、トレンチ３４内に酸化膜４５を、トレンチ３４の開口端よりも少し低い位置まで埋め込む（図３（ａ））。
【００２２】
ついで、９５０℃〜１１００℃の温度で、たとえばドライ雰囲気で酸化処理をおこない、トレンチ３４の上側の角部３４２を含む、シリコンの露出領域に薄い酸化膜４６を成長させる。その際、酸化膜４６の粘性流動によって、トレンチ３４の上側の角部３４２が丸められる（図３（ｂ））。また、この酸化処理時には、酸化種の拡散が律速となり、ほとんど酸化が起こらないので、トレンチ３４の開口幅は広くならない。ついで、酸化膜４１の所望の部分をレジストで覆い、ＨＦ溶液を用いて、トレンチ３４内の酸化膜４５、およびトレンチ３４の上側の角部３４２を覆う薄い酸化膜４６を除去する。その後、ゲート酸化膜３５を形成する工程へすすみ、それ以降は上述した通りである。
【００２３】
ここで、トレンチ３４内に酸化膜４５を、上述した高さ位置まで埋め込むためには、あらかじめ、ＣＶＤ法により堆積された酸化膜について、ＨＦ溶液によるエッチングレートを求めておき、それに基づいてエッチング時間の管理をおこなえばよい。また、ＨＦ溶液を用いたエッチング時に、トレンチ３４を形成する際のマスクであった基板表面の酸化膜４１もエッチングされるが、あらかじめ、この酸化膜４１の厚さを、そのエッチング量を見込んだ厚さとしておき、後の工程において不具合が起こらないようにしておく。また、トレンチ３４の上側の角部３４２を薄い酸化膜４６で覆う際に、ウェット酸化法を用いることもできる。その場合には、たとえば希釈パイロジェニック酸化のように、高温において酸化速度を抑えることができる雰囲気であるとよい。
【００２４】
上述した実施の形態によれば、トレンチ３４の上側の角部をサイドウォール窒化膜４４でマスクしたことにより、トレンチ３４の上側の角部が尖るのを防ぎながら、トレンチ形成時のダメージを除去するための水素アニールをおこなうことができる。したがって、トレンチ３４の上側の角部でゲート酸化膜３５が薄くなるのを防ぐことができるので、ＭＯＳＦＥＴの耐圧や信頼性などの電気的諸特性を改善することができる。
【００２５】
以上において本発明は、トレンチゲート構造を有するパワーＭＯＳＦＥＴに限らず、トレンチゲート構造を有するＩＧＢＴなど、トレンチゲート構造を有する半導体装置の製造に適用することができる。
【００２６】
【発明の効果】
本発明によれば、還元性雰囲気によるアニール処理時に、トレンチの上側の角部がシリコン窒化膜によりマスクされているため、トレンチの上側の角部において、ＳｉＯが昇華する反応が起こるのを防ぐことができる。したがって、トレンチの上側の角部が尖るのを防ぎながら、還元性雰囲気によるアニール処理をおこなって、トレンチ形成時のダメージを除去することができる。
【図面の簡単な説明】
【図１】本発明方法にしたがって製造されるパワーＭＯＳＦＥＴの製造段階における様子を模式的に示す断面図である。
【図２】本発明方法にしたがって製造されるパワーＭＯＳＦＥＴの製造段階における様子を模式的に示す断面図である。
【図３】本発明方法にしたがって製造されるパワーＭＯＳＦＥＴの製造段階における様子を模式的に示す断面図である。
【図４】トレンチゲート構造を有するパワーＭＯＳＦＥＴの構成を模式的に示す断面図である。
【図５】従来の水素還元性雰囲気でのアニール処理の前後の素子の様子を模式的に示す断面図である。
【図６】従来の水素還元性雰囲気でのアニール処理後の素子のトレンチ肩部を拡大して示す断面図である。
【符号の説明】
３１ 半導体基板
３２ 電界緩和領域
３３ ベース領域
３４ トレンチ
３５ ゲート酸化膜
３６ ゲート電極
４１ 酸化膜
４２ トレンチ形成領域
４３ シリコン窒化膜
４４ サイドウォール窒化膜
４５ 酸化膜
Claims (4)
- 半導体基板にトレンチを形成した後、前記トレンチの内側にゲート絶縁膜を形成する前に、前記トレンチの上側の角部をシリコン窒化膜でマスクした状態で、前記トレンチの内壁のエッチングダメージを除去するための、還元性雰囲気によるアニール処理をおこなうことを特徴とする半導体装置の製造方法。
- 半導体基板の表面に、シリコン酸化膜を積層し、異方性エッチングにより前記シリコン酸化膜を選択的に除去して、基板表面のトレンチ形成領域を露出させる工程と、
前記シリコン酸化膜および基板表面の露出部分の上にシリコン窒化膜を積層する工程と、
前記シリコン窒化膜を異方性エッチングにより、基板表面の前記トレンチ形成領域が露出するまでエッチバックし、トレンチの上側の角部となる部分に前記シリコン窒化膜を残す工程と、
前記シリコン酸化膜、およびトレンチの上側の角部となる部分に残った前記シリコン窒化膜をマスクとしてトレンチを形成する工程と、
トレンチの上側の角部となる部分に前記シリコン窒化膜を残した状態で、前記トレンチの内壁のエッチングダメージを除去するための、還元性雰囲気によるアニール処理をおこなう工程と、
残った前記シリコン窒化膜を除去する工程と、
前記トレンチの内側にゲート酸化膜およびゲート電極を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記シリコン窒化膜を除去した後に、前記トレンチの上側の角部となる部分が露出するように、前記トレンチ内を酸化膜で埋める工程と、
前記トレンチの上側の角部となる部分に露出するシリコンを熱酸化する工程と、
をさらに含むことを特徴とする請求項２に記載の半導体装置の製造方法。 - 前記シリコン窒化膜の厚さを変えて、前記トレンチの開口幅を決めることを特徴とする請求項２に記載の半導体装置の製造方法。
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