JP3972486B2

JP3972486B2 - 半導体装置の製造方法

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Publication number: JP3972486B2
Application number: JP26501698A
Authority: JP
Inventors: 明彦勅使河原; 秀哉稲垣
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 1998-09-18
Filing date: 1998-09-18
Publication date: 2007-09-05
Anticipated expiration: 2018-09-18
Also published as: JP2000101071A

Description

【０００１】
【発明の属する技術分野】
本発明は、ＳＴＩ（ＳｈａｌｌｏｗＴｒｅｎｃｈＩｓｏｌａｔｉｏｎ）にて素子間分離を行う半導体装置の製造方法、例えば大電力用の縦型絶縁ゲート型電界効果トランジスタ（以下、縦型パワーＭＯＳＦＥＴという）の製造方法に関する。
【０００２】
【従来の技術】
従来、半導体集積回路の素子間分離法として選択酸化法（ＬＯＣＯＳ酸化）が広く使用されていたが、この選択酸化法では素子間分離幅の微細かに対し分離能力を維持することが困難であることから、これに代わる新しい素子間分離技術としてＳＴＩが注目されている。
【０００３】
図７、図８にＳＴＩ構造を適用した半導体装置の製造プロセスを示し、この製造プロセスについて説明する。
まず、図７（ａ）に示すように、シリコン基板５１上に熱酸化膜５２を形成し、その上にシリコン窒化膜５３を気相成長法により堆積する。そして、レジスト５４を塗布し、図７（ｂ）に示すように、素子分離領域のレジスト５４を開口し、ドライエッチングにより下層に位置するマスク層としての熱酸化膜５２とシリコン窒化膜５３を開口する。
【０００４】
次に、図７（ｃ）に示すように、トレンチエッチングを施した後、レジスト５４を除去する。そして、トレンチ深さ及びマスク層５２、５３の膜厚以上の酸化膜５５を気相成長法等により堆積し、トレンチ内を酸化膜５５で充填したのち、ＣＭＰ研磨等により平坦化処理を施し、マスク層５２、５３の上面と酸化膜５５の上面を一致させる。以下、トレンチ内を埋め込んだ酸化膜５５を埋め込み酸化膜という。
【０００５】
続いて、図８（ａ）に示すように、窒化膜５３をりん酸で、また酸化膜５２をフッ酸でウェットエッチングすることによりマスク層を除去する。これにより、トレンチ内の埋め込み酸化膜５５はシリコン基板５１の上面より突き出た形状となる。このとき、ウェットエッチングの等方性により、突き出た埋め込み酸化膜５５の側面からもエッチングが進むため、素子分離部の端部（埋め込み酸化膜５５の端部）に凹みが生じる。
【０００６】
さらに、シリコン基板１の表面の犠牲酸化、フッ酸処理等の工程を経ると、図８（ｂ）に示すように、上記素子分離部の端部の凹みが進行する。
そして、図８（ｃ）に示すように、ゲート酸化膜５６を形成すると共にその上にポリシリコンゲートを成膜・パターニングしてゲート電極５７を形成し、さらにソース・ドレイン領域（図示せず）を形成する等して、ＭＯＳトランジスタ構造が完成する。
【０００７】
【発明が解決しようとする課題】
一般的に、ＳＴＩ構造では素子分離部の端部、つまり活性領域の端部の形状の急峻性により、その上部にあるゲート電極電位による電界集中が該端部に生じるため、この部分にしきい値電圧の低い寄生トランジスタが形成され、トランジスタのサブスレッショルド領域で寄生トランジスタの特性が本来のトランジスタ特性に合成されてしまうハンプと言われる現象が生じやすくなる。また、活性領域の端部に形成されるしきい値電圧の低い寄生トランジスタが影響して逆狭チャネル効果が生じるということも報告されている。
【０００８】
そして、図８（ｃ）に示されるように、従来方法によると素子分離部の端部に凹みが生じるため、ゲート下の酸化膜層が薄くなってしまい上記ハンプ現象および逆狭チャネル効果が顕著となる。
さらに、ゲート酸化前の状態で素子分離部の端部に凹みが生じて、シリコン基板５１の肩部（トレンチ開口部の角部）が露出すると、この肩部で応力集中が生じるためゲート酸化膜の薄膜化が生じ、上記ハンプ現象および逆狭チャネル効果をより顕著にする。
【０００９】
また、素子分離部の端部の凹みが大きい場合には、ゲート配線の断線・短絡等の問題も発生しうる。
本発明は上記問題に鑑みて成され、素子分離部の端部における凹みを低減し、ハンプ現象や逆狭チャネル効果の発生を防止し、ゲート耐圧低下を防止できる半導体装置の製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
上記問題を解決するために、本発明は以下の技術的手段を採用する。請求項１に記載の発明においては、第２のマスク層（８）をエッチングしたのち、熱処理を施してボロンおよびリンを添加しないシリコン酸化膜（３）を流動化させ、さらに、第１のマスク層（７）をエッチングしたのち、活性領域において、半導体基板（２）の上にゲート絶縁膜（５）を形成すると共に、ゲート絶縁膜（５）の上にゲート電極（６）を形成することを特徴としている。
【００１１】
このように、第２のマスク層（８）をエッチングしたのち、熱処理を施してボロンおよびリンを添加しないシリコン酸化膜（３）を流動化させると、第２のマスク層（８）をエッチングしたことによって突き出したボロンおよびリンを添加しないシリコン酸化膜（３）が表面張力によって流動し、ボロンおよびリンを添加しないシリコン酸化膜（３）の端部が丸まった形状になる。このため、第１のマスク層（７）をエッチングするとき等に生じる横方向エッチングによっても、丸まった形状の部分でマージンを見込むことができ、ボロンおよびリンを添加しないシリコン酸化膜（３）に凹みが形成されることを低減できる。これにより、ハンプ現象や逆狭チャネル効果の発生を防止でき、ゲート耐圧低下を防止することができる。
【００１２】
また、請求項２に示すように、第１のマスク層（７）をエッチングした後に、熱処理を施してボロンおよびリンを添加しないシリコン酸化膜（３）を流動化させてもよい。このようにしても、トレンチ充填材料に凹みが形成されることを低減することができ、請求項１と同様の効果が得られる。なお、請求項３に示すように、第２のマスク層（８）をエッチングしたのち、熱処理を施してボロンおよびリンを添加しないシリコン酸化膜（３）を流動化させ、さらに第１のマスク層（７）をエッチングした後に、熱処理を施してボロンおよびリンを添加しないシリコン酸化膜（３）を再び流動化させるという、複数回に渡ってボロンおよびリンを添加しないシリコン酸化膜（３）を流動化させればより凹みが形成されることを低減できる。
【００１４】
請求項４に記載の発明においては、熱処理工程は、水蒸気を加えた雰囲気にて行うことを特徴としている。このように、雰囲気に水蒸気を加えることにより処理温度の低温化、あるいは同じ熱処理温度であるならば処理時間を短縮化することができる。
【００１６】
【発明の実施の形態】
以下、本発明を図に示す実施形態について説明する。
（第１実施形態）
図１に本発明の一実施形態を適用して形成したＭＯＳＦＥＴ１の断面構成を示す。
【００１７】
ＭＯＳＦＥＴ１は、シリコン基板２のトレンチ４に埋め込まれた埋め込み酸化膜３によって素子分離された活性領域に形成されている。なお、埋め込み酸化膜３は、シリコン基板２に形成されたトレンチ４内を酸化膜で埋め込んで形成されたものである。活性領域において、シリコン基板２の表面にはゲート酸化膜５が形成されており、このゲート酸化膜５を介してシリコン基板２の上にゲート電極６が形成されている。本図では、ゲート電極６は隣り合う埋め込み酸化膜３同士の間を繋ぐように形成されている。なお、図示されていないが、活性領域におけるシリコン基板２の表層部のうち、ゲート電極６よりも紙面手前側にはソースが形成されており、ゲート電極６に対してソースの反対側にはドレインが形成されている。
【００１８】
このように構成されるＭＯＳＦＥＴ１の製造方法について、図２〜図３に示す製造工程図に基づいて説明する。
〔図２（ａ）に示す工程〕
まず、シリコン基板２上に３４０Åの熱酸化膜７を形成し、その上に厚さ１５００Åのシリコン窒化膜８を形成する。そして、レジスト９を塗布する。
【００１９】
〔図２（ｂ）に示す工程〕
素子分離領域を露光することにより、レジスト９のうちの素子分離領域を開口させたのち、異方性エッチングにより上記シリコン窒化膜８と熱酸化膜７を開口させる。
〔図２（ｃ）に示す工程〕
レジスト９、シリコン窒化膜８、及び熱酸化膜７をマスクとしてシリコン基板２の表面をエッチングし、トレンチ４を形成する。このトレンチ４の深さは素子分離特性などによって選択されるが、例えば２０００〜８０００Å程度としている。そして、レジスト９を除去する。
【００２０】
〔図２（ｄ）に示す工程〕
シリコン酸化膜を堆積してトレンチ４を充填する。以下、このシリコン酸化膜を埋め込み酸化膜３という。そして、機械科学的研磨（ＣＭＰ研磨）等の平坦化手法によってシリコン窒化膜８と埋め込み酸化膜３の上面を面一とする。
〔図３（ａ）に示す工程〕
マスク材のシリコン窒化膜８をリン酸によりウェットエッチング除去する。これにより、埋め込み酸化膜３がシリコン基板２の表面より上に突き出た状態となる。以下、この突き出し部分をピラーという。
【００２１】
〔図３（ｂ）に示す工程〕
熱処理を施す。これにより、トレンチ４に充填された埋め込み酸化膜３は粘弾性流動を示し、表面張力により埋め込み酸化膜３のピラーの端部（急峻部）の平坦化が生じる。このため、ピラーの端部が丸まった形状となる。このとき、埋め込み酸化膜３は部分的に活性領域まで達した状態、つまりピラーの側壁まで流動した状態となる。
【００２２】
この粘弾性流動を示す温度は、埋め込み酸化膜３に無添加のシリコン酸化膜を使用している場合には、９００〜１０００℃以上である。なお、半導体素子形成等のためにウェル層の拡散を行う工程があれば、その拡散のための熱処理と本工程における熱処理を兼用すれば、製造工程の簡略化を図ることも可能である。
〔図３（ｃ）に示す工程〕
シリコン酸化膜と共に、部分的に平坦化された埋め込み酸化膜３をウェットエッチングにより除去する。このウェットエッチングにおいて、埋め込み酸化膜３のうちピラーの側壁まで流動した部分が横方向エッチングに対するマージンとして機能し、トレンチ４内に介在する埋め込み酸化膜３に凹みが発生しない。
【００２３】
また、この後ゲート酸化前の仮酸化膜除去等の工程を行った場合に、フッ酸エッチングが成されたとしても、ピラーの側壁まで流動した埋め込み酸化膜３のマージンによりトレンチ４内に介在する埋め込み酸化膜３に凹みが発生することを抑制することができる。
この後、ゲート酸化を行ってゲート酸化膜５を形成したのち、ポリシリコンを堆積したのちパターニングしてゲート電極６を形成し、さらにゲート電極６をマスクとしてソース・ドレインを形成する等してＭＯＳＦＥＴ１が完成する。
【００２４】
このように、シリコン基板２にトレンチ４を形成するためのマスクとして用いるシリコン窒化膜８を除去することによって突き出した埋め込み酸化膜３を熱処理によって粘弾性流動させることで、ピラーの端部を平坦化させることができる。そして、この平坦化させた部分にて、ウェットエッチングにおける横方向エッチングのマージンとでき、トレンチ４内に介在する埋め込み酸化膜３に凹みが発生することを十分に抑制できる。
【００２５】
これにより、埋め込み酸化膜３の凹みによってゲート電極６の下の酸化層が薄くなることを防止できるため、ハンプ現象や逆狭チャネル効果の発生を防止でき、ゲート耐圧低下を防止することができる。
（第２実施形態）
本実施形態におけるＭＯＳＦＥＴ１の製造方法を図４、図５に基づいて説明する。なお、本実施形態におけるＭＯＳＦＥＴ１の基本的構造は第１実施形態と同様であるため、第１実施形態と同様の構成に同じ符号を付して説明は省略する。また、本実施形態におけるＭＯＳＦＥＴ１の製造方法において第１実施形態と同様の部分は第１実施形態を参照する。
【００２６】
〔図４（ａ）に示す工程〕
まず、第１実施形態に示した図２（ａ）〜図２（ｄ）と同様の工程を施し、トレンチ４内に埋込み酸化膜を形成する。
〔図４（ｂ）に示す工程〕
この後、シリコン窒化膜８および熱酸化膜７をエッチングにより除去する。このとき、ウェットエッチングの等方性により、突き出た埋め込み酸化膜３の側面からもエッチングが進むため、素子分離部の端部に凹みが生じる。
【００２７】
〔図４（ｃ）に示す工程〕
さらに、シリコン基板２表面の犠牲酸化、フッ酸処理等の工程を経て上記素子分離部の端部の凹みが進行する。
〔図５（ａ）に示す工程〕
熱処理を施す。これにより、トレンチ４に充填された埋め込み酸化膜３が粘弾性流動を示す。このため、素子分離部の端部の凹みが緩和される。
【００２８】
なお、このとき行う熱処理の条件を選択することにより、ゲート酸化工程と兼用することも可能である。
〔図５（ｃ）に示す工程〕
そして、ゲート酸化膜５を形成したのち、ゲート電極６を形成することにより、ＭＯＳＦＥＴ１が完成する。
【００２９】
このように、ゲート電極６を成膜する前の工程で熱処理を施すことにより、素子分離部の端部における凹みを緩和することができ、第１実施形態と同様の効果を得ることができる。
（他の実施形態）
第１実施形態では窒化シリコン膜をリン酸によってウェットエッチングした直後の熱処理、第２実施形態ではゲート材であるポリシリコン成膜直前の熱処理で、それぞれ素子分離部の端部の凹みを低減する場合を示しが、この凹みを低減するための熱処理は、窒化シリコン膜を除去した工程からポリシリコンを成膜する直前の工程までの間においてどの時点で行っても上記と同様の効果を得ることができる。また、この中間工程における熱処理を複数回行ってもよい。さらに、この間にウェルの拡散工程や酸化膜形成工程を行う場合があれば、それらの工程と熱処理工程とを兼用することもできる。
【００３０】
また、第１、第２実施形態において、トレンチ４を形成したのち、図６（ａ）に示すように熱酸化処理を施してトレンチ４の内壁に酸化膜１０を形成し、この酸化膜１０上に埋め込み酸化膜３を形成するようにしてもよい。これにより、トレンチ４の形成のためのエッチングで生じたシリコン表面のダメージを除去することができ、接合リーク電流等を低減することができるという効果が得られる。
【００３１】
さらに、第１実施形態では、トレンチ充填材料として無添加のシリコン酸化膜を使用した場合を示して説明したが、トレンチ充填材料（例えば、シリコン酸化膜）にボロンやリン等を添加してもよい。この場合、粘弾性流動化温度の低温化を図ることができる。例えば、重量パーセントが４％程度のリン、３％程度のボロンをシリコン酸化膜に添加した場合、８００〜８５０℃程度以上の温度で粘弾性流動化する。
【００３２】
また、トレンチ充填材料を全てこのようにボロンやリンを充填した材料に置き換える必要はなく、トレンチ４を充填するにあたって、まずボロンやリンを充填した低融点材料を使用してトレンチ４の内壁上を低融点材料で成膜したのち、ボロン等が添加されていない材料でトレンチ４の中を埋め込むようにした２層構造としてもよい。この場合、ピラーの端部は低融点材料で構成されているため、上記と同様に熱処理温度を低温化することが可能である。
【００３３】
なお、ボロンあるいはリンを添加したシリコン酸化膜でトレンチ４を埋め込む場合には、シリコン基板２にボロンあるいはリンが拡散することを防止できるように、ボロンやリン等を添加していない酸化膜をシリコン基板２と低融点材料との間に挟み混む構成とするのがよい。
また、トレンチ充填材料の流動化を目的とした熱処理において、その雰囲気に水蒸気を加えることにより処理温度の低温化、あるいは同じ熱処理温度であるならば処理時間を短縮化することができる。この雰囲気への水蒸気の導入方法としては、水素と酸素を独立供給し熱処理炉内で反応させる水素燃焼法（パイロジェニック法）等が適用できる。
【００３４】
例えば、重量パーセントが４％程度のリン、３％程度のボロンをシリコン酸化膜に添加したものをトレンチ充填材料として使用する場合、このトレンチ４充填材料に対して水素、酸素の流量を共に５リットル／分、処理温度８５０℃の熱処理を行うことにより粘弾性流動が促進することができることが確認されている。
【図面の簡単な説明】
【図１】本発明の一実施形態を適用して形成したＭＯＳＦＥＴ１の断面図である。
【図２】図１に示すＭＯＳＦＥＴ１の製造工程を示す図である。
【図３】図２に続くＭＯＳＦＥＴ１の製造工程を示す図である。
【図４】第２実施形態におけるＭＯＳＦＥＴ１の製造工程を示す図である。
【図５】図４に続くＭＯＳＦＥＴ１の製造工程を示す図である。
【図６】他の実施形態におけるＭＯＳＦＥＴ１の製造工程を示す図である。
【図７】従来におけるＭＯＳＦＥＴ１の製造工程を示す図である。
【図８】図７に続くＭＯＳＦＥＴ１の製造工程を示す図である。
【符号の説明】
１…ＭＯＳＦＥＴ、２…シリコン基板、３…埋め込み酸化膜、４…トレンチ、
５…ゲート酸化膜、６…ゲート電極、７…熱酸化膜、８…シリコン窒化膜、
９…レジスト。

Claims

半導体基板（２）を用意する工程と、
前記半導体基板（２）の上に第１のマスク層（７）を形成する工程と、
前記第１のマスク層（７）の上に第２のマスク層（８）を形成する工程と、
前記第２のマスク層（８）及び前記第１のマスク層（７）の所定領域に開口部を形成すると共に、前記第２のマスク層（８）及び前記第１のマスク層（７）をマスクとして前記開口部よりエッチングを行い、前記半導体基板（２）のうち素子形成を行う活性領域を分離するようにトレンチ（４）を形成する工程と、
前記トレンチ（４）内を含む前記第２のマスク層（８）の上にボロンおよびリンを添加しないシリコン酸化膜（３）を成膜したのち、前記ボロンおよびリンを添加しないシリコン酸化膜（３）を平坦化することにより、該ボロンおよびリンを添加しないシリコン酸化膜（３）の表面と前記第２のマスク層（８）の表面とを面一にする工程と、
前記ボロンおよびリンを添加しないシリコン酸化膜（３）を平坦化する工程を行ったのち、前記第２のマスク層（８）をエッチングする工程と、
前記第２のマスク層（８）をエッチングしたのち、熱処理を施し、前記ボロンおよびリンを添加しないシリコン酸化膜（３）を流動化させる工程と、
前記ボロンおよびリンを添加しないシリコン酸化膜（３）を流動化させたのち、前記第１のマスク層（７）をエッチングする工程と、
前記第１のマスク層（７）をエッチングしたのち、前記活性領域において、前記半導体基板（２）の上にゲート絶縁膜（５）を形成する工程と、
前記ゲート絶縁膜（５）の上にゲート電極（６）を形成する工程と、を備えていることを特徴とする半導体装置の製造方法。
半導体基板（２）を用意する工程と、
前記半導体基板（２）の上に第１のマスク層（７）を形成する工程と、
前記第１のマスク層（７）の上に第２のマスク層（８）を形成する工程と、
前記第２のマスク層（８）及び前記第１のマスク層（７）の所定領域に開口部を形成すると共に、前記第２のマスク層（８）及び前記第１のマスク層（７）をマスクとして前記開口部よりエッチングを行い、前記半導体基板（２）のうち素子形成を行う活性領域を分離するようにトレンチ（４）を形成する工程と、
前記トレンチ（４）内が埋め込まれるように前記第２のマスク層（８）の上にボロンおよびリンを添加しないシリコン酸化膜（３）を成膜したのち、前記ボロンおよびリンを添加しないシリコン酸化膜（３）を平坦化することにより、該ボロンおよびリンを添加しないシリコン酸化膜（３）の表面と前記第２のマスク層（８）の表面とを面一にする工程と、
前記ボロンおよびリンを添加しないシリコン酸化膜（３）を平坦化する工程を行ったのち、前記第２のマスク層（８）をエッチングする工程と、
前記第２のマスク層（８）をエッチングしたのち、前記第１のマスク層（７）をエッチングする工程と、
前記第１のマスク層（７）をエッチングしたのち、熱処理を施し、前記ボロンおよびリンを添加しないシリコン酸化膜（３）を流動化させる工程と、
前記ボロンおよびリンを添加しないシリコン酸化膜（３）を流動化させたのち、前記活性領域において、前記半導体基板（２）の上にゲート絶縁膜（５）を形成する工程と、
前記ゲート絶縁膜（５）の上にゲート電極（６）を形成する工程と、を備えていることを特徴とする半導体装置の製造方法。
半導体基板（２）を用意する工程と、
前記半導体基板（２）の上に第１のマスク層（７）を形成する工程と、
前記第１のマスク層（７）の上に第２のマスク層（８）を形成する工程と、
前記第２のマスク層（８）及び前記第１のマスク層（７）の所定領域に開口部を形成すると共に、前記第２のマスク層（８）及び前記第１のマスク層（７）をマスクとして前記開口部よりエッチングを行い、前記半導体基板（２）のうち素子形成を行う活性領域を分離するようにトレンチ（４）を形成する工程と、
前記トレンチ（４）内が埋め込まれるように前記第２のマスク層（８）の上にボロンおよびリンを添加しないシリコン酸化膜（３）を成膜したのち、前記ボロンおよびリンを添加しないシリコン酸化膜（３）を平坦化することにより、該ボロンおよびリンを添加しないシリコン酸化膜（３）の表面と前記第２のマスク層（８）の表面とを面一にする工程と、
前記ボロンおよびリンを添加しないシリコン酸化膜（３）を平坦化したのち、前記第２のマスク層（８）をエッチングする工程と、
前記第２のマスク層（８）をエッチングしたのち、熱処理を施し、前記ボロンおよびリンを添加しないシリコン酸化膜（３）を流動化させる工程と、
前記ボロンおよびリンを添加しないシリコン酸化膜（３）を流動化させたのち、前記第１のマスク層（７）をエッチングする工程と、
前記第１のマスク層（７）をエッチングしたのち、熱処理を施し、前記ボロンおよびリンを添加しないシリコン酸化膜（３）を再び流動化させる工程と、
前記ボロンおよびリンを添加しないシリコン酸化膜（３）を再び流動化させたのち、前記活性領域において、前記半導体基板（２）の上にゲート絶縁膜（５）を形成する工程と、
前記ゲート絶縁膜（５）の上にゲート電極（６）を形成する工程と、を備えていることを特徴とする半導体装置の製造方法。
前記熱処理工程は、水蒸気を加えた雰囲気にて行うことを特徴とする請求項１乃至３のいずれか１つに記載の半導体装置の製造方法。