JP2004207564A - 半導体装置の製造方法と半導体装置 - Google Patents

半導体装置の製造方法と半導体装置 Download PDF

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Abstract

【課題】良好なトランジスタ特性が得られる、ＳＴＩを用いた半導体装置の製造方法を提供する。
【解決手段】半導体装置の製造方法は、窓を有する第１の窒化シリコン膜を含むパターンをマスクとして、半導体基板をエッチングして素子分離用トレンチを形成する工程と、トレンチの内面を覆うように第２の窒化シリコン膜を堆積する工程と、トレンチを埋め込むように第１の酸化シリコン膜を形成する工程と、トレンチ内上部の第１の酸化シリコン膜をエッチングし、除去する工程と、露出した第２の窒化シリコン膜をエッチングして除去する工程と、トレンチを埋め込むように第２の酸化シリコン膜を形成する工程と、第２の酸化シリコン膜を化学機械研磨する工程と、露出した第１の窒化シリコン膜をエッチングして除去する工程と、を含む。
【選択図】 図３

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法と半導体装置に関し、特にシャロートレンチアイソレーション（ＳＴＩ）を有する半導体装置の製造方法と半導体装置に関する。
【０００２】
【従来の技術】
半導体装置における素子分離方法の１つとして、局所酸化（local oxidation of silicon、ＬＯＣＯＳ）が知られている。
【０００３】
局所酸化は、シリコン基板上にバッファ層として酸化シリコン膜を形成した後、窒化シリコン膜を酸化防止マスク層として形成し、窒化シリコン膜をパターニングした後シリコン基板の表面を酸化シリコン膜を介して熱酸化する技術である。
【０００４】
シリコン基板を熱酸化する際、酸素、水分等の酸化種が窒化シリコン膜下のバッファ酸化シリコン膜中にも侵入し、窒化シリコン膜下のシリコン基板表面も酸化させ、バーズビークと呼ばれる鳥の嘴状の酸化シリコン領域を形成する。バーズビークの形成された領域は、実質的に素子形成領域（活性領域）として使用できなくなるため、素子形成領域が狭くなる。
【０００５】
又、種々の寸法の開口を有する窒化シリコン膜を形成し、基板表面を熱酸化すると、開口部寸法の狭いシリコン基板表面に形成される酸化シリコン膜の厚さは開口部寸法の広いシリコン基板表面に形成される酸化シリコン膜よりも小さくなる。これをシニング（thinning）と呼ぶ。
【０００６】
半導体装置の微細化に伴い、バーズビークやシニングにより、半導体基板の全面積中で素子形成領域として使用できない面積が増加する。すなわち、素子形成領域が狭められる割合が増加し、半導体装置の高集積化の妨げとなる。
【０００７】
素子分離領域を形成する技術として、半導体基板表面にトレンチを形成し、トレンチ内に絶縁物や多結晶シリコンを埋め込むトレンチアイソレーション（ＴＩ）技術が知られている。この方法は、従来、深い素子分離領域を必要とするバイポーラトランジスタＬＳＩに用いられていた。
【０００８】
バーズビーク、シニングが共に生じないため、トレンチアイソレーションのＭＯＳトランジスタＬＳＩへの適用が進んでいる。ＭＯＳトランジスタＬＳＩでは、バイポーラトランジスタＬＳＩ程深い素子分離は必要としないため、深さ０．１〜１．０μｍ程度の比較的浅い溝で素子分離を行うことができる。この構造をシャロートレンチアイソレーション（ＳＴＩ）と呼ぶ。
【０００９】
図１５、図１６を参照して、ＳＴＩ形成工程について説明する。
図１５（Ａ）に示すように、シリコン基板１表面上に、例えば厚さ１０ｎｍの酸化シリコン膜２を熱酸化により形成する。この酸化シリコン膜２の上に、例えば厚さ１００〜１５０ｎｍの窒化シリコン膜３を化学気相堆積（ＣＶＤ）により形成する。酸化シリコン膜２は、シリコン基板１と窒化シリコン膜３の間の応力を緩和するバッファ層として機能する。窒化シリコン膜３は、後の研磨工程においてストッパ層として機能する。
【００１０】
窒化シリコン膜３の上に、レジストパターン４を形成する。レジストパターン４の画定する開口部は、素子分離領域を形成する領域を画定する。レジストパターン４下方のシリコン基板の領域は、素子を形成する活性領域となる。
【００１１】
レジストパターン４をエッチングマスクとし、開口部に露出した窒化シリコン膜３、その下の酸化シリコン膜２、その下のシリコン基板１をリアクティブイオンエッチング（ＲＩＥ）により例えば深さ０．５μｍ程度エッチングし、トレンチ６を形成する。
【００１２】
図１５（Ｂ）に示すように、トレンチ６内に露出したシリコン基板表面を熱酸化し、例えば厚さ１０ｎｍの熱酸化シリコン膜７を形成する。
図１５（Ｃ）に示すように、例えば高密度プラズマ（ＨＤＰ）ＣＶＤにより、トレンチを埋め込んでシリコン基板上に酸化シリコン膜９を形成する。素子分離領域となる酸化シリコン膜９を緻密化するために、例えば窒素雰囲気中９００〜１１００℃でシリコン基板をアニールする。
【００１３】
図１５（Ｄ）に示すように、窒化シリコン膜３をストッパとし、上方から化学機械研磨（ＣＭＰ）又はリアクティブイオンエッチング（ＲＩＥ）により、酸化シリコン膜９を研磨する。窒化シリコン膜３によって画定されるトレンチ内にのみ、酸化シリコン膜９が残る。この段階で、酸化シリコン緻密化用のアニールを行なってもよい。
【００１４】
図１６（Ｅ）に示すように、熱リン酸を用いて窒化シリコン膜３を除去する。
次に、希フッ酸を用いて、シリコン基板１表面上のバッファ酸化シリコン膜２を除去する。この時、トレンチを埋め込む酸化シリコン膜９もエッチングされる。
【００１５】
図１６（Ｆ）に示すように、シリコン基板１の表面を熱酸化し、表面に犠牲酸化シリコン膜２２を形成する。犠牲酸化シリコン膜を介してシリコン基板１表面層に所望導電型の不純物をイオン注入し、活性化してシリコン基板１に所望導電型のウエル領域１０を形成する。その後希フッ酸を用い、犠牲酸化シリコン膜２２は除去する。犠牲酸化シリコン膜を除去する際、希フッ酸により酸化シリコン膜９もエッチングされる。
【００１６】
図１６（Ｇ）に示すように、露出したシリコン基板の表面を熱酸化し、所望厚さの酸化シリコン膜１１を形成し、ゲート絶縁膜とする。シリコン基板１上に多結晶シリコン膜１２を堆積し、パターニングしてゲート電極を形成する。ウェル領域１０と逆導電型の不純物をイオン注入し、活性化してソース／ドレイン領域を形成する。必要に応じ、ゲート電極側壁上にサイドウォールスペーサを形成し、再度逆導電型の不純物をイオン注入し、活性化して高濃度ソース／ドレイン領域を形成する。
【００１７】
トレンチ内に酸化シリコンを埋め込み、緻密化のための熱処理を行なうと、酸化シリコン膜９は緻密化すると共に収縮し、この酸化シリコン膜９で囲まれた素子形成領域は圧縮ストレスを受ける。
【００１８】
圧縮ストレスが印加されると、シリコン基板１の活性領域における電子の移動度が大きく低下し得る。このため、飽和ドレイン電流が低下する。素子の微細化に伴い、活性領域が小さくなると、圧縮ストレスの影響は大きくなる。
【００１９】
図１６（Ｇ）に示すように、素子分離領域９の肩部がエッチングされてディボットが形成されると、シリコン基板の素子形成領域肩部が上面のみならず側面からもゲート電極で囲まれる。このような形状となると、素子形成領域の肩部は、ゲート電極に電圧を印加すると、電界集中を受け、より低い閾値電圧を有するトランジスタを形成する。この寄生トランジスタは、ＩＶ特性にハンプ特性を発生させる。
【００２０】
ディボットの発生を減少させ、ハンプ特性を防止するために、トレンチ内面上に酸化シリコン膜を介して窒化シリコン膜を形成し、一旦トレンチ内にマスク材料を充填し、トレンチ内のマスク材料の表面レベルが半導体基板の表面レベルより下になるようにエッチングし、露出したトレンチ内面上部の窒化シリコン膜を除去する方法が提案されている。
【００２１】
【特許文献１】
特開平１１−２９７８１２号公報
【００２２】
【発明が解決しようとする課題】
ＳＴＩによる素子分離は、微細化に適しているが、ＳＴＩ独自の問題も生じる。ＳＴＩ独自の問題を低減することのできる新たな技術が求められている。
【００２３】
本発明の目的は、良好なトランジスタ特性が得られる、ＳＴＩを用いた半導体装置の製造方法を提供することである。
本発明の他の目的は、良好なトランジスタ特性を有する半導体装置を提供することである。
【００２４】
【課題を解決するための手段】
本発明の１観点によれば、（ａ）半導体基板表面に素子分離用トレンチ形成のための窓を有する第１の窒化シリコン膜を含むパターンを形成する工程と、（ｂ）前記パターンをマスクとして、前記半導体基板をエッチングして素子分離用トレンチを形成する工程と、（ｃ）前記素子分離用トレンチの内面を覆うように第２の窒化シリコン膜を堆積する工程と、（ｄ）前記第２の窒化シリコン膜を覆い、トレンチを埋め込むように第１の酸化シリコン膜を形成する工程と、（ｆ）前記第１の酸化シリコン膜をエッチングし、トレンチ内上部の前記第１の酸化シリコン膜を除去する工程と、（ｇ）露出した前記第２の窒化シリコン膜をエッチングして除去する工程と、（ｈ）前記トレンチを埋め込むように第２の酸化シリコン膜を形成する工程と、（ｉ)前記第１の窒化シリコン膜をストッパとして、前記第２の酸化シリコン膜を化学機械研磨する工程と、（ｊ）露出した前記第１の窒化シリコン膜をエッチングして除去する工程と、を含む半導体装置の製造方法が提供される。
【００２５】
本発明の他の観点によれば、半導体基板と、前記半導体基板表面から内部に形成された素子分離用トレンチと、前記半導体基板表面から引き下り、前記トレンチ内面の下部を覆うように形成された窒化シリコン膜のライナーと、前記窒化シリコン膜のライナーで囲まれた領域に形成され、トレンチの下部を埋める第１の酸化シリコン膜と、前記第１の酸化シリコン膜の上に形成されトレンチの上部を埋める第２の酸化シリコン膜と、を有する半導体装置が提供される。
【００２６】
本発明のさらに他の観点によれば、半導体基板と、前記半導体基板表面から内部に形成された素子分離用トレンチと、前記半導体基板表面から引き下り、前記トレンチ内面の下部を覆うように形成された窒化シリコン膜のライナーと、前記窒化シリコン膜のライナーで囲まれた領域にボイドを形成して、トレンチを埋める酸化シリコン膜と、を有する半導体装置が提供される。
【００２７】
【発明の実施の形態】
本発明者は、トレンチ内に窒化シリコン膜のライナー層を設け、引張り応力を発生させることにより酸化シリコン膜の圧縮応力を相殺する方法を研究している。トレンチ内面に窒化シリコン膜のライナーを形成した後、半導体基板表面から一定距離の窒化シリコン膜を除去することにより、ドレイン電流がどのように変化するか、又窒化シリコン膜の厚さにより、トレイン電流がどのように変化するかを調べた。
【００２８】
図１（Ａ）は、半導体基板表面からの窒化シリコン膜の引下り量であるリセス量ｒによる、ドレイン電流Ｉｄの変化をシュミュレーションで求めた結果を示すグラフである。なお、窒化シリコン膜の膜厚は１００ｎｍとし、ゲート電圧Ｖｇは１．２Ｖ、ドレイン電圧Ｖｄは０．０１Ｖとした。
【００２９】
図から明らかなように、リセス量ｒを０から増大して行くと、ドレイン電流Ｉｄは上昇する。リセス量ｒの増大と共に、ドレイン電流Ｉｄの増加は飽和し、その後減少する。このように、リセス量ｒの変化に対し、ドレイン電流Ｉｄはピーク特性を有する。リセス量ｒが８０〜１５０ｎｍの時、ドレイン電流Ｉｄは最も大きい。
【００３０】
図１（Ｂ）は、窒化シリコン膜厚の変化に対するドレイン電流Ｉｄの変化をシュミレーションで求めた結果を示すグラフである。なお、リセス量ｒは８０ ｎｍとし、ゲート電圧Ｖｇは１．２Ｖ、ドレイン電圧Ｖｄは０．０１Ｖとした。図から明らかなように、窒化シリコン膜の厚さが増大するにつれ、ドレイン電流Ｉｄは増加している。すなわち、窒化シリコン膜のライナー厚は厚いほどドレイン電流を向上させる効果が認められる。トレンチの幅が１００ｎｍ以下となると、ライナーとして用いる窒化シリコン膜の厚さは２０〜４０ｎｍが好ましいであろう。
【００３１】
これらのシュミュレーション結果に基づき、トレンチ内面に窒化シリコン膜のライナーを形成し、トレンチ上部における窒化シリコン膜ライナーを除去し、ドレイン電流の増大を実現する実施例を以下に説明する。
【００３２】
図２（Ａ）〜図４（Ｊ）は、本発明の第１の実施例によるＳＴＩ素子分離領域の製造方法を概略的に示す断面図である。
図２（Ａ）に示すように、シリコン基板１の表面上に、厚さ３〜２１ｎｍ、例えば厚さ１０ｎｍの酸化シリコン膜２を熱酸化により形成する。酸化シリコン膜２の上に、厚さ１００〜１５０ｎｍ、例えば厚さ１００ｎｍの窒化シリコン膜３を低圧（ＬＰ）化学気相堆積（ＣＶＤ）により形成する。ＬＰＣＶＤは、例えばソースガスとしてＳｉＣｌ2Ｈ2とＮＨ3を用い、温度７００℃で行う。
【００３３】
窒化シリコン膜３の上に、レジスト膜を塗布し、露光現像することによりレジストパターン４を形成する。レジストパターン４は、活性領域（素子形成領域）上に形成され、開口部が素子分離領域を画定する。開口部の幅は、０．１〜５μｍ、例えば０．１μｍである。
【００３４】
レジストパターン４をエッチングマスクとし、窒化シリコン膜３、酸化シリコン膜２、シリコン基板１をエッチングする。シリコン基板１は、例えば深さ０．３μｍエッチングされてトレンチ６を形成する。なお、窒化シリコン膜、酸化シリコン膜のエッチングは、ＣＦ4、ＣＨＦ3、Ａｒの混合ガスをエッチングガスとして用いる。シリコン基板１のエッチングは、ＨＢｒ、Ｏ2の混合ガス、又はＣｌ2、Ｏ2の混合ガスをエッチングガスとして用いる。
【００３５】
このエッチング条件によれば、形成されるトレンチ６の側面が傾斜する。傾斜を設けることにより、活性領域の肩部における電界集中を緩和させることができる。その後レジストパターン４は除去する。
【００３６】
図２（Ｂ）に示すように、トレンチ６の表面に露出したシリコン基板表面を熱酸化して厚さ１〜２０ｎｍ、例えば厚さ１０ｎｍの酸化シリコン膜７を形成する。トレンチ６内に露出していたシリコン表面は、全て酸化シリコン膜７により覆われる。
【００３７】
図２（Ｃ）に示すように、酸化シリコン膜７、窒化シリコン膜３の表面を覆うように、窒化シリコン膜８をＬＰＣＶＤにより形成する。窒化シリコン膜８の厚さは、２０〜４０ｎｍ、たとえば２０ｎｍとする。窒化シリコン膜は厚いほど強い引張り応力を発生する。トレンチの幅との関係で最大厚さは決まる。
【００３８】
ＬＰＣＶＤは、ＳｉＣｌ2Ｈ2、ＮＨ3の混合ガスをソースガスとし、温度６５０℃程度で行う。このような熱ＣＶＤにより形成される窒化シリコン膜は、１ＧＰａ以上の引張り（ｔｅｎｓｉｌｅ）応力を有する。この応力は、後述する緻密化の熱処理を行った埋設酸化シリコン膜の応力と逆方向である。
【００３９】
図２（Ｄ）に示すように、窒化シリコン膜８を形成した基板上に例えば誘導結合プラズマＣＶＤ装置を用いた高密度プラズマ（ＨＤＰ）ＣＶＤにより、酸化シリコン膜９ａを形成し、トレンチ内を埋め込む。ＨＤＰ酸化シリコン膜の形成は、ＳｉＨ4と酸素の混合ガス、又はＴＥＯＳとオゾンの混合ガスをソースガスとして行う。なお、酸化シリコン膜９ａの厚さは、トレンチを完全に埋めるように選択する。ＣＶＤによる酸化シリコン膜の形成に代え、スピンオンガラス（ＳＯＧ）の塗布型酸化シリコン膜を用いることも可能であろう。
【００４０】
図３（Ｅ）に示すように、化学機械研磨（ＣＭＰ）を行い、窒化シリコン膜８上の酸化シリコン膜９ａを一部除去し、窒化シリコン膜８の上方２０〜１００ｎｍで止め、平坦な表面を形成する。例えば、窒化シリコン膜８の表面までＣＭＰを行い、窒化シリコン膜８をＣＭＰのストッパとして機能させる。
【００４１】
ＣＭＰは、回転する上下の定盤の間にシリコン基板を挟んで行う。上下の定盤の回転速度を例えばそれぞれ２０ｒｐｍ、上下の定盤間の圧力を例えば５ｐｓｉ、バックプレッシャーを例えば５ｐｓｉとし、研磨剤としてコロイダルシリカを主成分とするスラリ、又は酸化セリウム系スラリを用いる。このような研磨条件の場合、窒化シリコン膜３のエッチングレートは小さく、窒化シリコン膜３が研磨のストッパとして機能する。
【００４２】
酸化シリコン膜９の成長後、または化学機械研磨工程後、例えば約１０００℃、３０分のアニールを行ない、酸化シリコン膜９の粗密差を解消する。酸化シリコン膜９ａが均質化し、エッチング特性も均質化する。
【００４３】
図３（Ｆ）に示すように、例えば希フッ酸で２０００秒のエッチングを行い、トレンチ上部の酸化シリコン膜９ａを除去する。液相エッチングにより、酸化シリコン膜９ａの表面が平坦性を保ちつつ、沈み込んでいく。なお、液相エッチングに代え、例えばＣＦ系ガスを用いた化学ドライエッチング（ＣＤＥ）を用いてもよい。
【００４４】
なお、化学機械研磨工程は必須の工程ではない。例えば、平坦化機能を有する酸化シリコン膜を成膜し、化学機械研磨はせず、エッチングを行うこともできる。リアクティブイオネッチング（ＲＩＥ）で窒化シリコン膜８上の酸化シリコン膜９ａをエッチングした後、トレンチ内の酸化シリコン膜９ａをＣＤＥでエッチングすることもできる。リセス量のバラツキが若干増加しても、工程が簡単化でき、製造コストを低減化できる。
【００４５】
図３（Ｅ）、（Ｆ）の工程で、酸化シリコン膜９ａが除去された領域では、窒化シリコン膜８が露出する。
図３（Ｇ）に示すように、露出した窒化シリコン膜８を燐酸（Ｈ3ＰＯ4）ボイルによりエッチングする。厚さ２０ｎｍのライナー窒化シリコン膜８が完全にエッチングされ、マスク用の窒化シリコン膜３は未だほとんどエッチングされていない状態を示す。窒化シリコンが除去された、シリコン基板１表面からのリセス量ｒは、主としてその前の酸化シリコン膜９ａのエッチング深さによって制御される。深さ３００ｎｍのトレンチの場合、例えばシリコン基板１表面から深さ１１０ｎｍまでの窒化シリコン膜８を除去する。
【００４６】
ライナー用窒化シリコン膜８をシリコン基板表面から８０〜１５０ｎｍ引き下げることにより、ＭＯＳトランジスタのドレイン電流増加が期待できる。
図４（Ｈ）に示すように、例えば厚さ３００ｎｍの酸化シリコン膜９ｂを前述同様のＨＤＰＣＶＤにより堆積し、トレンチを埋め込む。窒化シリコン膜３表面上にも酸化シリコン膜９ｂが堆積する。
【００４７】
図３（Ｉ）に示すように、前述同様のＣＭＰを行い、窒化シリコン膜３上の酸化シリコン膜９ｂを除去する。窒化シリコン膜３がＣＭＰのストッパとして機能する。なお、窒化シリコン膜３上の酸化シリコン膜９をＣＭＰで除去する場合を説明したが、ＣＦ4とＣＨＦ3の混合ガスを用いたＲＩＥを用いてもよい。
【００４８】
不要な酸化シリコン膜を除去した後、たとえば１０００℃、３０分のアニールを行い、酸化シリコン膜９Ｂを緻密化する。既にアニールを受けている酸化シリコン膜９ａもさらに緻密化する。なお、ＣＭＰ前にアニールを行ってもよい。
【００４９】
アニールを経たトレンチ内の酸化シリコン膜９の膜質は熱酸化膜とほぼ同じになる。緻密化された酸化シリコン膜は、圧縮応力を生じるが、この圧縮応力と窒化シリコン膜の引張り応力は逆方向であり、圧縮応力は引張り応力により相殺される。圧縮応力による移動度の低下が低減される。
【００５０】
図４（Ｊ）に示すように、マスク用窒化シリコン膜３を前述同様の燐酸（Ｈ3ＰＯ4）ボイルにより除去する。ライナー用窒化シリコン膜８は、シリコン基板１表面から引き下げられ、酸化シリコン膜９で覆われているのでエッチングされない。ライナー用窒化シリコン膜がエッチングされることによるディボットの発生は防止される。このようにして、ＳＴＩ素子分離領域が形成される。その後、レジストマスクを用いてイオン注入を行い、ｎウェルＷｎ、ｐウェルＷｐを形成する。酸化シリコン膜２を除去し、新たな犠牲酸化膜を形成してからイオン注入を行ってもよい。その後、通常の工程により、ＭＯＳトランジスタなどの半導体素子を形成する。
【００５１】
図５（Ａ）は、素子分離領域９により画定された活性領域ＡＲ１、ＡＲ２と、シリコン基板表面表面に形成されたゲート電極１２の形状を示す平面図である。
ゲート電極構造はサイドウオールスペーサ形成前の形状である。図４（Ｂ）は、図４（Ａ）のＩＶＢ−ＩＶＢ線に沿う断面図を示す。各活性領域ＡＲは素子分離領域９により囲まれている。２つの活性領域ＡＲ１，ＡＲ２によりＣＭＯＳインバータが構成される。ｎチャネルＭＯＳトランジスタ、ｐチャネルＭＯＳトランジスタが形成されるが、ｎチャネルＭＯＳトランジスタを例にとって説明する。
【００５２】
図５（Ｂ）に示すように、各活性領域上に、熱酸化により例えば厚さ２ｎｍのゲート絶縁膜１１が形成され、その上に化学気相体積（ＣＶＤ）により例えば厚さ１００ｎｍの多結晶シリコン層１２が形成される。多結晶シリコン層上にホトレジストマスクを形成し、リアクティブイオンエッチング（ＲＩＥ）により多結晶シリコン層１２をパターニングして例えばゲート長８０ｎｍのゲート電極Ｇを形成する。
【００５３】
ｐチャネル領域をレジストマスクで覆い、ｐ型ウェルＷｐと逆導電型のｎ型不純物のイオン注入を行い、浅い低濃度ｎ型エクステンション領域Ｅｘを形成する。必要に応じてこの後、ウェルと同導電型のｐ型不純物を例えば基板法線から２８度傾いた４方向から斜めイオン注入し、ｐ型ポケット領域Ｐｔを形成する。ｐチャネル領域に対しては、導電型を反転した処理が行われる。
【００５４】
基板上に酸化シリコン膜、又は酸化シリコン膜と窒化シリコン膜の積層を堆積し、ＲＩＥで異方性エッチングし、サイドウォールスペーサＳＷを形成する。ｐチャネル領域をレジストマスクで覆い、ｐウエルと逆導電型のｎ型不純物を高濃度にイオン注入し、高濃度ｎ型ソース／ドレイン領域Ｓ／Ｄを形成する。ｐチャネル領域に対しては導電型を反転した処理が行われる。
【００５５】
コバルト、又はチタンの金属層を堆積し、例えば２段階シリサイド反応を生じさせて、シリサイド層１３を形成する。このようにして、ＭＯＳトランジスタが形成される。なお、ＭＯＳトランジスタの形成方法は、他の公知の方法を用いてもよい。
【００５６】
第１の実施例においては、窒化シリコン膜ライナー８を酸化シリコン膜中に埋め込むことにより、ストッパ用の窒化シリコン膜３のエッチング時におけるディボットの発生は防止された。しかしながら、酸化シリコン膜除去の際ＳＴＩ埋め込み用酸化シリコン膜９のエッチングは避けられず、このことに起因するディボットの発生が生じ得る。
【００５７】
図６（Ａ）〜（Ｄ）は、酸化シリコン膜エッチング時にディボットの発生を防止し得る第２の実施例を示す。
先ず、第１の実施例における図２（Ａ）〜図３（Ｇ）までの工程を同様に行う。
【００５８】
図６（Ａ）に示すように、例えば厚さ２０ｎｍの窒化シリコン膜８のライナーのエッチングにおいて、例えば厚さ１０ｎｍ分のオーバーエッチング（厚さ３０ｎｍに相当する全エッチング量）を行なう。オーバーエッチングにより、窒化シリコン膜８が残った酸化シリコン膜９ａの表面からさらに下方にエッチングされると共に、酸化シリコン膜２上のストッパ用窒化シリコン膜３も上面及び側面がエッチングされる。すなわち、窒化シリコン膜３の側面は、活性領域１の肩から例えば１０ｎｍ後退する。
【００５９】
図６（Ｂ）に示すように、第２の酸化シリコン膜９ｂを第１の実施例同様に堆積する。
図６（Ｃ）に示すように、第２の酸化シリコン膜９ｂをＣＭＰすることにより、窒化シリコン膜３上の酸化シリコン膜９ｂを除去する。なお、窒化シリコン膜は、このＣＭＰ工程において、ストッパーとしての機能が果たせるように、初期の厚さを選択することが好ましい。
【００６０】
図６（Ｄ）に示すように、燐酸ボイルにより窒化シリコン膜３を除去する。活性領域の肩部Ｓｈは、埋込用酸化シリコン膜９によって覆われている。酸化シリコン膜２を希フッ酸で除去しても、酸化シリコン膜９が若干エッチされるが、活性領域の肩部Ｓｈの外側にディボットが形成されることは防止できる。
【００６１】
別の観点から言えば、図６（Ａ）に示すオーバーエッチングの量は、その後に行なわれる希フッ酸処理によるエッチング量の総和よりも大きめに設定することが好ましい。例えば、厚さ２ｎｍの酸化シリコンをエッチングする工程が２回ある場合、オーバーエッチング量も考慮すると、６ｎｍ〜１２ｎｍ側面を後退させることが好ましいであろう。
【００６２】
図７（Ａ）〜図９（Ｊ）は、第３の実施例によるＳＴＩの製造方法を示す。
図７（Ａ）に示すように、シリコン基板１の表面を酸化して酸化シリコン膜２を形成し、その上に窒化シリコン膜３を形成する。これらの工程は、第１の実施例と同様である。さらに、窒化シリコン膜３の上に、例えば厚さ約５０ｎｍの酸化シリコン膜５をＬＰＣＶＤにより成膜する。酸化シリコン膜５の上に、レジストパターンを形成し、酸化シリコン膜５、窒化シリコン膜３、酸化シリコン膜２をエッチングし、さらにシリコン基板１を例えば深さ３００ｎｍエッチングしてトレンチ６を形成する。
【００６３】
図７（Ｂ）に示すように、トレンチ６内に露出したシリコン基板１表面を熱酸化し、例えば厚さ５ｎｍの酸化シリコン膜７を形成する。
図７（Ｃ）に示すように、酸化シリコン膜７を形成したトレンチ内面を覆うように、ライナー用窒化シリコン膜８を例えばＬＰＣＶＤにより厚さ約２０ｎｍ形成する。
【００６４】
図７（Ｄ）に示すように、トレンチ内を埋め込むように、酸化シリコン膜９ａをＨＤＰＣＶＤにより成膜する。
図８（Ｅ）に示すように、窒化シリコン膜８上の酸化シリコン膜８ａをＣＭＰで研磨して平坦な表面を形成し、酸化シリコン膜５上方２０〜１００ｎｍの位置で停止させる。例えば、窒化シリコン膜８の表面を露出させる。
【００６５】
図８（Ｆ）に示すように、酸化シリコン膜９ａを希フッ酸によりエッチングし、シリコン基板１表面から例えば１１０ｎｍのレベルまで沈み込ませる。
図８（Ｇ）に示すように、燐酸ボイルによりライナー用窒化シリコン膜８の露出部分をエッチングする。窒化シリコン膜８は、トレンチ下部にのみ残る。窒化シリコン膜８のシリコン基板１表面からのリセス量は、酸化シリコン膜９ａのエッチング量によって制御される。
【００６６】
図９（Ｈ）に示すように、窒化シリコン膜８がトレンチ下部にのみ残された状態において、酸化シリコン膜９ｂを例えば厚さ３００ｎｍＨＤＰＣＶＤにより成膜する。トレンチ内は酸化シリコン膜９ｂにより埋め戻される。
【００６７】
図９（Ｉ）に示すように、ＣＭＰにより酸化シリコン膜９ｂ、５を研磨する。
このＣＭＰにおいて、窒化シリコン膜３がストッパとして機能する。その後、例えば１０００℃、３０分間のアニールを行い、酸化シリコン膜９を緻密化する。
【００６８】
図９（Ｊ）に示すように、燐酸ボイルによりストッパ用窒化シリコン膜３を除去する。窒化シリコン膜３が除去された表面は、全て酸化シリコン膜で覆われており、ライナー用窒化シリコン膜がエッチングされてディボットが発生することは防止される。
【００６９】
第３の実施例においては、ストッパ用窒化シリコン膜のエッチングにおいてディボットの発生は防止されるが、酸化シリコン膜のエッチングにおいて埋め込み用酸化シリコン膜がエッチングされ、ディボットが発生することは有り得る。
【００７０】
図１０は、窒化シリコン膜３を後退させることにより、酸化シリコン膜のエッチング時にディボットが発生することを低減することのできる第４の実施例を示す。
【００７１】
先ず、図７（Ａ）〜図８（Ｇ）までの工程を同様に行なう。
図１０（Ａ）に示すように、窒化シリコン膜８のエッチングをさらに続け、オーバーエッチングする。例えば、厚さ２０ｎｍの窒化シリコン膜８に対して厚さ３０ｎｍ分のエッチングを行う。窒化シリコン膜３の側面が約１０ｎｍ後退する。
【００７２】
図１０（Ｂ）に示すように、酸化シリコン膜９ｂをＨＤＰＣＶＤにより成膜する。
図１０（Ｃ）に示すように、酸化シリコン膜９ｂ、５をＣＭＰにより除去する。このＣＭＰにおいて、窒化シリコン膜３がストッパとして機能する。
【００７３】
図１０（Ｄ）に示すように、燐酸ボイルにより窒化シリコン膜３を除去する。
図１０（Ａ）の工程において、窒化シリコン膜３の側面を後退させたため、図１０（Ｄ）の状態において、埋め込み用酸化シリコン膜９は、活性領域の肩部Ｓｈの端部を幅約１０ｎｍ覆っている。このため、その後の希フッ酸による酸化シリコン膜エッチング工程において、埋め込み用酸化シリコン膜９がエッチされ、ディボットが形成されることを防止できる。
【００７４】
図１１（Ａ）〜（Ｄ）は、第５の実施例によるＳＴＩの領域の製造方法を示す。
先ず、第１の実施例同様図２（Ａ）〜図３（Ｇ）の工程を行なう。
【００７５】
図１１（Ａ〉において、窒化シリコン膜８の上部をエッチングした後、希フッ酸で約２０００秒間のエッチングを行ない、窒化シリコン膜８に囲まれた酸化シリコン膜９ａを除去する。なお、ストッパ用窒化シリコン膜３の下に形成したバッファ用酸化シリコン膜２の側面もサイドエッチされる。
【００７６】
図１１（Ｂ）に示すように、酸化シリコン膜９を例えば厚さ３００ｎｍＨＤＰＣＶＤにより成膜する。この成膜工程において、条件を調節して埋込み特性を劣化させることにより、窒化シリコン膜８で囲まれた狭い空間においてはボイドＶが発生するように制御する。トレンチの幅が狭くなると、トレンチ内を完全に埋め込むことが困難になる。本実施例は、トレンチ内の埋め込みが困難になる点を積極的に利用するものである。例えば、シリコン基板１表面から深さ１５０ｎｍ程度の深さにおいてボイドＶが形成される。
【００７７】
図１１（Ｃ）に示すように、窒化シリコン膜３上の酸化シリコン膜９をＣＭＰにより除去し、表面を平坦化する。１０００℃、３０分程度のアニールを行い、酸化シリコン膜９を緻密化する。トレンチ下部にボイドＶが形成されていても、アニールされた酸化シリコン膜９は緻密化され、素子分離領域として十分な性能を果たす。
【００７８】
図１１（Ｄ）に示すように、燐酸ボイルにより窒化シリコン膜３を除去する。
本実施例においては、窒化シリコン膜８よりも上側の素子分離領域は、１回の製膜により形成された酸化シリコン膜９で形成されている。酸化シリコン膜９の下部にはボイドＶが存在する。ボイドＶの存在により、緻密化された酸化シリコン膜９の圧縮応力が低減する。圧縮応力の低減により、窒化シリコン膜８の引張り応力による効果が増大する。
【００７９】
図１２（Ａ）〜（Ｄ）は、第６の実施例によるＳＴＩ領域の製造方法を示す。第２の実施例同様、図３（Ｇ）の窒化シリコン膜エッチング工程において、図６（Ａ）に示すようにオーバーエッチングを行なう。活性領域表面上の窒化シリコン膜３もエッチングされ、その側面は後退する。
【００８０】
その後、第５の実施例と同様の工程を行なう。
図１２（Ａ）に示すように、窒化シリコン膜８に囲まれた領域に残った酸化シリコン膜を約２０００秒の希フッ酸処理により除去する。
【００８１】
図１２（Ｂ）に示すように、酸化シリコン膜９ａを除去したトレンチ内に、酸化シリコン膜９を成膜し、窒化シリコン膜８で囲まれたトレンチ下部にボイドＶを形成してトレンチ内を酸化シリコン膜９で埋め込む。
【００８２】
図１２（Ｃ）に示すように、ＣＭＰを行ない、窒化シリコン膜３上の酸化シリコン膜９を除去する。
図１２（Ｄ）に示すように、燐酸ボイルにより窒化シリコン膜３を除去する。図に示すように、活性領域の肩部Ｓｈは、酸化シリコン膜９で覆われた形状となる。その後行なわれる希フッ酸による酸化シリコン膜のエッチングにおいて、酸化シリコン膜９がエッチされても、ＳＴＩ端部におけるディボットの発生を防止できる。
【００８３】
図１３は、ライナー用窒化シリコン膜をシリコン基板表面から沈み込ませる構成において、ドレイン電流がどのように変化するかをサンプルによって調べた結果を示す。
【００８４】
図１３（Ａ）は、サンプルの平面形状を示す。活性領域の幅Ｌは１μｍであり、ゲート電極のゲート長は１μｍである。ソース／ドレイン領域の電流方向の幅Ｗを０．３〜５μｍで変化させた。断面構成は、実施例のようにＳＴＩ構造の窒化シリコン膜を基板表面から沈み込ませ(リセスさせ）、リセス量の異なるサンプルを形成し、活性領域にＭＯＳトランジスタを形成したものである。
【００８５】
図１３（Ｂ）は、電流方向のソース／ドレイン領域の幅Ｗを０．３μｍに設定したサンプルの測定結果である。図中横軸はＭＯＳトランジスタがオン状態のドレイン電流Ｉｏｎを示し、縦軸はＭＯＳトランジスタがオフ状態のドレイン電流Ｉｏｆｆを示す。
【００８６】
「ライナー無し」は、窒化シリコン膜のライナーを形成しなかったサンプルを示す。「リセス０ｎｍ」は、窒化膜ライナーをリセスしなかったサンプルである。
「リセス５０ｎｍ」、「リセス１００ｎｍ」は、シリコン基板表面から窒化シリコン膜をそれぞれ５０ｎｍ、１００ｎｍリセスさせたサンプルである。
【００８７】
図から明らかなように、ライナーを設けることによりオン電流Ｉｏｎは増加しており、さらにリセスの増大と共にオン電流Ｉｏｎが増加している。
図１３（Ｃ）、（Ｄ）、（Ｅ）は、それぞれソース／ドレイン領域の幅Ｗを０．５μｍ、１μｍ、５μｍに設定したサンプルの測定結果を示す。
【００８８】
ソース／ドレイン領域の幅Ｗが増大するにつれ、ライナーの効果は減少しているように観察される。しかしながら、窒化膜ライナーを設けることにより、明かにドレイン電流Ｉｏｎは増大している。さらに、リセス量依存性も見られる。これらの結果から、図１に示した解析がほぼ正しいことが類推される。
【００８９】
図１４は、上述の実施例により形成したＭＯＳトランジスタを含む集積回路装置の構成を示す断面図である。シリコン基板１表面に、素子分離用トレンチが形成され、シャロートレンチアイソレーション（ＳＴＩ）９が形成されている。ＳＴＩにより画定された活性領域内にトランジスタＴＲ１、ＴＲ２が形成されている。これらのＳＴＩ、トランジスタは、上述の実施例に従って形成したものである。
【００９０】
トランジスタを埋め込むように、第１層間絶縁膜ＩＬ１が形成され、導電性プラグＰＬ、第１配線層Ｗ１が層間絶縁膜ＩＬ１中に埋め込まれて形成されている。第１配線層Ｗ１上に窒化シリコン膜等のエッチストッパ層ＥＳ１が形成され、その上に第２層間絶縁膜ＩＬ２が形成されている。第２層間絶縁膜ＩＬ２、エッチングストッパ層ＥＳ１を通って、第２配線層Ｗ２がダマシン構造により形成されている。
【００９１】
同様、第２層間絶縁膜ＩＬ２上に、エッチストッパ層ＥＳ２、その上に層間絶縁膜ＩＬ３、エッチストッパ層ＥＳ３、層間絶縁膜ＩＬ４、エッチストッパ層ＥＳ４、層間絶縁膜ＩＬ５、エッチストッパ層ＥＳ５、層間絶縁膜ＩＬ６、エッチストッパ層ＥＳ６が積層され、その上にさらに保護膜ＰＳが形成されている。これらの絶縁積層を通って、配線層Ｗ３、Ｗ４、Ｗ５、Ｗ６が形成され、最表面には、接続パッドＰＤが接続されている。
【００９２】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば種々の変更、改良、組合わせが可能なことは当業者に自明であろう。以下、本発明の特徴を付記する。
【００９３】
（付記１） （ａ）半導体基板表面に素子分離用トレンチ形成のための窓を有する第１の窒化シリコン膜を含むパターンを形成する工程と、
（ｂ）前記パターンをマスクとして、前記半導体基板をエッチングして素子分離用トレンチを形成する工程と、
（ｃ）前記素子分離用トレンチの内面を覆うように第２の窒化シリコン膜を堆積する工程と、
（ｄ）前記第２の窒化シリコン膜を覆い、トレンチを埋め込むように第１の酸化シリコン膜を形成する工程と、
（ｆ）前記第１の酸化シリコン膜をエッチングし、トレンチ内上部の前記第１の酸化シリコン膜を除去する工程と、
（ｇ）露出した前記第２の窒化シリコン膜をエッチングして除去する工程と、
（ｈ）前記トレンチを埋め込むように第２の酸化シリコン膜を形成する工程と、
（ｉ)前記第１の窒化シリコン膜をストッパとして、前記第２の酸化シリコン膜を化学機械研磨する工程と、
（ｊ）露出した前記第１の窒化シリコン膜をエッチングして除去する工程と、を含む半導体装置の製造方法。
【００９４】
(付記２）（２） さらに、
（ｅ）前記工程(ｆ)の前に、前記第２の窒化シリコン膜上の前記第１の酸化シリコン膜を化学機械研磨し、平坦な表面を形成する工程、
を含む付記１記載の半導体装置の製造方法。
【００９５】
（付記３） 前記工程（ｆ）は、希フッ酸またはＣＦを含むガスを用いた化学ドライエッチングを用いて行われる付記１記載の半導体装置の製造方法。
（付記４） 前記工程（ｇ）は、熱燐酸を用いて行われる付記１記載の半導体装置の製造方法。
【００９６】
（付記５）（３） 前記工程（ｇ）は、前記半導体基板表面から８０〜１５０ｎｍまでの前記第２の窒化シリコン膜を除去する付記１記載の半導体装置の製造方法。
【００９７】
（付記６） 前記第２の窒化シリコン膜の厚さが、２０〜４０ｎｍである付記１記載の半導体装置の製造方法。
（付記７）（４） さらに、
（ｋ）前記工程（ｄ）の後、アニールして前記第１の酸化シリコン膜の粗密差を減少させる工程、
を含む付記１記載の半導体装置の製造方法。
【００９８】
（付記８）（５） さらに、
（ｋ）前記工程（ｈ）の後、アニールして前記第２の酸化シリコン膜を緻密化する工程、
を含む付記１記載の半導体装置の製造方法。
【００９９】
（付記９）（６） 前記工程（ｇ）が、露出した前記第２の窒化シリコン膜をエッチングした後、さらにオーバーエッチを行い、活性領域上の前記第１の窒化シリコン膜の側面を後退させると共に、上面も低下させる付記１記載の半導体装置の製造方法。
【０１００】
（付記１０） 前記側面の後退量は、６ｎｍ〜１２ｎｍである付記８記載の半導体装置の製造方法。
（付記１１）（７） 前記工程（ａ）が、前記第１の窒化シリコン膜の上にエッチング特性の異なるカバー層を積層し、前記工程（ｇ）が、露出した前記第２の窒化シリコン膜をエッチングした後、さらにオーバーエッチを行い、活性領域上の前記第１の窒化シリコン膜の上面は低下させずに、側面を後退させる付記１記載の半導体装置の製造方法。
【０１０１】
（付記１２） 前記カバー層が酸化シリコン層である付記１０記載の半導体装置の製造方法。
（付記１３） 前記工程（ｈ）が、トレンチ下部に前記第１の酸化シリコン膜を残したまま、その上に第２の酸化シリコン膜を形成する付記１記載の半導体装置の製造方法。
【０１０２】
（付記１４）（８） さらに、
（ｌ）前記工程（ｇ）の後、前記工程（ｈ）の前にトレンチ下部に残っている前記第１の酸化シリコン膜を除去する工程、
を含み、前記工程（ｈ）が、前記第２の窒化シリコン膜で囲まれた領域にボイドを形成するように前記第２の酸化シリコン膜を形成する付記１記載の半導体装置の製造方法。
【０１０３】
（付記１５）（９） 半導体基板と、
前記半導体基板表面から内部に形成された素子分離用トレンチと、
前記半導体基板表面から引き下り、前記トレンチ内面の下部を覆うように形成された窒化シリコン膜のライナーと、
前記窒化シリコン膜のライナーで囲まれた領域に形成され、トレンチの下部を埋める第１の酸化シリコン膜と、
前記第１の酸化シリコン膜の上に形成されトレンチの上部を埋める第２の酸化シリコン膜と、
前記トレンチに囲まれた活性領域と、
を有する半導体装置。
【０１０４】
（付記１６） 前記窒化シリコンのライナーが、基板表面から８０ｎｍ〜１５０ｎｍ沈み込んでいる付記１５記載の半導体装置。
（付記１７） 前記窒化シリコンのライナーが、厚さ２０ｎｍ〜４０ｎｍを有する付記１５記載の半導体装置。
【０１０５】
（付記１８） 前記第２の酸化シリコン膜が、前記活性領域端部を覆う付記１５記載の半導体装置。
（付記１９） 前記トレンチの幅が１００ｎｍ以下である付記１５記載の半導体装置。
【０１０６】
（付記２０）（１０） 半導体基板と、
前記半導体基板表面から内部に形成された素子分離用トレンチと、
前記半導体基板表面から引き下り、前記トレンチ内面の下部を覆うように形成された窒化シリコン膜のライナーと、
前記窒化シリコン膜のライナーで囲まれた領域にボイドを形成して、トレンチを埋める酸化シリコン膜と、
前記トレンチに囲まれた活性領域と、
を有する半導体装置。
【０１０７】
（付記２１） 前記窒化シリコンのライナーが、基板表面から８０ｎｍ〜１５０ｎｍ沈み込んでいる付記２０記載の半導体装置。
（付記２２） 前記窒化シリコンのライナーが、厚さ２０ｎｍ〜４０ｎｍを有する付記２０記載の半導体装置。
【０１０８】
（付記２３） 前記第２の酸化シリコン膜が、前記活性領域端部を覆う付記２０記載の半導体装置。
（付記２４） 前記トレンチの幅が１００ｎｍ以下である付記２０記載の半導体装置。
【０１０９】
【発明の効果】
以上説明したように、本発明によれば、窒化シリコン膜の引張り応力により、ドレイン電流を増大させることができる。
【０１１０】
さらに、活性領域側部のディボット発生を防止することにより、寄生トランジスタの発生を低減することも可能である。
【図面の簡単な説明】
【図１】本発明者のシミュレーションによる解析結果を示すグラフである。
【図２】第１の実施例によるＳＴＩ製造方法を示す断面図である。
【図３】第１の実施例によるＳＴＩ製造方法を示す断面図である。
【図４】第１の実施例によるＳＴＩ製造方法を示す断面図である。
【図５】活性領域に形成した半導体素子の構成を示す平面図及び断面図である。
【図６】第２の実施例によるＳＴＩ製造方法を示す断面図である。
【図７】第３の実施例によるＳＴＩ製造方法を示す断面図である。
【図８】第３の実施例によるＳＴＩ製造方法を示す断面図である。
【図９】第３の実施例によるＳＴＩ製造方法を示す断面図である。
【図１０】第４の実施例によるＳＴＩ製造方法を示す断面図である。
【図１１】第５の実施例によるＳＴＩ製造方法を示す断面図である。
【図１２】第６の実施例によるＳＴＩ製造方法を示す断面図である。
【図１３】サンプルによる測定結果を示すグラフである。
【図１４】半導体集積回路装置の構成を概略的に示す断面図である。
【図１５】従来技術によるＳＴＩ製造方法を示す断面図である。
【図１６】従来技術によるＳＴＩ製造方法を示す断面図である。
【符号の説明】
１ 半導体（シリコン）基板
２ 酸化シリコン膜
３ 窒化シリコン膜
４ レジストパターン
６ トレンチ
７ 酸化シリコン膜（ライナー）
８ 窒化シリコン膜（ライナー）
９ 酸化シリコン膜(素子分離領域）
１０ ウエル
１１ ゲート酸化膜
１２ 多結晶シリコン層
ｒ リセス量
Ｖ ボイド
ＡＲ 活性領域
Ｓｈ 活性領域の肩部
Ｇ ゲート電極
Ｓ／Ｄ ソース／ドレイン領域
Ｐｔ ポケット領域
Ｗ ウェル
Ｅｘ エクステンション領域
ＳＷ サイドウォールスペーサ

Claims (10)

  1. （ａ）半導体基板表面に素子分離用トレンチ形成のための窓を有する第１の窒化シリコン膜を含むパターンを形成する工程と、
    （ｂ）前記パターンをマスクとして、前記半導体基板をエッチングして素子分離用トレンチを形成する工程と、
    （ｃ）前記素子分離用トレンチの内面を覆うように第２の窒化シリコン膜を堆積する工程と、
    （ｄ）前記第２の窒化シリコン膜を覆い、トレンチを埋め込むように第１の酸化シリコン膜を形成する工程と、
    （ｆ）前記第１の酸化シリコン膜をエッチングし、トレンチ内上部の前記第１の酸化シリコン膜を除去する工程と、
    （ｇ）露出した前記第２の窒化シリコン膜をエッチングして除去する工程と、
    （ｈ）前記トレンチを埋め込むように第２の酸化シリコン膜を形成する工程と、
    （ｉ)前記第１の窒化シリコン膜をストッパとして、前記第２の酸化シリコン膜を化学機械研磨する工程と、
    （ｊ）露出した前記第１の窒化シリコン膜をエッチングして除去する工程と、を含む半導体装置の製造方法。
  2. さらに、
    （ｅ）前記工程（ｆ）の前に、前記第２の窒化シリコン膜上の前記第１の酸化シリコン膜を化学機械研磨し、平坦な表面を形成する工程、
    を含む請求項１記載の半導体装置の製造方法。
  3. 前記工程（ｇ）は、前記半導体基板表面から８０〜１５０ｎｍまでの前記第２の窒化シリコン膜を除去する請求項１または２記載の半導体装置の製造方法。
  4. さらに、
    （ｋ）前記工程（ｄ）の後、アニールして前記第１の酸化シリコン膜の粗密差を減少させる工程、
    を含む請求項１〜３のいずれか１項記載の半導体装置の製造方法。
  5. さらに、
    （ｋ）前記工程（ｈ）の後、アニールして前記第２の酸化シリコン膜を緻密化する工程、
    を含む請求項１〜４のいずれか１項記載の半導体装置の製造方法。
  6. 前記工程（ｇ）が、露出した前記第２の窒化シリコン膜をエッチングした後、さらにオーバーエッチを行い、活性領域上の前記第１の窒化シリコン膜の側面を後退させると共に、上面も低下させる請求項１〜５のいずれか１項記載の半導体装置の製造方法。
  7. 前記工程（ａ）が、前記第１の窒化シリコン膜の上にエッチング特性の異なるカバー層を積層し、前記工程（ｇ）が、露出した前記第２の窒化シリコン膜をエッチングした後、さらにオーバーエッチを行い、活性領域上の前記第１の窒化シリコン膜の上面は低下させずに、側面を後退させる請求項１〜５のいずれか１項記載の半導体装置の製造方法。
  8. さらに、
    （ｌ）前記工程（ｇ）の後、前記工程（ｈ）の前にトレンチ下部に残っている前記第１の酸化シリコン膜を除去する工程、
    を含み、前記工程（ｈ）が、前記第２の窒化シリコン膜で囲まれた領域にボイドを形成するように前記第２の酸化シリコン膜を形成する請求項１〜６のいずれか１項記載の半導体装置の製造方法。
  9. 半導体基板と、
    前記半導体基板表面から内部に形成された素子分離用トレンチと、
    前記半導体基板表面から引き下り、前記トレンチ内面の下部を覆うように形成された窒化シリコン膜のライナーと、
    前記窒化シリコン膜のライナーで囲まれた領域に形成され、トレンチの下部を埋める第１の酸化シリコン膜と、
    前記第１の酸化シリコン膜の上に形成されトレンチの上部を埋める第２の酸化シリコン膜と、
    を有する半導体装置。
  10. 半導体基板と、
    前記半導体基板表面から内部に形成された素子分離用トレンチと、
    前記半導体基板表面から引き下り、前記トレンチ内面の下部を覆うように形成された窒化シリコン膜のライナーと、
    前記窒化シリコン膜のライナーで囲まれた領域にボイドを形成して、トレンチを埋める酸化シリコン膜と、
    を有する半導体装置。
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