JP2008159863A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】素子分離領域により囲まれたトランジスタの活性領域においてキャリアの移動度を向上させ、それによってトランジスタの駆動能力を向上させる。
【解決手段】チャネル長方向においてＮＭＯＳ領域１０５と隣接する素子分離領域１０２に空洞領域１０３が配置されている。チャネル幅方向においてＮＭＯＳ領域１０５と隣接する素子分離領域１０４には空洞領域は配置されていない。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、具体的には、ＭＩＳ（Metal Insulator Semiconductor ）トランジスタのチャネル領域におけるキャリアの移動度を適切に調整することにより、高い駆動能力を発揮する半導体装置に関するものである。
半導体装置、例えばＭＩＳトランジスタの駆動能力を向上させる方法の一つとして、駆動電流であるドレイン電流を増加させる方法がある。ドレイン電流を決定する因子は幾つかあるが、その一つとしてキャリアの移動度が挙げられる。
一般に、半導体基板を構成する原子の格子間隔を変えて、キャリアの散乱確率又は有効質量を変化させることにより、キャリアの移動度を変化させることができることが知られている。
近年、トランジスタの駆動力を向上させる手法の一つとして、チャネル領域への応力印加が注目を集めている。これは、基板を構成するシリコンに応力を加えることによって、そのバンド構造を変化させてキャリア移動度を向上させる手法である。従来からの研究により、ｎチャネルＭＩＳトランジスタ（ＮＭＩＳ）の移動度を向上させるためには、チャネル領域に対してチャネル長方向（ゲート長方向）に引っ張り応力を加えることが有効であることが知られている。一方、ｐチャネルＭＩＳトランジスタ（ＰＭＩＳ）に対しては、チャネル領域に対してチャネル長方向（ゲート長方向）に圧縮応力を加えることが有効であることが知られている。
以下、チャネル領域におけるキャリアの移動度に着目した従来の半導体装置について、図面を参照しながら説明する。図３０は、従来の半導体装置の要部の構造を示す断面図である。
図３０に示すように、例えばシリコンよりなる半導体基板１００１には、素子分離１００２によって区画された、ｐ型ウェルを含むＮＭＯＳ（Negative-channel Metal-Oxide-Semiconductor）領域１００５が形成されている。ＮＭＯＳ領域１００５の上には、下から順にゲート絶縁膜１０１１及びゲート電極１０１２が形成されてなるゲート部１０１３が形成されている。ここで、ゲート長方向は＜１００＞方向である。また、ＮＭＯＳ領域１００５におけるゲート部１０１３の両側には、ヒ素などのｎ型不純物イオンが注入された不純物拡散層であるｎ型ソース・ドレイン拡散層１００７が形成されており、ｎ型ソース・ドレイン拡散層１００７は、ゲート絶縁膜１０１１及びゲート電極１０１２の両側面の下側の領域に形成された接合深さが比較的浅いｎ型エクステンション拡散層１００６を有している。また、ゲート絶縁膜１０１１及びゲート電極１０１２の両側面上には、絶縁膜からなるサイドウォール１０１７が形成されている。サイドウォール１０１７は、ゲート絶縁膜１０１１及びゲート電極１０１２の側面と接するＩ字状のオフセットスペーサ１０１４と、オフセットスペーサ１０１４を覆うＬ字状の酸化膜１０１５と、酸化膜１０１５を覆うＳｉＮ膜とから構成されている。また、半導体基板１００１上の全面に亘って、ゲート絶縁膜１０１１、ゲート電極１０１２及びサイドウォール１０１７並びに半導体基板１００１の表面を覆うように、ＣＶＤ（chemical vapor deposition ）法によって形成された引っ張り応力を内包するシリコン窒化膜よりなるライナー膜１０３０が形成されている（以上、例えば特許文献１参照）。
特開２００２−１９８３６８号公報
しかしながら、上記のような従来の半導体装置の構成においては、素子分離領域に起因するストレスの影響によって、次のような問題が生じる。
一般的に、半導体基板の素子分離領域となる絶縁膜としてはシリコン酸化膜が用いられるが、例えばシリコンと比較して酸化シリコンの熱膨張係数が大きいため、素子分離形成時及びその後の熱処理時を通じて、素子分離領域から活性領域に対して圧縮ストレスが印加されることになる。そのため、必然的に半導体基板の活性領域全体に対して圧縮応力が印加されることになる。
ところが、圧縮ストレス及び引っ張りストレスの変化に対する半導体中における電子の移動度及び正孔の移動度の変化の感度が異なるため、電子の移動度及び正孔の移動度を同時に向上させることが困難になってしまう。
前記に鑑み、本発明は、素子分離領域により囲まれたトランジスタの活性領域においてキャリアの移動度を向上させ、それによってトランジスタの駆動能力を向上させることを目的とする。
前記の目的を達成するために、本願発明者らは、活性領域を囲む素子分離領域となる酸化膜中に例えば空洞を配置することにより、酸化膜の膨張の方向を当該酸化膜中の空洞に向けることが可能となり、その結果、空洞を有する素子分離領域に収縮が発生して、活性領域に引っ張り応力を印加することが可能となることに着目し、以下の発明を想到した。
すなわち、素子分離領域中に空洞を選択的に配置することにより、言い換えると、空洞を有する素子分離絶縁膜と、空洞を含まない素子分離絶縁膜とを同一半導体基板上に配置することにより、トランジスタのタイプに応じて引っ張りストレス及び圧縮ストレスを活性領域に対して最適に印加することが可能となる。
例えば、ＣＭＯＳ（Complementary Metal-Oxide-Semiconductor ）トランジスタにおいてチャネル長方向（ゲート長方向）を固定した場合、チャネル長方向又はそれに垂直な方向（以下、チャネル幅方向（ゲート幅方向）と称する）のいずれの方向からストレスを印加するかにより、チャネル領域におけるキャリアの移動度は変化する。具体的には、シリコン基板上においてチャネル長方向を＜１００＞方向に設定した場合、ＮＭＯＳトランジスタではチャネル長方向に引っ張りストレス、チャネル幅方向に圧縮ストレスを印加すると、電子の移動度が向上する一方、ＰＭＯＳ（Positive-channel Metal-Oxide-Semiconductor）トランジスタでは、チャネル長方向及びチャネル幅方向にいずれのストレスを印加したとしても、キャリア（正孔）の移動度の変化はほとんど無い。
従って、チャネル長方向にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを並べて配置する場合には、チャネル長方向で活性領域と隣接する素子分離絶縁膜（つまりチャネル幅方向に延びる素子分離絶縁膜）中に空洞を配置してチャネル長方向にＮＭＯＳトランジスタの活性領域へ引っ張り応力を印加すると共にチャネル幅方向で活性領域と隣接する素子分離絶縁膜（つまりチャネル長方向に延びる素子分離絶縁膜）としては通常の酸化膜（空洞のない酸化膜）を配置してチャネル幅方向にＮＭＯＳトランジスタの活性領域に圧縮応力を印加することによって、ＮＭＯＳトランジスタの電子の移動度を向上させることができる。
すなわち、本発明に係る半導体装置は、半導体基板上に形成された活性領域と、前記活性領域を囲むように前記半導体基板上に形成された素子分離領域と、前記活性領域上に形成されたゲート電極とを備え、前記素子分離領域には、前記活性領域におけるキャリア移動度が向上するように引っ張り応力を生じる領域が設けられている。
本発明の半導体装置によると、素子分離領域に、活性領域におけるキャリア移動度が向上するように引っ張り応力を生じる領域が設けられているため、トランジスタの駆動能力を確実に向上させることができる。
尚、引っ張り応力を生じる領域は、素子分離領域の０．１％（体積比）であっても上記効果が得られる一方、強度低下を防止するために当該体積比は最大で１０％以下であることが好ましい。
本発明の半導体装置において、前記引っ張り応力を生じる領域に空洞が配置されていることが好ましい。このようにすると、確実に引っ張り応力を生じさせることができる。
本発明の半導体装置において、前記引っ張り応力を生じる領域には、前記素子分離領域の他の部分と比べてヤング率が低い物質が配置されていることが好ましい。このようにすると、確実に引っ張り応力を生じさせることができる。尚、素子分離領域中に低ヤング率の物質を配置した場合、空洞を配置した場合よりも、素子分離領域の収縮が少なくなる（つまり引っ張り応力が小さくなる）。しかし、トランジスタ形成工程におけるエッチング時にオーバーエッチングが生じてしまった場合、空洞を配置した場合よりも、素子分離領域のエッチングが進まないという利点がある。
本発明の半導体装置において、前記引っ張り応力を生じる領域には、収縮特性を持つ物質が配置されていることが好ましい。このようにすると、確実に引っ張り応力を生じさせることができる。尚、素子分離領域中に収縮特性を持つ物質（高収縮物質）を配置した場合、空洞を配置した場合よりも工程数が多くなる。しかし、トランジスタ形成工程におけるエッチング時にオーバーエッチングが生じてしまった場合、空洞を配置した場合よりも、素子分離領域のエッチングが進まないという利点がある。また、空洞を配置した場合よりも、素子分離領域の収縮が大きくなる（つまり引っ張り応力が大きくなる）という利点がある。
尚、本願において、収縮特性を持つ物質とは、引っ張り応力を生じる物質を意味する。
本発明の半導体装置において、前記活性領域はＮ型ＭＩＳＦＥＴ領域であり、前記引っ張り応力を生じる領域は、前記素子分離領域のうちゲート長方向において前記活性領域と隣接する部分に配置されていることが好ましい。このようにすると、例えばゲート長方向が＜１００＞方向のＮ型ＭＩＳＦＥＴにおいて、ゲート長方向（チャネル長方向）で活性領域と隣接する素子分離絶縁膜中に空洞を配置してチャネル長方向に活性領域へ引っ張り応力を印加できると共にゲート幅方向（チャネル幅方向）で活性領域と隣接する素子分離絶縁膜として空洞のない絶縁膜を配置してチャネル幅方向に活性領域へ圧縮応力を印加できる。従って、上記Ｎ型ＭＩＳＦＥＴのキャリアである電子の移動度を向上させ、それにより当該ＭＩＳＦＥＴの駆動能力を確実に向上させることができる。
この場合、前記ゲート長方向において前記活性領域と並列され且つ前記素子分離領域に囲まれるように前記半導体基板上に形成されたＰ型ＭＩＳＦＥＴ領域となる他の活性領域をさらに備え、前記他の活性領域のゲート長方向は＜１００＞方向であってもよい。尚、ゲート長方向が＜１００＞方向であるＰ型ＭＩＳＦＥＴの活性領域におけるキャリアとなる正孔の移動度は、チャネル長方向に印加される引っ張り応力及びチャネル幅方向に印加される圧縮応力のいずれに対してもほとんど変化しない。従って、Ｎ型ＭＩＳＦＥＴの活性領域とＰ型ＭＩＳＦＥＴの活性領域とを区分する素子分離領域、又はＮ型ＭＩＳＦＥＴの反対側でチャネル長方向においてＰ型ＭＩＳＦＥＴの活性領域と隣接する素子分離領域に、引っ張り応力を生じる領域つまり空洞等が配置されていてもよい。
また、この場合、前記ゲート幅方向において前記活性領域と並列され且つ前記素子分離領域に囲まれるように前記半導体基板上に形成されたＰ型ＭＩＳＦＥＴ領域となる他の活性領域をさらに備え、前記他の活性領域のゲート長方向は＜１００＞方向であってもよい。尚、ゲート長方向が＜１００＞方向であるＰ型ＭＩＳＦＥＴの活性領域におけるキャリアとなる正孔の移動度は、チャネル長方向に印加される引っ張り応力及びチャネル幅方向に印加される圧縮応力のいずれに対してもほとんど変化しない。従って、チャネル長方向においてＰ型ＭＩＳＦＥＴの活性領域と隣接する素子分離領域に、引っ張り応力を生じる領域つまり空洞等が配置されていてもよい。
本発明の半導体装置において、前記活性領域はＰ型ＭＩＳＦＥＴ領域であり、前記引っ張り応力を生じる領域は、前記素子分離領域のうちゲート幅方向において前記活性領域と隣接する部分に配置されていることが好ましい。このようにすると、例えばゲート長方向が＜１１０＞方向のＰ型ＭＩＳＦＥＴにおいて、ゲート幅方向（チャネル幅方向）で活性領域と隣接する素子分離絶縁膜中に空洞を配置してチャネル幅方向に活性領域へ引っ張り応力を印加できると共にゲート長方向（チャネル長方向）で活性領域と隣接する素子分離絶縁膜として空洞のない絶縁膜を配置してチャネル長方向に活性領域へ圧縮応力を印加できる。従って、上記Ｐ型ＭＩＳＦＥＴのキャリアである正孔の移動度を向上させ、それにより当該ＭＩＳＦＥＴの駆動能力を確実に向上させることができる。
この場合、前記ゲート長方向において前記活性領域と並列され且つ前記素子分離領域に囲まれるように前記半導体基板上に形成されたＮ型ＭＩＳＦＥＴ領域となる他の活性領域をさらに備え、前記他の活性領域のゲート長方向は＜１１０＞方向であってもよい。尚、ゲート長方向が＜１１０＞方向であるＮ型ＭＩＳＦＥＴの活性領域とチャネル幅方向において隣接する素子分離領域に、引っ張り応力を生じる領域つまり空洞等が配置されていると、当該Ｎ型ＭＩＳＦＥＴの活性領域におけるキャリアとなる電子の移動度は、チャネル幅方向に印加される引っ張り応力により増加する一方、チャネル長方向に印加される圧縮応力により減少する。そこで、前記素子分離領域のうち前記活性領域と前記他の活性領域との間の部分は、ゲート幅方向に延びる基板領域によって分割されており、当該分割された部分のうち前記他の活性領域と隣接する部分にも、前記引っ張り応力を生じる領域が配置されていることが好ましい。このようにすると、ゲート長方向が＜１１０＞方向であるＰ型ＭＩＳＦＥＴのキャリアである正孔の移動度を向上させて駆動能力を向上させながら、ゲート長方向が＜１１０＞方向であるＮ型ＭＩＳＦＥＴの活性領域に対して、チャネル幅方向及びチャネル長方向のいずれについても引っ張り応力を印加でき、それにより、当該Ｎ型ＭＩＳＦＥＴの活性領域におけるキャリアとなる電子の移動度を向上させて駆動能力を向上させることができる。
この場合、前記ゲート幅方向において前記活性領域と並列され且つ前記素子分離領域に囲まれるように前記半導体基板上に形成されたＮ型ＭＩＳＦＥＴ領域となる他の活性領域をさらに備え、前記他の活性領域のゲート長方向は＜１１０＞方向であってもよい。尚、ゲート長方向が＜１１０＞方向であるＮ型ＭＩＳＦＥＴの活性領域とＰ型ＭＩＳＦＥＴの活性領域とを区分する素子分離領域、又はＰ型ＭＩＳＦＥＴの反対側でチャネル幅方向においてＮ型ＭＩＳＦＥＴの活性領域と隣接する素子分離領域に、引っ張り応力を生じる領域つまり空洞等が配置されていると、当該Ｎ型ＭＩＳＦＥＴの活性領域におけるキャリアとなる電子の移動度は、チャネル幅方向に印加される引っ張り応力により増加する一方、チャネル長方向に印加される圧縮応力により減少する。そこで、前記素子分離領域のうちゲート長方向において前記他の活性領域と隣接する部分にも、前記引っ張り応力を生じる領域が配置されていることが好ましい。このようにすると、ゲート長方向が＜１１０＞方向であるＰ型ＭＩＳＦＥＴのキャリアである正孔の移動度を向上させて駆動能力を向上させながら、ゲート長方向が＜１１０＞方向であるＮ型ＭＩＳＦＥＴの活性領域に対して、チャネル幅方向及びチャネル長方向のいずれについても引っ張り応力を印加でき、それにより、当該Ｎ型ＭＩＳＦＥＴの活性領域におけるキャリアとなる電子の移動度を向上させて駆動能力を向上させることができる。
本発明に係る第１の半導体装置の製造方法は、半導体基板上に形成された活性領域と、前記活性領域を囲むように前記半導体基板上に形成された素子分離領域と、前記活性領域上に形成されたゲート電極とを備えた半導体装置の製造方法であって、前記素子分離領域と対応するトレンチを形成する工程（ａ）と、前記トレンチに絶縁膜を埋め込む工程（ｂ）とを備え、前記工程（ａ）において、前記トレンチの所定部分の幅又は側壁テーパ角を他の部分の幅又は側壁テーパ角よりも小さくする。
本発明の第１の半導体装置の製造方法によると、トレンチの所定部分の幅又は側壁テーパ角を他の部分の幅又は側壁テーパ角よりも小さくすることによって、前記工程（ｂ）において、前記絶縁膜の埋め込み途中に前記トレンチの前記所定部分の上部を塞ぐことにより、当該所定部分に空洞を形成したり、又は、当該空洞を形成した後に、当該空洞を開口して、当該開口部に前記絶縁膜と比べてヤング率が低い物質又は収縮特性を持つ物質を埋め込むことができる。後者の場合、前記開口部に埋め込まれた前記物質を他の絶縁膜により覆ってもよい。また、前者に代えて、前記工程（ｂ）において、前記絶縁膜の埋め込み途中に前記トレンチの前記所定部分の上部を前記他の部分の上部よりも狭くすることにより、前記所定部分への堆積種の入り込みを抑制し、前記他の部分に埋め込まれる前記絶縁膜と比べてヤング率が低い物質を前記所定部分に埋め込むこともできる。
すなわち、本発明の第１の半導体装置の製造方法によると、トレンチ形成用マスクのレイアウトを調整するだけで、素子分離領域に、活性領域におけるキャリア移動度が向上するように引っ張り応力を生じる領域を選択的に形成することができる。従って、トランジスタの駆動能力が向上した本発明の半導体装置を容易に実現することができる。
また、本発明の第１の半導体装置の製造方法において、前記工程（ｂ）よりも後に、前記トレンチに埋め込まれた前記絶縁膜に対して熱処理を行う工程をさらに備えていることが好ましい。このようにすると、素子分離絶縁膜のストレスを空洞又は低ヤング率物質が設けられている領域に向けて開放することができるので、当該領域の近傍の活性領域に引っ張り応力を確実に印加することができる。また、素子分離絶縁膜中に収縮特性を持つ物質を埋め込んでいる場合には、アニール等の熱処理又はそれに代わる紫外線照射を実施することによって、収縮特性を持つ物質が埋め込まれた領域が収縮し、その結果、当該領域の近傍の活性領域に引っ張り応力を確実に印加することができる。
また、本発明の第１の半導体装置の製造方法において、前記工程（ａ）と前記工程（ｂ）との間に、前記トレンチの側壁を酸化する工程をさらに備え、前記工程（ｂ）よりも後に、前記半導体基板の表面を平坦化する工程をさらに備えていてもよい。
本発明に係る第２の半導体装置の製造方法は、半導体基板上に形成された活性領域と、前記活性領域を囲むように前記半導体基板上に形成された素子分離領域と、前記活性領域上に形成されたゲート電極とを備えた半導体装置の製造方法であって、前記素子分離領域と対応する第１のトレンチを形成する工程（ａ）と、前記第１のトレンチに絶縁膜を埋め込む工程（ｂ）と、前記第１のトレンチの所定部分に埋め込まれた前記絶縁膜に第２のトレンチを形成する工程（ｃ）と、前記第２のトレンチの少なくとも上部を塞ぐ工程（ｄ）とを備えている。
本発明の第２の半導体装置の製造方法によると、第１のトレンチの所定部分に埋め込まれた絶縁膜に第２のトレンチを形成した後、第２のトレンチの少なくとも上部を塞ぐ。具体的には、前記工程（ｄ）において、前記第２のトレンチの上部を塞ぐことにより、前記第２のトレンチに空洞を形成したり、又は、前記工程（ｄ）において、前記第２のトレンチに前記絶縁膜と比べてヤング率が低い物質又は収縮特性を持つ物質を埋め込む。後者の場合、前記第２のトレンチに埋め込まれた前記物質を他の絶縁膜により覆ってもよい。
すなわち、本発明の第２の半導体装置の製造方法によると、トレンチ形成用マスクのレイアウトを調整するだけで、素子分離領域に、活性領域におけるキャリア移動度が向上するように引っ張り応力を生じる領域を選択的に形成することができる。従って、トランジスタの駆動能力が向上した本発明の半導体装置を容易に実現することができる。また、本発明の第１の半導体装置の製造方法と比較した場合、空洞等の形成のためにトレンチ形成を２回行う必要があるものの、例えば素子分離幅自体を小さくする領域を設ける必要がないので、寸法上の制約を考慮しなくても良いという利点がある。
また、本発明の第２の半導体装置の製造方法において、前記工程（ｄ）よりも後に、前記トレンチに埋め込まれた前記絶縁膜に対して熱処理を行う工程をさらに備えていることが好ましい。このようにすると、素子分離絶縁膜のストレスを空洞又は低ヤング率物質が設けられている領域に向けて開放することができるので、当該領域の近傍の活性領域に引っ張り応力を確実に印加することができる。また、素子分離絶縁膜中に収縮特性を持つ物質を埋め込んでいる場合には、アニール等の熱処理又はそれに代わる紫外線照射を実施することによって、収縮特性を持つ物質が埋め込まれた領域が収縮し、その結果、当該領域の近傍の活性領域に引っ張り応力を確実に印加することができる。
また、本発明の第２の半導体装置の製造方法において、前記工程（ａ）と前記工程（ｂ）との間に、前記第１のトレンチの側壁を酸化する工程をさらに備え、前記工程（ｄ）よりも後に、前記半導体基板の表面を平坦化する工程をさらに備えていてもよい。
本発明によると、半導体基板上に形成した素子分離領域を利用して、引っ張り応力又は圧縮応力を活性領域に選択的に印加することが可能となる。従って、ストレスを印加する方向を最適に設定することにより、トランジスタのチャネル領域におけるキャリアの移動度を向上させ、それによってトランジスタを高駆動能力化することが可能となる。
（第１の実施形態）
以下、本発明の第１の実施形態に係る半導体装置及びその製造方法について、半導体装置の一例としてＣＭＯＳＦＥＴを対象として、図面を参照しながら説明する。尚、本実施形態においては、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴのいずれについても、ゲート長方向（チャネル長方向）を＜１００＞の面方位（＜１００＞の面方位からのずれの許容範囲は±１０°程度）に設定しているものとする。
図１、図２（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の構造を示しており、図１は平面図であり、図２（ａ）は図１に示すＡ−Ａ’線の断面図であり、図２（ｂ）は図１に示すＢ−Ｂ’線の断面図である。
図１、図２（ａ）及び（ｂ）に示すように、例えばシリコンよりなる半導体基板１０１における素子分離領域１０２及び１０４によって区画された第１の領域に、ｐ型ウェルを含むＮＭＯＳ領域（活性領域）１０５が形成されている。素子分離領域１０２はチャネル長方向においてＮＭＯＳ領域１０５と隣接すると共に、素子分離領域１０４はチャネル幅方向においてＮＭＯＳ領域１０５と隣接する。ＮＭＯＳ領域１０５上には、ゲート絶縁膜１１１及びゲート電極１１２が順次積層されてなるゲート部１１３が形成されている。ゲート部１１３の側壁上には絶縁性のサイドウォールスペーサ１１７が形成されている。サイドウォールスペーサ１１７は、例えば、ゲート部１１３の側壁と接する酸化膜よりなるＩ字状（板状）のオフセットスペーサ１１４と、オフセットスペーサ１１４の側面を覆うＬ字状の酸化膜１１５と、該Ｌ字状の酸化膜１１５の側面及び底面を覆うＳｉＮ膜１１６とから構成されている。ＮＭＯＳ領域１０５におけるゲート部１１３の両側には、例えばヒ素などのｎ型不純物イオンが注入されている不純物拡散層であるｎ型エクステンション拡散層１０６、及びｎ型エクステンション拡散層１０６よりも接合深さの深いｎ型ソース・ドレイン拡散層１０７が形成されている。ｎ型エクステンション拡散層１０６は、ＮＭＯＳ領域１０５におけるゲート部１１３の両側の領域に形成されており、ｎ型ソース・ドレイン拡散層１０７は、ＮＭＯＳ領域１０５におけるゲート部１１３から見てサイドウォールスペーサ１１７の外側の領域に、ｎ型エクステンション拡散層１０６に接続するように形成されている。
一方、図１、図２（ａ）及び（ｂ）に示すように、半導体基板１０１における素子分離領域１０２及び１０４によって区画された第２の領域に、ｎ型ウェルを含むＰＭＯＳ領域（活性領域）１０８が形成されている。ＰＭＯＳ領域１０８はチャネル長方向においてＮＭＯＳ領域１０５と並列されている。素子分離領域１０２はチャネル長方向においてＰＭＯＳ領域１０８と隣接すると共に、素子分離領域１０４はチャネル幅方向においてＰＭＯＳ領域１０８と隣接する。ＰＭＯＳ領域１０８上には、ゲート絶縁膜１２１及びゲート電極１２２が順次積層されてなるゲート部１２３が形成されている。ゲート部１２３の側壁上には絶縁性のサイドウォールスペーサ１２７が形成されている。サイドウォールスペーサ１２７は、例えば、ゲート部１２３の側壁と接する酸化膜よりなるＩ字状（板状）のオフセットスペーサ１２４と、オフセットスペーサ１２４の側面を覆うＬ字状の酸化膜１２５と、該Ｌ字状の酸化膜１２５の側面及び底面を覆うＳｉＮ膜１２６とから構成されている。ＰＭＯＳ領域１０８におけるゲート部１２３の両側には、例えばボロンなどのｐ型不純物イオンが注入されている不純物拡散層であるｐ型エクステンション拡散層１０９、及びｐ型エクステンション拡散層１０９よりも接合深さの深いｐ型ソース・ドレイン拡散層１１０が形成されている。ｐ型エクステンション拡散層１０９は、ＰＭＯＳ領域１０８におけるゲート部１２３の両側の領域に形成されており、ｐ型ソース・ドレイン拡散層１１０は、ＰＭＯＳ領域１０８におけるゲート部１２３から見てサイドウォールスペーサ１２７の外側の領域に、ｐ型エクステンション拡散層１０９に接続するように形成されている。
本実施形態の特徴は、図１及び図２（ａ）に示すように、チャネル長方向においてＮＭＯＳ領域１０５と隣接する素子分離領域１０２に空洞領域１０３が配置されていることである。このようにすると、ゲート長方向が＜１００＞方向のＮＭＯＳＦＥＴにおいて、チャネル長方向にＮＭＯＳ領域１０５へ引っ張り応力を印加することができる。また、チャネル幅方向（ゲート幅方向）でＮＭＯＳ領域１０５と隣接する素子分離領域１０４には空洞領域を配置していないため、チャネル幅方向にＮＭＯＳ領域１０５へ圧縮応力を印加することができる。従って、ＮＭＯＳＦＥＴのキャリアである電子の移動度を向上させ、それにより当該ＮＭＯＳＦＥＴの駆動能力を確実に向上させることができる。
尚、素子分離領域１０２に対する空洞領域１０３の体積比が０．１％であっても上記効果を得ることができるが、強度低下を防止するために当該体積比は最大で１０％以下であることが好ましい。
また、本実施形態において、ＮＭＯＳ領域１０５とＰＭＯＳ領域１０８とを区分する素子分離領域１０２、及びＮＭＯＳ領域１０５の反対側でチャネル長方向においてＰＭＯＳ領域１０８と隣接する素子分離領域１０２に空洞領域１０３が設けられているが、ゲート長方向が＜１００＞方向であるＰＭＯＳＦＥＴのキャリアとなる正孔の移動度は、空洞領域１０３によりチャネル長方向に印加される引っ張り応力及び空洞領域１０３のない素子分離領域１０４によりチャネル幅方向に印加される圧縮応力のいずれに対してもほとんど変化しない。
また、図１において、ゲート部１１３及び１２３におけるチャネル長方向に面した側壁上にサイドウォールスペーサ１１７及び１２７が形成されている様子を示したが、ゲート部１１３及び１２３におけるチャネル幅方向に面した端面上にもサイドウォールスペーサ１１７及び１２７が形成されていてもよい。
以下、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。
図３（ａ）〜（ｈ）及び図４（ａ）〜（ｈ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程における断面状態を工程順に示している。尚、図３（ａ）、（ｃ）、（ｅ）、（ｇ）及び図４（ａ）、（ｃ）、（ｅ）、（ｇ）は図１に示すＡ−Ａ’線の断面状態を示しており、図３（ｂ）、（ｄ）、（ｆ）、（ｈ）及び図４（ｂ）、（ｄ）、（ｆ）、（ｈ）は図１に示すＢ−Ｂ’線の断面状態を示している。
まず、図３（ａ）及び（ｂ）に示すように、半導体基板１０１における素子分離形成領域に対して、例えばレジストマスク（図示省略）を用いてトレンチエッチングを実施する。このとき、半導体基板１０１からなる各トランジスタ領域（活性領域となる領域）とチャネル長方向において隣接する素子分離形成領域に形成されるトレンチＴ１の幅が、各トランジスタ領域とチャネル幅方向において隣接する素子分離形成領域に形成されるトレンチＴ２の幅と比べて狭くなるようにレジストマスクのレイアウトを設定する。例えば、トレンチＴ１の幅を８０ｎｍ、トレンチＴ２の幅を１２０ｎｍに設定する。続いて、トレンチＴ１及びＴ２の側壁を含む半導体基板１０１の全面に対して熱酸化を実施して、トレンチＴ１及びＴ２の側壁を覆うシリコン酸化膜１３１を形成する。
次に、図３（ｃ）及び（ｄ）に示すように、例えばＣＶＤ（Chemical Vapor Deposition ）法を用いて堆積温度８００℃〜９００℃の条件で、膜厚１００ｎｍ〜１５０ｎｍのシリコン酸化膜１３２を半導体基板１０１上に形成することにより、トレンチＴ１及びＴ２にシリコン酸化膜１３２を埋め込む（図３（ｃ）及び（ｄ）ではシリコン酸化膜１３１を含めてシリコン酸化膜１３２として示している）。このとき、各トランジスタ領域とチャネル長方向において隣接する素子分離形成領域に形成されるトレンチＴ１の幅が狭く設定されているため、シリコン酸化膜１３２の堆積中においてトレンチＴ１が埋まる前にトレンチＴ１の上部が塞がれてしまい、これにより空洞領域１０３が形成される。尚、シリコン酸化膜１３２の埋め込みの後、必要に応じて例えば９００℃程度から１０００℃程度までのアニールを実施する。
ここで、シリコン酸化膜１３２の熱膨張係数が半導体基板１０１を構成するシリコンの熱膨張係数と異なっていることから、高温でシリコン酸化膜１３２の堆積を行った後に半導体基板１０１の温度を室温に戻す際に圧縮応力が発生する。しかし、シリコン酸化膜１３２の埋め込み後に熱処理を行った場合、トレンチＴ１に埋め込まれたシリコン酸化膜１３２の圧縮応力については空洞領域１０３へ向かって開放されるので、半導体基板１０１の温度を室温に戻すと、トレンチＴ１近傍のトランジスタ領域には素子分離領域から引っ張りストレスが加わることになる。
次に、図３（ｅ）及び（ｆ）に示すように、空洞領域１０３の上端が開口されないように、シリコン酸化膜１３２が堆積された半導体基板１０１の表面の平坦化を行ってトランジスタ領域の基板表面を露出させる。これにより、各トランジスタ領域とチャネル長方向において隣接する素子分離領域１０２と、各トランジスタ領域とチャネル幅方向において隣接する素子分離領域１０４とが形成される。ここで、素子分離領域１０２には空洞領域１０３が設けられている一方、素子分離領域１０４には空洞領域１０３が設けられていない。
次に、図３（ｇ）及び（ｈ）に示すように、レジストマスク（図示省略）を用いてイオン注入を行うことにより、半導体基板１０１の各トランジスタ領域に、ｐ型ウェルを含むＮＭＯＳ領域１０５、及びｎ型ウェルを含むＰＭＯＳ領域１０８を形成する。これにより、半導体基板１０１におけるＮＭＯＳ領域１０５に素子分離領域１０２及び１０４に囲まれたＮＭＯＳＦＥＴの活性領域が形成されると共に、半導体基板１０１におけるＰＭＯＳ領域１０８に素子分離領域１０２及び１０４に囲まれたＰＭＯＳＦＥＴの活性領域が形成される。
次に、図４（ａ）及び（ｂ）に示すように、例えば熱酸化を行って、ＮＭＯＳ領域１０５及びＰＭＯＳ領域１０８の全面にシリコン酸化膜を形成した後、例えばポリシリコン膜の堆積を行い、その後、フォトリソグラフィー及びドライエッチングを用いて前記ポリシリコン膜及び前記シリコン酸化膜のパターニングを行う。これにより、ＮＭＯＳ領域１０５及び素子分離領域１０４の上に、ＮＭＯＳ領域１０５を跨ぐように（図１参照）、ゲート絶縁膜１１１とゲート電極１１２とからなり且つＮＭＯＳＦＥＴを構成するゲート部１１３が形成されると共に、ＰＭＯＳ領域１０８及び素子分離１０４の上に、ＰＭＯＳ領域１０８を跨ぐように（図１参照）、ゲート絶縁膜１２１とゲート電極１２２とからなり且つＰＭＯＳＦＥＴを構成するゲート部１２３が形成される。
次に、図４（ｃ）及び（ｄ）に示すように、例えば化学気相堆積（Chemical Vapor Deposition ）法により、半導体基板１０１の全面上に、ゲート部１１３及び１２３の側面及び上面を覆うようにシリコン酸化膜を形成した後、当該シリコン酸化膜に対してエッチバックを行って、ＮＭＯＳ領域１０５及び素子分離１０４の上においてゲート部１１３の側面に前記シリコン酸化膜よりなるＩ字状のオフセットスペーサ１１４を形成すると共にＰＭＯＳ領域１０８及び素子分離１０４の上においてゲート部１２３の側面に前記シリコン酸化膜よりなるＩ字状のオフセットスペーサ１２４を形成する。
続いて、ゲート部１１３及びオフセットスペーサ１１４をマスクとして、ＮＭＯＳ領域１０５中に例えばヒ素などのｎ型不純物を注入することにより、ＮＭＯＳ領域１０５におけるゲート部１１３の両側の領域にｎ型エクステンション拡散層１０６を形成する。また、ゲート部１２３及びオフセットスペーサ１２４をマスクとして、ＰＭＯＳ領域１０８中にボロンなどのｐ型不純物を注入することにより、ＰＭＯＳ領域１０８におけるゲート部１２３の両側の領域にｐ型エクステンション拡散層１０９を形成する。
次に、図４（ｅ）及び（ｆ）に示すように、半導体基板１０１の全面上に例えばシリコン酸化膜及びシリコン窒化膜を順次堆積する。その後、当該シリコン窒化膜及び当該シリコン酸化膜に対して順次ドライエッチングを行うことにより、オフセットスペーサ１１４が形成されたゲート部１１３の側面に、断面形状がＬ字状の酸化膜１１５と、該Ｌ字状の酸化膜１１５の側面及び底面を覆うＳｉＮ膜１１６とを形成する。同時に、オフセットスペーサ１２４が形成されたゲート部１２３の側面に、断面形状がＬ字状の酸化膜１２５と、該Ｌ字状の酸化膜１２５の側面及び底面を覆うＳｉＮ膜１２６とを形成する。
次に、オフセットスペーサ１１４、Ｌ字状の酸化膜１１５及びＳｉＮ膜１１６からなるサイドウォールスペーサ１１７を注入マスクとして、ＮＭＯＳ領域１０５にｎ型不純物を注入する。また、オフセットスペーサ１２４、Ｌ字状の酸化膜１２５及びＳｉＮ膜１２６からなるサイドウォールスペーサ１２７を注入マスクとして、ＰＭＯＳ領域１０８にｐ型不純物を注入する。続いて、熱処理を行って上記各不純物を活性化することにより、図４（ｇ）及び（ｈ）に示すように、ＮＭＯＳ領域１０５におけるゲート部１１３から見てサイドウォールスペーサ１１７の外側の領域に、ｎ型エクステンション拡散層１０６と接続するｎ型ソース・ドレイン拡散層１０７を形成すると共に、ＰＭＯＳ領域１０８におけるゲート部１２３から見てサイドウォールスペーサ１２７の外側の領域に、ｐ型エクステンション拡散層１０９と接続するｐ型ソース・ドレイン拡散層１１０を形成する。
以上に説明した本実施形態の製造方法によると、トレンチ形成用マスクのレイアウトを調整するだけで、素子分離領域１０２に、ＮＭＯＳ領域１０５におけるキャリア移動度が向上するように、空洞領域１０３つまり引っ張り応力を生じる領域を選択的に形成することができる。すなわち、本実施形態の製造方法によると、図１、図２（ａ）及び（ｂ）に示す、トランジスタの駆動能力が向上した本実施形態の半導体装置を容易に実現することができる。
尚、以下の説明において、上記ウェル形成工程から上記ソース・ドレイン形成工程までをトランジスタ形成工程と呼ぶ。
（第１の実施形態の第１変形例）
以下、本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法について説明する。図５（ａ）及び（ｂ）は本変形例に係る半導体装置の製造方法の一工程における断面状態を示している。尚、図５（ａ）は図１に示すＡ−Ａ’線の断面状態を示しており、図５（ｂ）は図１に示すＢ−Ｂ’線の断面状態を示している。
本変形例が第１の実施形態と異なっている点は次の通りである。すなわち、第１の実施形態では、図３（ｃ）及び（ｄ）に示すように、各トランジスタ領域とチャネル長方向において隣接する素子分離形成領域に形成されるトレンチＴ１の幅を狭くすることによって、トレンチＴ１に埋め込まれたシリコン酸化膜１３２つまり素子分離領域１０２の中に空洞領域１０３を設けた。それに対して、本変形例においては、図５（ａ）及び（ｂ）に示すように、トレンチＴ１の幅（正確には上部の幅）については、各トランジスタ領域とチャネル幅方向において隣接する素子分離形成領域に形成されるトレンチＴ２の幅（正確には上部の幅）と同じに設定するが、トレンチＴ１の側壁テーパ角（鉛直方向に対してトレンチ側壁がなす角）をトレンチＴ２の側壁テーパ角よりも小さくすることによって、トレンチＴ１に埋め込まれたシリコン酸化膜１３２つまり素子分離領域１０２の中に空洞領域１０３を設ける。例えば、トレンチＴ１の側壁テーパ角を０〜５°程度とし、トレンチＴ２の側壁テーパ角を１０〜１５°程度とする。このとき、側壁テーパ角が大きいトレンチＴ２内には空洞領域を設けることなくシリコン酸化膜１３２を埋め込むことができる。
以上の点を除き、本変形例の製造方法は第１の実施形態と同様であり、本変形例によると、第１の実施形態と同様の効果が得られる。また、本変形例によると、第１の実施形態と比較した場合、トレンチ形成を２回に分けて行う必要があるものの、例えば素子分離幅自体を小さくする領域を設ける必要がないので、寸法上の制約を考慮しなくても良いという利点がある。
（第１の実施形態の第２変形例）
以下、本発明の第１の実施形態の第２変形例に係る半導体装置の製造方法について説明する。
図６（ａ）〜（ｊ）は本変形例に係る半導体装置の製造方法の各工程における断面状態を工程順に示している。尚、図６（ａ）、（ｃ）、（ｅ）、（ｇ）、（ｉ）は図１に示すＡ−Ａ’線の断面状態を示しており、図６（ｂ）、（ｄ）、（ｆ）、（ｈ）、（ｊ）は図１に示すＢ−Ｂ’線の断面状態を示している。
まず、図６（ａ）及び（ｂ）に示すように、半導体基板１０１における素子分離形成領域に対して、例えばレジストマスク（図示省略）を用いてトレンチエッチングを実施して、例えば幅１２０ｎｍの第１のトレンチＴ３及びＴ４を形成する。尚、本変形例においては、第１の実施形態（図３（ａ）及び（ｂ）参照）とは異なり、レジストマスクのレイアウトを設定する際に、各トランジスタ領域とチャネル長方向において隣接する素子分離形成領域に形成される第１のトレンチＴ３の幅を、各トランジスタ領域とチャネル幅方向において隣接する素子分離形成領域に形成される第１のトレンチＴ４の幅と比べて狭くする必要はないので、第１のトレンチＴ３及びＴ４の幅を同じ幅に設定する。続いて、第１のトレンチＴ３及びＴ４の側壁を含む半導体基板１０１の全面に対して熱酸化を実施して、第１のトレンチＴ３及びＴ４の側壁を覆うシリコン酸化膜１３１を形成する。
次に、図６（ｃ）及び（ｄ）に示すように、例えばＣＶＤ法を用いて堆積温度８００℃〜９００℃の条件で膜厚１００ｎｍ〜１５０ｎｍのシリコン酸化膜１３２を半導体基板１０１上に形成することにより、第１のトレンチＴ３及びＴ４にシリコン酸化膜１３２を埋め込む（図６（ｃ）及び（ｄ）ではシリコン酸化膜１３１を含めてシリコン酸化膜１３２として示している）。
次に、図６（ｅ）及び（ｆ）に示すように、各トランジスタ領域とチャネル長方向において隣接する素子分離形成領域の第１のトレンチＴ３に埋め込まれたシリコン酸化膜１３２に対して、フォトリソグラフィー及びドライエッチングを用いてパターニングを行って、第２のトレンチ１３３を形成する。第２のトレンチ１３３の幅は例えば８０ｎｍであり、第２のトレンチ１３３の深さは例えば第１のトレンチＴ３の深さの１／２〜２／３程度である。このとき、各トランジスタ領域とチャネル幅方向において隣接する素子分離形成領域の第１のトレンチＴ４に埋め込まれたシリコン酸化膜１３２に対してはパターニングを行わず、当該シリコン酸化膜１３２をそのまま残存させる。
次に、図６（ｇ）及び（ｈ）に示すように、半導体基板１０１の上に全面に亘って、例えばＣＶＤ法を用いて堆積温度８００℃〜９００℃の条件で膜厚５０ｎｍ〜７０ｎｍのシリコン酸化膜１３２をさらに堆積する。その際、シリコン酸化膜１３２の堆積途中において第２のトレンチ１３３の上部が塞がれる結果、各トランジスタ領域とチャネル長方向において隣接する素子分離形成領域の第１のトレンチＴ３に埋め込まれたシリコン酸化膜１３２の中に空洞領域１０３が形成される。尚、本変形例においては、空洞領域１０３が生じるように第２のトレンチ１３３の幅を設定する必要がある。また、シリコン酸化膜１３２の埋め込みの後、必要に応じて例えば９００℃程度から１０００℃程度までのアニールを実施する。
ここで、シリコン酸化膜１３２の熱膨張係数が半導体基板１０１を構成するシリコンの熱膨張係数と異なっていることから、高温でシリコン酸化膜１３２の堆積を行った後に半導体基板１０１の温度を室温に戻す際に圧縮応力が発生する。しかし、シリコン酸化膜１３２の埋め込み後に熱処理を行った場合、第１のトレンチＴ３に空洞領域１０３が生じるように埋め込まれたシリコン酸化膜１３２の圧縮応力については空洞領域１０３へ向かって開放されるので、半導体基板１０１の温度を室温に戻すと、空洞領域１０３が生じるようにシリコン酸化膜１３２が埋め込まれた第１のトレンチＴ３の近傍のトランジスタ領域には素子分離領域から引っ張りストレスが加わることになる。
次に、図６（ｉ）及び（ｊ）に示すように、空洞領域１０３の上端が開口されないように、シリコン酸化膜１３２が堆積された半導体基板１０１の表面の平坦化を行ってトランジスタ領域の基板表面を露出させる。これにより、各トランジスタ領域とチャネル長方向において隣接する素子分離領域１０２と、各トランジスタ領域とチャネル幅方向において隣接する素子分離領域１０４とが形成される。ここで、素子分離領域１０２には空洞領域１０３が設けられている一方、素子分離領域１０４には空洞領域が設けられていない。
以降の工程については、図３（ｇ）、（ｈ）及び図４（ａ）〜（ｈ）に示す第１の実施形態のトランジスタ形成工程と同じであるため、説明を省略する。
以上に説明した本変形例の製造方法によると、トレンチ形成用マスクのレイアウトを調整するだけで、素子分離領域１０２に、ＮＭＯＳ領域１０５におけるキャリア移動度が向上するように、空洞領域１０３つまり引っ張り応力を生じる領域を選択的に形成することができる。すなわち、本変形例の製造方法によると、図１、図２（ａ）及び（ｂ）に示す、トランジスタの駆動能力が向上した第１の実施形態の半導体装置を容易に実現することができる。また、本変形例によると、第１の実施形態の製造方法と比較した場合、空洞領域１０３の形成のためにトレンチ形成を２回行う必要があるものの、例えば素子分離幅自体を小さくする領域を設ける必要がないので、寸法上の制約を考慮しなくても良いという利点がある。
尚、本変形例において、図６（ｅ）及び（ｆ）に示す第２のトレンチ１３３の形成工程を実施した後、基板表面の平坦化工程を実施し、その後の層間膜等の絶縁膜堆積工程において第２のトレンチ１３３の上部を塞いで空洞領域１０３を形成しても良い。
（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について、半導体装置の一例としてＣＭＯＳＦＥＴを対象として、図面を参照しながら説明する。尚、本実施形態においては、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴのいずれについても、ゲート長方向（チャネル長方向）を＜１００＞の面方位（＜１００＞の面方位からのずれの許容範囲は±１０°程度）に設定しているものとする。
図７、図８（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の構造を示しており、図７は平面図であり、図８（ａ）は図７に示すＡ−Ａ’線の断面図であり、図８（ｂ）は図７に示すＢ−Ｂ’線の断面図である。
図７、図８（ａ）及び（ｂ）に示すように、例えばシリコンよりなる半導体基板２０１における素子分離領域２０２及び２０４によって区画された第１の領域に、ｐ型ウェルを含むＮＭＯＳ領域（活性領域）２０５が形成されている。素子分離領域２０２はチャネル長方向においてＮＭＯＳ領域２０５と隣接すると共に、素子分離領域２０４はチャネル幅方向においてＮＭＯＳ領域２０５と隣接する。ＮＭＯＳ領域２０５上には、ゲート絶縁膜２１１及びゲート電極２１２が順次積層されてなるゲート部２１３が形成されている。ゲート部２１３の側壁上には絶縁性のサイドウォールスペーサ２１７が形成されている。サイドウォールスペーサ２１７は、例えば、ゲート部２１３の側壁と接する酸化膜よりなるＩ字状（板状）のオフセットスペーサ２１４と、オフセットスペーサ２１４の側面を覆うＬ字状の酸化膜２１５と、該Ｌ字状の酸化膜２１５の側面及び底面を覆うＳｉＮ膜２１６とから構成されている。ＮＭＯＳ領域２０５におけるゲート部２１３の両側には、第１の実施形態と同様に、例えばヒ素などのｎ型不純物イオンが注入されている不純物拡散層であるｎ型エクステンション拡散層２０６、及びｎ型エクステンション拡散層２０６よりも接合深さの深いｎ型ソース・ドレイン拡散層２０７が形成されている。
一方、図７、図８（ａ）及び（ｂ）に示すように、半導体基板２０１における素子分離領域２０２及び２０４によって区画された第２の領域に、ｎ型ウェルを含むＰＭＯＳ領域（活性領域）２０８が形成されている。ＰＭＯＳ領域２０８はチャネル長方向においてＮＭＯＳ領域２０５と並列されている。素子分離領域２０２はチャネル長方向においてＰＭＯＳ領域２０８と隣接すると共に、素子分離領域２０４はチャネル幅方向においてＰＭＯＳ領域２０８と隣接する。ＰＭＯＳ領域２０８上には、ゲート絶縁膜２２１及びゲート電極２２２が順次積層されてなるゲート部２２３が形成されている。ゲート部２２３の側壁上には絶縁性のサイドウォールスペーサ２２７が形成されている。サイドウォールスペーサ２２７は、例えば、ゲート部２２３の側壁と接する酸化膜よりなるＩ字状（板状）のオフセットスペーサ２２４と、オフセットスペーサ２２４の側面を覆うＬ字状の酸化膜２２５と、該Ｌ字状の酸化膜２２５の側面及び底面を覆うＳｉＮ膜２２６とから構成されている。ＰＭＯＳ領域２０８におけるゲート部２２３の両側には、第１の実施形態と同様に、例えばボロンなどのｐ型不純物イオンが注入されている不純物拡散層であるｐ型エクステンション拡散層２０９、及びｐ型エクステンション拡散層２０９よりも接合深さの深いｐ型ソース・ドレイン拡散層２１０が形成されている。
本実施形態の特徴は、図７及び図８（ａ）に示すように、チャネル長方向においてＮＭＯＳ領域２０５と隣接する素子分離領域２０２の中に、素子分離領域２０２の他の部分と比べてヤング率が低い物質からなる領域（低ヤング率物質領域）２０３が配置されていることである。このようにすると、ゲート長方向が＜１００＞方向のＮＭＯＳＦＥＴにおいて、チャネル長方向にＮＭＯＳ領域２０５へ引っ張り応力を印加することができる。また、チャネル幅方向（ゲート幅方向）でＮＭＯＳ領域２０５と隣接する素子分離領域２０４には低ヤング率物質領域を配置していないため、チャネル幅方向にＮＭＯＳ領域２０５へ圧縮応力を印加することができる。従って、ＮＭＯＳＦＥＴのキャリアである電子の移動度を向上させ、それにより当該ＮＭＯＳＦＥＴの駆動能力を確実に向上させることができる。
また、本実施形態のように、素子分離領域２０２中に低ヤング率物質領域２０３を配置した場合、空洞領域を配置した場合よりも、素子分離領域２０２の収縮が少なくなる。しかし、トランジスタ形成工程におけるエッチング時にオーバーエッチングが生じてしまった場合、空洞領域を配置した場合よりも、素子分離領域２０２のエッチングが進まないという利点がある。
尚、素子分離領域２０２に対する低ヤング率物質領域２０３の体積比が１％であっても上記効果を得ることができるが、強度低下を防止するためには当該体積比は最大で３０％以下であることが好ましい。
また、本実施形態において、ＮＭＯＳ領域２０５とＰＭＯＳ領域２０８とを区分する素子分離領域２０２、及びＮＭＯＳ領域２０５の反対側でチャネル長方向においてＰＭＯＳ領域２０８と隣接する素子分離領域２０２に低ヤング率物質領域２０３が設けられているが、ゲート長方向が＜１００＞方向であるＰＭＯＳＦＥＴのキャリアとなる正孔の移動度は、低ヤング率物質領域２０３によりチャネル長方向に印加される引っ張り応力及び低ヤング率物質領域２０３のない素子分離領域２０４によりチャネル幅方向に印加される圧縮応力のいずれに対してもほとんど変化しない。
また、図７において、ゲート部２１３及び２２３におけるチャネル長方向に面した側壁上にサイドウォールスペーサ２１７及び２２７が形成されている様子を示したが、ゲート部２１３及び２２３におけるチャネル幅方向に面した端面上にもサイドウォールスペーサ２１７及び２２７が形成されていてもよい。
以下、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。
図９（ａ）〜（ｆ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程における断面状態を工程順に示している。尚、図９（ａ）、（ｃ）、（ｅ）は図７に示すＡ−Ａ’線の断面状態を示しており、図９（ｂ）、（ｄ）、（ｆ）は図７に示すＢ−Ｂ’線の断面状態を示している。
まず、図９（ａ）及び（ｂ）に示すように、半導体基板２０１における素子分離形成領域に対して、例えばレジストマスク（図示省略）を用いてトレンチエッチングを実施する。このとき、半導体基板２０１からなる各トランジスタ領域（活性領域となる領域）とチャネル長方向において隣接する素子分離形成領域に形成されるトレンチＴ１の幅が、各トランジスタ領域とチャネル幅方向において隣接する素子分離形成領域に形成されるトレンチＴ２の幅と比べて狭くなるようにレジストマスクのレイアウトを設定する。例えば、トレンチＴ１の幅を８０ｎｍ、トレンチＴ２の幅を１２０ｎｍに設定する。続いて、トレンチＴ１及びＴ２の側壁を含む半導体基板２０１の全面に対して熱酸化を実施して、トレンチＴ１及びＴ２の側壁を覆うシリコン酸化膜２３１を形成する。
次に、図９（ｃ）及び（ｄ）に示すように、例えばＣＶＤ法を用いて堆積温度５００℃以下の条件で膜厚１００ｎｍ〜１５０ｎｍのシリコン酸化膜２３２を半導体基板２０１上に形成することにより、トレンチＴ１及びＴ２にシリコン酸化膜２３２を埋め込む（図９（ｃ）及び（ｄ）ではシリコン酸化膜２３１を含めてシリコン酸化膜２３２として示している）。このとき、各トランジスタ領域とチャネル長方向において隣接する素子分離形成領域に形成されるトレンチＴ１の幅が狭く設定されているため、シリコン酸化膜２３２の堆積中においてトレンチＴ１の上部の幅がトレンチＴ２の上部の幅と比較して狭くなる。その結果、トレンチＴ１内へのガス流量が低下するので、言い換えると、トレンチＴ１内への堆積種の入り込みが抑制されるので、トレンチＴ１内に埋め込まれたシリコン酸化膜２３２の中に、シリコン酸化膜２３２と比較して組成が粗でヤング率が低い物質からなる領域（低ヤング率物質領域）２０３が形成される。尚、シリコン酸化膜２３２の埋め込みの後、必要に応じて例えば９００℃程度から１０００℃程度までのアニールを実施する。
ここで、シリコン酸化膜２３２の熱膨張係数が半導体基板２０１を構成するシリコンの熱膨張係数と異なっていることから、高温でシリコン酸化膜２３２の堆積を行った後に半導体基板２０１の温度を室温に戻す際に圧縮応力が発生する。しかし、シリコン酸化膜２３２の埋め込み後に熱処理を行った場合、トレンチＴ１に埋め込まれたシリコン酸化膜２３２の圧縮応力については低ヤング率物質領域２０３へ向かって開放されるので、半導体基板２０１の温度を室温に戻すと、トレンチＴ１近傍のトランジスタ領域には素子分離領域から引っ張りストレスが加わることになる。
次に、図９（ｅ）及び（ｆ）に示すように、低ヤング率物質領域２０３の上端が露出しないように、シリコン酸化膜２３２が堆積された半導体基板２０１の表面の平坦化を行ってトランジスタ領域の基板表面を露出させる。これにより、各トランジスタ領域とチャネル長方向において隣接する素子分離領域２０２と、各トランジスタ領域とチャネル幅方向において隣接する素子分離領域２０４とが形成される。ここで、素子分離領域２０２には低ヤング率物質領域２０３が設けられている。
以降の工程については、図３（ｇ）、（ｈ）及び図４（ａ）〜（ｈ）に示す第１の実施形態のトランジスタ形成工程と同様であるため、説明を省略する。
以上に説明した本実施形態の製造方法によると、トレンチ形成用マスクのレイアウトを調整するだけで、素子分離領域２０２に、ＮＭＯＳ領域２０５におけるキャリア移動度が向上するように、低ヤング率物質領域２０３つまり引っ張り応力を生じる領域を選択的に形成することができる。すなわち、本実施形態の製造方法によると、図７、図８（ａ）及び（ｂ）に示す、トランジスタの駆動能力が向上した第２の実施形態の半導体装置を容易に実現することができる。
尚、本実施形態において、図９（ｃ）及び（ｄ）に示すように、各トランジスタ領域とチャネル長方向において隣接する素子分離形成領域に形成されるトレンチＴ１の幅を狭くすることによって、トレンチＴ１に埋め込まれたシリコン酸化膜２３２つまり素子分離領域２０２の中に低ヤング率物質領域２０３を設けた。しかし、これに代えて、トレンチＴ１の幅（正確には上部の幅）については、各トランジスタ領域とチャネル幅方向において隣接する素子分離形成領域に形成されるトレンチＴ２の幅（正確には上部の幅）と同じに設定し、トレンチＴ１の側壁テーパ角（鉛直方向に対してトレンチ側壁がなす角）をトレンチＴ２の側壁テーパ角よりも小さくすることによって、トレンチＴ１に埋め込まれたシリコン酸化膜２３２つまり素子分離領域２０２の中に低ヤング率物質領域２０３を設けてもよい（図５（ａ）及び（ｂ）参照）。このようにしても、本実施形態と同様の効果が得られると共に、本実施形態と比較した場合、トレンチ形成を２回に分けて行う必要があるものの、例えば素子分離幅自体を小さくする領域を設ける必要がないので、寸法上の制約を考慮しなくても良いという利点がある。
（第３の実施形態）
以下、本発明の第３の実施形態に係る半導体装置及びその製造方法について、半導体装置の一例としてＣＭＯＳＦＥＴを対象として、図面を参照しながら説明する。尚、本実施形態においては、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴのいずれについても、ゲート長方向（チャネル長方向）を＜１００＞の面方位（＜１００＞の面方位からのずれの許容範囲は±１０°程度）に設定しているものとする。
図１０、図１１（ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体装置の構造を示しており、図１０は平面図であり、図１１（ａ）は図１０に示すＡ−Ａ’線の断面図であり、図１１（ｂ）は図１０に示すＢ−Ｂ’線の断面図である。
図１０、図１１（ａ）及び（ｂ）に示すように、例えばシリコンよりなる半導体基板３０１における素子分離領域３０２及び３０４によって区画された第１の領域に、ｐ型ウェルを含むＮＭＯＳ領域（活性領域）３０５が形成されている。素子分離領域３０２はチャネル長方向においてＮＭＯＳ領域３０５と隣接すると共に、素子分離領域３０４はチャネル幅方向においてＮＭＯＳ領域３０５と隣接する。ＮＭＯＳ領域３０５上には、ゲート絶縁膜３１１及びゲート電極３１２が順次積層されてなるゲート部３１３が形成されている。ゲート部３１３の側壁上には絶縁性のサイドウォールスペーサ３１７が形成されている。サイドウォールスペーサ３１７は、例えば、ゲート部３１３の側壁と接する酸化膜よりなるＩ字状（板状）のオフセットスペーサ３１４と、オフセットスペーサ３１４の側面を覆うＬ字状の酸化膜３１５と、該Ｌ字状の酸化膜３１５の側面及び底面を覆うＳｉＮ膜３１６とから構成されている。ＮＭＯＳ領域３０５におけるゲート部３１３の両側には、第１の実施形態と同様に、例えばヒ素などのｎ型不純物イオンが注入されている不純物拡散層であるｎ型エクステンション拡散層３０６、及びｎ型エクステンション拡散層３０６よりも接合深さの深いｎ型ソース・ドレイン拡散層３０７が形成されている。
一方、図１０、図１１（ａ）及び（ｂ）に示すように、半導体基板３０１における素子分離領域３０２及び３０４によって区画された第２の領域に、ｎ型ウェルを含むＰＭＯＳ領域（活性領域）３０８が形成されている。ＰＭＯＳ領域３０８はチャネル長方向においてＮＭＯＳ領域３０５と並列されている。素子分離領域３０２はチャネル長方向においてＰＭＯＳ領域３０８と隣接すると共に、素子分離領域３０４はチャネル幅方向においてＰＭＯＳ領域３０８と隣接する。ＰＭＯＳ領域３０８上には、ゲート絶縁膜３２１及びゲート電極３２２が順次積層されてなるゲート部３２３が形成されている。ゲート部３２３の側壁上には絶縁性のサイドウォールスペーサ３２７が形成されている。サイドウォールスペーサ３２７は、例えば、ゲート部３２３の側壁と接する酸化膜よりなるＩ字状（板状）のオフセットスペーサ３２４と、オフセットスペーサ３２４の側面を覆うＬ字状の酸化膜３２５と、該Ｌ字状の酸化膜３２５の側面及び底面を覆うＳｉＮ膜３２６とから構成されている。ＰＭＯＳ領域３０８におけるゲート部３２３の両側には、第１の実施形態と同様に、例えばボロンなどのｐ型不純物イオンが注入されている不純物拡散層であるｐ型エクステンション拡散層３０９、及びｐ型エクステンション拡散層３０９よりも接合深さの深いｐ型ソース・ドレイン拡散層３１０が形成されている。
本実施形態の特徴は、図１０及び図１１（ａ）に示すように、チャネル長方向においてＮＭＯＳ領域３０５と隣接する素子分離領域３０２の中に、素子分離領域３０２の他の部分と比べてヤング率が低い物質からなる領域（低ヤング率物質領域）３０３が配置されていることである。このようにすると、ゲート長方向が＜１００＞方向のＮＭＯＳＦＥＴにおいて、チャネル長方向にＮＭＯＳ領域３０５へ引っ張り応力を印加することができる。また、チャネル幅方向（ゲート幅方向）でＮＭＯＳ領域３０５と隣接する素子分離領域３０４には低ヤング率物質領域を配置していないため、チャネル幅方向にＮＭＯＳ領域３０５へ圧縮応力を印加することができる。従って、ＮＭＯＳＦＥＴのキャリアである電子の移動度を向上させ、それにより当該ＮＭＯＳＦＥＴの駆動能力を確実に向上させることができる。
また、本実施形態のように、素子分離領域３０２中に低ヤング率物質領域３０３を配置した場合、空洞領域を配置した場合よりも、素子分離領域３０２の収縮が少なくなる。しかし、トランジスタ形成工程におけるエッチング時にオーバーエッチングが生じてしまった場合、空洞領域を配置した場合よりも、素子分離領域３０２のエッチングが進まないという利点がある。
尚、素子分離領域３０２に対する低ヤング率物質領域３０３の体積比が１％であっても上記効果を得ることができるが、強度低下を防止するためには当該体積比は最大で３０％以下であることが好ましい。
また、本実施形態において、ＮＭＯＳ領域３０５とＰＭＯＳ領域３０８とを区分する素子分離領域３０２、及びＮＭＯＳ領域３０５の反対側でチャネル長方向においてＰＭＯＳ領域３０８と隣接する素子分離領域３０２に低ヤング率物質領域３０３が設けられているが、ゲート長方向が＜１００＞方向であるＰＭＯＳＦＥＴのキャリアとなる正孔の移動度は、低ヤング率物質領域３０３によりチャネル長方向に印加される引っ張り応力及び低ヤング率物質領域３０３のない素子分離領域３０４によりチャネル幅方向に印加される圧縮応力のいずれに対してもほとんど変化しない。
また、図１０において、ゲート部３１３及び３２３におけるチャネル長方向に面した側壁上にサイドウォールスペーサ３１７及び３２７が形成されている様子を示したが、ゲート部３１３及び３２３におけるチャネル幅方向に面した端面上にもサイドウォールスペーサ３１７及び３２７が形成されていてもよい。
以下、本発明の第３の実施形態に係る半導体装置の製造方法について説明する。
図１２（ａ）〜（ｈ）及び図１３（ａ）、（ｂ）は本発明の第３の実施形態に係る半導体装置の製造方法の各工程における断面状態を工程順に示している。尚、図１２（ａ）、（ｃ）、（ｅ）、（ｇ）及び図１３（ａ）は図１０に示すＡ−Ａ’線の断面状態を示しており、図１２（ｂ）、（ｄ）、（ｆ）、（ｈ）及び図１３（ｂ）は図１０に示すＢ−Ｂ’線の断面状態を示している。
まず、図１２（ａ）及び（ｂ）に示すように、半導体基板３０１における素子分離形成領域に対して、例えばレジストマスク（図示省略）を用いてトレンチエッチングを実施する。このとき、半導体基板３０１からなる各トランジスタ領域（活性領域となる領域）とチャネル長方向において隣接する素子分離形成領域に形成されるトレンチＴ１の幅が、各トランジスタ領域とチャネル幅方向において隣接する素子分離形成領域に形成されるトレンチＴ２の幅と比べて狭くなるようにレジストマスクのレイアウトを設定する。例えば、トレンチＴ１の幅を８０ｎｍ、トレンチＴ２の幅を１２０ｎｍに設定する。続いて、トレンチＴ１及びＴ２の側壁を含む半導体基板３０１の全面に対して熱酸化を実施して、トレンチＴ１及びＴ２の側壁を覆うシリコン酸化膜３３１を形成する。
次に、図１２（ｃ）及び（ｄ）に示すように、例えばＣＶＤ法を用いて堆積温度８００℃〜９００℃の条件で膜厚１００ｎｍ〜１５０ｎｍのシリコン酸化膜３３２を半導体基板３０１上に形成することにより、トレンチＴ１及びＴ２にシリコン酸化膜３３２を埋め込む（図１２（ｃ）及び（ｄ）ではシリコン酸化膜３３１を含めてシリコン酸化膜３３２として示している）。このとき、各トランジスタ領域とチャネル長方向において隣接する素子分離形成領域に形成されるトレンチＴ１の幅が狭く設定されているため、シリコン酸化膜３３２の堆積中においてトレンチＴ１が埋まる前にトレンチＴ１の上部が塞がれてしまい、これにより空洞領域３３３が形成される。
次に、図１２（ｅ）及び（ｆ）に示すように、空洞領域３３３の上端が開口されるように、シリコン酸化膜３３２が堆積された半導体基板３０１の表面の平坦化を行う。このとき、必要に応じて、トレンチＴ１に埋め込まれたシリコン酸化膜３３２の厚さを選択的に薄くするようにエッチングを行ってもよい。
次に、図１２（ｇ）及び（ｈ）に示すように、例えばＣＶＤ法を用いて堆積温度５００℃以下の条件で、酸素組成を下げたガス雰囲気中において、半導体基板３０１の上に全面に亘って、低ヤング率物質となる例えば膜厚５ｎｍ〜２０ｎｍのシリコン酸化膜３３４を堆積し、それによって開口した空洞領域３３３内にシリコン酸化膜３３４を埋め込む。このシリコン酸化膜３３４は、シリコン酸化膜３３２と比べて、ヤング率が低く且つ密度が低い膜となっている。
次に、図１３（ａ）及び（ｂ）に示すように、シリコン酸化膜３３４が堆積された半導体基板３０１の表面の平坦化を行ってトランジスタ領域の基板表面を露出させる。これにより、各トランジスタ領域とチャネル長方向において隣接する素子分離領域３０２と、各トランジスタ領域とチャネル幅方向において隣接する素子分離領域３０４とが形成される。ここで、素子分離領域３０２には、シリコン酸化膜３３２と比較して組成が粗でヤング率が低いシリコン酸化膜３３４からなる領域（低ヤング率物質領域）３０３が設けられている。
以降の工程については、図３（ｇ）、（ｈ）及び図４（ａ）〜（ｈ）に示す第１の実施形態のトランジスタ形成工程と同様であるため、詳しい説明を省略する。尚、トランジスタ形成工程後の層間膜等の絶縁膜堆積工程において、素子分離領域３０２中の低ヤング率物質領域３０３を絶縁膜により覆い、その後、必要に応じて例えば９００℃程度から１０００℃程度までのアニールを実施してもよい。
ここで、素子分離領域３０２となるシリコン酸化膜３３２の熱膨張係数が半導体基板３０１を構成するシリコンの熱膨張係数と異なっていることから、高温でシリコン酸化膜３３２の堆積を行った後に半導体基板３０１の温度を室温に戻す際に圧縮応力が発生する。しかし、シリコン酸化膜３３２の埋め込み後に熱処理を行った場合、トレンチＴ１に埋め込まれたシリコン酸化膜３３２の圧縮応力については低ヤング率物質領域３０３へ向かって開放されるので、半導体基板３０１の温度を室温に戻すと、トレンチＴ１近傍のトランジスタ領域には素子分離領域から引っ張りストレスが加わることになる。
以上に説明した本実施形態の製造方法によると、トレンチ形成用マスクのレイアウトを調整するだけで、素子分離領域３０２に、ＮＭＯＳ領域３０５におけるキャリア移動度が向上するように、低ヤング率物質領域３０３つまり引っ張り応力を生じる領域を選択的に形成することができる。すなわち、本実施形態の製造方法によると、図１０、図１１（ａ）及び（ｂ）に示す、トランジスタの駆動能力が向上した第３の実施形態の半導体装置を容易に実現することができる。
尚、本実施形態において、図１２（ｃ）及び（ｄ）に示すように、各トランジスタ領域とチャネル長方向において隣接する素子分離形成領域に形成されるトレンチＴ１の幅を狭くすることによって、トレンチＴ１に埋め込まれたシリコン酸化膜３３２の中に空洞領域３０３を設けた。しかし、これに代えて、トレンチＴ１の幅（正確には上部の幅）については、各トランジスタ領域とチャネル幅方向において隣接する素子分離形成領域に形成されるトレンチＴ２の幅（正確には上部の幅）と同じに設定し、トレンチＴ１の側壁テーパ角（鉛直方向に対してトレンチ側壁がなす角）をトレンチＴ２の側壁テーパ角よりも小さくすることによって、トレンチＴ１に埋め込まれたシリコン酸化膜３３２の中に空洞領域３０３を設けてもよい（図５（ａ）及び（ｂ）参照）。このようにしても、本実施形態と同様の効果が得られると共に、本実施形態と比較した場合、トレンチ形成を２回に分けて行う必要があるものの、例えば素子分離幅自体を小さくする領域を設ける必要がないので、寸法上の制約を考慮しなくても良いという利点がある。
また、本実施形態において、低ヤング率物質として、通常のシリコン酸化膜と比較して組成が粗でヤング率が低いシリコン酸化膜３３４を用いたが、これに代えて、通常のシリコン酸化膜よりもヤング率が低い他の物質を用いてもよい。すなわち、本実施形態の製造方法を第２の実施形態の製造方法と比較した場合、第２の実施形態では、低ヤング率物質として、通常のシリコン酸化膜と比較してヤング率が低いシリコン酸化膜しか配置できないのに対して、本実施形態ではシリコン酸化膜以外の低ヤング率物質を配置することができるという利点がある。また、特に、低ヤング率物質として、シリコン酸化膜に対してエッチング選択比を有する物質を用いた場合には、素子分離領域形成後の絶縁膜エッチング工程で低ヤング率物質領域３０３が損傷することを防止することができる。
（第３の実施形態の第１変形例）
以下、本発明の第３の実施形態の第１変形例に係る半導体装置の製造方法について説明する。
図１４（ａ）〜（ｆ）は本発明の第３の実施形態の第１変形例に係る半導体装置の製造方法の各工程における断面状態を工程順に示している。尚、図１４（ａ）、（ｃ）、（ｅ）は図１０に示すＡ−Ａ’線の断面状態を示しており、図１４（ｂ）、（ｄ）、（ｆ）は図１０に示すＢ−Ｂ’線の断面状態を示している。
本第１変形例においては、まず、図１２（ａ）〜（ｈ）に示す第３の実施形態に係る半導体装置の製造方法の各工程を実施する。
続いて、図１４（ａ）及び（ｂ）に示すように、半導体基板３０１上に堆積されたシリコン酸化膜３３４、並びにトレンチＴ１及びＴ２に埋め込まれたシリコン酸化膜３３２の上部に対して順次エッチングを行う。このとき、開口した空洞領域３３３内に埋め込まれたシリコン酸化膜３３４、つまり低ヤング率物質領域３０３が十分に残存するようにエッチング条件を設定する。これにより、トレンチＴ１内に残存するシリコン酸化膜３３２及び低ヤング率物質領域３０３の上面と、トレンチＴ２内に残存するシリコン酸化膜３３２の上面とは、各トランジスタ領域の上面よりも低くなる。
次に、図１４（ｃ）及び（ｄ）に示すように、トレンチＴ１及びＴ２が完全に埋まるように、つまり、低ヤング率物質領域３０３が完全に覆われるように、例えばＣＶＤ法を用いて堆積温度８００℃〜９００℃の条件で膜厚５０ｎｍ〜１００ｎｍのシリコン酸化膜３３５を半導体基板３０１の上に全面に亘って堆積する。その後、必要に応じて例えば９００℃程度から１０００℃程度までのアニールを実施する。
ここで、素子分離領域３０２となるシリコン酸化膜３３２及び３３５の熱膨張係数が半導体基板３０１を構成するシリコンの熱膨張係数と異なっていることから、高温でシリコン酸化膜３３２及び３３５の堆積を行った後に半導体基板３０１の温度を室温に戻す際に圧縮応力が発生する。しかし、シリコン酸化膜３３２及び３３５の埋め込み後に熱処理を行った場合、トレンチＴ１に埋め込まれたシリコン酸化膜３３２及び３３５の圧縮応力については低ヤング率物質領域３０３へ向かって開放されるので、半導体基板３０１の温度を室温に戻すと、トレンチＴ１近傍のトランジスタ領域には素子分離領域から引っ張りストレスが加わることになる。
次に、図１４（ｅ）及び（ｆ）に示すように、シリコン酸化膜３３５が堆積された半導体基板３０１の表面の平坦化を行ってトランジスタ領域の基板表面を露出させる。これにより、各トランジスタ領域とチャネル長方向において隣接する素子分離領域３０２と、各トランジスタ領域とチャネル幅方向において隣接する素子分離領域３０４とが形成される。ここで、素子分離領域３０２には低ヤング率物質領域３０３が設けられている。
以降の工程については、図３（ｇ）、（ｈ）及び図４（ａ）〜（ｈ）に示す第１の実施形態のトランジスタ形成工程と同様であるため、詳しい説明を省略する。
以上に説明した本第１変形例の製造方法によると、トレンチ形成用マスクのレイアウトを調整するだけで、素子分離領域３０２に、ＮＭＯＳ領域３０５におけるキャリア移動度が向上するように、低ヤング率物質領域３０３つまり引っ張り応力を生じる領域を選択的に形成することができる。すなわち、本実施形態の製造方法によると、図１０、図１１（ａ）及び（ｂ）に示す、トランジスタの駆動能力が向上した第３の実施形態の半導体装置を容易に実現することができる。また、本第１変形例の製造方法によると、トランジスタ形成工程を行う前に、低ヤング率物質領域３０３をシリコン酸化膜３３５によって覆うため、シリコン酸化膜３３５の堆積後の熱処理によってシリコン酸化膜３３２及び３３５の圧縮応力を低ヤング率物質領域３０３へ向かって十分に開放することができる。
（第３の実施形態の第２変形例）
以下、本発明の第３の実施形態の第２変形例に係る半導体装置の製造方法について説明する。
図１５（ａ）〜（ｈ）及び図１６（ａ）、（ｂ）は本第２変形例に係る半導体装置の製造方法の各工程における断面状態を工程順に示している。尚、図１５（ａ）、（ｃ）、（ｅ）、（ｇ）及び図１６（ａ）は図１０に示すＡ−Ａ’線の断面状態を示しており、図１５（ｂ）、（ｄ）、（ｆ）、（ｈ）及び図１６（ｂ）は図１０に示すＢ−Ｂ’線の断面状態を示している。
まず、図１５（ａ）及び（ｂ）に示すように、半導体基板３０１における素子分離形成領域に対して、例えばレジストマスク（図示省略）を用いてトレンチエッチングを実施して、第１のトレンチＴ３及びＴ４を形成する。尚、本第２変形例においては、第３の実施形態（図１２（ａ）及び（ｂ）参照）とは異なり、レジストマスクのレイアウトを設定する際に、各トランジスタ領域とチャネル長方向において隣接する素子分離形成領域に形成される第１のトレンチＴ３の幅を、各トランジスタ領域とチャネル幅方向において隣接する素子分離形成領域に形成される第１のトレンチＴ４の幅と比べて狭くする必要はない。例えば、第１のトレンチＴ３及びＴ４の幅をそれぞれ１２０ｎｍに設定する。続いて、第１のトレンチＴ３及びＴ４の側壁を含む半導体基板３０１の全面に対して熱酸化を実施して、第１のトレンチＴ３及びＴ４の側壁を覆うシリコン酸化膜３３１を形成する。
次に、図１５（ｃ）及び（ｄ）に示すように、例えばＣＶＤ法を用いて堆積温度８００℃〜９００℃の条件で膜厚１００ｎｍ〜１５０ｎｍのシリコン酸化膜３３２を半導体基板３０１上に形成することにより、第１のトレンチＴ３及びＴ４にシリコン酸化膜３３２を埋め込む（図１５（ｃ）及び（ｄ）ではシリコン酸化膜３３１を含めてシリコン酸化膜３３２として示している）。
次に、図１５（ｅ）及び（ｆ）に示すように、各トランジスタ領域とチャネル長方向において隣接する素子分離形成領域の第１のトレンチＴ３に埋め込まれたシリコン酸化膜３３２に対して、フォトリソグラフィー及びドライエッチングを用いてパターニングを行って、第２のトレンチ３３６を形成する。第２のトレンチ３３６の幅は例えば８０ｎｍであり、第２のトレンチ３３６の深さは例えば第１のトレンチＴ３の深さの１／２〜２／３程度である。このとき、各トランジスタ領域とチャネル幅方向において隣接する素子分離形成領域の第１のトレンチＴ４に埋め込まれたシリコン酸化膜３３２に対してはパターニングを行わず、当該シリコン酸化膜３３２をそのまま残存させる。
次に、図１５（ｇ）及び（ｈ）に示すように、例えばＣＶＤ法を用いて堆積温度５００℃以下の条件で、酸素組成を下げたガス雰囲気中において、半導体基板３０１の上に全面に亘って、低ヤング物質となる例えば膜厚５ｎｍ〜２０ｎｍのシリコン酸化膜３３７を堆積し、それによって第２のトレンチ３３６内にシリコン酸化膜３３７を埋め込む。このシリコン酸化膜３３７は、シリコン酸化膜３３２と比べてヤング率が低く且つ密度が低い膜になっている。
次に、図１６（ａ）及び（ｂ）に示すように、シリコン酸化膜３３７が堆積された半導体基板３０１の表面の平坦化を行ってトランジスタ領域の基板表面を露出させる。これにより、各トランジスタ領域とチャネル長方向において隣接する素子分離領域３０２と、各トランジスタ領域とチャネル幅方向において隣接する素子分離領域３０４とが形成される。ここで、素子分離領域３０２には、低ヤング率のシリコン酸化膜３３７からなる領域（低ヤング率物質領域）３０３が設けられている。
以降の工程については、図３（ｇ）、（ｈ）及び図４（ａ）〜（ｈ）に示す第１の実施形態のトランジスタ形成工程と同様であるため、詳しい説明を省略する。尚、トランジスタ形成工程後の層間膜等の絶縁膜堆積工程において、素子分離領域３０２中の低ヤング率物質領域３０３を絶縁膜により覆い、その後、必要に応じて例えば９００℃程度から１０００℃程度までのアニールを実施してもよい。
ここで、素子分離領域３０２となるシリコン酸化膜３３２の熱膨張係数が半導体基板３０１を構成するシリコンの熱膨張係数と異なっていることから、高温でシリコン酸化膜３３２の堆積を行った後に半導体基板３０１の温度を室温に戻す際に圧縮応力が発生する。しかし、シリコン酸化膜３３２の埋め込み後に熱処理を行った場合、第１のトレンチＴ３に埋め込まれたシリコン酸化膜３３２の圧縮応力については低ヤング率物質領域３０３へ向かって開放されるので、半導体基板３０１の温度を室温に戻すと、第１のトレンチＴ３近傍のトランジスタ領域には素子分離領域から引っ張りストレスが加わることになる。
以上に説明した本第２変形例の製造方法によると、トレンチ形成用マスクのレイアウトを調整するだけで、素子分離領域３０２に、ＮＭＯＳ領域３０５におけるキャリア移動度が向上するように、低ヤング率物質領域３０３つまり引っ張り応力を生じる領域を選択的に形成することができる。すなわち、本実施形態の製造方法によると、図１０、図１１（ａ）及び（ｂ）に示す、トランジスタの駆動能力が向上した第３の実施形態の半導体装置を容易に実現することができる。また、本第２変形例によると、第３の実施形態の製造方法と比較した場合、トレンチ形成を２回行う必要があるものの、例えば素子分離幅自体を小さくする領域を設ける必要がないので、寸法上の制約を考慮しなくても良いという利点がある。また、本第２変形例の製造方法を第２の実施形態の製造方法と比較した場合、第２の実施形態では、低ヤング率物質として、通常のシリコン酸化膜と比較してヤング率が低いシリコン酸化膜しか配置できないのに対して、本第２変形例ではシリコン酸化膜以外の低ヤング率物質を配置することができるという利点がある。
尚、本第２変形例において、低ヤング率物質として、通常のシリコン酸化膜と比較して組成が粗で且つヤング率が低いシリコン酸化膜３３７を用いたが、これに代えて、通常のシリコン酸化膜よりもヤング率が低い他の物質を用いてもよい。また、低ヤング率物質として、シリコン酸化膜に対してエッチング選択比を有する物質を用いた場合には、素子分離領域形成後の絶縁膜エッチング工程で低ヤング率物質領域３０３が損傷することを防止することができる。
（第３の実施形態の第３変形例）
以下、本発明の第３の実施形態の第３変形例に係る半導体装置の製造方法について説明する。
図１７（ａ）〜（ｆ）は本発明の第３の実施形態の第３変形例に係る半導体装置の製造方法の各工程における断面状態を工程順に示している。尚、図１７（ａ）、（ｃ）、（ｅ）は図１０に示すＡ−Ａ’線の断面状態を示しており、図１７（ｂ）、（ｄ）、（ｆ）は図１０に示すＢ−Ｂ’線の断面状態を示している。
本第３変形例においては、まず、図１５（ａ）〜（ｈ）に示す第３の実施形態の第２変形例に係る半導体装置の製造方法の各工程を実施する。
続いて、図１７（ａ）及び（ｂ）に示すように、半導体基板３０１上に堆積されたシリコン酸化膜３３７及びシリコン酸化膜３３２に対して順次エッチングを行う。このとき、第２のトレンチ３３６内に低ヤング率のシリコン酸化膜３３７つまり低ヤング率物質領域３０３を十分に残存させつつ、第１のトレンチＴ３及びＴ４に埋め込まれたシリコン酸化膜３３２の上部を除去できるようにエッチング条件を設定する。これにより、第１のトレンチＴ３内に残存するシリコン酸化膜３３２及び低ヤング率物質領域３０３の上面と、第１のトレンチＴ４内に残存するシリコン酸化膜３３２の上面とは、各トランジスタ領域の上面よりも低くなる。
次に、図１７（ｃ）及び（ｄ）に示すように、第１のトレンチＴ３及びＴ４が完全に埋まるように、つまり、低ヤング率物質領域３０３が完全に覆われるように、例えばＣＶＤ法を用いて堆積温度８００℃〜９００℃の条件で膜厚５０ｎｍ〜１００ｎｍのシリコン酸化膜３３８を半導体基板３０１の上に全面に亘って堆積する。その後、必要に応じて例えば９００℃程度から１０００℃程度までのアニールを実施する。
ここで、素子分離領域３０２となるシリコン酸化膜３３２及び３３８の熱膨張係数が半導体基板３０１を構成するシリコンの熱膨張係数と異なっていることから、高温でシリコン酸化膜３３２及び３３８の堆積を行った後に半導体基板３０１の温度を室温に戻す際に圧縮応力が発生する。しかし、シリコン酸化膜３３２及び３３８の埋め込み後に熱処理を行った場合、低ヤング率物質領域３０３と共に第１のトレンチＴ３に埋め込まれたシリコン酸化膜３３２及び３３８の圧縮応力については低ヤング率物質領域３０３へ向かって開放されるので、半導体基板３０１の温度を室温に戻すと、低ヤング率物質領域３０３と共にシリコン酸化膜３３２及び３３８が埋め込まれた第１のトレンチＴ３近傍のトランジスタ領域には素子分離領域から引っ張りストレスが加わることになる。
次に、図１７（ｅ）及び（ｆ）に示すように、シリコン酸化膜３３８が堆積された半導体基板３０１の表面の平坦化を行ってトランジスタ領域の基板表面を露出させる。これにより、各トランジスタ領域とチャネル長方向において隣接する素子分離領域３０２と、各トランジスタ領域とチャネル幅方向において隣接する素子分離領域３０４とが形成される。ここで、素子分離領域３０２には低ヤング率物質領域３０３が設けられている。
以降の工程については、図３（ｇ）、（ｈ）及び図４（ａ）〜（ｈ）に示す第１の実施形態のトランジスタ形成工程と同様であるため、詳しい説明を省略する。
以上に説明した本第３変形例の製造方法によると、トレンチ形成用マスクのレイアウトを調整するだけで、素子分離領域３０２に、ＮＭＯＳ領域３０５におけるキャリア移動度が向上するように、低ヤング率物質領域３０３つまり引っ張り応力を生じる領域を選択的に形成することができる。すなわち、本第３変形例の製造方法によると、図１０、図１１（ａ）及び（ｂ）に示す、トランジスタの駆動能力が向上した第３の実施形態の半導体装置を容易に実現することができる。また、本第３変形例の製造方法によると、トランジスタ形成工程を行う前に、低ヤング率物質領域３０３をシリコン酸化膜３３８によって覆うため、シリコン酸化膜３３８の堆積後の熱処理によってシリコン酸化膜３３２及び３３８の圧縮応力を低ヤング率物質領域３０３へ向かって十分に開放することができる。
（第４の実施形態）
以下、本発明の第４の実施形態に係る半導体装置及びその製造方法について、半導体装置の一例としてＣＭＯＳＦＥＴを対象として、図面を参照しながら説明する。尚、本実施形態においては、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴのいずれについても、ゲート長方向（チャネル長方向）を＜１００＞の面方位（＜１００＞の面方位からのずれの許容範囲は±１０°程度）に設定しているものとする。
図１８、図１９（ａ）及び（ｂ）は、本発明の第４の実施形態に係る半導体装置の構造を示しており、図１８は平面図であり、図１９（ａ）は図１８に示すＡ−Ａ’線の断面図であり、図１９（ｂ）は図１８に示すＢ−Ｂ’線の断面図である。
図１８、図１９（ａ）及び（ｂ）に示すように、例えばシリコンよりなる半導体基板４０１における素子分離領域４０２及び４０４によって区画された第１の領域に、ｐ型ウェルを含むＮＭＯＳ領域（活性領域）４０５が形成されている。素子分離領域４０２はチャネル長方向においてＮＭＯＳ領域４０５と隣接すると共に、素子分離領域４０４はチャネル幅方向においてＮＭＯＳ領域４０５と隣接する。ＮＭＯＳ領域４０５上には、ゲート絶縁膜４１１及びゲート電極４１２が順次積層されてなるゲート部４１３が形成されている。ゲート部４１３の側壁上には絶縁性のサイドウォールスペーサ４１７が形成されている。サイドウォールスペーサ４１７は、例えば、ゲート部４１３の側壁と接する酸化膜よりなるＩ字状（板状）のオフセットスペーサ４１４と、オフセットスペーサ４１４の側面を覆うＬ字状の酸化膜４１５と、該Ｌ字状の酸化膜３１５の側面及び底面を覆うＳｉＮ膜４１６とから構成されている。ＮＭＯＳ領域４０５におけるゲート部４１３の両側には、第１の実施形態と同様に、例えばヒ素などのｎ型不純物イオンが注入されている不純物拡散層であるｎ型エクステンション拡散層４０６、及びｎ型エクステンション拡散層４０６よりも接合深さの深いｎ型ソース・ドレイン拡散層４０７が形成されている。
一方、図１８、図１９（ａ）及び（ｂ）に示すように、半導体基板４０１における素子分離領域４０２及び４０４によって区画された第２の領域に、ｎ型ウェルを含むＰＭＯＳ領域（活性領域）４０８が形成されている。ＰＭＯＳ領域４０８はチャネル長方向においてＮＭＯＳ領域４０５と並列されている。素子分離領域４０２はチャネル長方向においてＰＭＯＳ領域４０８と隣接すると共に、素子分離領域４０４はチャネル幅方向においてＰＭＯＳ領域４０８と隣接する。ＰＭＯＳ領域４０８上には、ゲート絶縁膜４２１及びゲート電極４２２が順次積層されてなるゲート部４２３が形成されている。ゲート部４２３の側壁上には絶縁性のサイドウォールスペーサ４２７が形成されている。サイドウォールスペーサ４２７は、例えば、ゲート部４２３の側壁と接する酸化膜よりなるＩ字状（板状）のオフセットスペーサ４２４と、オフセットスペーサ４２４の側面を覆うＬ字状の酸化膜４２５と、該Ｌ字状の酸化膜４２５の側面及び底面を覆うＳｉＮ膜４２６とから構成されている。ＰＭＯＳ領域４０８におけるゲート部４２３の両側には、第１の実施形態と同様に、例えばボロンなどのｐ型不純物イオンが注入されている不純物拡散層であるｐ型エクステンション拡散層４０９、及びｐ型エクステンション拡散層４０９よりも接合深さの深いｐ型ソース・ドレイン拡散層４１０が形成されている。
本実施形態の特徴は、図１８及び図１９（ａ）に示すように、チャネル長方向においてＮＭＯＳ領域４０５と隣接する素子分離領域４０２の中に、収縮特性を持つ物質（つまり引っ張り応力を生じる物質）からなる領域（高収縮物質領域）４０３が配置されていることである。このようにすると、ゲート長方向が＜１００＞方向のＮＭＯＳＦＥＴにおいて、チャネル長方向にＮＭＯＳ領域４０５へ引っ張り応力を印加することができる。また、チャネル幅方向（ゲート幅方向）でＮＭＯＳ領域４０５と隣接する素子分離領域４０４には高収縮物質領域を配置していないため、チャネル幅方向にＮＭＯＳ領域４０５へ圧縮応力を印加することができる。従って、ＮＭＯＳＦＥＴのキャリアである電子の移動度を向上させ、それにより当該ＮＭＯＳＦＥＴの駆動能力を確実に向上させることができる。
また、本実施形態のように、素子分離領域４０２中に高収縮物質領域４０３を配置した場合、空洞領域を配置した場合よりも工程数が多くなる。しかし、トランジスタ形成工程におけるエッチング時にオーバーエッチングが生じてしまった場合、空洞領域を配置した場合よりも、素子分離領域４０２のエッチングが進まないという利点がある。また、空洞領域を配置した場合よりも、素子分離領域４０２の収縮が大きくなるという利点がある。
尚、素子分離領域４０２に対する高収縮物質領域４０３の体積比が１％であっても上記効果を得ることができるが、強度低下を防止するためには当該体積比は最大で３０％以下であることが好ましい。
また、本実施形態において、ＮＭＯＳ領域４０５とＰＭＯＳ領域４０８とを区分する素子分離領域４０２、及びＮＭＯＳ領域４０５の反対側でチャネル長方向においてＰＭＯＳ領域４０８と隣接する素子分離領域４０２に高収縮物質領域４０３が設けられているが、ゲート長方向が＜１００＞方向であるＰＭＯＳＦＥＴのキャリアとなる正孔の移動度は、高収縮物質領域４０３によりチャネル長方向に印加される引っ張り応力及び高収縮物質領域４０３のない素子分離領域４０４によりチャネル幅方向に印加される圧縮応力のいずれに対してもほとんど変化しない。
また、図１８において、ゲート部４１３及び４２３におけるチャネル長方向に面した側壁上にサイドウォールスペーサ４１７及び４２７が形成されている様子を示したが、ゲート部４１３及び４２３におけるチャネル幅方向に面した端面上にもサイドウォールスペーサ４１７及び４２７が形成されていてもよい。
また、本実施形態において、高収縮物質としては、例えば水素組成を上げた（水素の分圧を上げた）ガス雰囲気中においてＣＶＤ法を用いて堆積した、水素を含有するＳｉＮ膜を用いることができるが、これに限られないことは言うまでもない。また、特に、高収縮物質として、シリコン酸化膜に対してエッチング選択比を有する物質を用いた場合には、素子分離領域形成後の絶縁膜エッチング工程で高収縮物質領域４０３が損傷することを防止することができる。
また、本実施形態の半導体装置については、図１２（ａ）〜（ｈ）及び図１３（ａ）、（ｂ）に示す第３の実施形態に係る製造方法、図１４（ａ）〜（ｆ）に示す第３の実施形態の第１変形例に係る製造方法、図１５（ａ）〜（ｈ）及び図１６（ａ）、（ｂ）に示す第３の実施形態の第２変形例に係る製造方法、又は図１７（ａ）〜（ｆ）に示す第３の実施形態の第３変形例に係る製造方法において、低ヤング率物質に代えて、高収縮物質を用いることによって製造することができる。
尚、本実施形態のように、素子分離領域４０２中に高収縮物質領域４０３を配置した場合には、例えば９００℃程度から１０００℃程度までのアニール等の熱処理のみならず、紫外線照射を実施することによっても、高収縮物質領域４０３を収縮させることができ、それによって高収縮物質領域４０３の近傍の活性領域に引っ張り応力を確実に印加することができる。
（第５の実施形態）
以下、本発明の第５の実施形態に係る半導体装置及びその製造方法について、半導体装置の一例としてＣＭＯＳＦＥＴを対象として、図面を参照しながら説明する。尚、本実施形態においては、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴのいずれについても、ゲート長方向（チャネル長方向）を＜１１０＞の面方位（＜１１０＞の面方位からのずれの許容範囲は±１０°程度）に設定しているものとする。
図２０、図２１（ａ）及び（ｂ）は、本発明の第５の実施形態に係る半導体装置の構造を示しており、図２０は平面図であり、図２１（ａ）は図２０に示すＡ−Ａ’線の断面図であり、図２１（ｂ）は図２０に示すＢ−Ｂ’線の断面図である。
図２０、図２１（ａ）及び（ｂ）に示すように、例えばシリコンよりなる半導体基板５０１における素子分離領域５０２及び５０４によって区画された第１の領域に、ｐ型ウェルを含むＮＭＯＳ領域（活性領域）５０５が形成されている。素子分離領域５０２はチャネル長方向においてＮＭＯＳ領域５０５と隣接すると共に、素子分離領域５０４はチャネル幅方向においてＮＭＯＳ領域５０５と隣接する。ＮＭＯＳ領域５０５上には、ゲート絶縁膜５１１及びゲート電極５１２が順次積層されてなるゲート部５１３が形成されている。ゲート部５１３の側壁上には絶縁性のサイドウォールスペーサ５１７が形成されている。サイドウォールスペーサ５１７は、例えば、ゲート部５１３の側壁と接する酸化膜よりなるＩ字状（板状）のオフセットスペーサ５１４と、オフセットスペーサ５１４の側面を覆うＬ字状の酸化膜５１５と、該Ｌ字状の酸化膜５１５の側面及び底面を覆うＳｉＮ膜５１６とから構成されている。ＮＭＯＳ領域５０５におけるゲート部５１３の両側には、第１の実施形態と同様に、例えばヒ素などのｎ型不純物イオンが注入されている不純物拡散層であるｎ型エクステンション拡散層５０６、及びｎ型エクステンション拡散層５０６よりも接合深さの深いｎ型ソース・ドレイン拡散層５０７が形成されている。
一方、図２０、図２１（ａ）及び（ｂ）に示すように、半導体基板５０１における素子分離領域５０２及び５０４によって区画された第２の領域に、ｎ型ウェルを含むＰＭＯＳ領域（活性領域）５０８が形成されている。ＰＭＯＳ領域５０８はチャネル長方向においてＮＭＯＳ領域５０５と並列されている。素子分離領域５０２はチャネル長方向においてＰＭＯＳ領域５０８と隣接すると共に、素子分離領域５０４はチャネル幅方向においてＰＭＯＳ領域５０８と隣接する。ＰＭＯＳ領域５０８上には、ゲート絶縁膜５２１及びゲート電極５２２が順次積層されてなるゲート部５２３が形成されている。ゲート部５２３の側壁上には絶縁性のサイドウォールスペーサ５２７が形成されている。サイドウォールスペーサ５２７は、例えば、ゲート部５２３の側壁と接する酸化膜よりなるＩ字状（板状）のオフセットスペーサ５２４と、オフセットスペーサ５２４の側面を覆うＬ字状の酸化膜５２５と、該Ｌ字状の酸化膜５２５の側面及び底面を覆うＳｉＮ膜５２６とから構成されている。ＰＭＯＳ領域５０８におけるゲート部５２３の両側には、第１の実施形態と同様に、例えばボロンなどのｐ型不純物イオンが注入されている不純物拡散層であるｐ型エクステンション拡散層５０９、及びｐ型エクステンション拡散層５０９よりも接合深さの深いｐ型ソース・ドレイン拡散層５１０が形成されている。
本実施形態の特徴は、図２０及び図２１（ａ）、（ｂ）に示すように、チャネル幅方向においてＰＭＯＳ領域５０８と隣接する素子分離領域５０４に空洞領域５０３が配置されていることである。このようにすると、ゲート長方向が＜１１０＞方向のＰＭＯＳＦＥＴにおいて、チャネル幅方向にＰＭＯＳ領域５０８へ引っ張り応力を印加することができる。また、チャネル長方向（ゲート長方向）でＰＭＯＳ領域５０８と隣接する素子分離領域５０２には空洞領域を配置していないため、チャネル長方向にＰＭＯＳ領域５０８へ圧縮応力を印加することができる。従って、ＰＭＯＳＦＥＴのキャリアである正孔の移動度を向上させ、それにより当該ＰＭＯＳＦＥＴの駆動能力を確実に向上させることができる。
尚、素子分離領域５０４に対する空洞領域５０３の体積比が０．１％であっても上記効果を得ることができるが、強度低下を防止するためには当該体積比は最大で１０％以下であることが好ましい。
また、本実施形態において、ＮＭＯＳ領域５０５とチャネル幅方向において隣接する素子分離領域５０４に空洞領域５０３が設けられているため、ゲート長方向が＜１１０＞方向であるＮＭＯＳＦＥＴのキャリアとなる電子の移動度は、チャネル幅方向に印加される引っ張り応力により増加する一方、空洞領域５０３のない素子分離領域５０２によってチャネル長方向に印加される圧縮応力により減少する。
また、図２０において、ゲート部５１３及び５２３におけるチャネル長方向に面した側壁上にサイドウォールスペーサ５１７及び５２７が形成されている様子を示したが、ゲート部５１３及び５２３におけるチャネル幅方向に面した端面上にもサイドウォールスペーサ５１７及び５２７が形成されていてもよい。
また、本実施形態の半導体装置については、図３（ａ）〜（ｈ）及び図４（ａ）〜（ｈ）に示す第１の実施形態に係る製造方法、図５（ａ）及び（ｂ）に示す第１の実施形態の第１変形例に係る製造方法、又は図６（ａ）〜（ｊ）に示す第１の実施形態の第２変形例に係る製造方法と同様の方法によって製造することができる。
また、本実施形態において、空洞領域５０３に代えて低ヤング率物質領域を設けても、本実施形態と同様の効果が得られる。この場合の半導体装置については、図９（ａ）〜（ｆ）に示す第２の実施形態に係る製造方法、図１２（ａ）〜（ｈ）及び図１３（ａ）、（ｂ）に示す第３の実施形態に係る製造方法、図１４（ａ）〜（ｆ）に示す第３の実施形態の第１変形例に係る製造方法、図１５（ａ）〜（ｈ）及び図１６（ａ）、（ｂ）に示す第３の実施形態の第２変形例に係る製造方法、又は図１７（ａ）〜（ｆ）に示す第３の実施形態の第３変形例に係る製造方法と同様の方法によって製造することができる。
また、本実施形態において、空洞領域５０３に代えて高収縮物質領域を設けても、本実施形態と同様の効果が得られる。この場合の半導体装置については、図１２（ａ）〜（ｈ）及び図１３（ａ）、（ｂ）に示す第３の実施形態に係る製造方法、図１４（ａ）〜（ｆ）に示す第３の実施形態の第１変形例に係る製造方法、図１５（ａ）〜（ｈ）及び図１６（ａ）、（ｂ）に示す第３の実施形態の第２変形例に係る製造方法、又は図１７（ａ）〜（ｆ）に示す第３の実施形態の第３変形例に係る製造方法と同様の方法において、低ヤング率物質に代えて高収縮物質を用いることによって製造することができる（第４の実施形態参照）。
（第６の実施形態）
以下、本発明の第６の実施形態に係る半導体装置及びその製造方法について、半導体装置の一例としてＣＭＯＳＦＥＴを対象として、図面を参照しながら説明する。尚、本実施形態においては、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴのいずれについても、ゲート長方向（チャネル長方向）を＜１１０＞の面方位（＜１１０＞の面方位からのずれの許容範囲は±１０°程度）に設定しているものとする。
図２２、図２３（ａ）及び（ｂ）は、本発明の第６の実施形態に係る半導体装置の構造を示しており、図２２は平面図であり、図２３（ａ）は図２２に示すＡ−Ａ’線の断面図であり、図２３（ｂ）は図２２に示すＢ−Ｂ’線の断面図である。
図２２、図２３（ａ）及び（ｂ）に示すように、例えばシリコンよりなる半導体基板６０１における素子分離領域６０２及び６０４によって区画された第１の領域に、ｐ型ウェルを含むＮＭＯＳ領域（活性領域）６０５が形成されている。素子分離領域６０２はチャネル長方向においてＮＭＯＳ領域６０５と隣接すると共に、素子分離領域６０４はチャネル幅方向においてＮＭＯＳ領域６０５と隣接する。ＮＭＯＳ領域６０５上には、ゲート絶縁膜６１１及びゲート電極６１２が順次積層されてなるゲート部６１３が形成されている。ゲート部５１３の側壁上には絶縁性のサイドウォールスペーサ６１７が形成されている。サイドウォールスペーサ６１７は、例えば、ゲート部６１３の側壁と接する酸化膜よりなるＩ字状（板状）のオフセットスペーサ６１４と、オフセットスペーサ６１４の側面を覆うＬ字状の酸化膜６１５と、該Ｌ字状の酸化膜６１５の側面及び底面を覆うＳｉＮ膜６１６とから構成されている。ＮＭＯＳ領域６０５におけるゲート部６１３の両側には、第１の実施形態と同様に、例えばヒ素などのｎ型不純物イオンが注入されている不純物拡散層であるｎ型エクステンション拡散層６０６、及びｎ型エクステンション拡散層６０６よりも接合深さの深いｎ型ソース・ドレイン拡散層６０７が形成されている。
一方、図２２、図２３（ａ）及び（ｂ）に示すように、半導体基板６０１における素子分離領域６０２Ａ及び６０４によって区画された第２の領域に、ｎ型ウェルを含むＰＭＯＳ領域（活性領域）６０８が形成されている。ＰＭＯＳ領域６０８はチャネル長方向においてＮＭＯＳ領域６０５と並列されている。素子分離領域６０２Ａはチャネル長方向においてＰＭＯＳ領域６０８と隣接すると共に、素子分離領域６０４はチャネル幅方向においてＰＭＯＳ領域６０８と隣接する。ＰＭＯＳ領域６０８上には、ゲート絶縁膜６２１及びゲート電極６２２が順次積層されてなるゲート部６２３が形成されている。ゲート部６２３の側壁上には絶縁性のサイドウォールスペーサ６２７が形成されている。サイドウォールスペーサ６２７は、例えば、ゲート部６２３の側壁と接する酸化膜よりなるＩ字状（板状）のオフセットスペーサ６２４と、オフセットスペーサ６２４の側面を覆うＬ字状の酸化膜６２５と、該Ｌ字状の酸化膜６２５の側面及び底面を覆うＳｉＮ膜６２６とから構成されている。ＰＭＯＳ領域６０８におけるゲート部６２３の両側には、第１の実施形態と同様に、例えばボロンなどのｐ型不純物イオンが注入されている不純物拡散層であるｐ型エクステンション拡散層６０９、及びｐ型エクステンション拡散層６０９よりも接合深さの深いｐ型ソース・ドレイン拡散層６１０が形成されている。
本実施形態においては、図２２及び図２３（ａ）、（ｂ）に示すように、チャネル幅方向においてＰＭＯＳ領域６０８と隣接する素子分離領域６０４に空洞領域６０３が配置されている。このようにすると、ゲート長方向が＜１１０＞方向のＰＭＯＳＦＥＴにおいて、チャネル幅方向にＰＭＯＳ領域６０８へ引っ張り応力を印加することができる。また、チャネル長方向（ゲート長方向）でＰＭＯＳ領域６０８と隣接する素子分離領域６０２Ａには空洞領域を配置していないため、チャネル長方向にＰＭＯＳ領域６０８へ圧縮応力を印加することができる。従って、ＰＭＯＳＦＥＴのキャリアである正孔の移動度を向上させ、それにより当該ＰＭＯＳＦＥＴの駆動能力を確実に向上させることができる。
尚、素子分離領域６０４に対する空洞領域６０３の体積比が０．１％であっても上記効果を得ることができるが、強度低下を防止するためには当該体積比は最大で１０％以下であることが好ましい。
また、本実施形態において、ＮＭＯＳ領域６０５とチャネル幅方向において隣接する素子分離領域６０４にも空洞領域６０３が設けられているため、ゲート長方向が＜１１０＞方向であるＮＭＯＳＦＥＴのキャリアとなる電子の移動度は、チャネル幅方向に印加される引っ張り応力により増加する。
さらに、本実施形態において、ＮＭＯＳ領域６０５とＰＭＯＳ領域６０８との間にそれぞれ設けられている素子分離領域６０２と素子分離領域６０２Ａとは、ゲート幅方向に延びる基板領域（不純物が注入されていてもよい）６１９によって分割されている。ここで、基板領域６１９とＮＭＯＳ領域６０５との間の素子分離領域６０２の幅は、基板領域６１９とＰＭＯＳ領域６０８との間の素子分離領域６０２Ａの幅よりも小さく設定されており、基板領域６１９とＮＭＯＳ領域６０５との間の素子分離領域６０２、つまりＮＭＯＳ領域６０５とチャネル長方向において隣接する素子分離領域６０２に空洞領域６３０が配置されている。このようにすると、ゲート長方向が＜１１０＞方向であるＰＭＯＳ領域６０８のキャリアである正孔の移動度を向上させてＰＭＯＳＦＥＴの駆動能力を向上させながら、ゲート長方向が＜１１０＞方向であるＮＭＯＳ領域６０５に対して、チャネル幅方向及びチャネル長方向のいずれについても引っ張り応力を印加でき、それにより、当該ＮＭＯＳ領域６０５におけるキャリアとなる電子の移動度を向上させてＮＭＯＳＦＥＴの駆動能力を向上させることができる。
尚、素子分離領域６０２に対する空洞領域６３０の体積比が０．１％であっても上記効果を得ることができるが、強度低下を防止するためには当該体積比は最大で３０％以下であることが好ましい。
また、図２２において、ゲート部６１３及び６２３におけるチャネル長方向に面した側壁上にサイドウォールスペーサ６１７及び６２７が形成されている様子を示したが、ゲート部６１３及び６２３におけるチャネル幅方向に面した端面上にもサイドウォールスペーサ６１７及び６２７が形成されていてもよい。また、図２２及び図２３（ａ）において、ＮＭＯＳ領域６０５の右側に基板領域６１９や空洞領域６３０を配置したが、ＮＭＯＳ領域６０５の左側にも同様の構造が配置されていてもよい。
また、本実施形態の半導体装置については、図３（ａ）〜（ｈ）及び図４（ａ）〜（ｈ）に示す第１の実施形態に係る製造方法、図５（ａ）及び（ｂ）に示す第１の実施形態の第１変形例に係る製造方法、又は図６（ａ）〜（ｊ）に示す第１の実施形態の第２変形例に係る製造方法と同様の方法によって製造することができる。
また、本実施形態において、空洞領域６０３及び６３０に代えて低ヤング率物質領域を設けても、本実施形態と同様の効果が得られる。この場合の半導体装置については、図９（ａ）〜（ｆ）に示す第２の実施形態に係る製造方法、図１２（ａ）〜（ｈ）及び図１３（ａ）、（ｂ）に示す第３の実施形態に係る製造方法、図１４（ａ）〜（ｆ）に示す第３の実施形態の第１変形例に係る製造方法、図１５（ａ）〜（ｈ）及び図１６（ａ）、（ｂ）に示す第３の実施形態の第２変形例に係る製造方法、又は図１７（ａ）〜（ｆ）に示す第３の実施形態の第３変形例に係る製造方法と同様の方法によって製造することができる。
また、本実施形態において、空洞領域６０３及び６３０に代えて高収縮物質領域を設けても、本実施形態と同様の効果が得られる。この場合の半導体装置については、図１２（ａ）〜（ｈ）及び図１３（ａ）、（ｂ）に示す第３の実施形態に係る製造方法、図１４（ａ）〜（ｆ）に示す第３の実施形態の第１変形例に係る製造方法、図１５（ａ）〜（ｈ）及び図１６（ａ）、（ｂ）に示す第３の実施形態の第２変形例に係る製造方法、又は図１７（ａ）〜（ｆ）に示す第３の実施形態の第３変形例に係る製造方法と同様の方法において、低ヤング率物質に代えて高収縮物質を用いることによって製造することができる（第４の実施形態参照）。
（第７の実施形態）
以下、本発明の第７の実施形態に係る半導体装置及びその製造方法について、半導体装置の一例としてＣＭＯＳＦＥＴを対象として、図面を参照しながら説明する。尚、本実施形態においては、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴのいずれについても、ゲート長方向（チャネル長方向）を＜１００＞の面方位（＜１００＞の面方位からのずれの許容範囲は±１０°程度）に設定しているものとする。
図２４、図２５（ａ）〜（ｃ）は、本発明の第７の実施形態に係る半導体装置の構造を示しており、図２４は平面図であり、図２５（ａ）は図２４に示すＡ−Ａ’線の断面図であり、図２５（ｂ）は図２４に示すＢ−Ｂ’線の断面図であり、図２５（ｃ）は図２４に示すＣ−Ｃ’線の断面図である。
図２４に示すように、例えばシリコンよりなる半導体基板７０１には、ＮＭＯＳ領域７０５及びＰＭＯＳ領域７０８が素子分離領域７０４を挟んでチャネル幅方向（ゲート幅方向）に並ぶように配置されている。
具体的には、図２４、図２５（ａ）〜（ｃ）に示すように、例えばシリコンよりなる半導体基板７０１における素子分離領域７０２及び７０４によって区画された第１の領域に、ｐ型ウェルを含むＮＭＯＳ領域（活性領域）７０５が形成されている。素子分離領域７０２はチャネル長方向においてＮＭＯＳ領域７０５と隣接すると共に、素子分離領域７０４はチャネル幅方向においてＮＭＯＳ領域７０５と隣接する。ＮＭＯＳ領域７０５上には、ゲート絶縁膜７１１及びゲート電極７１２が順次積層されてなるゲート部７１３が形成されている。ゲート部７１３の側壁上には絶縁性のサイドウォールスペーサ７１７が形成されている。サイドウォールスペーサ７１７は、例えば、ゲート部７１３の側壁と接する酸化膜よりなるＩ字状（板状）のオフセットスペーサ７１４と、オフセットスペーサ７１４の側面を覆うＬ字状の酸化膜７１５と、該Ｌ字状の酸化膜７１５の側面及び底面を覆うＳｉＮ膜７１６とから構成されている。ＮＭＯＳ領域７０５におけるゲート部７１３の両側には、第１の実施形態と同様に、例えばヒ素などのｎ型不純物イオンが注入されている不純物拡散層であるｎ型エクステンション拡散層７０６、及びｎ型エクステンション拡散層７０６よりも接合深さの深いｎ型ソース・ドレイン拡散層７０７が形成されている。
一方、図２４、図２５（ａ）〜（ｃ）に示すように、半導体基板７０１における素子分離領域７０２及び７０４によって区画された第２の領域に、ｎ型ウェルを含むＰＭＯＳ領域（活性領域）７０８が形成されている。素子分離領域７０２はチャネル長方向においてＰＭＯＳ領域７０８と隣接すると共に、素子分離領域７０４はチャネル幅方向においてＰＭＯＳ領域７０８と隣接する。ＰＭＯＳ領域７０８上には、ゲート絶縁膜７２１及びゲート電極７２２が順次積層されてなるゲート部７２３が形成されている。ゲート部７２３の側壁上には絶縁性のサイドウォールスペーサ７２７が形成されている。サイドウォールスペーサ７２７は、例えば、ゲート部７２３の側壁と接する酸化膜よりなるＩ字状（板状）のオフセットスペーサ７２４と、オフセットスペーサ７２４の側面を覆うＬ字状の酸化膜７２５と、該Ｌ字状の酸化膜７２５の側面及び底面を覆うＳｉＮ膜７２６とから構成されている。ＰＭＯＳ領域７０８におけるゲート部７２３の両側には、第１の実施形態と同様に、例えばボロンなどのｐ型不純物イオンが注入されている不純物拡散層であるｐ型エクステンション拡散層７０９、及びｐ型エクステンション拡散層７０９よりも接合深さの深いｐ型ソース・ドレイン拡散層７１０が形成されている。
本実施形態の特徴は、図２４及び図２５（ａ）〜（ｃ）に示すように、チャネル長方向においてＮＭＯＳ領域７０５と隣接する素子分離領域７０２に空洞領域７０３が配置されていることである。このようにすると、ゲート長方向が＜１００＞方向のＮＭＯＳＦＥＴにおいて、チャネル長方向にＮＭＯＳ領域７０５へ引っ張り応力を印加することができる。また、チャネル幅方向（ゲート幅方向）でＮＭＯＳ領域７０５と隣接する素子分離領域７０４には空洞領域を配置していないため、チャネル幅方向にＮＭＯＳ領域７０５へ圧縮応力を印加することができる。従って、ＮＭＯＳＦＥＴのキャリアである電子の移動度を向上させ、それにより当該ＮＭＯＳＦＥＴの駆動能力を確実に向上させることができる。
尚、素子分離領域７０２に対する空洞領域７０３の体積比が０．１％であっても上記効果を得ることができるが、強度低下を防止するためには当該体積比は最大で１０％以下であることが好ましい。
また、本実施形態において、チャネル長方向においてＰＭＯＳ領域７０８と隣接する素子分離領域７０２に空洞領域７０３が設けられているが、ゲート長方向が＜１００＞方向であるＰＭＯＳＦＥＴのキャリアとなる正孔の移動度は、空洞領域７０３によりチャネル長方向に印加される引っ張り応力及び空洞領域７０３のない素子分離領域７０４によりチャネル幅方向に印加される圧縮応力のいずれに対してもほとんど変化しない。
また、図２４において、ゲート部７１３及び７２３におけるチャネル長方向に面した側壁上にサイドウォールスペーサ７１７及び７２７が形成されている様子を示したが、ゲート部７１３及び７２３におけるチャネル幅方向に面した端面上にもサイドウォールスペーサ７１７及び７２７が形成されていてもよい。また、ＮＭＯＳ領域７０５のゲート電極７１２とＰＭＯＳ領域７０８のゲート電極７２２とが、両領域間の素子分離領域７０４上に形成されたゲート配線によって接続されていても良い。
また、本実施形態の半導体装置については、図３（ａ）〜（ｈ）及び図４（ａ）〜（ｈ）に示す第１の実施形態に係る製造方法、図５（ａ）及び（ｂ）に示す第１の実施形態の第１変形例に係る製造方法、又は図６（ａ）〜（ｊ）に示す第１の実施形態の第２変形例に係る製造方法と同様の方法によって製造することができる。
また、本実施形態において、空洞領域７０３に代えて低ヤング率物質領域を設けても、本実施形態と同様の効果が得られる。この場合の半導体装置については、図９（ａ）〜（ｆ）に示す第２の実施形態に係る製造方法、図１２（ａ）〜（ｈ）及び図１３（ａ）、（ｂ）に示す第３の実施形態に係る製造方法、図１４（ａ）〜（ｆ）に示す第３の実施形態の第１変形例に係る製造方法、図１５（ａ）〜（ｈ）及び図１６（ａ）、（ｂ）に示す第３の実施形態の第２変形例に係る製造方法、又は図１７（ａ）〜（ｆ）に示す第３の実施形態の第３変形例に係る製造方法と同様の方法によって製造することができる。
また、本実施形態において、空洞領域７０３に代えて高収縮物質領域を設けても、本実施形態と同様の効果が得られる。この場合の半導体装置については、図１２（ａ）〜（ｈ）及び図１３（ａ）、（ｂ）に示す第３の実施形態に係る製造方法、図１４（ａ）〜（ｆ）に示す第３の実施形態の第１変形例に係る製造方法、図１５（ａ）〜（ｈ）及び図１６（ａ）、（ｂ）に示す第３の実施形態の第２変形例に係る製造方法、又は図１７（ａ）〜（ｆ）に示す第３の実施形態の第３変形例に係る製造方法と同様の方法において、低ヤング率物質に代えて高収縮物質を用いることによって製造することができる（第４の実施形態参照）。
（第８の実施形態）
以下、本発明の第８の実施形態に係る半導体装置及びその製造方法について、半導体装置の一例としてＣＭＯＳＦＥＴを対象として、図面を参照しながら説明する。尚、本実施形態においては、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴのいずれについても、ゲート長方向（チャネル長方向）を＜１１０＞の面方位（＜１１０＞の面方位からのずれの許容範囲は±１０°程度）に設定しているものとする。
図２６、図２７（ａ）〜（ｃ）は、本発明の第８の実施形態に係る半導体装置の構造を示しており、図２６は平面図であり、図２７（ａ）は図２６に示すＡ−Ａ’線の断面図であり、図２７（ｂ）は図２６に示すＢ−Ｂ’線の断面図であり、図２７（ｃ）は図２６に示すＣ−Ｃ’線の断面図である。
図２６に示すように、例えばシリコンよりなる半導体基板８０１には、ＮＭＯＳ領域８０５及びＰＭＯＳ領域８０８が素子分離領域８０４を挟んでチャネル幅方向（ゲート幅方向）に並ぶように配置されている。
具体的には、図２６、図２７（ａ）〜（ｃ）に示すように、例えばシリコンよりなる半導体基板８０１における素子分離領域８０２及び８０４によって区画された第１の領域に、ｐ型ウェルを含むＮＭＯＳ領域（活性領域）８０５が形成されている。素子分離領域８０２はチャネル長方向においてＮＭＯＳ領域８０５と隣接すると共に、素子分離領域８０４はチャネル幅方向においてＮＭＯＳ領域８０５と隣接する。ＮＭＯＳ領域８０５上には、ゲート絶縁膜８１１及びゲート電極８１２が順次積層されてなるゲート部８１３が形成されている。ゲート部８１３の側壁上には絶縁性のサイドウォールスペーサ８１７が形成されている。サイドウォールスペーサ８１７は、例えば、ゲート部８１３の側壁と接する酸化膜よりなるＩ字状（板状）のオフセットスペーサ８１４と、オフセットスペーサ８１４の側面を覆うＬ字状の酸化膜８１５と、該Ｌ字状の酸化膜８１５の側面及び底面を覆うＳｉＮ膜８１６とから構成されている。ＮＭＯＳ領域８０５におけるゲート部８１３の両側には、第１の実施形態と同様に、例えばヒ素などのｎ型不純物イオンが注入されている不純物拡散層であるｎ型エクステンション拡散層８０６、及びｎ型エクステンション拡散層８０６よりも接合深さの深いｎ型ソース・ドレイン拡散層８０７が形成されている。
一方、図２６、図２７（ａ）〜（ｃ）に示すように、、半導体基板８０１における素子分離領域８０２及び８０４によって区画された第２の領域に、ｎ型ウェルを含むＰＭＯＳ領域（活性領域）８０８が形成されている。素子分離領域８０２はチャネル長方向においてＰＭＯＳ領域８０８と隣接すると共に、素子分離領域８０４はチャネル幅方向においてＰＭＯＳ領域８０８と隣接する。ＰＭＯＳ領域８０８上には、ゲート絶縁膜８２１及びゲート電極８２２が順次積層されてなるゲート部８２３が形成されている。ゲート部８２３の側壁上には絶縁性のサイドウォールスペーサ８２７が形成されている。サイドウォールスペーサ８２７は、例えば、ゲート部８２３の側壁と接する酸化膜よりなるＩ字状（板状）のオフセットスペーサ８２４と、オフセットスペーサ８２４の側面を覆うＬ字状の酸化膜８２５と、該Ｌ字状の酸化膜８２５の側面及び底面を覆うＳｉＮ膜８２６とから構成されている。ＰＭＯＳ領域８０８におけるゲート部８２３の両側には、第１の実施形態と同様に、例えばボロンなどのｐ型不純物イオンが注入されている不純物拡散層であるｐ型エクステンション拡散層８０９、及びｐ型エクステンション拡散層８０９よりも接合深さの深いｐ型ソース・ドレイン拡散層８１０が形成されている。
本実施形態の特徴は、図２６及び図２７（ａ）〜（ｃ）に示すように、チャネル幅方向においてＰＭＯＳ領域８０８と隣接する素子分離領域８０４に空洞領域８０３が配置されていることである。このようにすると、ゲート長方向が＜１１０＞方向のＰＭＯＳＦＥＴにおいて、チャネル幅方向にＰＭＯＳ領域８０８へ引っ張り応力を印加することができる。また、チャネル長方向（ゲート長方向）でＰＭＯＳ領域８０８と隣接する素子分離領域８０２には空洞領域を配置していないため、チャネル長方向にＰＭＯＳ領域８０８へ圧縮応力を印加することができる。従って、ＰＭＯＳＦＥＴのキャリアである正孔の移動度を向上させ、それにより当該ＰＭＯＳＦＥＴの駆動能力を確実に向上させることができる。
尚、素子分離領域８０４に対する空洞領域８０３の体積比が０．１％であっても上記効果を得ることができるが、強度低下を防止するためには当該体積比は最大で１０％以下であることが好ましい。
また、本実施形態において、ＮＭＯＳ領域８０５とＰＭＯＳ領域８０８とを区分する素子分離領域８０４、及びＰＭＯＳ領域８０８の反対側でチャネル幅方向においてＮＭＯＳ領域８０５と隣接する素子分離領域８０４に空洞領域８０３が設けられているため、ゲート長方向が＜１１０＞方向であるＮＭＯＳＦＥＴのキャリアとなる電子の移動度は、チャネル幅方向に印加される引っ張り応力により増加する一方、空洞領域８０３のない素子分離領域８０２によってチャネル長方向に印加される圧縮応力により減少する。
また、図２６において、ゲート部８１３及び８２３におけるチャネル長方向に面した側壁上にサイドウォールスペーサ８１７及び８２７が形成されている様子を示したが、ゲート部８１３及び８２３におけるチャネル幅方向に面した端面上にもサイドウォールスペーサ８１７及び８２７が形成されていてもよい。また、ＮＭＯＳ領域８０５のゲート電極８１２とＰＭＯＳ領域８０８のゲート電極８２２とが、両領域間の素子分離領域８０４上に形成されたゲート配線によって接続されていても良い。
また、本実施形態の半導体装置については、図３（ａ）〜（ｈ）及び図４（ａ）〜（ｈ）に示す第１の実施形態に係る製造方法、図５（ａ）及び（ｂ）に示す第１の実施形態の第１変形例に係る製造方法、又は図６（ａ）〜（ｊ）に示す第１の実施形態の第２変形例に係る製造方法と同様の方法によって製造することができる。
また、本実施形態において、空洞領域８０３に代えて低ヤング率物質領域を設けても、本実施形態と同様の効果が得られる。この場合の半導体装置については、図９（ａ）〜（ｆ）に示す第２の実施形態に係る製造方法、図１２（ａ）〜（ｈ）及び図１３（ａ）、（ｂ）に示す第３の実施形態に係る製造方法、図１４（ａ）〜（ｆ）に示す第３の実施形態の第１変形例に係る製造方法、図１５（ａ）〜（ｈ）及び図１６（ａ）、（ｂ）に示す第３の実施形態の第２変形例に係る製造方法、又は図１７（ａ）〜（ｆ）に示す第３の実施形態の第３変形例に係る製造方法と同様の方法によって製造することができる。
また、本実施形態において、空洞領域８０３に代えて高収縮物質領域を設けても、本実施形態と同様の効果が得られる。この場合の半導体装置については、図１２（ａ）〜（ｈ）及び図１３（ａ）、（ｂ）に示す第３の実施形態に係る製造方法、図１４（ａ）〜（ｆ）に示す第３の実施形態の第１変形例に係る製造方法、図１５（ａ）〜（ｈ）及び図１６（ａ）、（ｂ）に示す第３の実施形態の第２変形例に係る製造方法、又は図１７（ａ）〜（ｆ）に示す第３の実施形態の第３変形例に係る製造方法と同様の方法において、低ヤング率物質に代えて高収縮物質を用いることによって製造することができる（第４の実施形態参照）。
（第９の実施形態）
以下、本発明の第９の実施形態に係る半導体装置及びその製造方法について、半導体装置の一例としてＣＭＯＳＦＥＴを対象として、図面を参照しながら説明する。尚、本実施形態においては、ＮＭＯＳＦＥＴ及びＰＭＯＳＦＥＴのいずれについても、ゲート長方向（チャネル長方向）を＜１１０＞の面方位（＜１１０＞の面方位からのずれの許容範囲は±１０°程度）に設定しているものとする。
図２８、図２９（ａ）〜（ｃ）は、本発明の第９の実施形態に係る半導体装置の構造を示しており、図２８は平面図であり、図２９（ａ）は図２８に示すＡ−Ａ’線の断面図であり、図２９（ｂ）は図２８に示すＢ−Ｂ’線の断面図であり、図２９（ｃ）は図２８に示すＣ−Ｃ’線の断面図である。
図２８に示すように、例えばシリコンよりなる半導体基板９０１には、ＮＭＯＳ領域９０５及びＰＭＯＳ領域９０８が素子分離領域９０４を挟んでチャネル幅方向（ゲート幅方向）に並ぶように配置されている。
具体的には、図２８、図２９（ａ）〜（ｃ）に示すように、例えばシリコンよりなる半導体基板９０１における素子分離領域９０２及び９０４によって区画された第１の領域に、ｐ型ウェルを含むＮＭＯＳ領域（活性領域）９０５が形成されている。素子分離領域９０２はチャネル長方向においてＮＭＯＳ領域９０５と隣接すると共に、素子分離領域９０４はチャネル幅方向においてＮＭＯＳ領域９０５と隣接する。ＮＭＯＳ領域９０５上には、ゲート絶縁膜９１１及びゲート電極９１２が順次積層されてなるゲート部９１３が形成されている。ゲート部９１３の側壁上には絶縁性のサイドウォールスペーサ９１７が形成されている。サイドウォールスペーサ９１７は、例えば、ゲート部９１３の側壁と接する酸化膜よりなるＩ字状（板状）のオフセットスペーサ９１４と、オフセットスペーサ９１４の側面を覆うＬ字状の酸化膜９１５と、該Ｌ字状の酸化膜９１５の側面及び底面を覆うＳｉＮ膜９１６とから構成されている。ＮＭＯＳ領域９０５におけるゲート部９１３の両側には、第１の実施形態と同様に、例えばヒ素などのｎ型不純物イオンが注入されている不純物拡散層であるｎ型エクステンション拡散層９０６、及びｎ型エクステンション拡散層９０６よりも接合深さの深いｎ型ソース・ドレイン拡散層９０７が形成されている。
一方、図２８、図２９（ａ）〜（ｃ）に示すように、半導体基板９０１における素子分離領域９０２及び９０４によって区画された第２の領域に、ｎ型ウェルを含むＰＭＯＳ領域（活性領域）９０８が形成されている。素子分離領域９０２はチャネル長方向においてＰＭＯＳ領域９０８と隣接すると共に、素子分離領域９０４はチャネル幅方向においてＰＭＯＳ領域９０８と隣接する。ＰＭＯＳ領域９０８上には、ゲート絶縁膜９２１及びゲート電極９２２が順次積層されてなるゲート部９２３が形成されている。ゲート部９２３の側壁上には絶縁性のサイドウォールスペーサ９２７が形成されている。サイドウォールスペーサ９２７は、例えば、ゲート部９２３の側壁と接する酸化膜よりなるＩ字状（板状）のオフセットスペーサ９２４と、オフセットスペーサ９２４の側面を覆うＬ字状の酸化膜９２５と、該Ｌ字状の酸化膜９２５の側面及び底面を覆うＳｉＮ膜９２６とから構成されている。ＰＭＯＳ領域９０８におけるゲート部９２３の両側には、第１の実施形態と同様に、例えばボロンなどのｐ型不純物イオンが注入されている不純物拡散層であるｐ型エクステンション拡散層９０９、及びｐ型エクステンション拡散層９０９よりも接合深さの深いｐ型ソース・ドレイン拡散層９１０が形成されている。
本実施形態においては、図２８及び図２９（ａ）〜（ｃ）に示すように、ＰＭＯＳ領域９０８のチャネル長方向の寸法が、ＮＭＯＳ領域９０５のチャネル長方向の寸法と比較して狭く設定されており、このため、ＮＭＯＳ領域９０５とチャネル長方向に隣接する素子分離領域９０２の幅は、ＰＭＯＳ領域９０８とチャネル長方向に隣接する素子分離領域９０２の幅よりも狭く設定されている。
また、本実施形態においては、図２８及び図２９（ａ）〜（ｃ）に示すように、チャネル幅方向においてＰＭＯＳ領域９０８と隣接する素子分離領域９０４に空洞領域９０３が配置されている。このようにすると、ゲート長方向が＜１１０＞方向のＰＭＯＳＦＥＴにおいて、チャネル幅方向にＰＭＯＳ領域９０８へ引っ張り応力を印加することができる。また、チャネル長方向（ゲート長方向）でＰＭＯＳ領域９０８と隣接する素子分離領域９０２には空洞領域を配置していないため、チャネル長方向にＰＭＯＳ領域９０８へ圧縮応力を印加することができる。従って、ＰＭＯＳＦＥＴのキャリアである正孔の移動度を向上させ、それにより当該ＰＭＯＳＦＥＴの駆動能力を確実に向上させることができる。
尚、素子分離領域９０４に対する空洞領域９０３の体積比が０．１％であっても上記効果を得ることができるが、強度低下を防止するためには当該体積比は最大で１０％以下であることが好ましい。
また、本実施形態において、ＰＭＯＳ領域９０８とＮＭＯＳ領域９０５との間の素子分離領域６０４、及びＮＭＯＳ領域９０５の反対側でチャネル幅方向において隣接する素子分離領域６０４にも空洞領域６０３が設けられているため、ゲート長方向が＜１１０＞方向であるＮＭＯＳＦＥＴのキャリアとなる電子の移動度は、チャネル幅方向に印加される引っ張り応力により増加する。
さらに、本実施形態において、ＮＭＯＳ領域９０５とチャネル長方向において隣接する素子分離領域９０２に空洞領域９３０が配置されている。このようにすると、ゲート長方向が＜１１０＞方向であるＰＭＯＳ領域９０８のキャリアである正孔の移動度を向上させてＰＭＯＳＦＥＴの駆動能力を向上させながら、ゲート長方向が＜１１０＞方向であるＮＭＯＳ領域９０５に対して、チャネル幅方向及びチャネル長方向のいずれについても引っ張り応力を印加でき、それにより、当該ＮＭＯＳ領域９０５におけるキャリアとなる電子の移動度を向上させてＮＭＯＳＦＥＴの駆動能力を向上させることができる。
尚、素子分離領域９０２に対する空洞領域９３０の体積比が０．１％であっても上記効果を得ることができるが、強度低下を防止するためには当該体積比は最大で１０％以下であることが好ましい。
また、図２８において、ゲート部９１３及び９２３におけるチャネル長方向に面した側壁上にサイドウォールスペーサ９１７及び９２７が形成されている様子を示したが、ゲート部９１３及び９２３におけるチャネル幅方向に面した端面上にもサイドウォールスペーサ９１７及び９２７が形成されていてもよい。また、ＮＭＯＳ領域９０５のゲート電極９１２とＰＭＯＳ領域９０８のゲート電極９２２とが、両領域間の素子分離領域９０４上に形成されたゲート配線によって接続されていても良い。
また、本実施形態の半導体装置については、図３（ａ）〜（ｈ）及び図４（ａ）〜（ｈ）に示す第１の実施形態に係る製造方法、図５（ａ）及び（ｂ）に示す第１の実施形態の第１変形例に係る製造方法、又は図６（ａ）〜（ｊ）に示す第１の実施形態の第２変形例に係る製造方法と同様の方法によって製造することができる。第１の実施形態の第１変形例又は第２変形例に係る製造方法と同様の方法を用いる場合、ＮＭＯＳ領域９０５とチャネル長方向において隣接する素子分離領域９０２の幅を、ＰＭＯＳ領域９０８とチャネル長方向に隣接する素子分離領域９０２の幅よりも狭くする必要がないので、ＰＭＯＳ領域９０８のチャネル長方向の寸法とＮＭＯＳ領域９０５のチャネル長方向の寸法とを同じに設定してもよい。
また、本実施形態において、空洞領域９０３及び９３０に代えて低ヤング率物質領域を設けても、本実施形態と同様の効果が得られる。この場合の半導体装置については、図９（ａ）〜（ｆ）に示す第２の実施形態に係る製造方法、図１２（ａ）〜（ｈ）及び図１３（ａ）、（ｂ）に示す第３の実施形態に係る製造方法、図１４（ａ）〜（ｆ）に示す第３の実施形態の第１変形例に係る製造方法、図１５（ａ）〜（ｈ）及び図１６（ａ）、（ｂ）に示す第３の実施形態の第２変形例に係る製造方法、又は図１７（ａ）〜（ｆ）に示す第３の実施形態の第３変形例に係る製造方法と同様の方法によって製造することができる。第３の実施形態の第２変形例又は第３変形例に係る製造方法と同様の方法を用いる場合、ＮＭＯＳ領域９０５とチャネル長方向において隣接する素子分離領域９０２の幅を、ＰＭＯＳ領域９０８とチャネル長方向に隣接する素子分離領域９０２の幅よりも狭くする必要がないので、ＰＭＯＳ領域９０８のチャネル長方向の寸法とＮＭＯＳ領域９０５のチャネル長方向の寸法とを同じに設定してもよい。
また、本実施形態において、空洞領域９０３及び９３０に代えて高収縮物質領域を設けても、本実施形態と同様の効果が得られる。この場合の半導体装置については、図１２（ａ）〜（ｈ）及び図１３（ａ）、（ｂ）に示す第３の実施形態に係る製造方法、図１４（ａ）〜（ｆ）に示す第３の実施形態の第１変形例に係る製造方法、図１５（ａ）〜（ｈ）及び図１６（ａ）、（ｂ）に示す第３の実施形態の第２変形例に係る製造方法、又は図１７（ａ）〜（ｆ）に示す第３の実施形態の第３変形例に係る製造方法と同様の方法において、低ヤング率物質に代えて高収縮物質を用いることによって製造することができる（第４の実施形態参照）。第３の実施形態の第２変形例又は第３変形例に係る製造方法と同様の方法を用いる場合、ＮＭＯＳ領域９０５とチャネル長方向において隣接する素子分離領域９０２の幅を、ＰＭＯＳ領域９０８とチャネル長方向に隣接する素子分離領域９０２の幅よりも狭くする必要がないので、ＰＭＯＳ領域９０８のチャネル長方向の寸法とＮＭＯＳ領域９０５のチャネル長方向の寸法とを同じに設定してもよい。
本発明は、半導体装置及びその製造方法に関し、高い駆動能力を持つトランジスタを有する半導体装置を実現でき、有用である。
図１は本発明の第１の実施形態に係る半導体装置の構造の要部を示す平面図である。 図２（ａ）及び（ｂ）は本発明の第１の実施形態に係る半導体装置の構造の要部を示す断面図であり、図２（ａ）は図１のＡ−Ａ’線の断面図であり、図２（ｂ）は図１のＢ−Ｂ’線の断面図である。 図３（ａ）〜（ｈ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図４（ａ）〜（ｈ）は本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図５（ａ）及び（ｂ）は本発明の第１の実施形態の第１変形例に係る半導体装置の製造方法の一工程を示す断面図である。 図６（ａ）〜（ｊ）は本発明の第１の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す断面図である。 図７は本発明の第２の実施形態に係る半導体装置の構造の要部を示す平面図である。 図８（ａ）及び（ｂ）は本発明の第２の実施形態に係る半導体装置の構造の要部を示す断面図であり、図８（ａ）は図７のＡ−Ａ’線の断面図であり、図８（ｂ）は図７のＢ−Ｂ’線の断面図である。 図９（ａ）〜（ｆ）は本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１０は本発明の第３の実施形態に係る半導体装置の構造の要部を示す平面図である。 図１１（ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体装置の構造の要部を示す断面図であり、図１１（ａ）は図１０のＡ−Ａ’線の断面図であり、図１１（ｂ）は図１０のＢ−Ｂ’線の断面図である。 図１２（ａ）〜（ｈ）は本発明の第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１３（ａ）及び（ｂ）は本発明の第３の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図１４（ａ）〜（ｆ）は本発明の第３の実施形態の第１変形例に係る半導体装置の製造方法の各工程を示す断面図である。 図１５（ａ）〜（ｈ）は本発明の第３の実施形態の第２変形例に係る半導体装置の製造方法の各工程を示す断面図である。 図１６（ａ）及び（ｂ）は本発明の第３の実施形態の第２変形例に係る半導体装置の製造方法の一工程を示す断面図である。 図１７（ａ）〜（ｆ）は本発明の第３の実施形態の第３変形例に係る半導体装置の製造方法の各工程を示す断面図である。 図１８は本発明の第４の実施形態に係る半導体装置の構造の要部を示す平面図である。 図１９（ａ）及び（ｂ）は本発明の第４の実施形態に係る半導体装置の構造の要部を示す断面図であり、図１９（ａ）は図１８のＡ−Ａ’線の断面図であり、図１９（ｂ）は図１８のＢ−Ｂ’線の断面図である。 図２０は本発明の第５の実施形態に係る半導体装置の構造の要部を示す平面図である。 図２１（ａ）及び（ｂ）は本発明の第５の実施形態に係る半導体装置の構造の要部を示す断面図であり、図２１（ａ）は図２０のＡ−Ａ’線の断面図であり、図２１（ｂ）は図２０のＢ−Ｂ’線の断面図である。 図２２は本発明の第６の実施形態に係る半導体装置の構造の要部を示す平面図である。 図２３（ａ）及び（ｂ）は本発明の第６の実施形態に係る半導体装置の構造の要部を示す断面図であり、図２３（ａ）は図２２のＡ−Ａ’線の断面図であり、図２３（ｂ）は図２２のＢ−Ｂ’線の断面図である。 図２４は本発明の第７の実施形態に係る半導体装置の構造の要部を示す平面図である。 図２５（ａ）〜（ｃ）は本発明の第７の実施形態に係る半導体装置の構造の要部を示す断面図であり、図２５（ａ）は図２４のＡ−Ａ’線の断面図であり、図２５（ｂ）は図２４のＢ−Ｂ’線の断面図であり、図２５（ｃ）は図２４に示すＣ−Ｃ’線の断面図である。 図２６は本発明の第８の実施形態に係る半導体装置の構造の要部を示す平面図である。 図２７（ａ）〜（ｃ）は本発明の第８の実施形態に係る半導体装置の構造の要部を示す断面図であり、図２７（ａ）は図２６のＡ−Ａ’線の断面図であり、図２７（ｂ）は図２６のＢ−Ｂ’線の断面図であり、図２７（ｃ）は図２６に示すＣ−Ｃ’線の断面図である。 図２８は本発明の第９の実施形態に係る半導体装置の構造の要部を示す平面図である。 図２９（ａ）〜（ｃ）は本発明の第９の実施形態に係る半導体装置の構造の要部を示す断面図であり、図２９（ａ）は図２８のＡ−Ａ’線の断面図であり、図２９（ｂ）は図２８のＢ−Ｂ’線の断面図であり、図２９（ｃ）は図２８に示すＣ−Ｃ’線の断面図である。 図３０は従来の半導体装置の構造の要部を示す断面図である。
符号の説明
１０１、２０１、３０１、４０１、５０１、６０１、７０１、８０１。９０１
半導体基板
１０２、１０４、２０２、２０４、３０２、３０４、４０２、４０４、５０２、５０４、６０２、６０２Ａ、６０４、７０２、７０４、８０２、８０４、９０２、９０４
素子分離領域
１０３、３３３、５０３、６０３、６３０、７０３、８０３、９０３、９３０
空洞領域
１０５、２０５、３０５、４０５、５０５、６０５、７０５、８０５、９０５
ＮＭＯＳ領域
１０６、２０６、３０６、４０６、５０６、６０６、７０６、８０６、９０６
ｎ型エクステンション拡散層
１０７、２０７、３０７、４０７、５０７、６０７、７０７、８０７、９０７
ｎ型ソース・ドレイン拡散層
１０８、２０８、３０８、４０８、５０８、６０８、７０８、８０８、９０８
ＰＭＯＳ領域
１０９、２０９、３０９、４０９、５０９、６０９、７０９、８０９、９０９
ｐ型エクステンション拡散層
１１０、２１０、３１０、４１０、５１０、６１０、７１０、８１０、９１０
ｐ型ソース・ドレイン拡散層
１１１、１２１、２１１、２２１、３１１、３２１、４１１、４２１、５１１、５２１、６１１、６２１、７１１、７２１、８１１、８２１、９１１、９２１
ゲート絶縁膜
１１２、１２２、２１２、２２２、３１２、３２２、４１２、４２２、５１２、５２２、６１２、６２２、７１２、７２２、８１２、８２２、９１２、９２２
ゲート電極
１１３、１２３、２１３、２２３、３１３、３２３、４１３、４２３、５１３、５２３、６１３、６２３、７１３、７２３、８１３、８２３、９１３、９２３
ゲート部
１１４、１２４、２１４、２２４、３１４、３２４、４１４、４２４、５１４、５２４、６１４、６２４、７１４、７２４、８１４、８２４、９１４、９２４
Ｉ字状のオフセットスペーサ
１１５、１２５、２１５、２２５、３１５、３２５、４１５、４２５、５１５、５２５、６１５、６２５、７１５、７２５、８１５、８２５、９１５、９２５
Ｌ字状の酸化膜
１１６、１２６、２１６、２２６、３１６、３２６、４１６、４２６、５１６、５２６、６１６、６２６、７１６、７２６、８１６、８２６、９１６、９２６
ＳｉＮ膜
１１７、１２７、２１７、２２７、３１７、３２７、４１７、４２７、５１７、５２７、６１７、６２７、７１７、７２７、８１７、８２７、９１７、９２７
サイドウォールスペーサ
１３１、１３２、２３１、２３２、３３１、３３２、３３５、３３８
シリコン酸化膜
２０３、３０３ 低ヤング率物質領域
３３４ シリコン酸化膜（低ヤング率物質）
３３７ シリコン酸化膜（低ヤング率物質）
４０３ 高収縮物質領域
６１９ 基板領域
Ｔ１、Ｔ２、Ｔ３、Ｔ４、１３３、３３６ トレンチ

Claims (25)

  1. 半導体基板上に形成された活性領域と、
    前記活性領域を囲むように前記半導体基板上に形成された素子分離領域と、
    前記活性領域上に形成されたゲート電極とを備え、
    前記素子分離領域には、前記活性領域におけるキャリア移動度が向上するように引っ張り応力を生じる領域が設けられていることを特徴とする半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記引っ張り応力を生じる領域に空洞が配置されていることを特徴とする半導体装置。
  3. 請求項１に記載の半導体装置において、
    前記引っ張り応力を生じる領域には、前記素子分離領域の他の部分と比べてヤング率が低い物質が配置されていることを特徴とする半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記引っ張り応力を生じる領域には、収縮特性を持つ物質が配置されていることを特徴とする半導体装置。
  5. 請求項１〜４のいずれか１項に記載の半導体装置において、
    前記活性領域はＮ型ＭＩＳＦＥＴ領域であり、
    前記引っ張り応力を生じる領域は、前記素子分離領域のうちゲート長方向において前記活性領域と隣接する部分に配置されていることを特徴とする半導体装置。
  6. 請求項５に記載の半導体装置において、
    前記ゲート長方向において前記活性領域と並列され且つ前記素子分離領域に囲まれるように前記半導体基板上に形成されたＰ型ＭＩＳＦＥＴ領域となる他の活性領域をさらに備え、
    前記他の活性領域のゲート長方向は＜１００＞方向であることを特徴とする半導体装置。
  7. 請求項５に記載の半導体装置において、
    前記ゲート幅方向において前記活性領域と並列され且つ前記素子分離領域に囲まれるように前記半導体基板上に形成されたＰ型ＭＩＳＦＥＴ領域となる他の活性領域をさらに備え、
    前記他の活性領域のゲート長方向は＜１００＞方向であることを特徴とする半導体装置。
  8. 請求項１〜４のいずれか１項に記載の半導体装置において、
    前記活性領域はＰ型ＭＩＳＦＥＴ領域であり、
    前記引っ張り応力を生じる領域は、前記素子分離領域のうちゲート幅方向において前記活性領域と隣接する部分に配置されていることを特徴とする半導体装置。
  9. 請求項８に記載の半導体装置において、
    前記ゲート長方向において前記活性領域と並列され且つ前記素子分離領域に囲まれるように前記半導体基板上に形成されたＮ型ＭＩＳＦＥＴ領域となる他の活性領域をさらに備え、
    前記他の活性領域のゲート長方向は＜１１０＞方向であることを特徴とする半導体装置。
  10. 請求項９に記載の半導体装置において、
    前記素子分離領域のうち前記活性領域と前記他の活性領域との間の部分は、ゲート幅方向に延びる基板領域によって分割されており、当該分割された部分のうち前記他の活性領域と隣接する部分にも、前記引っ張り応力を生じる領域が配置されていることを特徴とする半導体装置。
  11. 請求項８に記載の半導体装置において、
    前記ゲート幅方向において前記活性領域と並列され且つ前記素子分離領域に囲まれるように前記半導体基板上に形成されたＮ型ＭＩＳＦＥＴ領域となる他の活性領域をさらに備え、
    前記他の活性領域のゲート長方向は＜１１０＞方向であることを特徴とする半導体装置。
  12. 請求項１１に記載の半導体装置において、
    前記素子分離領域のうちゲート長方向において前記他の活性領域と隣接する部分にも、前記引っ張り応力を生じる領域が配置されていることを特徴とする半導体装置。
  13. 半導体基板上に形成された活性領域と、前記活性領域を囲むように前記半導体基板上に形成された素子分離領域と、前記活性領域上に形成されたゲート電極とを備えた半導体装置の製造方法であって、
    前記素子分離領域と対応するトレンチを形成する工程（ａ）と、
    前記トレンチに絶縁膜を埋め込む工程（ｂ）とを備え、
    前記工程（ａ）において、前記トレンチの所定部分の幅又は側壁テーパ角を他の部分の幅又は側壁テーパ角よりも小さくすることを特徴とする半導体装置の製造方法。
  14. 請求項１３に記載の半導体装置の製造方法において、
    前記工程（ｂ）において、前記絶縁膜の埋め込み途中に前記トレンチの前記所定部分の上部を塞ぐことにより、当該所定部分に空洞を形成することを特徴とする半導体装置の製造方法。
  15. 請求項１４に記載の半導体装置の製造方法において、
    前記工程（ｂ）よりも後に、前記空洞を開口して、当該開口部に前記絶縁膜と比べてヤング率が低い物質又は収縮特性を持つ物質を埋め込む工程（ｃ）をさらに備えていることを特徴とする半導体装置の製造方法。
  16. 請求項１５に記載の半導体装置の製造方法において、
    前記工程（ｃ）よりも後に、前記開口部に埋め込まれた前記物質を他の絶縁膜により覆う工程をさらに備えていることを特徴とする半導体装置の製造方法。
  17. 請求項１３に記載の半導体装置の製造方法において、
    前記工程（ｂ）において、前記絶縁膜の埋め込み途中に前記トレンチの前記所定部分の上部を前記他の部分の上部よりも狭くすることにより、前記所定部分への堆積種の入り込みを抑制し、前記他の部分に埋め込まれる前記絶縁膜と比べてヤング率が低い物質を前記所定部分に埋め込むことを特徴とする半導体装置の製造方法。
  18. 請求項１３〜１７に記載の半導体装置の製造方法において、
    前記工程（ｂ）よりも後に、前記トレンチに埋め込まれた前記絶縁膜に対して熱処理を行う工程をさらに備えていることを特徴とする半導体装置の製造方法。
  19. 請求項１３〜１８に記載の半導体装置の製造方法において、
    前記工程（ａ）と前記工程（ｂ）との間に、前記トレンチの側壁を酸化する工程をさらに備え、
    前記工程（ｂ）よりも後に、前記半導体基板の表面を平坦化する工程をさらに備えていることを特徴とする半導体装置の製造方法。
  20. 半導体基板上に形成された活性領域と、前記活性領域を囲むように前記半導体基板上に形成された素子分離領域と、前記活性領域上に形成されたゲート電極とを備えた半導体装置の製造方法であって、
    前記素子分離領域と対応する第１のトレンチを形成する工程（ａ）と、
    前記第１のトレンチに絶縁膜を埋め込む工程（ｂ）と、
    前記第１のトレンチの所定部分に埋め込まれた前記絶縁膜に第２のトレンチを形成する工程（ｃ）と、
    前記第２のトレンチの少なくとも上部を塞ぐ工程（ｄ）とを備えていることを特徴とする半導体装置の製造方法。
  21. 請求項２０に記載の半導体装置の製造方法において、
    前記工程（ｄ）において、前記第２のトレンチの上部を塞ぐことにより、前記第２のトレンチに空洞を形成することを特徴とする半導体装置の製造方法。
  22. 請求項２０に記載の半導体装置の製造方法において、
    前記工程（ｄ）において、前記第２のトレンチに前記絶縁膜と比べてヤング率が低い物質又は収縮特性を持つ物質を埋め込む工程（ｅ）をさらに備えていることを特徴とする半導体装置の製造方法。
  23. 請求項２２に記載の半導体装置の製造方法において、
    前記工程（ｅ）よりも後に、前記第２のトレンチに埋め込まれた前記物質を他の絶縁膜により覆う工程をさらに備えていることを特徴とする半導体装置の製造方法。
  24. 請求項２０〜２３に記載の半導体装置の製造方法において、
    前記工程（ｄ）よりも後に、前記トレンチに埋め込まれた前記絶縁膜に対して熱処理を行う工程をさらに備えていることを特徴とする半導体装置の製造方法。
  25. 請求項２０〜２４に記載の半導体装置の製造方法において、
    前記工程（ａ）と前記工程（ｂ）との間に、前記第１のトレンチの側壁を酸化する工程をさらに備え、
    前記工程（ｄ）よりも後に、前記半導体基板の表面を平坦化する工程をさらに備えていることを特徴とする半導体装置の製造方法。
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