JP2016139676A - 半導体装置と、その製造方法 - Google Patents

半導体装置と、その製造方法 Download PDF

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Abstract

【課題】絶縁膜または半導体基板にクラックが発生することを抑制する技術を提供する。
【解決手段】半導体装置１は、半導体基板２と、半導体基板２の表面２１から裏面２２側に延びているゲートトレンチ３０と終端トレンチ４０を備えている。ゲートトレンチ３０の内部にゲート電極３２が収容されている。終端トレンチ４０の内部に絶縁材４１が収容されている。終端トレンチ４０の底面４４と側面４５がなす角度θ４５がゲートトレンチ３０の底面３４と側面３５がなす角度θ３５より大きい。終端トレンチ４０内の絶縁材４１の内部に空隙４２が形成されている。
【選択図】図２

Description

本明細書に開示する技術は、半導体装置と、その製造方法に関する。
特許文献１に開示された半導体装置は、半導体基板と、半導体基板の表面から裏面側に延びている第１トレンチと第２トレンチを備えている。第１トレンチの内部にゲート電極が収容されており、第２トレンチの内部に絶縁材が収容されている。
特開２００６−１２８５０７号公報
特許文献１の半導体装置では、動作中の温度変化によって、第２トレンチ内に収容された絶縁材が半導体基板に対して相対的に膨張／収縮する。また、半導体装置を製造する際に実施する熱処理によって、第２トレンチ内に収容された絶縁材が半導体基板に対して相対的に膨張／収縮する。第２トレンチ内に収容された絶縁材が半導体基板に対して相対的に膨張／収縮すると、絶縁材と半導体基板に熱応力が作用し、絶縁材または半導体基板にクラックが発生することがある。本明細書は、絶縁材または半導体基板にクラックが発生することを抑制する技術を提供する。
本明細書に開示する半導体装置は、半導体基板と、半導体基板の表面から裏面側に延びている第１トレンチと第２トレンチを備えている。第１トレンチの内部にゲート電極が収容されており、第２トレンチの内部に絶縁材が収容されている。本明細書に開示する半導体装置は、第１トレンチの底面と側面がなす角度が第２トレンチの底面と側面がなす角度より大きいことを特徴とし、第２トレンチ内の絶縁膜の内部に空隙が形成されていることを特徴とする。
上記構成を備えている半導体装置によると、半導体装置の動作中の温度変化によって第２トレンチ内に収容されている絶縁材が半導体基板に対して相対的に膨張／収縮したとしても、絶縁材の内部に形成されている空隙によって、絶縁材の相対的な膨張／収縮に起因して発生する熱応力を緩和することができる。これにより、絶縁材と半導体基板に作用する熱応力を緩和することができ、絶縁材または半導体基板にクラックが発生することを抑制できる。
本明細書は新規な製造方法も開示する。本明細書に開示する半導体装置の製造方法は、半導体基板の表面から裏面側に延びる第１トレンチと第２トレンチを形成するトレンチ形成工程と、第１トレンチの内部と第２トレンチの内部に絶縁材を堆積させる堆積工程と、堆積工程を実施した後の半導体基板を熱処理する熱処理工程を備えている。トレンチ形成工程では、第１トレンチの底面と側面がなす角度が、第２トレンチの底面と側面がなす角度より大きくなるように、第１トレンチと第２トレンチを形成する。
上記の製造方法によると、堆積工程を実施するときに、第１トレンチの底面と側面がなす角度と、第２トレンチの底面と側面がなす角度の違いを利用して第２トレンチ内に堆積する絶縁膜の内部に空隙を形成することができる。これについて以下に説明する。
上記の製造方法では、トレンチ形成工程で、第１トレンチの底面と側面がなす角度が、第２トレンチの底面と側面がなす角度より大きくなるように、第１トレンチと第２トレンチを形成する。その結果、第１トレンチでは底面と開口部の幅の差が大きくなり、それに比べて、第２トレンチでは底面と開口部の幅の差が小さくなる。また、第１トレンチの内部と第２トレンチの内部に絶縁材を堆積させる堆積工程では、絶縁材の堆積速度の違いにより両トレンチの底面付近より開口部付近で絶縁材が速く堆積する。このとき、第１トレンチでは底面と開口部の幅の差が大きいので、絶縁材の堆積速度に違いがあっても、開口部付近が絶縁材によって満たされる前に、底面から開口部に向かって順に絶縁材が堆積してゆく。よって、開口部付近が最後に絶縁材で満たされる。すなわち、開口部より深い部分が絶縁材によって満たされる前に、開口部付近が絶縁材で塞がれることがない。それに比べて、第２トレンチでは底面と開口部の幅の差が小さいので、絶縁材の堆積速度に違いにより底面から開口部に向かって順に絶縁材が満たされてゆくより前に開口部付近が絶縁材によって満たされる。その結果、開口部より深い部分が絶縁材によって満たされる前に開口部付近が絶縁材で塞がれ、第２トレンチ内に堆積した絶縁材の内部に空隙が形成される。
第２トレンチ内の絶縁材の内部に空隙が形成されることによって、その後に実施する熱処理工程中の温度変化によって第２トレンチ内に収容されている絶縁材が半導体基板に対して相対的に膨張／収縮したとしても、空隙によって、絶縁材の相対的な膨張／収縮に起因して発生する熱応力を緩和することができる。
実施例の半導体装置の上面図である。 図１のII−II断面図である。 半導体基板の要部の断面図である。 半導体装置の製造方法を説明する図である（１）。 半導体装置の製造方法を説明する図である（２）。 半導体装置の製造方法を説明する図である（３）。 半導体基板の要部の断面図である。 半導体装置の製造方法を説明する図である（５）。 半導体装置の製造方法を説明する図である（６）。 半導体基板の要部の断面図である。 半導体基板の要部の断面図である。 半導体装置の製造方法を説明する図である（７）。 半導体装置の製造方法を説明する図である（８）。 半導体装置の製造方法を説明する図である（９）。 他の実施例の半導体基板の要部の断面図である。
図２に示すように、実施例に係る半導体装置１は、半導体基板２と、半導体基板２の表面２１の一部に形成された表面電極５と、表面２１の他の一部に形成された表面絶縁膜７と、裏面２２に形成された裏面電極６を備えている。
図１に示すように、半導体基板２は、上面視において矩形状に形成されている。半導体基板２は、炭化ケイ素（ＳｉＣ）により形成されている。半導体基板２には、素子領域３および周辺領域４が形成されている。素子領域３は、周辺領域４より内側に形成されている。素子領域３には半導体素子が形成されている。本実施例では、素子領域３に縦型のＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）が形成されている。周辺領域４は、素子領域３より外側に形成されている。周辺領域４には耐圧構造が形成されている。
図２に示すように、表面電極５は、半導体基板２の素子領域３の表面２１に形成されている。裏面電極６は、半導体基板２の素子領域３および周辺領域４の裏面２２に形成されている。表面電極５および裏面電極６は、例えばアルミニウム（Ａｌ）や銅（Ｃｕ）等の金属から形成されている。
表面絶縁膜７は、周辺領域４における半導体基板２の表面２１に形成されている。表面絶縁膜７は、周辺領域４の表面２１を覆っている。表面絶縁膜７は、例えば酸化シリコン（ＳｉＯ２）から形成されている。酸化シリコンが半導体基板２の周辺領域４の表面２１に堆積している。
半導体基板２には、複数のゲートトレンチ３０（第１トレンチの一例）と複数の終端トレンチ４０（第２トレンチの一例）が形成されている。ゲートトレンチ３０は素子領域３に形成されている。終端トレンチ４０は周辺領域４に形成されている。また、半導体基板２には、裏面２２側から表面２１に向かって順に、ドレイン領域１３、ドリフト領域１５、ベース領域１２が形成されている。ドレイン領域１３とドリフト領域１５とベース領域１２は、素子領域３と周辺領域４に共通に形成されている。また、半導体基板２には、その他に、ソース領域１１、コンタクト領域１４、フローティング領域１７が形成されている。ソース領域１１とコンタクト領域１４は、素子領域３に形成されている。フローティング領域１７は、素子領域３と周辺領域４のそれぞれに形成されている。
ゲートトレンチ３０は、半導体基板２の表面２１から裏面２２側に（ｚ方向に）延びている。ゲートトレンチ３０は、半導体基板２の表面２１からソース領域１１とベース領域１２を貫通してドリフト領域１５に達する位置まで延びている。ゲートトレンチ３０の内部には、ゲート電極３２とゲート絶縁膜３１が形成されている。
ゲート電極３２は、例えばアルミニウムやポリシリコンから形成されている。ゲート電極３２は、ゲートトレンチ３０の内部に収容されている。ゲート電極３２は、ゲート絶縁膜３１より内側に収容されている。ゲート電極３２の上に層間絶縁膜３３が配置されている。層間絶縁膜３３は、ゲート電極３２と表面電極５を絶縁している。
ゲート絶縁膜３１は、例えば酸化シリコン（ＳｉＯ２）から形成されている。ゲート絶縁膜３１は、ゲートトレンチ３０の内面に形成されている。ゲート絶縁膜３１は、ゲート電極３２と半導体基板２の間に配置されている。ゲート絶縁膜３１は、ゲート電極３２と半導体基板２を絶縁している。
終端トレンチ４０は、半導体基板２の表面２１から裏面２２側に（ｚ方向に）延びている。終端トレンチ４０は、半導体基板２の表面２１からベース領域１２を貫通してドリフト領域１５に達する位置まで延びている。終端トレンチ４０は、ゲートトレンチ３０から離れた位置に形成されている。
図３に示すように、ゲートトレンチ３０の底面３４と側面３５がなす角度θ３５が終端トレンチ４０の底面４４と側面４５がなす角度θ４５より大きい。ゲートトレンチ３０の底面３４に対する側面３５の傾きが、終端トレンチ４０の底面４４に対する側面４５の傾きより小さい。ゲートトレンチ３０の底面３４に対する側面３５の傾きは、ゲートトレンチ３０の底面３４から開口部３６まで一定である。また、終端トレンチ４０の底面４４に対する側面４５の傾きは、終端トレンチ４０の底面４４から開口部４６まで一定である。
終端トレンチ４０の短手方向（ｙ方向）における開口部４６の幅ｗ４６は、ゲートトレンチ３０の短手方向（ｙ方向）における開口部３６の幅ｗ３６より小さい。終端トレンチ４０の短手方向（ｙ方向）における底面４４の幅ｗ４４は、ゲートトレンチ３０の短手方向（ｙ方向）における底面３４の幅ｗ３４と同じ幅である。
図２に示すように、終端トレンチ４０の内部に絶縁材４１が収容されている。終端トレンチ４０には、絶縁材４１のみが収容されており、ゲート電極は収容されていない。絶縁材４１には、酸化シリコン（ＳｉＯ２）を用いることができる。絶縁材４１は、表面絶縁膜７とゲート絶縁膜３１と同じ材料により形成されている。絶縁材４１は、表面絶縁膜７と一体になっている。絶縁材４１は、終端トレンチ４０の側面４５および底面４４に密着している。絶縁材４１は、終端トレンチ４０の底面４４から開口部４６まで充填されている。
絶縁材４１の内部に空隙４２が形成されている。空隙４２は、終端トレンチ４０の両側面４５に露出したベース領域１２の間に位置している。空隙４２は、半導体基板２の表面２１の近傍の位置に形成されている。空隙４２は、終端トレンチ４０の短手方向（ｙ方向）の中央部に形成されている。空隙４２の終端トレンチ４０の短手方向（ｙ方向）の幅は、空隙４２の終端トレンチ４０の深さ方向（ｚ方向）の幅より小さい。空隙４２は、図２の紙面奥行方向（ｘ方向）に連続して延びている。ゲートトレンチ３０の底面３４と側面３５がなす角度θ３５が終端トレンチ４０の底面４４と側面４５がなす角度θ４５より大きいと、終端トレンチ４０に絶縁材４１を収容する際に空隙４２が形成される。
ドレイン領域１３は、ｎ型の領域である。ドレイン領域１３は、不純物濃度が高い。ドレイン領域１３は、ドリフト領域１５の裏面側に形成されている。ドレイン領域１３は、半導体基板２の裏面２２に露出する範囲に形成されている。ドレイン領域１３は、裏面電極６にオーミック接触する。
ドリフト領域１５は、ｎ型の領域である。ドリフト領域１５は、ドレイン領域１３より不純物濃度が低い。ドリフト領域１５は、ドレイン領域１３の表面側に形成されている。ドリフト領域１５は、ベース領域１２とドレイン領域１３の間に形成されている。
ベース領域１２は、ｐ型の領域である。ベース領域１２は、不純物濃度が低い。ベース領域１２は、ドリフト領域１５の表面側であって、ゲート絶縁膜３１に接する範囲に形成されている。ベース領域１２は、ゲート電極３２に正電圧を印加すると、ゲート絶縁膜３１を介してゲート電極３２に対向する位置でｎ型に反転する。
ソース領域１１は、ｎ型の領域である。ソース領域１１は、不純物濃度が高い。ソース領域１１は、ベース領域１２の表面側であって、ゲート絶縁膜３１に接する範囲に形成されている。ソース領域１１は、半導体基板２の表面２１に露出する範囲に島状に形成されている。ソース領域１１は、表面電極５にオーミック接触する。
コンタクト領域１４は、ｐ型の領域である。コンタクト領域１４は、ベース領域１２より不純物濃度が高い。コンタクト領域１４は、ベース領域１２の表面側であって、隣接するソース領域１１の間の位置に形成されている。コンタクト領域１４は、ソース領域１１の横に形成されている。コンタクト領域１４は、半導体基板２の表面２１に露出する範囲に島状に形成されている。コンタクト領域１４は、表面電極５にオーミック接触する。
フローティング領域１７は、ｐ型の領域である。フローティング領域１７は、不純物濃度が高い。フローティング領域１７は、ゲートトレンチ３０の底部の周囲および終端トレンチ４０の底部の周囲に形成されている。フローティング領域１７は、ドリフト領域１５に囲まれている。フローティング領域１７は、ドリフト領域１５によってベース領域１２から分離されている。複数のフローティング領域１７は、ドリフト領域１５によって互いに分離されている。フローティング領域１７の電位は、フローティング状態になっている。
上記の構成を備える半導体装置１を使用するときは、表面電極５と裏面電極６の間に裏面電極６がプラスとなる電圧を印加する。また、ゲート電極３２にオン電位（チャネルが形成されるのに必要な電位以上の電位）を印加する。ゲート電極３２にオン電位を印加すると、ゲート絶縁膜３１に接する範囲のベース領域１２にチャネルが形成される。これにより、ＭＯＳＦＥＴがオンになる。そうすると、電子が、表面電極５から、ソース領域１１、ベース領域１２に形成されたチャネル、ドリフト領域１５、及び、ドレイン領域１３を介して、裏面電極６に流れる。よって、裏面電極６から表面電極５に電流が流れる。
上述の説明から明らかなように、上述の半導体装置では、ゲートトレンチ３０の底面３４と側面３５がなす角度θ３５が、終端トレンチ４０の底面４４と側面４５がなす角度θ４５より大きく、終端トレンチ４０内の絶縁材４１の内部に空隙４２が形成されている。これにより、半導体装置１の動作中の温度変化により終端トレンチ４０内に収容された絶縁材４１が半導体基板２に対して相対的に膨張／収縮したとしても、絶縁材４１の内部に形成された空隙４２により、絶縁材４１の相対的な膨張／収縮によって発生する熱応力を緩和することができる。これにより、絶縁材４１や半導体基板２に作用する応力を軽減することができ、絶縁材４１または半導体基板２にクラックが発生することを抑制できる。
次に半導体装置の製造方法について説明する。上記の半導体装置１を製造するときは、まず図４に示すように、ｎ型のＳｉＣ基板６５の上に、エピタキシャル成長によりｐ型の半導体層６２を形成する。これにより、ｎ型のＳｉＣ基板６５とｐ型の半導体層６２を備える半導体基板２が形成される。下層のＳｉＣ基板６５がｎ型のドリフト領域１５となり、上層の半導体層６２がｐ型のベース領域１２となる。ドリフト領域１５の表面側にベース領域１２が形成される。
次に、図５に示すように、周辺領域４の半導体基板２の表面２１にマスク５１を形成し、マスク５１から露出している半導体基板２の表面２１にｎ型の不純物を注入する。すなわち、半導体基板２の素子領域３にｎ型の不純物を注入する。ｎ型の不純物としては、例えばリンが挙げられる。これにより、ｎ型のソース領域１１が形成される。ベース領域１２の表面側にソース領域１１が形成される。ソース領域１１を形成した後、マスク５１を除去する。
次に、図６に示すように、半導体基板２の表面２１にマスク５２を形成し、マスク５２から露出している半導体基板２の表面２１をエッチングする。図７に示すように、マスク５２は、第１開口部５２１と第２開口部５２２を備えている。第１開口部５２１が半導体基板２の素子領域３に対して開口しており、第２開口部５２２が半導体基板２の周辺領域４に対して開口している。第１開口部５２１から半導体基板２の素子領域３の表面２１が露出しており、第２開口部５２２から半導体基板２の周辺領域４の表面２１が露出している。マスク５２の第１開口部５２１の幅ｗ５２１は、マスク５２の第２開口部５２２の幅ｗ５２２より大きい。
第１開口部５２１から露出している半導体基板２をエッチングすることによって、ゲートトレンチ３０を形成する。第２開口部５２２から露出している半導体基板２をエッチングすることによって、終端トレンチ４０を形成する。エッチングにより半導体基板２の表面２１を半導体基板２の深さ方向（ｚ方向）に掘り下げる。半導体基板２の素子領域３では、半導体基板２の表面２１からソース領域１１およびベース領域１２を貫通してドリフト領域１５に達する位置までエッチングする。半導体基板２の周辺領域４では、半導体基板２の表面２１からベース領域１２を貫通してドリフト領域１５に達する位置までエッチングする。これにより、素子領域３において半導体基板２の表面２１から裏面２２側に延びるゲートトレンチ３０を形成する。また、周辺領域４において半導体基板２の表面２１から裏面２２側に延びる終端トレンチ４０を形成する。ゲートトレンチ３０の底面３４に対する側面３５の傾きが、終端トレンチ４０の底面４４に対する側面４５の傾きより小さくなるようにゲートトレンチ３０と終端トレンチ４０を形成する。すなわち、ゲートトレンチ３０の底面３４と側面３５がなす角度θ３５が終端トレンチ４０の底面４４と側面４５がなす角度θ４５より大きくなるようにゲートトレンチ３０と終端トレンチ４０を形成する（トレンチ形成工程）。マスク５２の第１開口部５２１の幅ｗ５２１が第２開口部５２２の幅ｗ５２２より大きいと、ＳｉＣの半導体基板２にエッチングによってゲートトレンチ３０と終端トレンチ４０が形成されたときに、ゲートトレンチ３０の底面３４と側面３５がなす角度θ３５が終端トレンチ４０の底面４４と側面４５がなす角度θ４５より大きくなる。半導体基板２をエッチングするときはエッチングの条件を適宜調整する。
次に、図８に示すように、ゲートトレンチ３０の底部および終端トレンチ４０の底部にｐ型の不純物を注入する。ｐ型の不純物としては、例えばアルミニウム、ボロンが挙げられる。これにより、フローティング領域１７が形成される。ゲートトレンチ３０の底部の周囲および終端トレンチ４０の底部の周囲にフローティング領域１７が形成される。フローティング領域１７を形成した後、マスク５２を除去する。
次に、図９に示すように、ゲートトレンチ３０と終端トレンチ４０が形成された半導体基板２にＣＶＤ（Chemical Vapor Deposition）法により絶縁材を堆積させる。半導体基板２の表面２１、ゲートトレンチ３０の内面、および終端トレンチ４０の内面に絶縁材が堆積してゆく。これにより、ゲートトレンチ３０の内部と終端トレンチ４０の内部に絶縁材４１を堆積させる（堆積工程）。また、半導体基板２の表面２１を表面絶縁膜７により覆う。
堆積工程では、ゲートトレンチ３０の内部および終端トレンチ４０の内部に絶縁材４１が堆積するときの絶縁材４１の堆積速度が場所によって異なる。より詳細には、ゲートトレンチ３０の開口部３６付近における絶縁材４１の堆積速度が、ゲートトレンチ３０の底面３４付近における絶縁材４１の堆積速度より速い。また、終端トレンチ４０の開口部４６付近における絶縁材４１の堆積速度が、終端トレンチ４０の底面４４付近における絶縁材４１の堆積速度より速い。
また、実施例の半導体基板２では、ゲートトレンチ３０の底面３４と側面３５がなす角度θ３５が終端トレンチ４０の底面４４と側面４５がなす角度θ４５より大きい。よって、ゲートトレンチ３０の底面３４に対する側面３５の傾きが、終端トレンチ４０の底面４４に対する側面４５の傾きより小さい。そのため、ゲートトレンチ３０では開口部３６の幅ｗ３６と底面３４の幅ｗ３４の差が大きくなり、それに比べて、終端トレンチ４０では開口部４６の幅ｗ４６と底面４４の幅ｗ４４の差が小さくなる。
これにより、ゲートトレンチ３０の内部および終端トレンチ４０の内部に絶縁材４１が堆積するとき、ゲートトレンチ３０では、図１０に示すように、開口部３６付近が絶縁材４１によって満たされる前に、底面３４から開口部３６に向かって順に絶縁材４１が堆積してゆく。すなわち、ゲートトレンチ３０の開口部３６付近における絶縁材４１の堆積速度が、ゲートトレンチ３０の底面３４付近における絶縁材４１の堆積速度より速くても、ゲートトレンチ３０の開口部３６の幅ｗ３６と底面３４の幅ｗ３４の差が大きいので、開口部３６より深い部分が絶縁材４１によって満たされる前に開口部３６付近が絶縁材４１で塞がれることがない。
それに比べて、終端トレンチ４０では、図１１に示すように、底面４４から開口部４６に向かって順に絶縁材４１が満たされてゆくより前に、開口部４６付近が絶縁材４１によって満たされる。すなわち、ゲートトレンチ３０に比べて、終端トレンチ４０の開口部４６の幅ｗ４６と底面４４の幅ｗ４４の差が小さいので、開口部４６より深い部分が絶縁材４１によって満たされる前に開口部４６付近が絶縁材４１で塞がれる。その結果、終端トレンチ４０内に堆積した絶縁材４１の内部に空隙４２が形成される。
このように、ゲートトレンチ３０の底面３４と側面３５がなす角度θ３５と、終端トレンチ４０の底面４４と側面４５がなす角度θ４５の違いによって、ゲートトレンチ３０が絶縁材４１によって満たされる一方、終端トレンチ４０内に堆積した絶縁材４１の内部に空隙４２が形成される。
次に、図１２に示すように、半導体基板２の素子領域３の表面２１に形成された絶縁材４１およびゲートトレンチ３０の内部に収容された絶縁材４１をエッチングする。エッチングにより不要な絶縁材４１を除去する。
次に、堆積工程を実施した後の半導体基板２を熱処理する（熱処理工程）。図１３に示すように、熱処理工程により、ゲートトレンチ３０の内面が熱酸化されてゲート絶縁膜３１が形成される。熱処理工程では、絶縁材４１の内部に形成された空隙４２によって熱応力が緩和される。その後、ＣＶＤ法により、ゲートトレンチ３０の内部にゲート電極３２を形成する。
次に、図１４に示すように、半導体基板２の表面２１にマスク５３を形成し、マスク５３から露出している半導体基板２の表面２１にｐ型の不純物を注入する。半導体基板２の素子領域３にｐ型の不純物を注入する。ｐ型の不純物としては、例えばアルミニウム、ボロンが挙げられる。これにより、ｐ型のコンタクト領域１４が形成される。ベース領域１２の表面側にコンタクト領域１４が形成される。ソース領域１１の横にコンタクト領域１４が形成される。コンタクト領域１４を形成した後、マスク５３を除去する。
また、図１４に示すように、半導体基板２の裏面２２にｎ型の不純物を注入する。ｎ型の不純物としては、例えば、リンが挙げられる。これにより、ｎ型のドレイン領域１３が形成される。ドリフト領域１５の裏面側にドレイン領域１３が形成される。
続いて、ゲート電極３２の上に層間絶縁膜３３を形成する。また、半導体基板２の表面２１に表面電極５を形成し、半導体基板２の裏面２２に裏面電極６を形成する。以上により、図２に示す半導体装置１が製造される。
上述の製造方法によれば、堆積工程を実施した後に熱処理工程を実施するときに、熱処理工程中の温度変化により終端トレンチ４０内に収容された絶縁材４１が半導体基板２に対して相対的に膨張／収縮したとしても、絶縁材４１の内部に形成された空隙４２により、絶縁材４１の相対的な膨張／収縮によって発生する熱応力を緩和することができる。これにより、絶縁材４１または半導体基板２にクラックが発生することを抑制できる。
以上、一実施例について説明したが、具体的な態様は上記実施例に限定されるものではない。例えば、上記実施例では、素子領域３に形成された半導体素子としてＭＯＳＦＥＴについて説明したが、この構成に限定されるものではない。他の実施例では、半導体素子としてＩＧＢＴ（Insulated Gate Bipolar Transistor）を用いてもよい。
また、上記実施例では、ゲートトレンチ３０の底面３４に対する側面３５の傾きが、ゲートトレンチ３０の底面３４から半導体基板２の表面２１まで一定であったが、この構成に限定されるものではない。また、終端トレンチ４０の底面４４に対する側面４５の傾きが、終端トレンチ４０の底面４４から半導体基板２の表面２１まで一定であったが、この構成に限定されるものではない。他の実施例では、図１５に示すように、ゲートトレンチ３０の側面３５および終端トレンチ４０の側面４５がそれぞれ湾曲していてもよい。この場合、ゲートトレンチ３０の底面３４に対する側面３５の傾きおよび終端トレンチ４０の底面４４に対する側面４５の傾きが深さによって異なる。よって、ゲートトレンチ３０の底面３４と側面３５がなす角度および終端トレンチ４０の底面４４と側面４５がなす角度が深さによって異なる。ゲートトレンチ３０の底面３４に対する側面３５の傾きと終端トレンチ４０の底面４４に対する側面４５の傾きを比較する深さは特に限定されるものではない。よって、ゲートトレンチ３０の底面３４と側面３５がなす角度と、終端トレンチ４０の底面４４と側面４５がなす角度を比較する深さは特に限定されるものではない。例えば、ゲートトレンチ３０の底面３４と側面３５の接線がなす角度と、終端トレンチ４０の底面４４と側面４５の接線がなす角度を比較することができる。
ゲートトレンチ３０の底面３４に対する側面３５の傾きと終端トレンチ４０の底面４４に対する側面４５の傾きを比較するときは、例えば、ゲートトレンチ３０の側面３５と底面３４が接する部分と終端トレンチ４０の側面４５と底面４４が接する部分において比較することができる。すなわち、ゲートトレンチ３０の底面３４に対する側面３５の傾きは、ゲートトレンチ３０の側面３５と底面３４が接する部分におけるゲートトレンチ３０の側面３５の接線１３５ａの傾きに相当する。また、終端トレンチ４０の底面４４に対する側面４５の傾きは、終端トレンチ４０の側面４５と底面４４が接する部分における終端トレンチ４０の側面４５の接線１４５ａの傾きに相当する。ゲートトレンチ３０の底面３４と側面３５がなす角度は、ゲートトレンチ３０の底面３４と接線１３５ａがなす角度に相当する。また、終端トレンチ４０の底面４４と側面４５がなす角度は、終端トレンチ４０の底面４４と接線１４５ａがなす角度に相当する。
あるいは、ゲートトレンチ３０の底面３４に対する側面３５の傾きと終端トレンチ４０の底面４４に対する側面４５の傾きを比較するときは、例えば、ゲートトレンチ３０の開口部３６と終端トレンチ４０の開口部４６において比較することができる。すなわち、ゲートトレンチ３０の底面３４に対する側面３５の傾きは、ゲートトレンチ３０の開口部３６におけるゲートトレンチ３０の側面３５の接線１３５ｂの傾きに相当する。また、終端トレンチ４０の底面４４に対する側面４５の傾きは、終端トレンチ４０の開口部４６における終端トレンチ４０の側面４５の接線１４５ｂの傾きに相当する。ゲートトレンチ３０の底面３４と側面３５がなす角度は、ゲートトレンチ３０の底面３４と接線１３５ｂがなす角度に相当する。また、終端トレンチ４０の底面４４と側面４５がなす角度は、終端トレンチ４０の底面４４と接線１４５ｂがなす角度に相当する。
以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。
以下に本明細書が開示する技術要素の一例について説明する。なお、以下に記載する技術要素は、それぞれ独立した技術要素であって、単独であるいは各種の組合せによって技術的有用性を発揮するものである。
第２トレンチの開口部の幅が、第１トレンチの開口部の幅より小さくてもよい。
１ ：半導体装置
２ ：半導体基板
３ ：素子領域
４ ：周辺領域
５ ：表面電極
６ ：裏面電極
７ ：絶縁膜
１１ ：ソース領域
１２ ：ベース領域
１３ ：ドレイン領域
１４ ：コンタクト領域
１５ ：ドリフト領域
１７ ：フローティング領域
２１ ：表面
２２ ：裏面
３０ ：ゲートトレンチ
３１ ：ゲート絶縁膜
３２ ：ゲート電極
３３ ：層間絶縁膜
３４ ：底面
３５ ：側面
３６ ：開口部
４０ ：終端トレンチ
４１ ：絶縁材
４２ ：空隙
４４ ：底面
４５ ：側面
４６ ：開口部
５１ ：マスク
５２ ：マスク
５３ ：マスク
６２ ：半導体層
６５ ：ＳｉＣ基板

Claims (3)

  1. 半導体基板と、
    前記半導体基板の表面から裏面側に延びている第１トレンチと第２トレンチを備えており、
    前記第１トレンチの内部にゲート電極が収容されており、
    前記第２トレンチの内部に絶縁材が収容されており、
    前記第１トレンチの底面と側面がなす角度が前記第２トレンチの底面と側面がなす角度より大きく、
    前記第２トレンチ内の前記絶縁膜の内部に空隙が形成されている、半導体装置。
  2. 前記第２トレンチの開口部の幅が前記第１トレンチの開口部の幅より小さい請求項１に記載の半導体装置。
  3. 前記半導体基板の表面から裏面側に延びる第１トレンチと第２トレンチを形成するトレンチ形成工程と、
    前記第１トレンチの内部と前記第２トレンチの内部に絶縁材を堆積させる堆積工程と、
    前記堆積工程を実施した後の前記半導体基板を熱処理する熱処理工程を備えており、
    前記トレンチ形成工程で、前記第１トレンチの底面と側面がなす角度が前記第２トレンチの底面と側面がなす角度より大きくなるように前記第１トレンチと前記第２トレンチを形成する、半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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JP6817895B2 (ja) * 2017-05-24 2021-01-20 株式会社東芝 半導体装置
JP7249269B2 (ja) * 2019-12-27 2023-03-30 株式会社東芝 半導体装置およびその製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008159863A (ja) * 2006-12-25 2008-07-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法

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