JP6817895B2 - 半導体装置 - Google Patents

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Description

実施形態は、半導体装置に関する。
電力制御などの用途に用いられる半導体装置として、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）がある。このようなＭＯＳＦＥＴには、ｎ形半導体領域とｐ形半導体領域とがトレンチを介して交互に設けられた、スーパージャンクション構造を有するものがある。このような構造を有するＭＯＳＦＥＴには、セルのピッチの微細化に伴って高アスペクト比のトレンチが形成され、各半導体領域の保護と共にトレンチの埋め込み性を向上することが課題となる。
特開２００３−３０９２６１号公報
実施形態の目的は、信頼性が向上した半導体装置を提供することである。
実施形態に係る半導体装置は、第１方向に延びる第１導電形の第１半導体領域と、前記第１方向に延び、前記第１方向に交差する第２方向に前記第１半導体領域と配置され、空隙を囲む第２導電形の第２半導体領域と、前記空隙と、前記第２半導体領域との間に設けられ、シリコン酸化物を含む第１絶縁膜と、シリコン窒化物を含む第２絶縁膜と、シリコン酸化物を含む第３絶縁膜とを有する絶縁部と、を備える。前記第１絶縁膜、前記第２絶縁膜及び前記第３絶縁膜は、前記第２半導体領域から前記空隙に向かって順に位置し、前記第１絶縁膜と前記第３絶縁膜の厚さの合計は、前記第２絶縁膜の厚さの０．５倍以上であって４倍以下である。
第１実施形態に係る半導体装置を示す斜視図である。 第１実施形態に係る半導体装置を示す断面図である。 図３（ａ）は、図２の領域Ａの拡大図であって、図３（ｂ）は、図２の領域Ｂの拡大図である。 第１実施形態に係る半導体装置の製造方法を示す断面図である。 第１実施形態に係る半導体装置の製造方法を示す断面図である。 第１実施形態に係る半導体装置の製造方法を示す断面図である。 第１実施形態に係る半導体装置の製造方法を示す断面図である。 第１実施形態に係る半導体装置の製造方法を示す断面図である。 第１実施形態に係る半導体装置の製造方法を示す断面図である。 第２実施形態に係る半導体装置を示す斜視図である。 第３実施形態に係る半導体装置を示す断面図である。 図１１の領域Ｃの拡大図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
以下、本明細書においては、ＸＹＺ直交座標系を採用する。ドレイン領域１から半導体領域２に向かう方向をＺ方向とし、Ｚ方向に対して垂直な方向であって相互に直交する２方向をＸ方向及びＹ方向とする。
なお、以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施しても良い。
（第１実施形態）
図１は、本実施形態に係る半導体装置を示す斜視図である。
図２は、本実施形態に係る半導体装置を示す断面図である。
図３（ａ）及び図３（ｂ）は、図２の領域Ａ及び領域Ｂの拡大図である。
図１及び図２は、半導体装置１００の斜視図及び断面図をそれぞれ示している。図２は、図１の半導体装置１００の一部を拡大して示している。なお、図１において、ソース電極１１及び柱状部６０の図示が省略されている。
半導体装置１００は、例えば、ＭＯＳＦＥＴである。
図１に示すように、半導体装置１００には、ドレイン領域１と、第１導電形の半導体領域２と、第１導電形の半導体領域３と、第２導電形の半導体領域４と、第２導電形の半導体領域５と、第１導電形の半導体領域６と、コンタクト領域７と、ゲート電極８と、ゲートコンタクト９と、ドレイン電極１０と、が設けられている。
ドレイン領域１の導電形は、例えばｎ＋形である。
ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における実効的な不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」及び「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
また、「実効的な不純物濃度」とは、半導体材料の導電性に寄与する不純物の濃度をいい、ドナーとなる不純物とアクセプタとなる不純物の双方が含まれている場合は、その相殺分を除いた濃度をいう。なお、ｎ形不純物は、例えば、リン（Ｐ）であり、ｐ形不純物は、例えば、ホウ素（Ｂ）である。
半導体領域２は、ドレイン領域１の上面１ａ上に設けられ、その導電形は、例えばｎ−形である。
半導体領域３は、半導体領域２上に複数設けられ、その導電形は、例えばｎ形である。半導体領域３は、例えば、ｎピラー領域である。複数の半導体領域３は、半導体領域２上に選択的に位置する。複数の半導体領域３は、Ｘ方向に延びており、Ｙ方向に互いに離間して配置されている。
半導体領域４は、半導体領域２上に複数設けられ、その導電形は、例えばｐ形である。半導体領域４は、例えば、ｐピラー領域である。複数の半導体領域４は、半導体領域２上に選択的に位置する。複数の半導体領域４は、Ｘ方向に延びており、Ｙ方向で隣り合う半導体領域３の間に位置するようにＹ方向に互いに離間して配置されている。
ｎ形の半導体領域３と、ｐ形の半導体領域４とは、Ｙ方向において交互に設けられている。つまり、本実施形態の半導体装置１００は、ＭＯＳＦＥＴであって、スーパージャンクション構造を有するものである。
半導体領域５は、半導体領域３上、及び、半導体領域４上に複数設けられ、その導電形は、例えばｐ形である。半導体領域５は、例えば、ｐベース領域である。複数の半導体領域５は、半導体領域３上に選択的に位置する。複数の半導体領域５は、Ｘ方向に延びており、Ｙ方向に互いに離間して配置されている。
半導体領域６は、半導体領域５上に複数設けられ、その導電形は、例えばｎ＋形である。半導体領域６は、例えば、ソース領域である。複数の半導体領域６は、半導体領域５上に選択的に位置する。複数の半導体領域６は、Ｘ方向に延びており、Ｙ方向に互いに離間して配置されている。
コンタクト領域７は、半導体領域５上に複数設けられ、その導電形は、例えばｐ＋形である。複数のコンタクト領域７は、半導体領域５上に選択的に位置する。複数のコンタクト領域７は、Ｘ方向に延びており、Ｙ方向で隣り合う半導体領域６の間に位置するようにＹ方向に互いに離間して配置されている。コンタクト領域７は、後述するソース電極１１に接続される。
ゲート電極８は、ゲート絶縁膜２０（図２参照）を介して、半導体領域３上に複数設けられている。複数のゲート電極８は、半導体領域３上に選択的に位置する。
複数のゲート電極８は、Ｘ方向に延びており、Ｙ方向で隣り合う半導体領域５の間に位置するようにＹ方向に互いに離間して配置されている。また、複数のゲート電極８は、Ｙ方向で隣り合う半導体領域６の間に位置するようにＹ方向に互いに離間して配置されている。つまり、コンタクト領域７及びゲート電極８は、半導体領域６を介してＹ方向に交互に配置されている。
ゲート電極８は、例えば、ｎ形不純物を含有した多結晶シリコンを含む。
ゲートコンタクト９は、ゲート電極８上に複数設けられている。複数のゲートコンタクト９は、Ｙ方向に延びており、Ｘ方向に所定の間隔で配置されている。ゲートコンタクト９は、例えば、金属材料によって形成される。
ゲートコンタクト９を介して、ゲート電極８は、外部の周辺回路（図示せず）に電気的に接続される。ゲートコンタクト９を介して、ゲート電極８に閾値以上の電圧が印加されることで、ＭＯＳＦＥＴがオン状態となり、半導体領域５の表面にチャネル（反転層）が形成される。
ドレイン電極１０は、ドレイン領域１の下面１ｂ上に設けられている。ドレイン電極１０は、ドレイン領域１に電気的に接続される。ドレイン電極１０は、例えば、金属材料によって形成される。
図２に示すように、半導体領域６の一部上と、ゲート電極８の側面上及び底面上とには、ゲート絶縁膜２０が設けられている。ゲート絶縁膜２０は、例えば、シリコン酸化物（ＳｉＯ）を含む。
ゲート電極８上、及び、ゲート絶縁膜２０上には、層間絶縁膜２１が設けられている。例えば、層間絶縁膜２１は、膜２１ａ及び膜２１ｂの２層構造を有する。膜２１ａは、例えばシリコン酸化物を含む。膜２１ｂは、膜２１ａ上に設けられ、例えばＢＰＳＧ（Boro-phospho silicate glass）を含む。
半導体領域４、５内には絶縁部３０が設けられている。絶縁部３０は、Ｘ方向に延びている。絶縁部３０は、半導体領域２、３に形成されたトレンチＴ内に設けられている。トレンチＴの内面上に、半導体領域４を介して絶縁部３０が位置する。
トレンチＴは空隙部Ｖを含む。絶縁部３０は、半導体領域４及び空隙部Ｖの間に位置する。
トレンチＴ内であって、空隙部Ｖ上にはカバー膜３５が設けられている。カバー膜３５は、例えばＢＰＳＧを含む。カバー膜３５は、例えば、トレンチＴにおけるキャップ膜として機能する。絶縁部３０は、カバー膜３５と、半導体領域４の一部及び半導体領域５との間に位置する。
絶縁部３０及びカバー膜３５は、内部に空隙部Ｖが形成された柱状部６０を構成する。
なお、図２に示す例では、カバー膜３５は空隙部Ｖ上に設けられているが、空隙部Ｖの側面の少なくとも一部上に設けられても良い。つまり、カバー膜３５は、Ｙ方向において絶縁部３０及び空隙部Ｖの間に位置しても良い。
絶縁部３０は、絶縁膜３０ａと、絶縁膜３０ｂと、絶縁膜３０ｃと、を有する。
絶縁膜３０ａは、例えば、シリコン酸化物（ＳｉＯ）を含む。絶縁膜３０ｂは、引張応力を有する材料、例えば、シリコン窒化物（ＳｉＮ）を含む。絶縁膜３０ｃは、例えば、シリコン酸化物（ＳｉＯ）を含む。
絶縁膜３０ａ、絶縁膜３０ｂ及び絶縁膜３０ｃの形状は、例えば、底を有する筒状である。また、半導体領域４の形状は、例えば、底を有する筒状である。
図３（ａ）に示すように、絶縁膜３０ａは、半導体領域４の側面上に位置する。絶縁膜３０ｂは、絶縁膜３０ａの側面上に位置する。絶縁膜３０ｃは、絶縁膜３０ｂの側面上に位置する。絶縁部３０は、カバー膜３５の側面、及び、空隙部Ｖの側面を覆っており、絶縁膜３０ｃ、３０ｂ、３０ａがこれらの側面から離れる方向にこの順で位置する。
図３（ｂ）に示すように、絶縁膜３０ａは、半導体領域４の底面上に位置する。絶縁膜３０ｂは、絶縁膜３０ａの底面上に位置する。絶縁膜３０ｃは、絶縁膜３０ｂの底面上に位置する。絶縁部３０は、空隙部Ｖの底面を覆っており、絶縁膜３０ｃ、３０ｂ、３０ａがこの底面から離れる方向にこの順で位置する。
絶縁部３０内の膜厚においては、絶縁膜３０ａを絶縁膜３０ｂ及び絶縁膜３０ｃより大きくして、絶縁膜３０ｂを絶縁膜３０ｃより大きくすることが可能である。また、絶縁膜３０ａの膜厚を薄くして、絶縁膜３０ｃをＣＶＤ（Chemical Vapor Deposition）膜により形成しても良い。この場合、絶縁膜３０ｃを絶縁膜３０ａ及び絶縁膜３０ｂより大きくして、絶縁膜３０ｂを絶縁膜３０ａより大きくすることが可能である。なお、絶縁膜３０ｃをＣＶＤ膜によって形成する代わりに、他の被覆性の良い材料を用いて形成しても良い。
絶縁膜３０ａと絶縁膜３０ｃの合計膜厚は、絶縁膜３０ｂの膜厚の０．５倍以上であって４倍以下である。絶縁膜３０ａと絶縁膜３０ｃの合計膜厚は、絶縁膜３０ｂの膜厚の１倍以上（または同等以上）であって４倍以下であれば、さらに望ましい。絶縁膜３０ａと絶縁膜３０ｃが、例えばシリコン酸化物（ＳｉＯ）を含み、絶縁膜３０ｂが、例えばシリコン窒化物（ＳｉＮ）を含む場合、絶縁膜３０ａと絶縁膜３０ｃの合計膜厚は、絶縁膜３０ｂの膜厚の１．８倍程度であることが望ましい。
絶縁膜３０ａ、３０ｂ、３０ｃの膜厚とは、半導体領域４の側面上に絶縁膜３０ａ、３０ｂ、３０ｃが順に位置する場合（図３（ａ）の場合）、絶縁膜３０ａ、３０ｂ、３０ｃのＹ方向の厚さに相当し、半導体領域４の底面上に絶縁膜３０ａ、３０ｂ、３０ｃが順に位置する場合（図３（ｂ）の場合）、絶縁膜３０ａ、３０ｂ、３０ｃのＺ方向の厚さに相当する。
絶縁膜３０ａは、例えば、半導体領域３及び半導体領域４を保護する。絶縁膜３０ｂは、例えば、絶縁膜３０ａの応力（例えば、圧縮応力）を緩和させる。絶縁膜３０ｃは、例えば、トレンチＴ内にカバー膜３５を埋め込み易くする。
図２に示すように、半導体領域６の一部上と、コンタクト領域７上と、層間絶縁膜２１の側面上及び上面上とには、ソース電極１１が設けられている。また、ソース電極１１は、絶縁部３０上及びカバー膜３５上に設けられている。ソース電極１１は、例えば、金属材料によって形成される。
ソース電極１１上には、層間絶縁膜２２が設けられている。層間絶縁膜２２は、例えば、シリコン酸化物を含む。
次に、本実施形態に係る半導体装置の製造方法について説明する。
図４〜図９は、半導体装置１００の製造方法を示す断面図である。
なお、図４〜図９に示された領域は、図２に示された領域の一部に相当する。なお、図４〜図９においては、柱状部６０より上の部分、及び、半導体領域２より下の部分は示されていない。
まず、図４に示すように、第１導電形の半導体基板４０上に、第１導電形の半導体層４１をエピタキシャル成長させる。
続いて、半導体層４１上に、シリコン酸化膜等を含むマスク材を形成する。例えば、マスク材は、ＣＶＤ法により半導体層４１上に膜を堆積した後、リソグラフィ法及びＲＩＥ（Reactive Ion Etching）法により形成される。
続いて、パターニングされたマスク材をマスクに、半導体基板４０及び半導体層４１にトレンチＴを形成する。トレンチＴは、例えば、ＲＩＥ法により形成される。その後、マスク材を剥離する。なお、トレンチＴを形成した後の半導体基板４０は、半導体領域２に相当する。また、トレンチＴを形成した後の半導体層４１は、半導体領域３に相当する。
次に、図５に示すように、トレンチＴの内壁面上及び底面上に、エピタキシャル成長法により、ｐ形不純物を含む半導体膜４２を形成する。半導体膜４２は、トレンチＴ間の半導体領域３上にも形成される。半導体膜４２は、例えば、ノンドープの単結晶シリコンを含む。半導体膜４２は、半導体領域４に相当する。
続いて、トレンチＴ内であって半導体領域４の側面及び底面に、例えば熱酸化により、絶縁膜３０ａを形成する。絶縁膜３０ａは、トレンチＴ間の半導体領域４にも形成される。例えば、絶縁膜３０ａは、シリコン酸化物によって形成される。
次に、図６に示すように、トレンチＴ内であって絶縁膜３０ａの側面上及び底面上に、例えばＬＰＣＶＤ（Low Pressure Chemical Vapor Deposition）法により、絶縁膜３０ｂを形成する。絶縁膜３０ｂは、トレンチＴ間の絶縁膜３０ａ上にも形成される。例えば、絶縁膜３０ｂは、シリコン窒化物によって形成される。
続いて、トレンチＴ内であって絶縁膜３０ｂの側面及び底面に、例えば熱酸化により、絶縁膜３０ｃを形成する。絶縁膜３０ｃは、トレンチＴ間の絶縁膜３０ｂにも形成される。例えば、絶縁膜３０ｃは、シリコン酸化物によって形成される。
次に、図７に示すように、トレンチＴを埋め込むように、絶縁膜３０ｃ上に、例えばＣＶＤ法により、カバー膜３５を形成する。例えば、カバー膜３５は、ＢＰＳＧによって形成される。これにより、トレンチＴ内に、カバー膜３５が上に位置する空隙部Ｖが形成される。続いて、カバー膜３５にリフロー及びアニール処理を施す。
絶縁膜３０ｂの側面上及び底面上に絶縁膜３０ｃ（シリコン酸化膜）が形成されているので、トレンチＴの上部にカバー膜３５が形成され易い。つまり、絶縁膜３０ｃによって、トレンチＴの深さ方向（−Ｚ方向）におけるカバー膜３５の埋め込み性が向上する。
次に、図８に示すように、エッチング処理を施してカバー膜３５の一部を除去する。トレンチＴ上、及び、トレンチＴ間に位置するカバー膜３５を除去するようにエッチバックする。続いて、例えばＣＤＥ（Chemical Dry Etching）法により、トレンチＴ間の絶縁膜３０ａ上に位置する絶縁膜３０ｂ、３０ｃを除去する。
次に、図９に示すように、エッチング処理を施して、トレンチＴ間の半導体領域４上に位置する絶縁膜３０ａを除去する。続いて、例えばＣＭＰ（Chemical Mechanical Polishing）法により、半導体領域３の一部、及び、半導体領域４の一部を除去する。これにより、絶縁膜３０ａ、３０ｂ、３０ｃの上面、及び、カバー膜３５の上面が平坦化され、絶縁膜３０ａ、絶縁膜３０ｂ及び絶縁膜３０ｃを有する絶縁部３０が形成される。
その後、公知の製造方法により、半導体領域５、６と、コンタクト領域７と、ゲート絶縁膜２０と、ゲート電極８と、を形成する。続いて、層間絶縁膜２１と、ソース電極１１と、層間絶縁膜２２と、ゲートコンタクト９と、ドレイン電極１０と、を形成することで、半導体装置１００が形成される。
次に、本実施形態の効果について説明する。
ｎ形半導体領域とｐ形半導体領域とがトレンチを介して交互に設けられたスーパージャンクション構造を有するＭＯＳＦＥＴでは、セルのピッチの微細化に伴って高アスペクト比のトレンチが形成され易い。トレンチの内面上及び上部上には、ｐ形半導体領域及びカバー膜がそれぞれ形成され、トレンチの一部（ｐ形半導体領域及びカバー膜で囲まれた部分）には空隙部が形成される場合がある。
このようなＭＯＳＦＥＴでは、ｐ形半導体領域から空隙部に電流が漏れ易くなる。空隙部へのリーク電流によってＭＯＳＦＥＴの動作に不具合が生じる虞がある。また、トレンチの上部上にカバー膜を形成する場合、カバー膜が側面に位置する膜の材料によってはトレンチに対するカバー膜の埋め込み性が低下し易くなる。
また、カバー膜に含まれるホウ素やリン等の不純物がｎ形半導体領域及びｐ形半導体領域に染み出す場合があり、これらの半導体領域を保護するためにｐ形半導体領域の側壁に厚い膜を形成することが考えられる。しかし、ｐ形半導体領域の側壁に圧縮応力を有する膜（例えば、シリコン酸化膜）を形成すると、圧縮応力を有する膜が厚く形成されることでウェーハの反りが大きくなってしまう。ウェーハの大きな反りは、製造工程中における加工精度を低下させ、製造装置の安定した稼働を妨げる原因となる。
本実施形態の半導体装置１００において、トレンチＴ内の半導体領域４上に絶縁膜３０ａ、３０ｂ、３０ｃが順に設けられている。このような絶縁膜３０ａ、３０ｂ、３０ｃ（例えば、ＯＮＯ膜）を設けると、半導体領域４から空隙部Ｖに電流が漏れることを抑制する。
また、本実施形態では、絶縁膜３０ａによってカバー膜３５の不純物等から半導体領域３及び半導体領域４を保護する。そして、絶縁膜３０ｂは引張応力を有する材料（例えば、シリコン窒化物）を含むので、絶縁膜３０ｂによって絶縁膜３０ａの応力を相殺してウェーハの反りを抑制する。例えば、絶縁膜３０ａの膜厚と、絶縁膜３０ｂの膜厚とを所定の比率になるように設定すると（例えば、絶縁膜３０ａと絶縁膜３０ｃの合計膜厚を絶縁膜３０ｂの膜厚の１．８倍程度にすると）、カバー膜３５の不純物の染み出しと、ウェーハの反りとがより抑制される。
また、本実施形態では、絶縁膜３０ｃは、例えばシリコン酸化物を含むので、絶縁膜３０ｃの側面上にカバー膜３５が形成され易くなる。つまり、トレンチＴに対するカバー膜３５の埋め込み性が向上する。
本実施形態によれば、信頼性が向上した半導体装置及びその製造方法を提供することができる。
（第２実施形態）
図１０は、本実施形態に係る半導体装置を示す斜視図である。
図１０は、半導体装置２００を示す斜視図である。図１０に示された領域は、図１に示された領域に相当する。なお、図１０において、ソース電極１１及び柱状部６０の図示が省略されている。
本実施形態において、半導体領域３及び半導体領域４より上の構成が第１実施形態と異なる。よって、これ以外の構成の詳細な説明は省略する。
図１０に示すように、半導体装置２００には、ドレイン領域１と、半導体領域２と、半導体領域３と、半導体領域４と、半導体領域５と、半導体領域６と、コンタクト領域７と、ゲート電極８と、ゲートコンタクト９と、ドレイン電極１０と、が設けられている。
半導体領域５は、半導体領域３上、及び、半導体領域４上に複数設けられている。複数の半導体領域５は、Ｘ−Ｙ平面を島状に配置されている。
半導体領域６は、半導体領域５上に複数設けられている。複数の半導体領域６は、Ｘ−Ｙ平面を島状に配置されている。
コンタクト領域７は、半導体領域５上に複数設けられている。複数のコンタクト領域７は、Ｘ−Ｙ平面を島状に配置されている。また、複数のコンタクト領域７は、Ｙ方向で隣り合う半導体領域６の間に位置するようにＹ方向に互いに離間して配置されている。
半導体領域５、半導体領域６及びコンタクト領域７をそれぞれ有する複数の領域５０は、Ｘ−Ｙ平面を島状に配置されている。
ゲート電極８は、半導体領域３上に格子状に設けられている。ゲート電極８は、Ｘ方向及びＹ方向で隣り合う半導体領域５の間に位置する。
ゲートコンタクト９は、ゲート電極８上に設けられている。
本実施形態において、絶縁部３０の構成及び配置は第１実施形態と同じである。つまり、図２、図３（ａ）及び図３（ｂ）に示すように、絶縁部３０は、絶縁膜３０ａ、３０ｂ、３０ｃを有し、半導体領域４、５内に設けられている。
本実施形態の効果は、前述の第１実施形態と同じである。
（第３実施形態）
図１１は、本実施形態に係る半導体装置を示す断面図である。
図１２は、図１１の領域Ｃの拡大図である。
図１１に示すように、半導体装置３００には、ドレイン領域１と、半導体領域２と、半導体領域３と、半導体領域４と、半導体領域５と、半導体領域６と、ゲート電極８と、ドレイン電極１０と、ソース電極１１と、ゲート絶縁膜２０と、層間絶縁膜２１と、絶縁部３０と、カバー膜３５と、が設けられている。層間絶縁膜２１は、膜２１ａ及び膜２１ｂを有する。
半導体領域２は、ドレイン領域１の上面１ａ上に設けられている。
半導体領域３は、半導体領域２上に複数設けられている。複数の半導体領域３は、Ｘ方向に延びており、Ｙ方向に互いに離間して配置されている。
半導体領域４は、半導体領域２上に複数設けられている。複数の半導体領域４は、Ｘ方向に延びており、Ｙ方向で隣り合う半導体領域３の間に位置するようにＹ方向に互いに離間して配置されている。
複数の半導体領域３及び複数の半導体領域４は、多段エピタキシャル法を用いて形成される。例えば、リソグラフィ法を用いたイオン注入と、エピタキシャル成長法とをＺ方向に交互に繰り返す。これにより、ｎ形の半導体領域３と、ｐ形の半導体領域４とがＹ方向において交互に位置するように半導体領域２上に設けられる。つまり、本実施形態の半導体装置３００は、ＭＯＳＦＥＴであって、スーパージャンクション構造を有するものである。
半導体領域５は、半導体領域３上、及び、半導体領域４上に複数設けられている。複数の半導体領域５は、Ｙ方向に互いに離間して配置されている。
半導体領域６は、半導体領域５上に複数設けられている。複数の半導体領域６は、Ｙ方向に互いに離間して配置されている。
ゲート電極８は、半導体領域３上にゲート絶縁膜２０を介して複数設けられている。複数のゲート電極８は、Ｙ方向に互いに離間して配置されている。
ドレイン電極１０は、ドレイン領域１の下面１ｂ上に設けられている。
ソース電極１１は、半導体領域５の一部上と、半導体領域６の一部上と、層間絶縁膜２１上と、絶縁部３０上と、カバー膜３５上とに設けられている。
絶縁部３０は、トレンチＴ１内に設けられている。トレンチＴ１は、破線で示すように、半導体領域２、半導体領域３、半導体領域５及び半導体領域６からなる半導体領域５１と、半導体領域２、半導体領域４及び半導体領域５からなる半導体領域５２との間に形成される。トレンチＴ１の内面上に絶縁部３０が位置する。
カバー膜３５は、トレンチＴ１の空隙部Ｖ上に設けられている。絶縁部３０は、半導体領域５１と、空隙部Ｖ及びカバー膜３５との間に位置する。また、絶縁部３０は、半導体領域５２と、空隙部Ｖ及びカバー膜３５との間に位置する。
図１２に示すように、絶縁部３０は、絶縁膜３０ａ、絶縁膜３０ｂ及び絶縁膜３０ｃを有する。
絶縁膜３０ａは、半導体領域５１の側面上、及び、半導体領域５２の側面上に位置する。また、絶縁膜３０ａは、トレンチＴ１の底面上であって半導体領域２上に位置する。
絶縁膜３０ｂは、絶縁膜３０ａの側面上及び底面上に位置する。
絶縁膜３０ｃは、絶縁膜３０ｂの側面上及び底面上に位置する。
つまり、絶縁部３０は、カバー膜３５の側面と、空隙部Ｖの側面及び底面とを覆っており、絶縁膜３０ｃ、３０ｂ、３０ａがこれらの側面及び底面から離れる方向にこの順で位置する。絶縁膜３０ａ、絶縁膜３０ｂ及び絶縁膜３０ｃの形状は、例えば、底を有する筒状である。
本実施形態の効果は、前述の第１実施形態と同じである。
前述したように、一例として、スーパージャンクション構造を有するＭＯＳＦＥＴを例に説明したが、各実施形態に係る半導体装置は、スーパージャンクション構造を有するＩＧＢＴ（Insulated Gate Bipolar Transistor）等、その他の半導体装置に適用しても良い。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
１：ドレイン領域、１ａ：上面、１ｂ：下面、２〜６、５１、５２：半導体領域、７：コンタクト領域、８：ゲート電極、９：ゲートコンタクト、１０：ドレイン電極、１１：ソース電極、２０：ゲート絶縁膜、２１、２２：層間絶縁膜、２１ａ、２１ｂ：膜、３０：絶縁部、３０ａ、３０ｂ、３０ｃ：絶縁膜、３５：カバー膜、４０：半導体基板、４１：半導体層、４２：半導体膜、５０：領域、６０：柱状部、１００、２００、３００：半導体装置、Ｔ、Ｔ１：トレンチ、Ｖ：空隙部

Claims (4)

  1. 第１方向に延びる第１導電形の第１半導体領域と、
    前記第１方向に延び、前記第１方向に交差する第２方向に前記第１半導体領域と配置され、空隙を囲む第２導電形の第２半導体領域と、
    前記空隙と、前記第２半導体領域との間に設けられ、シリコン酸化物を含む第１絶縁膜と、シリコン窒化物を含む第２絶縁膜と、シリコン酸化物を含む第３絶縁膜とを有する絶縁部と、
    を備え、
    前記第１絶縁膜、前記第２絶縁膜及び前記第３絶縁膜は、前記第２半導体領域から前記空隙に向かって順に位置し、
    前記第１絶縁膜と前記第３絶縁膜の厚さの合計は、前記第２絶縁膜の厚さの０．５倍以上であって４倍以下である半導体装置。
  2. 前記第１絶縁膜は、前記第２半導体領域の側面上及び底面上に位置し、
    前記第２絶縁膜は、前記第１絶縁膜の側面上及び底面上に位置し、
    前記第３絶縁膜は、前記第２絶縁膜の側面上及び底面上に位置する請求項１記載の半導体装置。
  3. 前記第１半導体領域及び前記第２半導体領域上に設けられた第２導電形の第３半導体領域と、
    前記空隙上に設けられ、前記第３半導体領域との間で前記絶縁部が位置するカバー膜と、
    をさらに備えた請求項１または２に記載の半導体装置。
  4. 第１方向に延びる第１導電形の第１半導体領域と、
    前記第１方向に延び、前記第１方向に交差する第２方向に空隙を介して前記第１半導体領域と配置される第２導電形の第２半導体領域と、
    前記空隙と、前記第１半導体領域及び前記第２半導体領域との間に設けられ、シリコン酸化物を含む第１絶縁膜と、シリコン窒化物を含む第２絶縁膜と、シリコン酸化物を含む第３絶縁膜とを有する絶縁部と、
    を備えた半導体装置。
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