JP2018129378A - 半導体装置および半導体装置の製造方法、ならびに、半導体ウエハ構造物 - Google Patents

半導体装置および半導体装置の製造方法、ならびに、半導体ウエハ構造物 Download PDF

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Abstract

【課題】トレンチにゲート電極が埋め込まれた構造において、チャネル長が短くなるのを抑制できる半導体装置およびそのような構造の半導体装置の製造方法ならびに半導体ウエハ構造物を提供する。【解決手段】半導体装置は、ゲートトレンチ２８が第１主面３に形成された半導体層２を含む。ゲートトレンチ２８には、ゲート絶縁膜３１を挟んでゲート電極３２が埋め込まれている。半導体層２の表層部には、ゲート絶縁膜３１を挟んでゲート電極３２と対向するｐ型ボディ領域４５が形成されている。ｐ型ボディ領域４５の表層部には、ゲート絶縁膜３１を挟んでゲート電極３２と対向するｎ＋型ソース領域４６が形成されている。ゲートトレンチ２８の側壁３４およびゲート電極３２の上面４０によって区画された凹所４１には、ゲートトレンチ２８の側壁３４を被覆する側壁絶縁膜５１が形成されている。【選択図】図２

Description

本発明は、半導体装置および半導体装置の製造方法、ならびに、半導体ウエハ構造物に関する。
特許文献１には、トレンチゲートパワー半導体装置が開示されている。この半導体装置は、半導体基板にトレンチを形成する工程と、トレンチの内壁にゲート絶縁膜を形成する工程と、ゲート絶縁膜を挟んでゲート電極をトレンチに埋め込む工程と、半導体基板の表層部にｐ型のボディ領域を形成する工程と、ボディ領域の表層部にｎ＋型のソース領域を形成する工程とを経て製造される。
国際公開第２０１２／１６５３２９号
ゲート電極を形成する工程では、短絡等の問題を防ぐため、半導体層の主面よりも下方に上面が位置するように、ゲート電極がトレンチに埋め込まれる。しかし、ゲート電極の上面が、ソース領域よりも下方の位置に形成されると、ボディ領域にチャネルが形成されなくなるので、半導体装置の正常動作が妨げられる可能性がある。
このような問題を回避すべく、トレンチの側壁からボディ領域の表層部にｎ型不純物を注入して、ゲート絶縁膜を挟んでゲート電極に対向するソース領域を形成することも考えられる。
しかし、この場合には、ボディ領域の底部およびソース領域の底部の間の距離が短くなるので、ボディ領域に形成されるチャネルのチャネル長が小さくなる。この場合、リーク電流の増加や、閾値電圧の低下等の問題が引き起こされる結果、設計値に応じた電気的特性を得ることができなくなる。
本発明は、トレンチにゲート電極が埋め込まれた構造において、チャネル長が小さくなるのを抑制できる半導体装置および半導体装置の製造方法、ならびに、半導体ウエハ構造物を提供することを一つの目的とする。
本発明の半導体装置は、トレンチが形成された主面を有する第１導電型の半導体層と、前記トレンチの側壁に沿って形成されたゲート絶縁層を挟んで前記トレンチに埋め込まれ、前記半導体層の前記主面よりも下方に位置する上面を有するゲート電極と、前記半導体層の前記主面の表層部に形成され、前記ゲート絶縁層を挟んで前記ゲート電極と対向する第２導電型領域と、前記第２導電型領域の表層部に形成され、前記ゲート絶縁層を挟んで前記ゲート電極と対向する第１導電型領域と、前記トレンチの前記側壁および前記ゲート電極の前記上面によって区画された凹所において前記トレンチの前記側壁を被覆する側壁絶縁層とを含む。
本発明の半導体ウエハ構造物は、第１半導体装置が形成される第１装置形成領域および第２半導体装置が形成される第２装置形成領域が設定され、かつ、前記第１装置形成領域および前記第２装置形成領域のそれぞれの領域においてトレンチが形成された主面を有する第１導電型の半導体ウエハを含み、前記第１装置形成領域および前記第２装置形成領域は、前記トレンチの側壁に沿って形成されたゲート絶縁層を挟んで前記トレンチに埋め込まれ、前記半導体ウエハの前記主面よりも下方に位置する上面を有するゲート電極と、前記半導体ウエハの前記主面の表層部に形成され、前記ゲート絶縁層を挟んで前記ゲート電極と対向する第２導電型領域と、前記第２導電型領域の表層部に形成され、前記ゲート絶縁層を挟んで前記ゲート電極と対向する第１導電型領域と、をそれぞれ含み、前記第２装置形成領域に形成された前記ゲート電極の前記上面は、前記第１装置形成領域に形成された前記ゲート電極の前記上面よりも下方に位置しており、前記第２装置形成領域は、前記トレンチの前記側壁および前記ゲート電極の前記上面によって区画された凹所において前記トレンチの前記側壁を被覆する側壁絶縁層を含む。
本発明の半導体装置の製造方法は、第１導電型の半導体ウエハの主面にトレンチを形成する工程と、前記トレンチの側壁に沿ってゲート絶縁層を形成する工程と、前記半導体ウエハの前記主面よりも下方に上面が位置するように、前記トレンチにゲート電極を埋め込む工程と、前記トレンチの側方において、前記半導体ウエハの前記主面の表層部に第２導電型不純物を注入し、前記トレンチの前記側壁に沿う第２導電型領域を形成する工程と、前記トレンチの前記側壁および前記ゲート電極の前記上面によって区画された凹所において、前記トレンチの前記側壁を覆う側壁絶縁層を形成する工程と、前記側壁絶縁層を介して前記第２導電型領域の表層部に第１導電型不純物を注入して、前記第２導電型領域の表層部に前記トレンチの前記側壁に沿う第１導電型領域を形成する工程とを含む。
本発明の半導体装置の製造方法では、トレンチの側壁およびゲート電極の上面によって区画された凹所において、トレンチの側壁を被覆する側壁絶縁層が形成される。第１導電型領域を形成する工程では、この側壁絶縁層を介して、第２導電型領域の表層部に第１導電型不純物が注入される。
したがって、第２導電型領域の表層部の深い位置に第１導電型不純物が注入されるのを、側壁絶縁層によって抑制できる。これにより、第２導電型領域の底部および第１導電型領域の底部の間の距離が短くなるのを抑制できるから、第２導電型領域に形成されるチャネルのチャネル長が小さくなるのを抑制できる。その結果、リーク電流の増加や閾値電圧の低下等といった電気的特性の設計値に対する変動を抑制できる構造の半導体装置や半導体ウエハ構造物を製造できる。
たとえば、第１半導体装置用の第１装置形成領域、および、第２半導体装置用の第２装置形成領域が半導体ウエハの主面に設定された構造の半導体ウエハ構造物では、製造時の誤差に起因して、第１装置形成領域のゲート電極の上面と第２装置形成領域のゲート電極の上面とが互いに異なる深さ位置に形成されることがある。
ここで、側壁絶縁層を含まない構造の半導体ウエハ構造物において、第２装置形成領域のゲート電極の上面が第１装置形成領域のゲート電極の上面よりも下方に形成された場合について考える。この場合、半導体ウエハの主面に対するｎ型不純物の注入可能面積は、第１装置形成領域よりも第２装置形成領域の方が大きくなる。これは、半導体ウエハの主面およびゲート電極の上面の間の距離が、第１装置形成領域よりも第２装置形成領域の方が大きいためである。
したがって、第２装置形成領域では、第１装置形成領域よりも、第２導電型領域の表層部の深い位置に第１導電型不純物が注入される可能性がある。このような構造では、第２装置形成領域の第２導電型領域に形成されるチャネルのチャネル長が短くなる。その結果、第１装置形成領域から取得可能な第１半導体装置の電気的特性と、第２装置形成領域から取得可能な第２半導体装置の電気的特性との間でバラツキが生じてしまう。
そこで、本発明の半導体ウエハ構造物では、ゲート電極の上面が第１装置形成領域のゲート電極の上面よりも下方に形成された構造の第２装置形成領域において、トレンチの側壁を被覆する側壁絶縁層を含む構造とした。これにより、第２装置形成領域において、第２導電型領域の表層部の深い位置に第１導電型不純物が注入されるのを抑制できる。
したがって、第１装置形成領域の第２導電型領域に形成されるチャネルのチャネル長と、第２装置形成領域の第２導電型領域に形成されるチャネルのチャネル長との間にバラツキが生じるのを抑制できる。その結果、第１装置形成領域から取得可能な第１半導体装置の電気的特性と、第２装置形成領域から取得可能な第２半導体装置の電気的特性との間でバラツキが生じるのを抑制できる。よって、歩留りを向上できる。
図１は、本発明の第１実施形態に係る半導体装置を示す模式的な平面図である。 図２は、図１に示すII-II線に沿う断面図である。 図３は、図２に示すトレンチゲート構造の拡大図である。 図４は、図１に示すIV-IV線に沿う断面図である。 図５Ａは、図１に示す半導体装置の製造方法を示す断面図であって、図５Ａ（ａ）はＰＯＷＥＲ−ＭＩＳ領域の一部の領域を示し、図５Ａ（ｂ）はＣＭＩＳ領域の一部の領域を示している。 図５Ｂは、図５Ａの後の工程を示す断面図である。 図５Ｃは、図５Ｂの後の工程を示す断面図である。 図５Ｄは、図５Ｃの後の工程を示す断面図である。 図５Ｅは、図５Ｄの後の工程を示す断面図である。 図５Ｆは、図５Ｅの後の工程を示す断面図である。 図５Ｇは、図５Ｆの後の工程を示す断面図である。 図５Ｈは、図５Ｇの後の工程を示す断面図である。 図５Ｉは、図５Ｈの後の工程を示す断面図である。 図５Ｊは、図５Ｉの後の工程を示す断面図である。 図５Ｋは、図５Ｊの後の工程を示す断面図である。 図５Ｌは、図５Ｋの後の工程を示す断面図である。 図５Ｍは、図５Ｌの後の工程を示す断面図である。 図５Ｎは、図５Ｍの後の工程を示す断面図である。 図５Ｏは、図５Ｎの後の工程を示す断面図である。 図６は、図１に示す半導体装置の製造途中に製造される半導体ウエハ構造物を示す模式的な平面図である。 図７は、図６に示す半導体ウエハ構造物の第１装置形成領域に形成されるトレンチゲート構造の断面図である。 図８は、図６に示す半導体ウエハ構造物の第２装置形成領域に形成されるトレンチゲート構造の断面図である。 図９は、第２装置形成領域が側壁絶縁膜を含まない構造の半導体ウエハ構造物において、凹所の深さを調整した時のチャネルのチャネル長をシミュレーションにより調べた結果を示す図である。 図１０は、図１に示す半導体装置において、凹所の深さを調整した時のチャネルのチャネル長をシミュレーションにより調べた結果を示す図である。 図１１は、図２に対応する部分の断面図であって、本発明の第２実施形態に係る半導体装置を示す図である。 図１２は、図２に対応する部分の断面図であって、本発明の第３実施形態に係る半導体装置を示す図である。
以下では、本発明の実施形態を添付図面を参照して詳細に説明する。
＜第１実施形態＞
図１は、本発明の第１実施形態に係る半導体装置１を示す模式的な平面図である。
図１を参照して、半導体装置１は、半導体層２を含む。半導体層２は、第１主面３と、第１主面３の反対側に位置する第２主面４と、第１主面３および第２主面４を接続する側面５とを含む。半導体層２は、第１主面３の法線方向から見た平面視（以下、単に「平面視」という。）において、四角形状のチップ状に形成されている。
半導体装置１は、ＩＰＭ（Intelligent Power Module）構造を有している。半導体層２には、ＰＯＷＥＲ−ＭＩＳ領域６、ＣＭＩＳ領域７および保護回路領域８が選択的に設定されている。
ＰＯＷＥＲ−ＭＩＳ領域６は、たとえば平面視において半導体層２の第１主面３のうちの２０％以上８０％以下（本実施形態では７０％程度）の領域を占めている。ＣＭＩＳ領域７および保護回路領域８は、ＰＯＷＥＲ−ＭＩＳ領域６外の領域に選択的に設定されている。ＰＯＷＥＲ−ＭＩＳ領域６、ＣＭＩＳ領域７および保護回路領域８の各平面視面積や各平面視形状は任意であり、図１に示される形態に限定されるものではない。
ＰＯＷＥＲ−ＭＩＳ領域６は、トレンチゲート型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を含む。ＣＭＩＳ領域７は、ＣＭＩＳ（Complementary Metal Insulator Semiconductor Field Effect Transistor）を含む。
保護回路領域８は、電流センサ回路、温度センサ回路、ＯＣＤ（Over Charge Current Detection：過電流保護）回路、ＴＳＤ（Thermal Shut Down：過熱保護）回路、ＵＶＬＯ（Under Voltage Lock Out：低電圧誤動作抑制）回路等を含んでいてもよい。
電流センサ回路およびＯＣＤ回路は、協働によって、過電流から半導体装置１を保護する。温度センサ回路およびＴＳＤ回路は、協働によって、過剰な温度上昇から半導体装置１を保護する。ＵＶＬＯ回路は、所定の閾値以下の電圧が半導体装置１に印加された場合に、当該半導体装置１が誤動作するのを抑制する。
半導体層２の第１主面３の上には、表面電極９が形成されている。表面電極９は、チタン、ニッケル、金、銀、銅、銅を含む合金、アルミニウムまたはアルミニウムを含む合金の少なくとも一種を含んでいてもよい。表面電極９は、アルミニウム−銅合金（Ａｌ−Ｃｕ合金）を含んでいてもよいし、アルミニウム−シリコン−銅合金（Ａｌ−Ｓｉ−Ｃｕ合金）を含んでいてもよい。
表面電極９は、ゲートパッド電極１０およびソースパッド電極１１を含む。ゲートパッド電極１０は、平面視において、ＰＯＷＥＲ−ＭＩＳ領域６、ＣＭＩＳ領域７および保護回路領域８の外側の領域に形成されている。ゲートパッド電極１０は、本実施形態では、半導体層２の第１主面３の上において、２つの側面５を接続する１つの角部に沿って形成されている。ソースパッド電極１１は、ＰＯＷＥＲ−ＭＩＳ領域６を被覆するように形成されている。
＜ＰＯＷＥＲ−ＭＩＳ領域６＞
次に、ＰＯＷＥＲ−ＭＩＳ領域６の具体的な構造について説明する。図２は、図１に示すII-II線に沿う断面図である。図３は、図２に示すトレンチゲート構造２７の拡大図である。
図２を参照して、半導体層２は、シリコン製のｎ＋型半導体基板２１と、ｎ＋型半導体基板２１の主面の上に形成されたシリコン製のｎ−型エピタキシャル層２２とを含む。ｎ−型エピタキシャル層２２によって半導体層２の第１主面３が形成されており、ｎ＋型半導体基板２１によって半導体層２の第２主面４が形成されている。
半導体層２の第２主面４には、ドレイン電極２３が裏面電極として接続されている。これにより、ｎ＋型半導体基板２１は、ｎ＋型ドレイン領域２４として形成されている。また、ｎ−型エピタキシャル層２２は、ｎ−型ドレインドリフト領域２５として形成されている。ドレイン電極２３の電極材料としては、表面電極９の電極材料と同様のものを適用できる。
図２および図３を参照して、半導体層２の第１主面３の表層部には、ＭＩＳＦＥＴの単位セル２６を区画するトレンチゲート構造２７が形成されている。トレンチゲート構造２７は、平面視ストライプ状または平面視格子状に形成されている。トレンチゲート構造２７は、図示しない領域において、前述のゲートパッド電極１０に電気的に接続されている。
トレンチゲート構造２７は、半導体層２の第１主面３に形成されたゲートトレンチ２８を含み、当該ゲートトレンチ２８内において、２つの電極が絶縁体によって互いに分離されたスプリットゲート構造を有している。
より具体的には、トレンチゲート構造２７は、ゲートトレンチ２８の底部において下側絶縁膜２９（下側絶縁層）を挟んで埋め込まれた埋め込み電極３０を含む。また、トレンチゲート構造２７は、ゲートトレンチ２８の上部においてゲート絶縁膜３１（ゲート絶縁層）を挟んで埋め込み電極３０の上に形成されたゲート電極３２を含む。また、トレンチゲート構造２７は、埋め込み電極３０およびゲート電極３２の間に形成された中間絶縁膜３３（中間絶縁層）を含む。
ゲートトレンチ２８は、側壁３４および底壁３５を含む。ゲートトレンチ２８の深さは、１μｍ以上１０μｍ以下（本実施形態では４μｍ程度）であってもよい。
ゲートトレンチ２８は、開口面積が、底壁３５の面積よりも大きい断面視テーパ状に形成されていてもよい。半導体層２において、半導体層２の第１主面３およびゲートトレンチ２８の側壁３４の間の角度θの絶対値は、９０°以上９５°以下（本実施形態では９１°程度）であってもよい。
下側絶縁膜２９は、ゲートトレンチ２８の底部において、ゲートトレンチ２８の側壁３４に沿って形成されている。埋め込み電極３０は、下側絶縁膜２９によって区画された下側凹部３６に、断面視において上下方向に延びる壁状に埋め込まれている。埋め込み電極３０は、下側絶縁膜２９の上端よりも上方（半導体層２の第１主面３側）に突出した凸部３７を有している。中間絶縁膜３３は、埋め込み電極３０の凸部３７を被覆している。
ゲート絶縁膜３１は、ゲートトレンチ２８の上部において、ゲートトレンチ２８の側壁３４に沿って形成されている。ゲート絶縁膜３１の上端は、半導体層２の第１主面３に形成された表面絶縁膜３８と一体を成している。ゲート絶縁膜３１の下端は、下側絶縁膜２９の上端と一体を成している。
埋め込み電極３０の凸部３７の両サイドには、中間絶縁膜３３、下側絶縁膜２９およびゲート絶縁膜３１によって区画された溝が形成されている。これにより、ゲートトレンチ２８の開口側には、断面視逆凹状の上側凹部３９が区画されている。
ゲート電極３２は、上側凹部３９に埋め込まれている。ゲート電極３２は、半導体層２の第１主面３よりも下方に位置する上面４０を有している。ゲート電極３２の上面４０は、ゲートトレンチ２８の底壁３５に向かう凹湾曲状の湾曲面を有している。半導体層２の第１主面３に対してほぼ平行な上面４０を有するゲート電極３２が形成されていてもよい。
ゲートトレンチ２８の開口側には、ゲート電極３２の上面４０およびゲートトレンチ２８の側壁３４によって凹所４１が区画されている。図３を参照して、半導体層２の厚さ方向に沿う凹所４１の深さＤは、たとえば１０００Å以上６０００Å以下である。
埋め込み電極３０およびゲート電極３２は、埋め込み性の優れたポリシリコンを含んでいてもよい。一つの形態において、埋め込み電極３０およびゲート電極３２には、ゲート電圧が印加されていてもよい。この構造では、半導体層２のオン抵抗を低下させることができるから、消費電力の増加を抑制できる。
他の形態において、ゲート電極３２には、ゲート電圧が印加されている一方で、埋め込み電極３０には、基準電圧（たとえばソース電圧）が印加されていてもよい。他の形態において、埋め込み電極３０は、フィールドプレート電極として形成されていてもよい。この構造では、半導体層２および埋め込み電極３０の間の寄生容量を低下させることができるから、スイッチング速度の低下を抑制できる。
下側絶縁膜２９、ゲート絶縁膜３１、中間絶縁膜３３および表面絶縁膜３８は、同一の絶縁材料を含んでいてもよい。下側絶縁膜２９、ゲート絶縁膜３１、中間絶縁膜３３および表面絶縁膜３８は、互いに異なる絶縁材料を含んでいてもよい。
下側絶縁膜２９、ゲート絶縁膜３１、中間絶縁膜３３および表面絶縁膜３８は、ＳｉＯ２，ＡｌＯ，ＴａＯ，ＴｉＯ，ＡｌＮ，ＡｌＳｉＮ，ＴｉＮ，ＳｉＮ，ＮｉＯ，ＷＯ，ＢＮ，ＣｒＮまたはＳｉＯＮのうちの少なくとも１種の絶縁材料を含んでいてもよい。下側絶縁膜２９、ゲート絶縁膜３１、中間絶縁膜３３および表面絶縁膜３８の代表的な絶縁材料としては、ＳｉＯ２およびＳｉＮを例示できる。
図３を参照して、下側絶縁膜２９の厚さＴ１は、ゲート絶縁膜３１の厚さＴ２よりも大きい（厚さＴ２＜厚さＴ１）。中間絶縁膜３３の厚さＴ３は、下側絶縁膜２９の厚さＴ１よりも小さい（厚さＴ３＜厚さＴ１）。
中間絶縁膜３３の厚さＴ３は、ゲート絶縁膜３１の厚さＴ２とほぼ等しくてもよい。中間絶縁膜３３の厚さＴ３は、ゲート絶縁膜３１の厚さＴ２よりも小さくてもよいし、大きくてもよい。
図３の断面において、ゲートトレンチ２８の幅Ｗに対する下側絶縁膜２９の厚さＴ１の比Ｔ１／Ｗは、たとえば０．１２５以上０．５以下である。ゲートトレンチ２８の幅Ｗに対するゲート絶縁膜３１の厚さＴ２の比Ｔ２／Ｗは、たとえば０．０１以上０．１０以下である。ゲートトレンチ２８の幅Ｗに対する中間絶縁膜３３の厚さＴ３の比Ｔ３／Ｗは、たとえば０．０１以上０．１０以下である。ゲートトレンチ２８の幅Ｗは、たとえば０．８μｍ以上２μｍ以下（本実施形態では、１．２μｍ程度）である。
ＭＩＳＦＥＴの単位セル２６は、ｐ型ボディ領域４５（第２導電型領域）、ｎ＋型ソース領域４６（第１導電型領域）およびｐ＋型コンタクト領域４７を含む。
ｐ型ボディ領域４５は、半導体層２の第１主面３の表層部においてゲートトレンチ２８の側壁３４に沿って形成されている。ｐ型ボディ領域４５は、ゲート絶縁膜３１を挟んでゲート電極３２と対向している。ｐ型ボディ領域４５は、断面視において、互いに隣り合うトレンチゲート構造２７によって共有されている。
ｎ＋型ソース領域４６は、ｐ型ボディ領域４５の表層部においてゲートトレンチ２８の側壁３４に沿って形成されている。ｎ＋型ソース領域４６は、ゲート絶縁膜３１を挟んでゲート電極３２と対向している。ｎ＋型ソース領域４６は、ゲートトレンチ２８の側壁３４に接する第１部分４８と、第１部分４８以外の領域である第２部分４９とを含む。
第２部分４９は、第１部分４８と一体的に形成されている。第２部分４９は、半導体層２の第１主面３に沿って第１部分４８からゲートトレンチ２８とは反対側に延びている。半導体層２の厚さ方向に関して、ｎ＋型ソース領域４６の第１部分４８の底部は、ｎ＋型ソース領域４６の第２部分４９の底部よりも下方に位置している。
一つの形態において、ｎ＋型ソース領域４６の第１部分４８の底部および第２部分４９の底部は、いずれもゲート電極３２の上面４０よりも下方に位置していてもよい。他の形態において、ｎ＋型ソース領域４６の第１部分４８の底部がゲート電極３２の上面４０よりも下方に位置し、ｎ＋型ソース領域４６の第２部分４９の底部がゲート電極３２の上面４０よりも上方に位置していてもよい。
ｐ＋型コンタクト領域４７は、ｐ型ボディ領域４５の表層部に形成されている。ｐ＋型コンタクト領域４７は、ｎ＋型ソース領域４６を貫通しており、ｐ型ボディ領域４５に電気的に接続されている。
ｐ＋型コンタクト領域４７は、図２に示されるように、ゲートトレンチ２８の側壁３４から間隔を空けて形成されており、かつ、ゲートトレンチ２８の側壁に接していない。ｐ型ボディ領域４５の表層部の図示しない領域において、ゲートトレンチ２８の側壁３４に接するｐ＋型コンタクト領域４７が形成されていてもよい。
ｐ＋型コンタクト領域４７が存在しない部分において、トレンチゲート構造２７の側方には、半導体層２の第１主面３から第２主面４に向かって、ｎ＋型ソース領域４６、ｐ型ボディ領域４５およびｎ−型エピタキシャル層２２が順に形成されている。
ｐ＋型コンタクト領域４７が存在する部分において、トレンチゲート構造２７の側方には、半導体層２の第１主面３から第２主面４に向かって、ｐ＋型コンタクト領域４７、ｐ型ボディ領域４５およびｎ−型エピタキシャル層２２が順に形成されている。
ｐ型ボディ領域４５において、ｎ＋型ソース領域４６およびｎ−型エピタキシャル層２２の間の領域が、ＭＩＳＦＥＴのチャネル５０である。チャネル５０のチャネル長は、ｎ＋型ソース領域４６の底部およびｐ型ボディ領域４５の底部の間の半導体層２の厚さ方向に沿う距離で定義される。
図２および図３を参照して、ゲートトレンチ２８の開口側において、ゲート電極３２の上面４０およびゲートトレンチ２８の側壁３４によって区画された凹所４１には、側壁絶縁膜５１（側壁絶縁層）が形成されている。図２および図３では、明瞭化のため、クロスハッチングによって側壁絶縁膜５１が示されている。
側壁絶縁膜５１は、凹所４１において、ゲート絶縁膜３１を挟んでゲートトレンチ２８の側壁３４を被覆し、かつ、ゲート電極３２の上面４０を被覆している。側壁絶縁膜５１は、ゲート電極３２の上面４０の中央部を露出させるように、ゲート電極３２の上面４０の縁部を被覆している。側壁絶縁膜５１は、ゲート電極３２の上面４０およびゲートトレンチ２８の側壁３４によって形成されるエッジ部に沿って形成されている。
側壁絶縁膜５１は、ゲートトレンチ２８の側壁３４からゲート電極３２の上面４０に向けて張り出している。側壁絶縁膜５１は、凹所４１の内側に向かう凸湾曲状の湾曲面を有している。側壁絶縁膜５１は、ゲート電極３２を殆ど浸食しておらず、ゲート電極３２の上面４０は、中央部から縁部に亘って連続的かつ滑らかに延びている。したがって、ゲート電極３２の上面４０は、本実施形態では、中央部から縁部に向かってほぼ単調に増加する凹湾曲面を形成している。
側壁絶縁膜５１は、半導体層２の第１主面３およびゲートトレンチ２８の側壁３４を接続するゲートトレンチ２８の開口エッジ部を被覆していてもよい。側壁絶縁膜５１は、ゲートトレンチ２８の開口エッジ部を露出させていてもよい。
ｐ＋型コンタクト領域４７が存在しない部分では、側壁絶縁膜５１は、ゲート絶縁膜３１を挟んでｎ＋型ソース領域４６と対向している。半導体層２の厚さ方向に関して、側壁絶縁膜５１の全域は、ｎ＋型ソース領域４６の第１部分４８と対向している。
ｐ＋型コンタクト領域４７が存在する部分では、側壁絶縁膜５１は、ゲート絶縁膜３１を挟んでｐ＋型コンタクト領域４７と対向している。半導体層２の厚さ方向に関して、側壁絶縁膜５１の全域は、ｐ＋型コンタクト領域４７と対向している。
図３の断面において、ゲートトレンチ２８の幅Ｗに対する側壁絶縁膜５１の厚さＴ４の比Ｔ４／Ｗは、凹所４１の深さＤに応じて変動するものであるが、たとえば０．０１以上０．２以下である。
一つの形態において、側壁絶縁膜５１は、ゲート絶縁膜３１と同一の絶縁材料を含んでいてもよい。この構造において、側壁絶縁膜５１は、ゲート絶縁膜３１と一体を成していてもよい。この場合、側壁絶縁膜５１およびゲート絶縁膜３１の間の境界が消滅して、単層構造と見なせる態様で、側壁絶縁膜５１およびゲート絶縁膜３１が形成されていてもよい。
他の形態において、側壁絶縁膜５１は、ゲート絶縁膜３１とは異なる絶縁材料を含んでいてもよい。この構造では、側壁絶縁膜５１およびゲート絶縁膜３１の間の境界は消滅せず、積層構造と見なせる態様で、側壁絶縁膜５１およびゲート絶縁膜３１が形成されていてもよい。
側壁絶縁膜５１は、ＳｉＯ２，ＡｌＯ，ＴａＯ，ＴｉＯ，ＡｌＮ，ＡｌＳｉＮ，ＴｉＮ，ＳｉＮ，ＮｉＯ，ＷＯ，ＢＮ，ＣｒＮまたはＳｉＯＮのうちの少なくとも１種の絶縁材料を含んでいてもよい。側壁絶縁膜５１の代表的な絶縁材料としては、ＳｉＯ２およびＳｉＮを例示できる。
図２および図３を参照して、ゲート電極３２の上面４０において側壁絶縁膜５１から露出する部分には、薄い上面絶縁膜５２が形成されている。上面絶縁膜５２は、酸化膜、たとえば自然酸化膜や熱酸化膜等であってもよい。上面絶縁膜５２は、シリコン酸化膜を含んでいてもよい。
図２を参照して、半導体層２の第１主面３の上には、層間絶縁層５３が形成されている。層間絶縁層５３は、半導体層２の上からゲートトレンチ２８の凹所４１に入り込んでいる。より具体的には、層間絶縁層５３は、凹所４１内において上面絶縁膜５２および側壁絶縁膜５１によって区画された凹所に入り込んだアンカー部を含む。
層間絶縁層５３は、単一の絶縁膜を含む単層構造を有していてもよいし、複数の絶縁膜が積層された積層構造を有していてもよい。層間絶縁層５３は、ＳｉＯ２またはＳｉＮのうちの少なくとも１種の絶縁材料を含んでいてもよい。
層間絶縁層５３には、ｎ＋型ソース領域４６およびｐ＋型コンタクト領域４７を露出させるコンタクト孔５４が形成されている。前述のソースパッド電極１１は、層間絶縁層５３の上からコンタクト孔５４に入り込んでいる。ソースパッド電極１１は、コンタクト孔５４内において、ｎ＋型ソース領域４６およびｐ＋型コンタクト領域４７と電気的に接続されている。
＜ＣＭＩＳ領域７＞
次に、ＣＭＩＳ領域７の具体的な構造について説明する。図４は、図１に示すIV-IV線に沿う断面図である。
図４を参照して、ＣＭＩＳ領域７は、素子分離構造６１と、素子分離構造６１によって互いに電気的に分離されたｎ−ＭＩＳ領域６２およびｐ−ＭＩＳ領域６３とを含む。
素子分離構造６１は、素子分離トレンチ６４、素子分離絶縁膜６５および素子分離電極６６を含む。
素子分離トレンチ６４は、側壁６７および底壁６８を含む。素子分離トレンチ６４は、開口面積が、底壁６８の面積よりも大きい断面視テーパ状に形成されていてもよい。半導体層２において、半導体層２の第１主面３および素子分離トレンチ６４の側壁６７の間の角度θの絶対値は、９０°以上９５°以下（本実施形態では９１°程度）であってもよい。
素子分離トレンチ６４は、ゲートトレンチ２８の幅Ｗおよび深さとほぼ等しい幅および深さを有していてもよい。素子分離トレンチ６４は、ゲートトレンチ２８の幅Ｗおよび深さとは、異なる幅および異なる深さで形成されていてもよい。
素子分離絶縁膜６５は、素子分離トレンチ６４の側壁６７および底壁６８に沿って形成されている。素子分離絶縁膜６５は、素子分離トレンチ６４内において凹状の空間を区画している。
素子分離絶縁膜６５の一部は、素子分離トレンチ６４から露出しており、かつ、半導体層２の第１主面３の上において表面絶縁膜３８と接続されている。素子分離絶縁膜６５は、表面絶縁膜３８の厚さよりも大きい厚さを有している。素子分離絶縁膜６５は、前述の下側絶縁膜２９の厚さＴ１とほぼ等しい厚さを有していてもよい。
素子分離電極６６は、素子分離絶縁膜６５によって区画された凹状の空間に埋め込まれている。素子分離電極６６の上面は、たとえば半導体層２の第１主面３よりも上方に形成されている。素子分離電極６６の上面は、ゲート電極３２の上面４０よりも上方に形成されている。素子分離電極６６には、基準電圧（たとえばソース電圧）が印加されていてもよい。
素子分離電極６６の上面の上には、薄い上面絶縁膜６９が形成されていてもよい。上面絶縁膜６９は、酸化膜、たとえば自然酸化膜や熱酸化膜等であってもよい。上面絶縁膜６９は、シリコン酸化膜を含んでいてもよい。
ｎ−ＭＩＳ領域６２において半導体層２の第１主面３の表層部には、ｐ型ウェル領域７０が形成されている。ｐ型ウェル領域７０は、本実施形態では、素子分離トレンチ６４の深さとほぼ等しい深さで形成されている。素子分離トレンチ６４の深さよりも浅いまたは深いｐ型ウェル領域７０が形成されていてもよい。
ｐ型ウェル領域７０の表層部には、ｎ＋型ソース領域７１およびｎ＋型ドレイン領域７２が間隔を空けて形成されている。ｎ＋型ソース領域７１およびｎ＋型ドレイン領域７２は、互いに等しい深さおよびｎ型不純物濃度で形成されていてもよい。
ｎ−ＭＩＳ領域６２において半導体層２の第１主面３の上には、ｎ−ＭＩＳゲート絶縁膜７３を挟んでｎ−ＭＩＳゲート電極７４が形成されている。ｎ−ＭＩＳゲート絶縁膜７３は、本実施形態では、前述の表面絶縁膜３８を利用して形成されている。表面絶縁膜３８の厚さよりも大きい、または、小さい厚さを有するｎ−ＭＩＳゲート絶縁膜７３が形成されていてもよい。
ｎ−ＭＩＳゲート電極７４は、ｎ−ＭＩＳゲート絶縁膜７３を挟んで、ｐ型ウェル領域７０におけるｎ＋型ソース領域７１およびｎ＋型ドレイン領域７２の間の領域に対向している。ｎ−ＭＩＳゲート電極７４は、ｎ−ＭＩＳゲート絶縁膜７３を挟んで、ｎ＋型ソース領域７１の一部の領域およびｎ＋型ドレイン領域７２の一部の領域にも対向している。
ｐ型ウェル領域７０の表層部において、ｎ＋型ソース領域７１およびｎ＋型ドレイン領域７２の間の領域が、ｎ−ＭＩＳ領域６２のチャネル７５である。
ｎ−ＭＩＳゲート電極７４の側壁は、第１サイドウォール７６によって被覆されている。第１サイドウォール７６は、ｎ−ＭＩＳゲート電極７４の側壁から外側に向けて張り出している。第１サイドウォール７６は、ｎ−ＭＩＳゲート電極７４の外側に向かう凸湾曲状の湾曲面を有している。第１サイドウォール７６は、側壁絶縁膜５１と同一の絶縁材料を含んでいてもよい。
ｐ−ＭＩＳ領域６３において半導体層２の第１主面３の表層部には、ｐ型ウェル領域７９が形成されている。ｐ型ウェル領域７９は、本実施形態では、素子分離トレンチ６４の深さとほぼ等しい深さで形成されている。素子分離トレンチ６４の深さよりも浅いまたは深いｐ型ウェル領域７９が形成されていてもよい。
ｐ型ウェル領域７９の表層部には、ｎ型ウェル領域８０が形成されている。ｎ型ウェル領域８０は、半導体層２においてｐ型ウェル領域７９よりも浅い領域に形成されている。したがって、ｎ型ウェル領域８０は、ｐ型ウェル領域７９の底部に対して半導体層２の第１主面３側に間隔を空けて形成されている。
ｎ型ウェル領域８０の表層部には、ｐ＋型ソース領域８１およびｐ＋型ドレイン領域８２が間隔を空けて形成されている。ｐ＋型ソース領域８１およびｐ＋型ドレイン領域８２は、互いに等しい深さおよびｐ型不純物濃度で形成されている。
ｐ−ＭＩＳ領域６３において半導体層２の第１主面３の上には、ｐ−ＭＩＳゲート絶縁膜８３を挟んでｐ−ＭＩＳゲート電極８４が形成されている。ｐ−ＭＩＳゲート絶縁膜８３は、本実施形態では、前述の表面絶縁膜３８を利用して形成されている。表面絶縁膜３８の厚さよりも大きい、または、小さい厚さを有するｐ−ＭＩＳゲート絶縁膜８３が形成されていてもよい。
ｐ−ＭＩＳゲート電極８４は、ｐ−ＭＩＳゲート絶縁膜８３を挟んで、ｎ型ウェル領域８０におけるｐ＋型ソース領域８１およびｐ＋型ドレイン領域８２の間の領域に対向している。ｐ−ＭＩＳゲート電極８４は、ｐ−ＭＩＳゲート絶縁膜８３を挟んで、ｐ＋型ソース領域８１の一部の領域およびｐ＋型ドレイン領域８２の一部の領域にも対向している。
ｎ型ウェル領域８０の表層部において、ｐ＋型ソース領域８１およびｐ＋型ドレイン領域８２の間の領域がｐ−ＭＩＳ領域６３のチャネル８５である。
ｐ−ＭＩＳゲート電極８４の側壁は、第２サイドウォール８６によって被覆されている。第２サイドウォール８６は、ｐ−ＭＩＳゲート電極８４の側壁から外側に向けて張り出している。第２サイドウォール８６は、ｐ−ＭＩＳゲート電極８４の外側に向かう凸湾曲状の湾曲面を有している。第２サイドウォール８６は、側壁絶縁膜５１と同一の絶縁材料を含んでいてもよい。
＜製造方法＞
次に、半導体装置１の製造方法について説明する。図５Ａ〜図５Ｏは、図１に示す半導体装置１の製造方法を示す断面図である。図５Ａ（ａ）〜図５Ｏ（ａ）はＰＯＷＥＲ−ＭＩＳ領域６の一部の領域を示している。図５Ａ（ｂ）〜図５Ｏ（ｂ）はＣＭＩＳ領域７のｎ−ＭＩＳ領域６２を示している。
図５Ａ（ａ），（ｂ）を参照して、まず、一枚の円板状の半導体ウエハ９２が準備される。半導体ウエハ９２は、第１主面９３およびその反対側の第２主面９４を含む。半導体ウエハ９２の第１主面９３および第２主面９４は、半導体層２の第１主面３および第２主面４にそれぞれ対応している。
半導体ウエハ９２は、シリコン製のｎ＋型半導体基板２１と、ｎ＋型半導体基板２１の上に形成されたシリコン製のｎ−型エピタキシャル層２２とを含む。ｎ−型エピタキシャル層２２は、ｎ＋型半導体基板２１の主面からシリコンをエピタキシャル成長させることによって形成されている。
半導体ウエハ９２からは、複数個の半導体装置１が切り出される。図５Ａ（ａ），（ｂ）では、１個の半導体装置１が形成される領域に関して、ＰＯＷＥＲ−ＭＩＳ領域６の一部の領域およびＣＭＩＳ領域７のｎ−ＭＩＳ領域６２の一部の領域が示されている（以下、図５Ｂ（ａ），（ｂ）〜図５Ｏ（ａ），（ｂ）において同じ）。
次に、図５Ｂ（ａ），（ｂ）を参照して、半導体ウエハ９２の第１主面９３の上にマスク９５が形成される。マスク９５は、ゲートトレンチ２８および素子分離トレンチ６４を形成すべき領域に開口９６を選択的に有している。
次に、マスク９５を介するエッチングによって、半導体ウエハ９２の表層部が選択的に除去される。これにより、半導体ウエハ９２の第１主面９３に、ゲートトレンチ２８および素子分離トレンチ６４が形成される。ゲートトレンチ２８は、側壁３４および底壁３５を含む。素子分離トレンチ６４は、側壁６７および底壁６８を含む。
次に、図５Ｃ（ａ），（ｂ）を参照して、たとえばＣＶＤ（Chemical Vapor Deposition：化学気相成長）法によって、絶縁膜９７が形成される。絶縁膜９７は、半導体ウエハ９２の第１主面９３に加えて、ゲートトレンチ２８の内壁面および素子分離トレンチ６４の内壁面に沿って形成される。
絶縁膜９７の形成工程に先立って、半導体ウエハ９２に対して酸化処理（たとえば熱酸化処理）を施してもよい。この場合、半導体ウエハ９２の第１主面９３に加えて、ゲートトレンチ２８の内壁面および素子分離トレンチ６４の内壁面に沿うライナー酸化膜（図示せず）が形成される。
この工程では、絶縁膜９７の厚さよりも小さい厚さを有するライナー酸化膜が形成されてもよい。ライナー酸化膜は、１００Å以上２０００Å以下（より具体的には１５００Å程度）の厚さを有していてもよい。
次に、図５Ｄ（ａ），（ｂ）を参照して、たとえばＣＶＤ法によって、半導体ウエハ９２の第１主面９３の上に第１ポリシリコン膜９８が形成される。第１ポリシリコン膜９８は、ゲートトレンチ２８および素子分離トレンチ６４を埋めて半導体ウエハ９２の第１主面９３を被覆するように形成される。
第１ポリシリコン膜９８は、ｎ型不純物が注入されたドープドポリシリコンであってもよい。第１ポリシリコン膜９８は、ポリシリコン膜の成膜と同時に、当該ポリシリコン膜にｎ型不純物を注入することによって形成されてもよい。
次に、図５Ｅ（ａ），（ｂ）を参照して、たとえばエッチバックによって、第１ポリシリコン膜９８の不要な部分が選択的に除去される。
より具体的には、ＰＯＷＥＲ−ＭＩＳ領域６では、第１ポリシリコン膜９８は、その上面がゲートトレンチ２８の深さ方向途中部に達するまで除去される。これにより、ゲートトレンチ２８内に埋め込み電極３０が形成される。
一方、ＣＭＩＳ領域７では、第１ポリシリコン膜９８は、絶縁膜９７が露出する位置まで除去される。ＣＭＩＳ領域７では、第１ポリシリコン膜９８の上面は、たとえば半導体ウエハ９２の第１主面９３よりも上方に突出した位置に形成される。これにより、素子分離トレンチ６４内に素子分離電極６６が形成される。
次に、図５Ｆ（ａ），（ｂ）を参照して、たとえばエッチバックによって、絶縁膜９７の不要な部分が選択的に除去される。絶縁膜９７のエッチバック工程は、薬液を用いたウェットエッチングによって絶縁膜９７の不要な部分を選択的に除去する工程を含んでいてもよい。
ＰＯＷＥＲ−ＭＩＳ領域６では、埋め込み電極３０の上端部が露出するまで、絶縁膜９７が選択的に除去される。これにより、ゲートトレンチ２８に下側絶縁膜２９が形成される。
一方、ＣＭＩＳ領域７では、絶縁膜９７において半導体ウエハ９２の第１主面９３を被覆する部分が選択的に除去される。これにより、素子分離トレンチ６４に素子分離絶縁膜６５が形成される。
次に、図５Ｇ（ａ），（ｂ）を参照して、半導体ウエハ９２に対して酸化処理（たとえば熱酸化処理）が施される。これにより、半導体ウエハ９２の第１主面９３において、下側絶縁膜２９および素子分離絶縁膜６５から露出する領域にＳｉＯ２を含む表面絶縁膜３８が形成される。
また、ＰＯＷＥＲ−ＭＩＳ領域６では、下側絶縁膜２９から露出するゲートトレンチ２８の側壁３４にＳｉＯ２を含むゲート絶縁膜３１が形成される。さらに、下側絶縁膜２９から露出する埋め込み電極３０の上端部にＳｉＯ２を含む中間絶縁膜３３が形成される。
一方、ＣＭＩＳ領域７では、素子分離電極６６の上面の上にＳｉＯ２を含む薄い上面絶縁膜６９が形成される。
次に、図５Ｈ（ａ），（ｂ）を参照して、たとえばＣＶＤ法によって、半導体ウエハ９２の第１主面９３の上に第２ポリシリコン膜１００（導電体層）が形成される。第２ポリシリコン膜１００は、ゲートトレンチ２８を埋めて半導体ウエハ９２の第１主面９３を被覆するように形成される。
第２ポリシリコン膜１００は、ｎ型不純物が注入されたドープドポリシリコンであってもよい。第２ポリシリコン膜１００は、ポリシリコン膜の成膜と同時に、当該ポリシリコン膜にｎ型不純物を注入することによって形成されてもよい。
次に、図５Ｉ（ａ），（ｂ）を参照して、たとえばエッチバックによって、第２ポリシリコン膜１００の不要な部分が選択的に除去される。第２ポリシリコン膜１００のエッチバック工程は、ＲＩＥ（Reactive Ion Etching）法等のドライエッチング工程を含んでいてもよい。
ＰＯＷＥＲ−ＭＩＳ領域６において、第２ポリシリコン膜１００は、表面絶縁膜３８が露出した後もさらに除去される。第２ポリシリコン膜１００は、最終的には、その上面が半導体ウエハ９２の第１主面９３よりも下方に位置するまで除去される。
これにより、ゲートトレンチ２８に、半導体ウエハ９２の第１主面９３よりも下方に上面４０が位置するゲート電極３２が形成される。第２ポリシリコン膜１００のエッチバックの後、ゲート電極３２の上面４０に、自然酸化膜等からなる上面絶縁膜５２が形成されてもよい。
一方、ＣＭＩＳ領域７において、第２ポリシリコン膜１００は、素子分離電極６６を被覆する上面絶縁膜６９が露出するまで除去される。上面絶縁膜６９は、ここでは、エッチングストップ膜として機能している。これにより、素子分離トレンチ６４に素子分離絶縁膜６５を挟んで素子分離電極６６が埋め込まれた構造の素子分離構造６１が形成される。
次に、図５Ｊ（ａ），（ｂ）を参照して、半導体ウエハ９２の第１主面９３の表層部にｐ型不純物が注入される。より具体的には、まず、半導体ウエハ９２の第１主面９３の上に、イオン注入マスク１０１が形成される。イオン注入マスク１０１は、ＰＯＷＥＲ−ＭＩＳ領域６のｐ型ボディ領域４５を形成すべき領域を選択的に露出させる開口（図示せず）を有している。
次に、たとえばイオン注入マスク１０１を介する斜めイオン注入法により、半導体ウエハ９２の第１主面９３の表層部にｐ型不純物が注入される。ｐ型不純物の注入角度の絶対値は、半導体ウエハ９２の第１主面９３の法線を０°と定義すると、たとえば５°以上１０°以下である。
これにより、ｐ型不純物は、半導体ウエハ９２の第１主面９３およびゲートトレンチ２８の側壁３４から、当該半導体ウエハ９２の第１主面９３の表層部に注入される。ｐ型不純物が注入された後、イオン注入マスク１０１が除去される。その後、熱処理工程を経て、ｐ型ボディ領域４５が形成される。
具体的な説明は省略するが、ＣＭＩＳ領域７では、イオン注入マスク（図示せず）を介するイオン注入法により、半導体ウエハ９２の第１主面９３の表層部に、ｐ型不純物およびｎ型不純物が選択的に注入される。
これにより、ｎ−ＭＩＳ領域６２において、ｐ型ウェル領域７０が半導体ウエハ９２の第１主面９３の表層部に形成される。また、これにより、ｐ−ＭＩＳ領域６３において、ｐ型ウェル領域７９およびｎ型ウェル領域８０が半導体ウエハ９２の第１主面９３の表層部に形成される。
次に、図５Ｋを参照して、ｎ−ＭＩＳ領域６２およびｐ−ＭＩＳ領域６３において、半導体ウエハ９２の第１主面９３を被覆する第３ポリシリコン膜１０２が形成される。
第３ポリシリコン膜１０２は、ｎ型不純物が注入されたドープドポリシリコンであってもよい。第３ポリシリコン膜１０２は、ポリシリコン膜の成膜と同時に、当該ポリシリコン膜にｎ型不純物を注入することによって形成されてもよい。
次に、第３ポリシリコン膜１０２が選択的にパターニングされる。これにより、ｎ−ＭＩＳ領域６２にｎ−ＭＩＳゲート電極７４が形成され、ｐ−ＭＩＳ領域６３にｐ−ＭＩＳゲート電極８４が形成される。
次に、たとえばＣＶＤ法によって、絶縁膜１０３（絶縁層）が、半導体ウエハ９２の第１主面９３を被覆するように形成される。ここでは、絶縁膜１０３がＳｉＯ２である例について説明する。
ＰＯＷＥＲ−ＭＩＳ領域６において、絶縁膜１０３は、ゲートトレンチ２８の側壁３４およびゲート電極３２の上面４０によって区画された凹所４１に入り込んでいる。ＣＭＩＳ領域７において、絶縁膜１０３は、ｎ−ＭＩＳゲート電極７４およびｐ−ＭＩＳゲート電極８４を被覆している。
次に、図５Ｌ（ａ），（ｂ）を参照して、たとえばエッチバックにより、絶縁膜１０３において、半導体ウエハ９２の第１主面９３に沿う領域が選択的に除去される。絶縁膜１０３のエッチバックは、ドライエッチングによって行われてもよい。
ＰＯＷＥＲ−ＭＩＳ領域６の凹所４１において、絶縁膜１０３の一部は、ゲートトレンチ２８の側壁３４に付着した状態で残存する。これにより、ゲートトレンチ２８の側壁３４を被覆する側壁絶縁膜５１が、凹所４１において、半導体ウエハ９２の第１主面９３に対して自己整合的に形成される。
一方、ＣＭＩＳ領域７のｎ−ＭＩＳ領域６２において、絶縁膜１０３の一部は、ｎ−ＭＩＳゲート電極７４の側壁に付着した状態で残存する。これにより、ｎ−ＭＩＳゲート電極７４の側壁を被覆する第１サイドウォール７６が、ｎ−ＭＩＳゲート電極７４に対して自己整合的に形成される。
また、ＣＭＩＳ領域７のｐ−ＭＩＳ領域６３において、絶縁膜１０３の一部は、ｐ−ＭＩＳゲート電極８４の側壁に付着した状態で残存する。これにより、ｐ−ＭＩＳゲート電極８４の側壁を被覆する第２サイドウォール８６が、ｐ−ＭＩＳゲート電極８４に対して自己整合的に形成される。
次に、図５Ｍ（ａ），（ｂ）を参照して、半導体ウエハ９２の第１主面９３の表層部にｎ型不純物が注入される。より具体的には、まず、半導体ウエハ９２の第１主面９３の上に、イオン注入マスク１０４が形成される。
イオン注入マスク１０４は、ＰＯＷＥＲ−ＭＩＳ領域６のｎ＋型ソース領域４６およびＣＭＩＳ領域７（ｎ−ＭＩＳ領域６２）のｎ＋型ソース領域７１を形成すべき領域を選択的に露出させる開口１０５を有している。
次に、イオン注入マスク１０４を介する斜めイオン注入法により、半導体ウエハ９２の第１主面９３の表層部にｎ型不純物が注入される。ｎ型不純物の注入角度の絶対値は、半導体ウエハ９２の第１主面９３の法線を０°と定義すると、たとえば５°以上３５°以下である。
ＰＯＷＥＲ−ＭＩＳ領域６では、半導体ウエハ９２の第１主面９３およびゲートトレンチ２８の側壁３４から、ｐ型ボディ領域４５の表層部にｎ型不純物が注入される。ゲートトレンチ２８の側壁３４に向かうｎ型不純物は、側壁絶縁膜５１およびゲート絶縁膜３１を介してｐ型ボディ領域４５の表層部に注入される。
ＣＭＩＳ領域７のｎ−ＭＩＳ領域６２では、第１サイドウォール７６に沿ってｐ型ウェル領域７０の表層部にｎ型不純物が注入される。
ｎ型不純物が注入された後、イオン注入マスク１０４が除去される。その後、熱処理工程を経て、ｎ＋型ソース領域４６、ｎ＋型ソース領域７１およびｎ＋型ドレイン領域７２が形成される。
ＣＭＩＳ領域７のｎ＋型ソース領域７１およびｎ＋型ドレイン領域７２は、ＰＯＷＥＲ−ＭＩＳ領域６のｎ＋型ソース領域４６とは、異なる工程を経て形成されてもよい。したがって、ｎ＋型ソース領域７１およびｎ＋型ドレイン領域７２は、ｎ＋型ソース領域４６のｎ型不純物濃度および深さとは異なるｎ型不純物濃度および深さで形成されてもよい。
次に、図５Ｎ（ａ），（ｂ）を参照して、半導体ウエハ９２の第１主面９３の表層部にｐ型不純物が注入される。より具体的には、まず、半導体ウエハ９２の第１主面９３の上に、イオン注入マスク１０６が形成される。
イオン注入マスク１０６は、ＰＯＷＥＲ−ＭＩＳ領域６のｐ＋型コンタクト領域４７およびＣＭＩＳ領域７（ｐ−ＭＩＳ領域６３）のｐ＋型ソース領域８１を形成すべき領域を選択的に露出させる開口１０７を有している。
次に、イオン注入マスク１０６を介する斜めイオン注入法により、半導体ウエハ９２の第１主面９３の表層部にｐ型不純物が注入される。ｐ型不純物の注入角度の絶対値は、半導体ウエハ９２の第１主面９３の法線を０°と定義すると、たとえば５°以上３５°以下である。
ＰＯＷＥＲ−ＭＩＳ領域６では、ｐ型ボディ領域４５の表層部にｐ型不純物が選択的に注入される。ＰＯＷＥＲ−ＭＩＳ領域６において、ｐ型不純物の一部は、側壁絶縁膜５１およびゲート絶縁膜３１を介してｐ型ボディ領域４５の表層部に注入されてもよい。これにより、ゲートトレンチ２８の側壁３４に沿うｐ＋型コンタクト領域４７を形成できる。
ＣＭＩＳ領域７のｐ−ＭＩＳ領域６３では、第２サイドウォール８６に沿ってｎ型ウェル領域８０の表層部にｐ型不純物が選択的に注入される。
ｐ型不純物が注入された後、イオン注入マスク１０６が除去される。その後、熱処理工程を経て、ｐ＋型コンタクト領域４７、ｐ＋型ソース領域８１およびｐ＋型ドレイン領域８２が形成される。
ＣＭＩＳ領域７のｐ＋型ソース領域８１およびｐ＋型ドレイン領域８２は、ＰＯＷＥＲ−ＭＩＳ領域６のｐ＋型コンタクト領域４７とは、異なる工程を経て形成されてもよい。したがって、ｐ＋型ソース領域８１およびｐ＋型ドレイン領域８２は、ｐ＋型コンタクト領域４７のｐ型不純物濃度および深さとは異なるｐ型不純物濃度および深さで形成されてもよい。
次に、図５Ｏ（ａ），（ｂ）を参照して、たとえばＣＶＤ法によって、半導体ウエハ９２の第１主面９３を被覆する層間絶縁層５３が形成される。
次に、たとえばマスク（図示せず）を介するエッチングにより、層間絶縁層５３の不要な部分が選択的に除去される。これにより、ＰＯＷＥＲ−ＭＩＳ領域６に、ｎ＋型ソース領域４６およびｐ＋型コンタクト領域４７を露出させるコンタクト孔５４が形成される。
その後、ゲートパッド電極１０およびソースパッド電極１１が層間絶縁層５３の上に選択的に形成され、ドレイン電極２３が半導体ウエハ９２の第２主面９４側に形成される。
以上の工程を経て製造された半導体ウエハ構造物の一例が、図６に示されている。図６は、図１に示す半導体装置１の製造途中に製造される半導体ウエハ構造物１１１を示す模式的な平面図である。
半導体ウエハ構造物１１１は、半導体ウエハ９２を含む。半導体ウエハ９２の第１主面９３には、半導体装置１が形成される装置形成領域１１２が、複数設定されている。複数の装置形成領域１１２は、第１方向および第１方向に交差（たとえば直交）する第２方向に沿って互いに間隔を空けて平面視行列状に配列されている。
複数の装置形成領域１１２は、ダイシングライン１１３によって互いに区画されている。ダイシングライン１１３は、第１方向に沿って延びる第１ラインと、第２方向に沿って延びる第２ラインとを含む平面視格子状に設定されている。
ダイシングライン１１３の第１ラインは、第２方向に沿って互いに隣り合う複数の装置形成領域１１２を区画している。ダイシングライン１１３の第２ラインは、第１方向に沿って互いに隣り合う複数の装置形成領域１１２を区画している。ダイシングライン１１３に沿って半導体ウエハ構造物１１１を切断することによって、複数個の半導体装置１が切り出される。
複数の装置形成領域１１２は、第１装置形成領域１１２Ａおよび第２装置形成領域１１２Ｂを含む。第１装置形成領域１１２Ａは、半導体ウエハ９２の第１主面９３の中央部に設定された任意の装置形成領域１１２である。図６では、半導体ウエハ９２の第１主面９３の中央部の任意の領域に設定された複数（５個×５個）の装置形成領域１１２をそれぞれ第１装置形成領域１１２Ａとして示している。
第２装置形成領域１１２Ｂは、第１装置形成領域１１２Ａよりも半導体ウエハ９２の周縁側に設定された任意の装置形成領域１１２である。図６では、第２装置形成領域１１２Ｂが、半導体ウエハ９２の第１主面９３の周縁部に沿って設定されている例を示している。図６では、半導体ウエハ９２の第１主面９３の周縁部の任意の領域に設定された複数（５個×５個）の装置形成領域１１２をそれぞれ第２装置形成領域１１２Ｂとして示している。
半導体ウエハ９２の周縁部は、中央部を取り囲むように半導体ウエハ９２の周縁に沿って設定された任意の環状の領域を含む。半導体ウエハ９２の周縁部の幅ｒは、たとえば半導体ウエハ９２の半径Ｒの５０％以下である。図６では、半導体ウエハ９２の周縁部の幅ｒが、半導体ウエハ９２の半径Ｒの１０％程度である例が示されている。
図７は、図６に示す半導体ウエハ構造物１１１の第１装置形成領域１１２Ａに形成されるトレンチゲート構造２７の断面図である。図８は、図６に示す半導体ウエハ構造物１１１の第２装置形成領域１１２Ｂに形成されるトレンチゲート構造２７の断面図である。
図７および図８を参照して、半導体ウエハ構造物１１１において、第２装置形成領域１１２Ｂに形成されたゲート電極３２の上面４０は、第１装置形成領域１１２Ａに形成されたゲート電極３２の上面４０よりも下方に位置している。
第１装置形成領域１１２Ａの凹所４１の深さＤは、たとえば１０００Å以上３０００Å以下（１０００Å≦Ｄ≦３０００Å以下）である。第２装置形成領域１１２Ｂの凹所４１の深さＤは、たとえば３０００Åを超えて６０００Å以下（３０００Å＜Ｄ≦６０００Å）である。
これは、第２ポリシリコン膜１００のエッチバック工程（図５Ｉ（ａ），（ｂ）参照）において、ドライエッチングによる第２ポリシリコン膜１００の除去時間に誤差が生じたためである。
つまり、本実施形態では、ドライエッチング時のガスやイオンに曝される時間が、半導体ウエハ９２の中央部よりも半導体ウエハ９２の周縁部の方が長い。そのため、第２装置形成領域１１２Ｂ側の第２ポリシリコン膜１００の除去量が、第１装置形成領域１１２Ａ側の第２ポリシリコン膜１００の除去量よりも増加する。
その結果、オーバエッチングによって、第２装置形成領域１１２Ｂの凹所４１の深さＤが、第１装置形成領域１１２Ａの凹所４１の深さＤよりも大きくなる。このような傾向が存在する製造方法では、凹所４１の深さＤは、半導体ウエハ９２の中央部から半導体ウエハ９２の周縁部に向かって徐々に大きくなる。
図７および図８を再度参照して、第２装置形成領域１１２Ｂに形成されたｐ型ボディ領域４５の底部は、第１装置形成領域１１２Ａに形成されたｐ型ボディ領域４５の底部よりも下方に位置している。これは、ｐ型ボディ領域４５の形成工程（図５Ｊ（ａ），（ｂ）参照）において、斜めイオン注入法によって、ゲートトレンチ２８の側壁３４から半導体ウエハ９２の第１主面９３の表層部にｐ型不純物が注入されたためである。
すなわち、第２装置形成領域１１２Ｂの凹所４１の深さＤは、第１装置形成領域１１２Ａの凹所４１の深さＤよりも大きい。そのため、斜めイオン注入法では、第２装置形成領域１１２Ｂにおけるｐ型不純物の注入可能面積が、第１装置形成領域１１２Ａにおけるｐ型不純物の注入可能面積よりも大きくなる。したがって、第２装置形成領域１１２Ｂでは、ｐ型不純物が、第１装置形成領域１１２Ａよりも、半導体ウエハ９２の第１主面９３の表層部の深い位置に注入される。
ここで、側壁絶縁膜５１を含まない構造の半導体ウエハ構造物１１１について考える。側壁絶縁膜５１を含まない構造の半導体ウエハ構造物１１１において、凹所４１の深さＤを調整した時のチャネル５０のチャネル長をシミュレーションにより調べた結果が図９に示されている。
図９では、凹所４１の深さＤを２０００Å，３０００Å，４０００Åおよび５０００Åに設定したときのチャネル５０のチャネル長を調べた結果がそれぞれ示されている。チャネル５０のチャネル長の設計値は、０．６５μｍに設定されている。
図９を参照して、側壁絶縁膜５１を含まない構造の半導体ウエハ構造物１１１では、凹所４１の深さＤが大きくなるにしたがって、ｎ＋型ソース領域４６の第１部分４８がｎ＋型ソース領域４６の第２部分４９よりも深い位置に形成される。そのため、側壁絶縁膜５１を含まない構造の半導体ウエハ構造物１１１では、凹所４１の深さＤが大きくなると、チャネル長が短くなる。
第２装置形成領域１１２Ｂに形成された凹所４１の深さＤは、第１装置形成領域１１２Ａに形成された凹所４１の深さＤよりも大きい。そのため、側壁絶縁膜５１を含まない構造の半導体ウエハ構造物１１１では、第２装置形成領域１１２Ｂに対するｎ型不純物の注入可能面積が、第１装置形成領域１１２Ａに対するｎ型不純物の注入可能面積よりも大きくなる。
したがって、第２装置形成領域１１２Ｂでは、第１装置形成領域１１２Ａよりも、ｐ型ボディ領域４５の表層部の深い位置にｎ型不純物が注入される。このような構造では、第２装置形成領域１１２Ｂのｐ型ボディ領域４５に形成されるチャネル５０のチャネル長が短くなる。
その結果、第１装置形成領域１１２Ａから取得可能な半導体装置１の電気的特性と、第２装置形成領域１１２Ｂから取得可能な半導体装置１の電気的特性との間でバラツキが生じてしまう。
本実施形態に係る半導体ウエハ構造物１１１において、凹所４１の深さＤを調整した時のチャネル５０のチャネル長をシミュレーションにより調べた結果が図１０に示されている。
図１０では、凹所４１の深さＤを２０００Å，３０００Å，４０００Åおよび５０００Åにしたときのチャネル５０のチャネル長を調べた結果がそれぞれ示されている。チャネル５０のチャネル長の設計値は、０．６５μｍに設定されている。
図１０を参照して、側壁絶縁膜５１を含む本実施形態に係る半導体ウエハ構造物１１１では、凹所４１の深さＤが大きくなったとしても、ｎ＋型ソース領域４６の第１部分４８が、ｐ型ボディ領域４５の表層部の深い位置に形成されるのが抑制されている。したがって、凹所４１の深さＤの変動によるチャネル長の変動が抑制されている。
これは、ｎ＋型ソース領域４６を形成する工程（図５Ｍ（ａ），（ｂ）参照）において、側壁絶縁膜５１を介してｐ型ボディ領域４５の表層部にｎ型不純物が注入されたためである。この工程では、側壁絶縁膜５１によって、ｎ型不純物がｐ型ボディ領域４５の表層部の深い位置に注入されることが抑制される。
凹所４１の深さＤが、たとえば１０００Å以上３０００Å以下程度である第１装置形成領域１１２Ａでは、ゲートトレンチ２８の側壁３４の大部分がゲート電極３２によって被覆される。したがって、第１装置形成領域１１２Ａでは、ゲート電極３２そのものによって、ｐ型ボディ領域４５の表層部の深い位置にｎ型不純物が注入されることが抑制される。
一方、凹所４１の深さＤが、たとえば３０００Åを超えて６０００Å以下程度である第２装置形成領域１１２Ｂでは、露出したゲートトレンチ２８の側壁３４を被覆するように側壁絶縁膜５１が形成されている。したがって、第２装置形成領域１１２Ｂでは、側壁絶縁膜５１によって、ｐ型ボディ領域４５の表層部の深い位置にｎ型不純物が注入されることが抑制される。
これにより、凹所４１の深さＤやｐ型ボディ領域４５の深さが異なっていたとしても、第１装置形成領域１１２Ａおよび第２装置形成領域１１２Ｂの間でチャネル５０のチャネル長にばらつきが生じるのを抑制できる。
本実施形態では、第２装置形成領域１１２Ｂに加えて、第１装置形成領域１１２Ａにおいても側壁絶縁膜５１を形成している。これにより、第１装置形成領域１１２Ａにおいても、ｐ型ボディ領域４５の表層部の深い位置にｎ型不純物が注入されることを抑制できる。よって、第１装置形成領域１１２Ａおよび第２装置形成領域１１２Ｂの間でチャネル５０のチャネル長にばらつきが生じるのをより一層抑制できる。
本実施形態に係る半導体ウエハ構造物１１１では、第１装置形成領域１１２Ａに形成されたチャネル５０の第１チャネル長、および、第２装置形成領域１１２Ｂに形成されたチャネル５０の第２チャネル長の間の差の絶対値を、たとえば第１チャネル長および第２チャネル長の平均値の０％以上１０％以下の範囲に収めることができる。また、第１チャネル長および第２チャネル長の間の差の絶対値を、たとえば０μｍ以上０．１μｍ以下の範囲に収めることができる。
以上のように、本実施形態に係る半導体装置１の製造方法では、ゲートトレンチ２８の側壁３４およびゲート電極３２の上面４０によって区画された凹所４１においてゲートトレンチ２８の側壁３４を被覆する側壁絶縁膜５１が形成される。ｎ＋型ソース領域４６を形成する工程では、この側壁絶縁膜５１を介して、ｐ型ボディ領域４５の表層部にｎ型不純物が注入される。
したがって、ｐ型ボディ領域４５の表層部の深い位置にｎ型不純物が注入されるのを、側壁絶縁膜５１によって抑制できる。これにより、ｐ型ボディ領域４５の底部およびｎ＋型ソース領域４６の底部の間の距離が短くなるのを抑制できるから、ｐ型ボディ領域４５に形成されるチャネル５０のチャネル長が小さくなるのを抑制できる。
その結果、リーク電流の増加や閾値電圧の低下等といった電気的特性の設計値に対する変動を抑制できる構造の半導体装置１や半導体ウエハ構造物１１１を製造できる。
本実施形態に係る半導体ウエハ構造物１１１では、第１装置形成領域１１２Ａのｐ型ボディ領域４５に形成されるチャネル５０の第１チャネル長と、第２装置形成領域１１２Ｂのｐ型ボディ領域４５に形成されるチャネル５０の第２チャネル長との間にバラツキが生じるのを抑制できる。
その結果、第１装置形成領域１１２Ａから取得可能な半導体装置１（第１半導体装置）の電気的特性と、第２装置形成領域１１２Ｂから取得可能な半導体装置１（第２半導体装置）の電気的特性との間でバラツキが生じるのを抑制できる。よって、歩留りを向上できる。
また、本実施形態に係る半導体装置１の製造方法では、ＰＯＷＥＲ−ＭＩＳ領域６の側壁絶縁膜５１を形成する工程と、ＣＭＩＳ領域７の第１サイドウォール７６および第２サイドウォール８６を形成する工程とを同時に実行している（図５Ｋ（ａ），（ｂ）および図５Ｌ（ａ），（ｂ）参照）。
したがって、第１サイドウォール７６および第２サイドウォール８６を形成する工程を既に実施している場合には、工数を増加させることなく、側壁絶縁膜５１を形成することができる。これにより、側壁絶縁膜５１の追加に伴うコストの増加を抑制できる。
＜第２実施形態＞
図１１は、図２に対応する部分の断面図であって、本発明の第２実施形態に係る半導体装置１２１を示す図である。図１１において、前述の第１実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
本実施形態に係る半導体装置１２１は、前述のＰＯＷＥＲ−ＭＩＳ領域６に代えてＰＯＷＥＲ−ＩＧＢＴ領域１２６を含む構造を有している点において、前述の第１実施形態に係る半導体装置１とは異なる構造を有している。ＰＯＷＥＲ−ＩＧＢＴ領域１２６は、トレンチゲート型のＩＧＢＴ（Insulated Gate Bipolar Transistor）を含む。
本実施形態に係る半導体装置１２１は、半導体層２が、シリコン製のｎ＋型半導体基板２１に代えてシリコン製のｐ＋型半導体基板１２２を含む。半導体層２の第２主面４には、ドレイン電極２３に代えて、コレクタ電極１２３が接続されている。
これにより、ｐ＋型半導体基板２１は、ｐ＋型コレクタ領域１２４として形成されている。また、ｎ−型エピタキシャル層２２は、ｎ−型コレクタドリフト領域１２５として形成されている。コレクタ電極１２３の電極材料としては、表面電極９の電極材料と同様のものを適用できる。
前述のＭＩＳＦＥＴのソースパッド電極１１およびｎ＋型ソース領域４６は、ＩＧＢＴのエミッタパッド電極１２７およびｎ＋型エミッタ領域１２８（第１導電型領域）にそれぞれ対応している。
本実施形態に係る半導体装置１２１によっても、前述の第１実施形態において述べた作用効果と同様の作用効果を奏することができる。
＜第３実施形態＞
図１２は、図２に対応する部分の断面図であって、本発明の第３実施形態に係る半導体装置１３１を示す図である。図１２において、前述の第１実施形態において述べた構成と同様の構成については、同一の参照符号を付して説明を省略する。
本実施形態に係る半導体装置１３１は、トレンチゲート構造２７が下側絶縁膜２９および埋め込み電極３０を含まない点において、前述の第１実施形態に係る半導体装置１とは異なる構造を有している。
本実施形態に係るトレンチゲート構造２７は、ゲートトレンチ２８の側壁３４および底壁３５に沿って形成されたゲート絶縁膜３１と、ゲート絶縁膜３１を挟んでゲートトレンチ２８に埋め込まれたゲート電極３２とを含む。ゲートトレンチ２８の幅Ｗは、０．５μｍ以上２μｍ以下であってもよい。
本実施形態に係る半導体装置１３１によっても、前述の第１実施形態において述べた作用効果と同様の作用効果を奏することができる。
以上、本発明の実施形態について説明したが、本発明はさらに他の形態で実施することもできる。
前述の各実施形態では、半導体ウエハ構造物１１１において、第１装置形成領域１１２Ａおよび第２装置形成領域１１２Ｂの双方に側壁絶縁膜５１が形成された例について説明した。しかし、凹所４１の深さＤが比較的大きい第２装置形成領域１１２Ｂだけに側壁絶縁膜５１を形成してもよい。
前述の各実施形態では、半導体ウエハ構造物１１１において、半導体ウエハ９２の第１主面９３の周縁部に設定された第２装置形成領域１１２Ｂの凹所４１の深さＤが、半導体ウエハ９２の第１主面９３の中央部に設定された第１装置形成領域１１２Ａの凹所４１の深さＤよりも大きくなる例について説明した。
しかし、製造方法によっては、半導体ウエハ９２の第１主面９３の周縁部に設定された第２装置形成領域１１２Ｂの凹所４１の深さＤが、半導体ウエハ９２の第１主面９３の中央部に設定された第１装置形成領域１１２Ａの凹所４１の深さＤよりも小さくなる場合がある点を補足しておく。
また、凹所４１の深さＤが小さくなる領域は、製造方法の他、製造工程中に使用する装置の仕様によっても変わり得る。しかし、このような構造であっても、半導体ウエハ９２の第１主面９３において、凹所４１の深さＤが小さくなる領域やそれ以外の領域に側壁絶縁膜５１を形成することによって、前述の第１実施形態において述べた作用効果と同様の作用効果を奏することができる。
前述の第１実施形態および第３実施形態では、ＣＭＩＳ領域７および保護回路領域８を含まず、ＰＯＷＥＲ−ＭＩＳ領域６だけが形成された構造が採用されてもよい。
前述の第２実施形態では、ＣＭＩＳ領域７および保護回路領域８を含まず、ＰＯＷＥＲ−ＩＧＢＴ領域１２６だけが形成された構造が採用されてもよい。
前述の各実施形態において、各半導体部分の導電型が反転された構造が採用されてもよい。つまり、ｐ型の部分がｎ型とされ、ｎ型の部分がｐ型とされてもよい。
前述の各実施形態において、半導体層２は、ＦＺ(Floating Zone)法によって形成されたシリコン製のｎ−型半導体基板を含む単層構造を有していてもよい。
この場合、第１実施形態および第３実施形態では、半導体層２の第２主面４に対するｎ型不純物の注入によってｎ＋型ドレイン領域２４が形成される。そして、ｎ−型半導体基板の一部の領域がｎ−型ドレインドリフト領域２５となる。
一方、第２実施形態では、半導体層２の第２主面４に対するｐ型不純物の注入によってｐ＋型コレクタ領域１２４が形成される。そして、ｎ−型半導体基板の一部の領域がｎ−型コレクタドリフト領域１２５となる。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
１ 半導体装置
２ 半導体層
３ 半導体層の第１主面
４ 半導体層の第２主面
２８ ゲートトレンチ（トレンチ）
２９ 下側絶縁膜（下側絶縁層）
３０ 埋め込み電極
３１ ゲート絶縁膜（ゲート絶縁層）
３２ ゲート電極
３３ 中間絶縁膜（中間絶縁層）
３４ ゲートトレンチの側壁
３５ ゲートトレンチの底壁
４０ ゲート電極の上面
４１ 凹所
４５ ｐ型ボディ領域（第２導電型領域）
４６ ｎ＋型ソース領域（第１導電型領域）
５０ チャネル
５１ 側壁絶縁膜（側壁絶縁層）
９２ 半導体ウエハ
９３ 半導体ウエハの第１主面
９４ 半導体ウエハの第２主面
１００ 第２ポリシリコン膜（導電体層）
１０３ 絶縁膜（絶縁層）
１１１ 半導体ウエハ構造物
１１２Ａ 第１装置形成領域
１１２Ｂ 第２装置形成領域
１２１ 半導体装置
１２８ ｎ＋型エミッタ領域（第１導電型領域）
１３１ 半導体装置

Claims (19)

  1. トレンチが形成された主面を有する第１導電型の半導体層と、
    前記トレンチの側壁に沿って形成されたゲート絶縁層を挟んで前記トレンチに埋め込まれ、前記半導体層の前記主面よりも下方に位置する上面を有するゲート電極と、
    前記半導体層の前記主面の表層部に形成され、前記ゲート絶縁層を挟んで前記ゲート電極と対向する第２導電型領域と、
    前記第２導電型領域の表層部に形成され、前記ゲート絶縁層を挟んで前記ゲート電極と対向する第１導電型領域と、
    前記トレンチの前記側壁および前記ゲート電極の前記上面によって区画された凹所において前記トレンチの前記側壁を被覆する側壁絶縁層とを含む、半導体装置。
  2. 前記側壁絶縁層は、前記凹所において、前記ゲート絶縁層を挟んで前記トレンチの前記側壁を被覆している、請求項１に記載の半導体装置。
  3. 前記側壁絶縁層は、前記凹所において、前記トレンチの前記側壁に加えて、前記ゲート電極の前記上面を被覆している、請求項１または２に記載の半導体装置。
  4. 前記側壁絶縁層は、前記凹所において、前記ゲート電極の前記上面および前記トレンチの前記側壁によって形成されるエッジ部に沿って形成されている、請求項１〜３のいずれか一項に記載の半導体装置。
  5. 前記側壁絶縁層は、前記トレンチの前記側壁から前記ゲート電極の前記上面に向けて張り出し、かつ、前記凹所の内側に向かう湾曲面を有している、請求項１〜４のいずれか一項に記載の半導体装置。
  6. 前記側壁絶縁層は、前記ゲート絶縁層と同一の絶縁材料を含む、請求項１〜５のいずれか一項に記載の半導体装置。
  7. 前記側壁絶縁層は、前記ゲート絶縁層とは異なる絶縁材料を含む、請求項１〜５のいずれか一項に記載の半導体装置。
  8. 前記トレンチの前記ゲート電極よりも下方の領域に下側絶縁層を挟んで埋め込まれた埋め込み電極と、
    前記ゲート電極および前記埋め込み電極の間に形成された中間絶縁層とをさらに含む、請求項１〜７のいずれか一項に記載の半導体装置。
  9. 第１導電型の半導体ウエハの主面にトレンチを形成する工程と、
    前記トレンチの側壁に沿ってゲート絶縁層を形成する工程と、
    前記半導体ウエハの前記主面よりも下方に上面が位置するように、前記トレンチにゲート電極を埋め込む工程と、
    前記トレンチの側方において、前記半導体ウエハの前記主面の表層部に第２導電型不純物を注入し、前記トレンチの前記側壁に沿う第２導電型領域を形成する工程と、
    前記トレンチの前記側壁および前記ゲート電極の前記上面によって区画された凹所において、前記トレンチの前記側壁を覆う側壁絶縁層を形成する工程と、
    前記側壁絶縁層を介して前記第２導電型領域の表層部に第１導電型不純物を注入して、前記第２導電型領域の表層部に前記トレンチの前記側壁に沿う第１導電型領域を形成する工程とを含む、半導体装置の製造方法。
  10. 前記第１導電型領域を形成する工程は、斜めイオン注入法によって、前記側壁絶縁層を介して前記第２導電型領域の表層部に前記第１導電型不純物を注入する工程を含む、請求項９に記載の半導体装置の製造方法。
  11. 前記第２導電型領域を形成する工程は、斜めイオン注入法によって、前記トレンチの前記側壁から前記半導体ウエハの前記主面の前記表層部に前記第２導電型不純物を注入する工程を含む、請求項９または１０に記載の半導体装置の製造方法。
  12. 前記側壁絶縁層を形成する工程は、
    前記半導体ウエハの前記主面に加えて、前記トレンチの前記側壁および前記ゲート電極の前記上面によって区画された前記凹所の内壁に沿う絶縁層を形成する工程と、
    前記絶縁層において前記トレンチの前記側壁を被覆する部分が残存するように、前記絶縁層の不要な部分を選択的に除去する工程とを含む、請求項９〜１１のいずれか一項に記載の半導体装置の製造方法。
  13. 前記ゲート電極を形成する工程は、
    前記トレンチを埋めて前記半導体ウエハの前記主面を被覆する導電体層を形成する工程と、
    前記導電体層の上面が前記半導体ウエハの前記主面よりも下方に位置するまで、前記導電体層の不要な部分を選択的に除去する工程とを含む、請求項９〜１２のいずれか一項に記載の半導体装置の製造方法。
  14. 第１半導体装置が形成される第１装置形成領域および第２半導体装置が形成される第２装置形成領域が設定され、かつ、前記第１装置形成領域および前記第２装置形成領域のそれぞれの領域においてトレンチが形成された主面を有する第１導電型の半導体ウエハを含み、
    前記第１装置形成領域および前記第２装置形成領域は、
    前記トレンチの側壁に沿って形成されたゲート絶縁層を挟んで前記トレンチに埋め込まれ、前記半導体ウエハの前記主面よりも下方に位置する上面を有するゲート電極と、
    前記半導体ウエハの前記主面の表層部に形成され、前記ゲート絶縁層を挟んで前記ゲート電極と対向する第２導電型領域と、
    前記第２導電型領域の表層部に形成され、前記ゲート絶縁層を挟んで前記ゲート電極と対向する第１導電型領域と、をそれぞれ含み、
    前記第２装置形成領域に形成された前記ゲート電極の前記上面は、前記第１装置形成領域に形成された前記ゲート電極の前記上面よりも下方に位置しており、
    前記第２装置形成領域は、前記トレンチの前記側壁および前記ゲート電極の前記上面によって区画された凹所において前記トレンチの前記側壁を被覆する側壁絶縁層を含む、半導体ウエハ構造物。
  15. 前記第２装置形成領域に加えて前記第１装置形成領域も、前記側壁絶縁層を含む、請求項１４に記載の半導体ウエハ構造物。
  16. 前記第２装置形成領域に形成された前記第２導電型領域の底部は、前記第１装置形成領域に形成された前記第２導電型領域の底部よりも下方に位置している、請求項１４または１５に記載の半導体ウエハ構造物。
  17. 前記第１装置形成領域は、前記半導体ウエハの前記主面の中央部に設定されており、
    前記第２装置形成領域は、前記半導体ウエハの前記主面の周縁部に設定されている、請求項１４〜１６のいずれか一項に記載の半導体ウエハ構造物。
  18. 前記第１装置形成領域および前記第２装置形成領域のそれぞれにおいて、前記第２導電型領域は、前記ゲート絶縁層を挟んで前記ゲート電極と対向する領域に形成されるチャネルを含み、
    前記第１装置形成領域に形成された前記チャネルの前記半導体ウエハの厚さ方向に沿う第１チャネル長、および、前記第２装置形成領域に形成された前記チャネルの前記半導体ウエハの厚さ方向に沿う第２チャネル長の間の差の絶対値が、前記第１チャネル長および前記第２チャネル長の平均値の０％以上１０％以下である、請求項１４〜１７のいずれか一項に記載の半導体ウエハ構造物。
  19. 前記第１装置形成領域および前記第２装置形成領域のそれぞれにおいて、前記第２導電型領域は、前記ゲート絶縁層を挟んで前記ゲート電極と対向する領域に形成されるチャネルを含み、
    前記第１装置形成領域に形成された前記チャネルの前記半導体ウエハの厚さ方向に沿う第１チャネル長と、前記第２装置形成領域に形成された前記チャネルの前記半導体ウエハの厚さ方向に沿う第２チャネル長との間の差の絶対値が、０μｍ以上０．１μｍ以下である、請求項１４〜１７のいずれか一項に記載の半導体ウエハ構造物。
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