JP2020038938A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

【課題】チップサイズの縮小化を図ることができるとともに、破壊耐量を向上させることができる半導体装置および半導体装置の製造方法を提供すること。【解決手段】エッジ終端領域２には、活性領域１の境界付近にトレンチ１１が設けられている。トレンチ１１の内部には埋め込み絶縁膜１２が埋め込まれ、埋め込み絶縁膜１２の内部には内側ＦＰ１３および外側ＦＰ１４が設けられている。内側ＦＰ１３は、トレンチ１１の中央付近から内側かつ上側へ延在し、トレンチ１１の内側の側壁１１ａおよび底面１１ｃから離れる方向へ突出する凸状に湾曲している。内側ＦＰ１３の上側の端部は、埋め込み絶縁膜１２または層間絶縁膜２５を挟んでトレンチ１１の内側の上部コーナー部１１ｄに対向する。内側ＦＰ１３の上側の端部は、半導体基板１０のおもて面との間の埋め込み絶縁膜１２により、半導体基板１０のおもて面と所定距離ｔ１だけ離れて位置する。【選択図】図１

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
従来、半導体製品の部品となるディスクリート半導体において、活性領域の周囲を囲むエッジ終端領域をターミネーション構造（終端構造）とすることが公知である（例えば、下記特許文献１〜３および下記非特許文献１参照。）。ディスクリート半導体とは、ＭＩＳトランジスタ（金属−絶縁体−半導体（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）からなる３層構造のトランジスタ（ＭＩＳ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＴ））、ダイオードまたはＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）のように単独で所定機能を有する半導体素子である。
活性領域は、内部素子がオン状態のときに電流が流れる領域である。エッジ終端領域は、活性領域と半導体基板の側面（チップ端部）との間の領域である。ターミネーション構造とは、半導体基板（半導体チップ）の裏面の電位と、半導体ウエハからダイシング（切断）された切断面にあたる半導体基板の側面の電位とを、等電位にして、半導体基板の側面のダイシングによる機械的ダメージが内部素子に電気的に悪影響を与えることを防止する構造である。従来の半導体装置のターミネーション構造について説明する。図３４は、従来の半導体装置のターミネーション構造を示す断面図である。図３４は、下記特許文献３の図２１Ａ，２１Ｂに相当する。
図３４に示す従来の半導体装置は、活性領域２０１の周囲を囲むエッジ終端領域２０２に、トレンチ２１１の内部に埋め込んだ絶縁膜（以下、埋め込み絶縁膜とする）２１２と、埋め込み絶縁膜２１２の内部に埋め込んだフィールドプレート（ＦＰ：Ｆｉｅｌｄ Ｐｌａｔｅ）２１３，２１４と、からなるターミネーション構造を備えた例えばｎチャネル型の縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：金属−酸化膜−半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）である。図３４には、活性領域２０１とエッジ終端領域２０２との境界付近から半導体基板２１０の側面までの構造を示す。
トレンチ２１１は、半導体基板２１０のおもて面から、活性領域２０１のｐ型領域２２３とｎ-型ドリフト領域２２２とのｐｎ接合２２４よりもｎ+型ドレイン領域２２１側へ深くまで達する。トレンチ２１１は、活性領域２０１の周囲を囲む環状に配置されている。ＦＰ２１３，２１４は、埋め込み絶縁膜２１２の内部においてトレンチ２１１の底面２１１ｃよりも浅い位置に互いに離して配置されている。ＦＰ２１３，２１４は、それぞれ埋め込み絶縁膜２１２の内部の内側（活性領域２０１側）寄りおよび外側（半導体基板２１０の側面側）寄りに配置されている。内側のＦＰ（以下、内側ＦＰとする）２１３および外側のＦＰ（以下、外側ＦＰとする）２１４は、それぞれトレンチ２１１の両側壁２１１ａ，２１１ｂに沿って活性領域２０１の周囲を囲む。
内側ＦＰ２１３は、トレンチ２１１の中央付近から内側かつ上側（第１金属配線層２２７側）へ延在し、トレンチ２１１の内側の側壁２１１ａに近づくように底面２１１ｃ側へ突出する凸状をなす湾曲部を有する。内側ＦＰ２１３は、第１金属配線層２２７およびコンタクト２２６を介してｐ型領域２２３に電気的に接続され、ソース電極（不図示）の電位に固定されている。外側ＦＰ２１４は、トレンチ２１１の中央付近から外側かつ上側（第２金属配線層２３０側）へ延在し、トレンチ２１１の外側の側壁２１１ｂに近づくように底面２１１ｃ側へ突出する凸状をなす湾曲部を有する。外側ＦＰ２１４は、第２金属配線層２３０およびコンタクト２２９を介してｎ型チャネルストッパー領域２２８に電気的に接続され、ドレイン電極２３１と同電位になるように設計されている。
ｐ型領域２２３は、ＭＯＳＦＥＴのバックゲートとして機能する。ｐ型領域２２３および第１金属配線層２２７は、トレンチ２１１よりも内側に配置されている。ｐｎ接合２２４の端部は、トレンチ２１１の内側の側壁２１１ａで終端し、当該側壁２１１ａに露出されている。ｎ型チャネルストッパー領域２２８および第２金属配線層２３０は、トレンチ２１１よりも外側に配置されている。ｎ型チャネルストッパー領域２２８は、トレンチ２１１の外側の側壁２１１ｂに露出されている。
この図３４に示す従来のｎチャネル型の縦型ＭＯＳＦＥＴでは、半導体基板２１０の裏面側のｎ+型ドレイン領域２２１と、半導体基板２１０のおもて面の、トレンチ２１１よりも外側の表面領域（ｎ型チャネルストッパー領域２２８）を含む側面と、がドレイン電極２３１と同じ高電位となる。一方、半導体基板２１０のおもて面の、トレンチ２１１よりも内側の表面領域（ｐ型領域２２３および図示省略するｎ+型ソース領域）は、ソース電極と同じ接地電位（＝０Ｖ）となる。このため、このトレンチ２１１よりも内側の電位と外側の電位との電位差を、半導体基板２１０のおもて面の、トレンチ２１１よりも内側の表面領域で受け持つダイオードが必要となる。
例えば、シリコン（Ｓｉ）を半導体材料としたダイオードでは、ダイオードを形成するｐｎ接合の長さは、シリコンの１次元状態での降伏電界強度である３０Ｖ／μｍに基づいて、耐圧１２００Ｖで最低４０μｍとする必要がある。通常のダイオードは２次元構造であるため、半導体基板のおもて面に平行なｐｎ接合面を有し、このｐｎ接合面を形成するｐ型領域のコーナー部に電界が集中する。このｐ型領域のコーナー部での電界を緩和するために、ダイオードを形成するｐｎ接合が半導体基板を内側から外側へ延在する長さを、シリコンの１次元状態での降伏電界強度に基づいて算出されるｐｎ接合の長さよりもさらに長くする必要がある。
一方、図３４に示す従来のターミネーション構造では、活性領域２０１のｐ型領域２２３とｎ-型ドリフト領域２２２とのｐｎ接合２２４の端部がトレンチ２１１の内部の埋め込み絶縁膜２１２で終端されている。これによって、通常のダイオードで半導体基板のおもて面に沿って内側から外側へ向かう分布となる半導体基板の内部の等電位線を、半導体基板２１０のおもて面側から主にトレンチ２１１の内壁に沿ってｎ+型ドレイン領域２２１側へ向かう分布とすることができる。このように半導体基板２１０の内部の等電位線が半導体基板２１０のおもて面側から深さ方向へ向かうことで、エッジ終端領域２０２の、半導体基板２１０の内側から外側へ向かう方向の長さを短縮することができる。
通常、絶縁材料はシリコンよりも降伏電界強度が高いため、埋め込み絶縁膜２１２の内部で半導体基板２１０の内部よりも高電界を受け持つことが可能である。したがって、トレンチ２１１および埋め込み絶縁膜２１２を設けない場合と比べて、耐圧を維持した状態で、エッジ終端領域２０２の幅を短縮可能である。また、半導体基板のおもて面から深くなるにしたがってトレンチ２１１の内側の側壁２１１ａから離れるように内側ＦＰ２１３を外側へ延在させることで、半導体基板２１０の内部をｐ型領域２２３からトレンチ２１１の内側の側壁２１１ａに沿って深さ方向に向かう等電位線分布が均一になる。これにより、トレンチ２１１の内側の側壁２１１ａに沿った部分の電界集中が緩和される。
特表２０１３−５２２９０９号公報 特開２０１７−１６８５１５号公報 国際公開第２０１７／１４５１９７号
ウェンタオ ヤン（Ｗｅｎｔａｏ Ｙａｎｇ）、外７名、ア ニュー １２００Ｖ−クラス エッジ ターミネーション ストラクチャー ウィズ トレンチ ダブル フィールド プレーツ フォア ハイ ｄＶ／ｄｔ パフォーマンス（Ａ Ｎｅｗ １２００Ｖ−ｃｌａｓｓ Ｅｄｇｅ Ｔｅｒｍｉｎａｔｉｏｎ Ｓｔｒｕｃｔｕｒｅ ｗｉｔｈ Ｔｒｅｎｃｈ Ｄｏｕｂｌｅ Ｆｉｅｌｄ Ｐｌａｔｅｓ ｆｏｒ Ｈｉｇｈ ｄＶ／ｄｔ Ｐｅｒｆｏｒｍａｎｃｅ）、２０１７ ２９ｔｈ インターナショナル シンポジウム オン パワー セミコンダクター デバイシズ アンド ＩＣ’ｓ（２０１７ ２９ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ａｎｄ ＩＣ’ｓ：ＩＳＰＳＤ）、アイ・トリプル・イー（ＩＥＥＥ）、２０１７年５月３０日、ｐ．１０９−１１２
しかしながら、上述した図３４に示す従来のターミネーション構造では、埋め込み絶縁膜２１２の絶縁材料としてＢＣＢ（ベンゾシクロブテン：Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ）が用いられている。ＢＣＢの降伏電界強度は５３０Ｖ／μｍである。通常、半導体装置の絶縁材料として用いられる酸化シリコン（ＳｉＯ2）膜の降伏電界強度は１０００Ｖ／μｍである。埋め込み絶縁膜２１２の絶縁材料にＢＣＢを用いていることで、例えば、埋め込み絶縁膜２１２の絶縁材料に一般的な酸化膜を用いる場合と比べて、埋め込み絶縁膜２１２の幅（すなわちトレンチ２１１の幅）を狭くする効果が小さい。
さらに、ＢＣＢは有機塗布系材料である。このため、半導体基板２１０のおもて面に垂直な側壁２１１ａ，２１１ｂを有するトレンチ２１１に当該トレンチ２１１を完全に埋め込まない程度に埋め込まれたＢＣＢからなる埋め込み絶縁膜２１２の表面（上面）は、トレンチ２１１の底面２１１ｃ側へ突出する凸状に湾曲した半円状（破線で示す）となる。内側ＦＰ２１３および外側ＦＰ２１４ともに、埋め込み絶縁膜２１２の湾曲した表面に沿って形成されるため、トレンチ２１１の側壁２１１ａ，２１１ｂに近づくように底面２１１ｃ側へ突出する凸状に湾曲した断面形状となる。
このように内側ＦＰ２１３が湾曲している場合、トレンチ２１１の内側の上部コーナー部から内側ＦＰ２１３までの距離ｔ２０１が短くなるため、内側ＦＰ２１３の電位の影響により活性領域２０１のｐ型領域２２３のトレンチ２１１側壁２１１ａの深さ方向の空乏層が伸びにくくなり、トレンチ２１１側壁２１１ａの電界が上昇する。トレンチ２１１の内側の上部コーナー部とは、半導体基板２１０のおもて面とトレンチ２１１の内側の側壁２１１ａとの境界である。この電界上昇により、ｐ型領域２２３とｎ-型ドリフト領域２２２とのｐｎ接合２２４で形成されるダイオードの耐圧が低くなるため、素子の破壊耐量が低下するという問題がある。
この発明は、上述した従来技術による問題点を解消するため、チップサイズの縮小化を図ることができるとともに、破壊耐量を向上させることができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。トレンチは、活性領域よりも外側に設けられ、半導体基板の第１主面から所定深さに達する。第１導電型領域と第２導電型領域とのｐｎ接合は、前記半導体基板の第１主面側に設けられ、前記活性領域から外側に延在し前記トレンチで終端する。前記トレンチの内部に、第１絶縁膜が埋め込まれている。前記第２導電型領域上に、第２絶縁膜が設けられている。フィールドプレートは、前記トレンチの内部において、前記第１絶縁膜の内部を深さ方向に延在する。第１電極は、前記第２導電型領域および前記フィールドプレートに電気的に接続されている。第２電極は、前記半導体基板の第２主面に設けられている。前記フィールドプレートは、前記第１絶縁膜の内部から前記トレンチの内側かつ前記半導体基板の第１主面側へ延在して、前記トレンチの内側の側壁の上端部に前記第２絶縁膜を挟んで対向し、前記トレンチの内側の側壁および底面から離れる方向へ突出する凸状をなす。
また、この発明にかかる半導体装置は、上述した発明において、前記フィールドプレートは、前記トレンチの内側の側壁および底面から離れる方向へ突出する凸状をなす湾曲部を有することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記フィールドプレートは、第１直線部と第２直線部との一方の端部同士を連結した略Ｌ字状をなし、前記第１直線部と前記第２直線部との連結部を頂点とした略直角の頂点部を、前記トレンチの内側の側壁および底面から離れる方向へ突出させた凸状をなす。前記第１直線部は、前記トレンチの内部において前記第１絶縁膜の内部を深さ方向へ前記半導体基板の第１主面に垂直に延在する。前記第２直線部は、前記第１直線部よりも前記半導体基板の第１主面側に設けられ、前記半導体基板の第１主面に平行に内側へ延在することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記トレンチの内側の側壁の下端部でのブレークダウン時の耐圧を、前記ｐｎ接合で得られるブレークダウン時の耐圧よりも高くしたことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１導電型領域の抵抗率は１４５Ω・ｃｍ以下であることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１絶縁膜および前記第２絶縁膜は、酸化シリコン膜であることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、半導体基板の第１主面側において活性領域から外側に延在する、第１導電型領域と第２導電型領域とのｐｎ接合を形成する第１工程を行う。次に、前記活性領域よりも外側に、前記半導体基板の第１主面から所定深さに達し、かつ前記ｐｎ接合を終端するトレンチを形成する第２工程を行う。次に、化学気相成長により前記半導体基板の第１主面に第１酸化膜を堆積して、前記第１酸化膜で前記トレンチを埋める第３工程を行う。次に、前記第１酸化膜をエッチバックして、前記半導体基板の第１主面に所定の厚さで前記第１酸化膜を残すとともに、前記トレンチの内部に前記第１酸化膜を残す第４工程を行う。次に、前記第１酸化膜の表面に沿って導電膜を形成する第５工程を行う。次に、前記導電膜を選択的に除去して、前記導電膜の残部をフィールドプレートとして前記トレンチの内側寄りに残す第６工程を行う。次に、前記トレンチに第２酸化膜を埋め込んで、前記第２酸化膜で前記フィールドプレートを覆う第７工程を行う。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、半導体基板の第１主面側において活性領域から外側に延在する、第１導電型領域と第２導電型領域とのｐｎ接合を形成する第１工程を行う。次に、前記活性領域よりも外側に、前記半導体基板の第１主面から所定深さに達し、かつ前記ｐｎ接合を終端するトレンチを形成する第２工程を行う。次に、化学気相成長により前記半導体基板の第１主面に第１酸化膜を堆積して、前記第１酸化膜で前記トレンチを埋める第３工程を行う。次に、前記第１酸化膜の表面を研磨して前記半導体基板の第１主面に平行にし、前記半導体基板の第１主面上から前記トレンチの内部にわたって前記第１酸化膜を残す第４工程を行う。次に、前記トレンチの内部において前記第１酸化膜の内部を深さ方向へ前記第１酸化膜の表面に垂直に延在する、前記トレンチよりも幅の狭い溝を形成する第５工程を行う。次に、前記第１酸化膜の表面に導電膜を堆積して、前記導電膜で前記溝を埋める第６工程を行う。次に、前記導電膜を選択的に除去し、前記導電膜の、前記溝の内部の第１直線部と、当該第１直線部に連結され、前記第１酸化膜の表面を内側へ延在する第２直線部と、をフィールドプレートとして残す第７工程を行う。次に、前記第１酸化膜の表面に第２酸化膜を堆積して、前記第２酸化膜で前記フィールドプレートを覆う第８工程を行う。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記フィールドプレートを、前記トレンチの内側の側壁の上端部に前記第１酸化膜を挟んで対向し、前記トレンチの内側の側壁および底面から離れる方向へ突出する凸状に形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、抵抗率を１４５Ω・ｃｍ以下とした第１導電型の前記半導体基板を用いる。前記第１工程では、前記半導体基板の第１主面の表面層に前記第２導電型領域を形成して、前記半導体基板の、前記第２導電型領域を除く部分を前記第１導電型領域とすることを特徴とする。
上述した発明によれば、活性領域よりも外側に設けられてターミネーション構造を構成するトレンチの内部に埋め込まれた絶縁膜の絶縁材料を酸化膜とする。これによって、ターミネーション構造を構成するトレンチの内部に埋め込まれた絶縁膜の絶縁材料としてＢＣＢを用いた従来構造と比べて、当該絶縁膜の降伏電界強度を高くすることができ、ターミネーション構造を構成するトレンチの幅を狭くすることができる。
上述した発明によれば、活性領域側で半導体基板のおもて面に沿って分布するほぼ０Ｖの等電位線が、トレンチの内側の側壁の上端部付近においてフィールドプレートに沿って、トレンチの内側の側壁および底面から離れるように湾曲する。これにより、トレンチの内側の底面コーナー部付近の電界集中が低減され、ブレークダウンしたとしても、トレンチの内側の底面コーナー部の付近で破壊しにくくなる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、チップサイズの縮小化を図ることができるとともに、破壊耐量を向上させることができるという効果を奏する。
実施の形態１にかかる半導体装置のターミネーション構造を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置のターミネーション構造を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。 実施例１のエッジ終端領域の等電位線分布を示す説明図である。 実施例２のエッジ終端領域の等電位線分布を示す説明図である。 従来例のエッジ終端領域の等電位線分布を示す説明図である。 実施例１のエッジ終端領域の電界分布を示す説明図である。 実施例２のエッジ終端領域の電界分布を示す説明図である。 従来例のエッジ終端領域の電界分布を示す説明図である。 実施例３のエッジ終端領域の等電位線分布を示す説明図である。 実施例３のエッジ終端領域の電界分布を示す説明図である。 比較例のエッジ終端領域の等電位線分布を示す説明図である。 比較例のエッジ終端領域の電界分布を示す説明図である。 ドリフト領域の抵抗率と耐圧との関係を示す特性図である。 従来の半導体装置のターミネーション構造を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
実施の形態１にかかる半導体装置のターミネーション構造について、ｎチャネル型の縦型ＭＯＳＦＥＴを例に説明する。図１は、実施の形態１にかかる半導体装置のターミネーション構造を示す断面図である。図１には、活性領域１とエッジ終端領域２との境界付近から半導体基板１０の側面までの構造を示す（図２〜２２においても同様）。図１に示す実施の形態１にかかる半導体装置は、活性領域１の周囲を囲むエッジ終端領域２にターミネーション構造を備える。ターミネーション構造は、活性領域１の周囲を囲むように環状の平面形状で形成されたトレンチ１１と、トレンチ１１の内部に埋め込んだ絶縁膜（埋め込み絶縁膜）１２と、を備える。さらに、ターミネーション構造は、トレンチ１１の側壁上部から埋め込み絶縁膜１２の内部に延在するＦＰ（フィールドプレート）１３，１４を備える。これらＦＰ１３，１４も活性領域１の周囲を囲むように環状の平面形状で形成されている。
活性領域１は、半導体基板（半導体チップ）１０のうち、ＭＯＳＦＥＴがオン状態のときに電流が流れる領域である。活性領域１は、例えば、半導体基板１０の中央部に配置される。図示省略するが、活性領域１は、例えば、略矩形状の平面形状を有する。活性領域１には、ｐ型領域（第２導電型領域）２３、ｎ+型ソース領域、ｐ+型コンタクト領域、ゲート絶縁膜およびゲート電極からなる図示省略する一般的なＭＯＳゲート構造が設けられている。ｎ-型の半導体基板１０の裏面の表面層には、半導体基板１０の裏面全体にわたってｎ+型ドレイン領域２１が設けられている。
半導体基板１０の、ＭＯＳゲート構造を構成する各領域およびｎ+型ドレイン領域２１以外の部分がｎ-型ドリフト領域（第１導電型領域）２２である。ｐ型領域２３は、活性領域１において、半導体基板１０のおもて面の表面層に設けられている。このｐ型領域２３は、ｎチャネル型ＭＯＳＦＥＴのｐ型ベース領域や、ｐチャネル型ＭＯＳＦＥＴを配置するバックゲートとして機能する。図１には、活性領域１に１つ以上配置されるＭＯＳＦＥＴの単位セル（素子の機能単位）のうち、最も外側（半導体基板１０の側面側）の単位セルを構成するｐ型領域２３を示す。
ｐ型領域２３とｎ-型ドリフト領域２２とのｐｎ接合２４で寄生のダイオードが形成される。このｐｎ接合２４は、活性領域１からエッジ終端領域２まで延在している。ｐｎ接合２４の端部は、エッジ終端領域２のトレンチ１１の内側（半導体基板１０の中央部側）の側壁１１ａで終端し、トレンチ１１の内側の側壁１１ａに露出されている。ｐｎ接合２４で形成される寄生のダイオードは、トレンチ１１よりも内側の電位と外側の電位との電位差を、半導体基板１０のおもて面の、トレンチ１１よりも内側の表面領域（ｐ型領域２３および図示省略するｎ+型ソース領域）で受け持つ機能を有する。
ｐ型領域２３とｎ-型ドリフト領域２２とのｐｎ接合２４がトレンチ１１の内側の側壁１１ａで埋め込み絶縁膜１２に接し終端されることで、当該ｐｎ接合２４の外側の端部はほぼ湾曲していない。このため、ｐ型領域２３とｎ-型ドリフト領域２２とのｐｎ接合２４の外側の端部で電界集中は起こらない。これによって、トレンチ１１の深さおよび幅を最適化することで、ｐ型領域２３とｎ-型ドリフト領域２２とのｐｎ接合２４により得られる最大耐圧（最大耐電圧）の理論値と同程度の耐圧が得られる。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
層間絶縁膜２５は、半導体基板１０のおもて面全面を覆う。層間絶縁膜２５は、例えば、埋め込み絶縁膜１２の一部となる酸化膜１２ｂ、１２ｃと同時に形成される。ｐ型領域２３は、層間絶縁膜２５を深さ方向（縦方向）に貫通する図示省略するコンタクト（電気的接触部）を介して図示省略するソース電極に電気的に接続されている。また、ｐ型領域２３は、層間絶縁膜２５を深さ方向に貫通する第１コンタクト２６を介して第１金属配線層２７に電気的に接続されている。第１金属配線層２７は、ソース電極よりも外側に、ソース電極と離して設けられている。
ｐ型領域２３、第１コンタクト２６および第１金属配線層２７は、トレンチ１１よりも内側に配置されている。この第１コンタクト２６に接続されたｐ型領域２３を含む内側の部分が活性領域１である。第１コンタクト２６は、例えば、第１金属配線層２７と同じ金属材料で形成されていてもよいし、ＭＯＳＦＥＴのソースコンタクトと同様に、ＭＯＳＦＥＴの単位セルの微細化を図ったコンタクト構造であってもよい。ＭＯＳＦＥＴの単位セルの微細化を図ったコンタクト構造とは、層間絶縁膜２５を深さ方向に貫通するコンタクトホールにバリアメタルを介してタングステン（Ｗ）プラグを埋め込んだコンタクト構造である。
第１金属配線層２７は、層間絶縁膜２５の上において第１コンタクト２６を覆い、かつ活性領域１の周囲を囲む環状に設けられている。第１金属配線層２７は、層間絶縁膜２５の上を第１コンタクト２６との接続箇所から内側および外側へそれぞれ延在している。第１金属配線層２７は、ｐ型領域２３を介してソース電極の電位に固定されている。第１金属配線層２７は、ｐ型領域２３とｎ-型ドリフト領域２２とのｐｎ接合２４で寄生のダイオードのアノード電極として機能する。第１金属配線層２７は、例えばソース電極と同じ金属材料で構成されている。
エッジ終端領域２は、活性領域１と半導体基板１０の側面との間の領域である。エッジ終端領域２において、半導体基板１０のおもて面の表面層には、ｎ型チャネルストッパー領域２８が選択的に設けられている。ｎ型チャネルストッパー領域２８は、半導体基板１０の側面に露出され、かつトレンチ１１の外側の側壁１１ｂに露出されている。ｎ型チャネルストッパー領域２８は、層間絶縁膜２５を深さ方向に貫通する第２コンタクト２９を介して第２金属配線層３０に電気的に接続されている。ｎ型チャネルストッパー領域２８、第２コンタクト２９および第２金属配線層３０は、トレンチ１１よりも外側に配置されている。
このｎ型チャネルストッパー領域２８は形成しなくてもよい。この場合、外側ＦＰ１４は、第２金属配線層３０および第２コンタクト２９を介して、ｎ-型ドリフト領域２２と接続される。さらに、ｎ型チャネルストッパー領域２８をｐ型拡散層に代えた構成でもよい、この場合は、外側ＦＰ１４は、第２金属配線層３０および第２コンタクト２９を介して当該ｐ型拡散層からなるチャネルストッパー領域と接続される（図示せず）。
第２コンタクト２９の構成は、例えば、第１コンタクト２６と同じであってもよい。第２金属配線層３０は、層間絶縁膜２５の上において第２コンタクト２９を覆い、かつトレンチ１１の周囲を囲む環状に設けられている。第２金属配線層３０は、層間絶縁膜２５の上を第２コンタクト２９との接続箇所から内側および外側へそれぞれ延在している。第２金属配線層３０は、ｎ型チャネルストッパー領域２８を介してドレイン電極３１の電位に固定されている。第２金属配線層３０の構成は例えば、第１金属配線層２７と同じであってもよい。ドレイン電極３１は、半導体基板１０の裏面全体に設けられている。
また、エッジ終端領域２には、半導体基板１０のおもて面からｎ+型ドレイン領域２１に達しない深さでトレンチ１１が設けられている。トレンチ１１は、活性領域１のｐ型領域２３と、ｎ型チャネルストッパー領域２８と、の間に配置されている。トレンチ１１は、半導体基板１０のおもて面からｐ型領域２３およびｎ型チャネルストッパー領域２８を貫通して、ｐ型領域２３とｎ-型ドリフト領域２２とのｐｎ接合２４よりもｎ+型ドレイン領域２１側へ深くまで達する。トレンチ１１は、活性領域１の周囲を囲む環状に配置されている。トレンチ１１の内部には、埋め込み絶縁膜１２が埋め込まれている。
埋め込み絶縁膜１２は、有機塗布系材料よりも降伏電界強度の高い、例えば化学気相成長（ＣＶＤ：Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積される酸化膜である。埋め込み絶縁膜１２をＣＶＤ法により堆積される酸化膜で形成することで、埋め込み絶縁膜１２の表面は、トレンチ１１の中央付近で底面１１ｃ側へ凹んだ部分が生じ、かつ当該凹んだ部分からトレンチ１１の両側壁１１ａ，１１ｂ側へそれぞれ向かうほど、トレンチ１１の両側壁１１ａ，１１ｂおよび底面１１ｃから離れる方向へ突出する凸状をなす湾曲部を有する略Ｖ字状の断面形状となる。
この埋め込み絶縁膜１２の表面に沿って、埋め込み絶縁膜１２の表面と略同じ形状のＦＰ１３，１４が形成される。図１において、埋め込み絶縁膜１２の内部の破線は、埋め込み絶縁膜１２の内部にＦＰ１３，１４を埋め込む際に、後述するようにトレンチ１１の内部に複数回（ここでは３回）に分けて堆積した埋め込み絶縁膜１２となる酸化膜１２ａ〜１２ｃの各境界を示している。ＣＶＤ法により堆積される酸化膜（図１には「ＣＶＤ Ｏｘｉｄｅ」と記載）とは、例えば、１０００Ｖ／μｍ程度の降伏電界強度を実現可能な酸化シリコン（ＳｉＯ2）膜である。
ＦＰ１３，１４は、埋め込み絶縁膜１２の内部に埋め込まれている。ＦＰ１３，１４は、トレンチ１１の底面１１ｃよりも浅い位置に互いに離して配置されている。ＦＰ１３，１４は、それぞれ埋め込み絶縁膜１２の内部の内側（活性領域１側）寄りおよび外側（半導体基板１０の側面側）寄りに配置されている。内側のＦＰ（内側ＦＰ）１３および外側のＦＰ（外側ＦＰ）１４は、それぞれトレンチ１１の両側壁１１ａ，１１ｂに沿って活性領域１の周囲を囲む。内側ＦＰ１３および外側ＦＰ１４は、埋め込み絶縁膜１２を挟んで内側から外側へ向かう方向に対向する。
内側ＦＰ１３は、トレンチ１１の中央付近から内側かつ上側（半導体基板１０のおもて面側）へ延在し、トレンチ１１の内側の側壁１１ａおよび底面１１ｃから離れる方向へ突出する凸状をなす湾曲部を有する。内側ＦＰ１３の上側の端部は、埋め込み絶縁膜１２または層間絶縁膜２５を挟んでトレンチ１１の内側の上部コーナー部１１ｄに対向する。内側ＦＰ１３の上側の端部は、半導体基板１０のおもて面との間の埋め込み絶縁膜１２または層間絶縁膜２５により、半導体基板１０のおもて面と所定距離ｔ１だけ離れて位置する。トレンチ１１の内側の上部コーナー部１１ｄとは、トレンチ１１の内側の側壁１１ａの上端部となる、半導体基板１０のおもて面とトレンチ１１の内側の側壁１１ａとの境界である。
また、内側ＦＰ１３の上側の端部は、層間絶縁膜２５を深さ方向に貫通する第３コンタクト１５を介して第１金属配線層２７の外側の端部に電気的に接続されている。内側ＦＰ１３の下側（ドレイン電極３１側）の端部は、埋め込み絶縁膜１２の内部の可能な限り下側深くまで達していることが好ましい。内側ＦＰ１３は、第１金属配線層２７を介してｐ型領域２３に電気的に接続され、ソース電極の電位に固定されている。内側ＦＰ１３は、例えば、ポリシリコン（ｐｏｌｙ−Ｓｉ）膜であってもよいし、スパッタリングにより堆積されたアルミニウム（Ａｌ）膜であってもよい。
第３コンタクト１５は、内側ＦＰ１３または第１コンタクト２６と同じ材料で構成されていてもよい。第３コンタクト１５を設けずに、内側ＦＰ１３の上側の端部が第１金属配線層２７の外側の端部に直接接していてもよい。例えば、第１金属配線層２７を、層間絶縁膜２５を深さ方向に貫通するコンタクトホールに埋め込むことで、第１金属配線層２７と第１コンタクト２６とが同じ材料で形成されているとする。この場合、コンタクトホールの側壁に露出するように、内側ＦＰ１３の上側の端部を内側へ延在させて、コンタクトホールの側壁において、第１コンタクト２６と直接接触させればよい。
外側ＦＰ１４は、トレンチ１１の中央よりも外側付近から外側かつ上側（半導体基板１０のおもて面側）へ延在し、トレンチ１１の外側の側壁１１ｂおよび底面１１ｃから離れる方向へ突出する凸状をなす湾曲部を有する。外側ＦＰ１４の上側の端部は、層間絶縁膜２５を挟んで、トレンチ１１の外側の上部コーナー部に深さ方向に対向する。外側ＦＰ１４の上側の端部は、半導体基板１０のおもて面との間の埋め込み絶縁膜１２または層間絶縁膜２５により、半導体基板１０のおもて面と所定距離ｔ２だけ離れて位置する。トレンチ１１の外側の上部コーナー部とは、半導体基板１０のおもて面とトレンチ１１の外側の側壁１１ｂとの境界である。
また、外側ＦＰ１４の上側の端部は、層間絶縁膜２５を深さ方向に貫通する第４コンタクト１６を介して第２金属配線層３０の内側の端部に電気的に接続されている。内側ＦＰ１３と同様に、第４コンタクト１６を設けずに、外側ＦＰ１４の上側の端部が第２金属配線層３０の内側の端部に直接接していてもよい。外側ＦＰ１４は、第２金属配線層３０を介してｎ型チャネルストッパー領域２８に電気的に接続され、ドレイン電極３１の電位に固定されている。外側ＦＰ１４および第４コンタクト１６は、それぞれ内側ＦＰ１３および第３コンタクト１５と同じ材料で構成されていてもよい。
次に、実施の形態１にかかる半導体装置の製造方法について説明する。図２〜１３は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。まず、図２に示すように、ｎ-型ドリフト領域２２となる半導体基板（半導体ウエハ）１０を用意する。次に、半導体基板１０のおもて面上に、ＭＯＳＦＥＴのｐ型ベース領域やバックゲートとなるｐ型領域２３の形成領域に対応する部分を開口したイオン注入用マスク４１を形成する。次に、このイオン注入用マスク４１をマスクとして例えばボロン（Ｂ）等のｐ型不純物をイオン注入する。図２には、半導体基板１０にイオン注入したｐ型不純物を破線で示す。そして、イオン注入用マスク４１を除去する。
次に、図３に示すように、半導体基板１０にイオン注入したｐ型不純物を熱処理により活性化させることで、半導体基板１０のおもて面の表面層にｐ型領域２３を選択的に形成する（第１工程）。次に、半導体基板１０のおもて面上に、ｎ型チャネルストッパー領域２８の形成領域に対応する部分を開口したイオン注入用マスク（不図示）を形成する。次に、このイオン注入用マスクをマスクとして例えばリン（Ｐ）等のｎ型不純物をイオン注入する。次に、イオン注入用マスクを除去した後、図４に示すように、半導体基板１０にイオン注入したｎ型不純物を熱処理により活性化させることで、半導体基板１０のおもて面の表面層にｎ型チャネルストッパー領域２８を選択的に形成する。ｎ型チャネルストッパー領域２８に代えてｐ型のチャネルストッパー領域とする場合、ｎ型不純物をイオン注入する代わりに、ｐ型不純物をイオン注入して活性化させる。
次に、図５に示すように、半導体基板１０のおもて面上に、例えば窒化シリコン（ＳｉＮ）膜４２を形成する。次に、窒化シリコン膜４２を選択的に除去して、半導体基板１０の、トレンチ１１の形成領域に対応する部分を露出させる。次に、窒化シリコン膜４２の残部をマスクとしてエッチングを行い、半導体基板１０のおもて面からｐ型領域２３およびｎ型チャネルストッパー領域２８を貫通して所定深さに達するトレンチ１１を形成する（第２工程）。次に、図６に示すように、ＣＶＤ法により埋め込み絶縁膜１２となる酸化膜（第１酸化膜）１２ａを堆積して、当該酸化膜１２ａでトレンチ１１を完全に埋める（第３工程）。このとき、酸化膜１２ａは、窒化シリコン膜４２の表面上にも堆積される。
次に、図７に示すように、半導体基板１０のおもて面が露出するまで、酸化膜１２ａおよび窒化シリコン膜４２をエッチバックする。これにより、トレンチ１１の内部のみに、酸化膜１２ａを残す（第４工程）。酸化膜１２ａの表面は、完成後の埋め込み絶縁膜１２の表面と同じ断面形状となる。次に、図８に示すように、半導体基板１０のおもて面および酸化膜１２ａの上に、酸化膜１２ａを覆うように、ＣＶＤ法により埋め込み絶縁膜１２となる酸化膜（第１酸化膜）１２ｂを堆積する。酸化膜１２ｂの、酸化膜１２ａを覆う部分は埋め込み絶縁膜１２となり、ｐ型領域２３およびｎ型チャネルストッパー領域２８を覆う部分は層間絶縁膜２５となる。酸化膜１２ｂの表面は、トレンチ１１上において下層の酸化膜１２ａの表面と略同じ断面形状となる。窒化シリコン膜４２を除去した後に酸化膜１２ａを堆積し、半導体基板１０のおもて面上およびトレンチ１１の内部に酸化膜１２ａが残るように酸化膜１２ａをエッチバックしてもよい。この場合、酸化膜１２ｂを堆積する工程を省略可能である。
次に、図９に示すように、例えばアルミニウムのスパッタリングまたはポリシリコンの堆積により、酸化膜１２ｂ上に当該酸化膜１２ｂの表面に沿って導電膜４３を形成する（第５工程）。次に、この導電膜４３をパターニングして、導電膜４３の、内側ＦＰ１３および外側ＦＰ１４となる部分をそれぞれ残す（第６工程）。導電膜４３の表面は下層の酸化膜１２ｂの表面と略同じ断面形状となる。このため、トレンチ１１の内側の側壁１１ａおよび底面１１ｃから離れる方向へ突出する凸状に湾曲した内側ＦＰ１３が形成される。トレンチ１１の外側の側壁１１ｂおよび底面１１ｃから離れる方向へ突出する凸状に湾曲した外側ＦＰ１４が形成される。内側ＦＰ１３および外側ＦＰ１４は、酸化膜１２ｂの厚さと同じ所定距離ｔ１，ｔ２だけ半導体基板１０のおもて面と離れた位置に形成される。
次に、図１０に示すように、酸化膜１２ｂ、内側ＦＰ１３および外側ＦＰ１４を覆うように、ＣＶＤ法により埋め込み絶縁膜１２となる酸化膜（第２酸化膜）１２ｃを堆積する（第７工程）。酸化膜１２ｃの、酸化膜１２ａを覆う部分は埋め込み絶縁膜１２となり、ｐ型領域２３およびｎ型チャネルストッパー領域２８を覆う部分で層間絶縁膜２５の厚さが厚くなる。酸化膜１２ｃの表面は、トレンチ１１上において下層の酸化膜１２ｂの表面と略同じ断面形状となる。
次に、図１１に示すように、層間絶縁膜２５を深さ方向に貫通してｐ型領域２３およびｎ型チャネルストッパー領域２８にそれぞれ達するコンタクトホールを形成する。また、酸化膜１２ｃを深さ方向に貫通して内側ＦＰ１３および外側ＦＰ１４にそれぞれ達するコンタクトホールを形成する。次に、ｐ型領域２３、ｎ型チャネルストッパー領域２８、内側ＦＰ１３および外側ＦＰ１４をそれぞれ露出する各コンタクトホールの内部に、それぞれ第１〜４コンタクト２６，２９，１５，１６となる金属膜を埋め込む。
次に、図１２に示すように、酸化膜１２ｃ上に、第１〜４コンタクト２６，２９，１５，１６を覆うように、第１，２金属配線層２７，３０となる金属膜４４を堆積する。次に、金属膜４４をパターニングして、金属膜４４の、第１，２金属配線層２７，３０となる部分をそれぞれ残す。これにより、第１，３コンタクト２６，１５に接する第１金属配線層２７が形成され、第２，４コンタクト２９，１６に接する第２金属配線層３０が形成される。第１，２金属配線層２７，３０は、ＭＯＳＦＥＴのソース電極と同時に形成してもよい。
次に、図１３に示すように、ｎ型不純物のイオン注入により、半導体基板１０の裏面の表面層に、半導体基板１０の裏面の全面にわたって、ｎ+型ドレイン領域２１を形成する。次に、半導体基板１０の裏面上にドレイン電極３１を形成する。説明を省略するが、活性領域１のＭＯＳゲート構造は、一般的な方法により、例えば層間絶縁膜２５の形成前に適宜形成される。その後、半導体基板１０をチップ状に切断（ダイシング）して個片化することで、図１に示す半導体装置が完成する。
半導体基板１０は、インゴットから切り出したバルク基板であってもよいし、ｎ+型ドレイン領域２１となるｎ+型出発基板上にｎ-型ドリフト領域２２となるｎ-型半導体層をエピタキシャル成長させたエピタキシャル基板であってもよい。バルク基板は、ＦＺ（フロートゾーン）法、ＣＺ（チョクラルスキー）法、ＭＣＺ（磁場印加型チョクラルスキー）法で製造されてもよい。半導体基板１０としてバルク基板を用いる場合、半導体基板１０を裏面から製品厚さとなるまで研削した後に、半導体基板１０の研削後の裏面の表面層にイオン注入によりｎ+型ドレイン領域２１を形成してもよい。
以上、説明したように、実施の形態１によれば、エッジ終端領域に設けた幅の広いトレンチを設けて埋め込み絶縁膜で埋め込んで、当該埋め込み絶縁膜で活性領域のｐ型領域とｎ-型ドリフト領域とのｐｎ接合の端部を終端したターミネーション構造を備える。このターミネーション構造を構成する埋め込み絶縁膜の絶縁材料として、例えばＣＶＤ法により堆積された酸化膜が用いられている。酸化膜は、従来構造（図３４参照）において埋め込み絶縁膜の絶縁材料として用いられているＢＣＢと比べて、降伏電界強度が高い。このため、埋め込み絶縁膜の絶縁材料としてＢＣＢを用いた従来構造と比べて、埋め込み絶縁膜の降伏電界強度を高くすることができる。これによって、埋め込み絶縁膜の幅を狭くすることができるため、エッジ終端領域の、半導体基板の内側から外側へ向かう方向の長さを短縮することができる。したがって、チップサイズの縮小化を図ることができる。
また、実施の形態１によれば、ターミネーション構造を構成する埋め込み絶縁膜の内部において、トレンチの内側の側壁よりに内側ＦＰが設けられている。内側ＦＰは、トレンチの内側の上部コーナー部に埋め込み絶縁膜を挟んで対向し、トレンチの内側の側壁および底面から離れる方向へ突出する凸状をなす。この内側ＦＰにより、活性領域側で半導体基板のおもて面に沿って分布するほぼ０Ｖの等電位線が、トレンチの内側の側壁の上部コーナー部付近において内側ＦＰに沿って、トレンチの内側の側壁および底面から離れるように湾曲する。これによって、トレンチの内側の底面コーナー部よりも内側へ離れた部分に高電界がかかり、トレンチの内側の底面コーナー部付近の電界集中が低減されるため、ブレークダウンしたとしても、トレンチの内側の底面コーナー部の付近で破壊しにくくすることができる。したがって、エッジ終端領域での破壊耐量を向上させる。
また、実施の形態１によれば、ターミネーション構造を構成する埋め込み絶縁膜を、ＣＶＤ法によって堆積する酸化膜でトレンチを埋めることで形成する。ＣＶＤ法によって堆積する酸化膜の表面は、トレンチの中央部で最も深く凹み、トレンチの両側壁から上方へそれぞれ離れる方向へ突出する凸状をなす。このため、酸化膜の表面に沿って堆積した導電膜をパターニングするだけで、トレンチの内側の側壁および底面から離れる方向へ突出する凸状をなす内側ＦＰを形成することができる。
（実施の形態２）
次に、実施の形態２にかかる半導体装置のターミネーション構造について説明する。図１４は、実施の形態２にかかる半導体装置のターミネーション構造を示す断面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、トレンチ（以下、シリコントレンチとする）１１の内部に埋め込まれた埋め込み絶縁膜１２’の略中央に、半導体基板１０のおもて面に垂直にドレイン電極３１側へ延在する内側ＦＰ５２を埋め込んだ点である。
具体的には、埋め込み絶縁膜１２’の略中央に、トレンチ（以下、酸化膜トレンチ（溝）とする）５１が設けられている。酸化膜トレンチ５１は、シリコントレンチ１１よりも幅が狭い。酸化膜トレンチ５１は、埋め込み絶縁膜１２’の略中央を、半導体基板１０のおもて面側からドレイン電極３１側へ長く直線状に凸状に突出している。埋め込み絶縁膜１２’の表面は、半導体基板１０のおもて面に略平行である。
図１４において、埋め込み絶縁膜１２’の内部の破線は、埋め込み絶縁膜１２’の内部に内側ＦＰ１３および外側ＦＰ１４を埋め込む際に、後述するようにトレンチ１１の内部に複数回（ここでは２回）に分けて堆積した埋め込み絶縁膜１２’となる酸化膜（第１，２酸化膜）１２ａ’，１２ｂ’の各境界を示している。酸化膜１２ａ’，１２ｂ’の表面はともに、半導体基板１０のおもて面に略平行である。
内側ＦＰ５２は、酸化膜トレンチ５１の内部に埋め込まれ、半導体基板１０のおもて面側からドレイン電極３１側へ、半導体基板１０のおもて面に略垂直に直線状に延在している。また、内側ＦＰ５２は、半導体基板１０のおもて面との間の埋め込み絶縁膜１２または層間絶縁膜２５によって半導体基板１０のおもて面よりも所定距離ｔ１１だけ離れて位置する。内側ＦＰ５２は、半導体基板１０のおもて面に平行な方向（横方向）に埋め込み絶縁膜１２’の略中央から内側へ延在して、第３コンタクト１５に接続されている。
具体的には、内側ＦＰ５２は、埋め込み絶縁膜１２’の略中央を半導体基板１０のおもて面側からドレイン電極３１側へ縦方向に長く延在する第１直線部５２ａと、埋め込み絶縁膜１２’の略中央から内側へ横方向に長く延在する第２直線部５２ｂと、の一方の端部同士を連結した略Ｌ字状の断面形状をなす。すなわち、内側ＦＰ５２は、第１，２直線部５２ａ，５２ｂ同士の連結部を頂点とした略直角の頂点部を、シリコントレンチ１１の内側の側壁１１ａおよび底面１１ｃから離れる方向へ突出させた凸状をなす。
内側ＦＰ５２の第１直線部５２ａは、深さ方向にわたって同じ距離でシリコントレンチ１１の側壁１１ａ，１１ｂと対向する。内側ＦＰ５２の第２直線部５２ｂの、第１直線部５２ａと連結された端部に対して反対側の端部が第３コンタクト１５’に接続されている。内側ＦＰ５２の第２直線部５２ｂの、第３コンタクト１５’に連結された端部は、埋め込み絶縁膜１２’または層間絶縁膜２５を挟んで、シリコントレンチ１１の内側の上部コーナー部１１ｄに対向する。
外側ＦＰ５３は、半導体基板１０のおもて面との間の埋め込み絶縁膜１２または層間絶縁膜２５によって半導体基板１０のおもて面よりも所定距離ｔ１２だけ離れて位置する。外側ＦＰ５３は、半導体基板１０のおもて面に平行な方向に、埋め込み絶縁膜１２’の略中央よりも外側から外側へ延在して、第４コンタクト１６’に接続されている。外側ＦＰ５３は、例えば、内側ＦＰ５２の第２直線部５２ｂと同じ深さに位置する。外側ＦＰ５３は、内側ＦＰ５２と離して配置されている。
次に、実施の形態２にかかる半導体装置の製造方法について、図１〜４，１５〜２２を参照して説明する。図１５〜２２は、実施の形態２にかかる半導体装置の製造途中の状態を示す断面図である。まず、実施の形態１と同様に、ｎ-型ドリフト領域２２となる半導体基板（半導体ウエハ）１０を用意し、ｐ型領域２３の形成からシリコントレンチ１１の形成までの工程を順に行う（図１〜４参照）。次に、シリコントレンチ１１の形成に用いた窒化シリコン膜４２（図５参照）を除去する。
次に、図１５に示すように、ＣＶＤ法により埋め込み絶縁膜１２’となる酸化膜１２ａ’を堆積して、当該酸化膜１２ａ’でシリコントレンチ１１を完全に埋める（第３工程）。このとき、酸化膜１２ａ’は、半導体基板１０のおもて面上にも堆積される。また、酸化膜１２ａ’の表面には、シリコントレンチ１１上の部分で、シリコントレンチ１１の底面１１ｃ側へ凹んだ部分が生じる。このため、酸化膜１２ａ’の表面に凹んだ部分が後述する酸化膜１２ａ’のＣＭＰ処理後に残らないように、酸化膜１２ａ’を厚くする。
次に、図１６に示すように、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により酸化膜１２ａ’の表面を研磨して、酸化膜１２ａ’の表面を平坦化する（第４工程）。このとき、半導体基板１０のおもて面上にも酸化膜１２ａ’を残す。酸化膜１２ａ’の、半導体基板１０のおもて面上に残す部分の厚さは、後の工程で形成される内側ＦＰ５２の第２直線部５２ｂおよび外側ＦＰ５３からそれぞれ半導体基板１０のおもて面までの所定距離ｔ１１，ｔ１２と同じ厚さとする。
次に、図１７に示すように、酸化膜１２ａ’の表面上に、窒化シリコン膜６１を形成する。次に、この窒化シリコン膜６１を選択的に除去して、半導体基板１０の、酸化膜トレンチ５１の形成領域に対応する部分を露出させる。次に、窒化シリコン膜６１の残部をマスクとしてエッチングを行い、半導体基板１０のおもて面から所定深さに達する酸化膜トレンチ５１を形成する（第５工程）。酸化膜トレンチ５１は、半導体基板１０のおもて面に略垂直な側壁を有する。次に、窒化シリコン膜６１の残部を除去する。
次に、図１８に示すように、酸化膜トレンチ５１の内部を導電膜６２で埋める。このとき、酸化膜１２ａ’の表面上にも導電膜６２を堆積する（第６工程）。導電膜６２の表面は、酸化膜１２ａ’の表面に平行な平坦面となる。導電膜６２は、バリアメタルを介してタングステンを堆積してなる。または、導電膜６２は、ポリシリコンを堆積してなる。次に、この導電膜６２をパターニングして、導電膜６２の、内側ＦＰ５２および外側ＦＰ５３となる部分をそれぞれ残す（第７工程）。この導電膜６２の、酸化膜トレンチ５１の内部に埋め込まれた部分で、半導体基板１０のおもて面に垂直にドレイン電極３１側へ延在する、内側ＦＰ５２の第１直線部５２ａが形成される。
導電膜６２の、酸化膜１２ａ’の表面上の部分で、内側ＦＰ５２の第２直線部５２ｂ、および、外側ＦＰ５３が互いに離して形成される。内側ＦＰ５２の第２直線部５２ｂ、および、外側ＦＰ５３は、酸化膜１２ａ’の表面に沿って延在し、内側ＦＰ５２の第１直線部５２ａに直交する。内側ＦＰ５２の第１，２直線部５２ａ，５２ｂの端部同士は連結される。内側ＦＰ５２の第２直線部５２ｂ、および、外側ＦＰ５３は、それぞれ、酸化膜１２ａ’の、半導体基板１０のおもて面上の部分の厚さと同じ所定距離ｔ１１，ｔ１２だけ、半導体基板１０のおもて面よりも上側へ離れた位置に形成される。
次に、図１９に示すように、半導体基板１０のおもて面および酸化膜１２ａ’の上に、酸化膜１２ａ’、内側ＦＰ５２および外側ＦＰ５３を覆うように、ＣＶＤ法により埋め込み絶縁膜１２’となる酸化膜１２ｂ’を堆積する（第８工程）。酸化膜１２ｂ’の、シリコントレンチ１１上の部分は内側ＦＰ５２および外側ＦＰ５３を覆う埋め込み絶縁膜１２’となり、酸化膜１２ａ’を挟んでｐ型領域２３およびｎ型チャネルストッパー領域２８を覆う部分は層間絶縁膜２５となる。酸化膜１２ｂ’の表面は、下層の酸化膜１２ａ’の表面に平行な平坦面となる。
次に、図２０に示すように、層間絶縁膜２５を深さ方向に貫通してｐ型領域２３およびｎ型チャネルストッパー領域２８にそれぞれ達するコンタクトホールを形成する。また、酸化膜１２ｂ’を深さ方向に貫通して内側ＦＰ５２および外側ＦＰ５３にそれぞれ達するコンタクトホールを形成する。次に、ｐ型領域２３、ｎ型チャネルストッパー領域２８、内側ＦＰ５２および外側ＦＰ５３をそれぞれ露出する各コンタクトホールの内部に、それぞれ第１〜４コンタクト２６，２９，１５’，１６’となる金属膜を埋め込む。
次に、図２１に示すように、酸化膜１２ｂ’上に、第１〜４コンタクト２６，２９，１５’，１６’を覆うように、第１，２金属配線層２７，３０となる金属膜６３を堆積する。次に、金属膜６３をパターニングして、金属膜６３の、第１，２金属配線層２７，３０となる部分をそれぞれ残す。これにより、第１，３コンタクト２６，１５’に接する第１金属配線層２７が形成され、第２，４コンタクト２９，１６’に接する第２金属配線層３０が形成される。第１，２金属配線層２７，３０は、ＭＯＳＦＥＴのソース電極と同時に形成してもよい。
次に、図２２に示すように、ｎ型不純物のイオン注入により、半導体基板１０の裏面の表面層に、半導体基板１０の裏面の全面にわたって、ｎ+型ドレイン領域２１を形成する。次に、半導体基板１０の裏面上にドレイン電極３１を形成する。説明を省略するが、活性領域１のＭＯＳゲート構造は、一般的な方法により、例えば層間絶縁膜２５の形成前に適宜形成される。その後、半導体基板１０をチップ状に切断（ダイシング）して個片化することで、図１４に示す半導体装置が完成する。
以上、説明したように、実施の形態２によれば、内側ＦＰが略Ｌ字状をなす場合においても、トレンチの内側の側壁および底面から離れる方向へ突出する凸状をなすため、実施の形態１と同様の効果を得ることができる。また、実施の形態２によれば、酸化膜トレンチの内部に埋め込んだ導電膜で内側ＦＰを形成し、当該内側ＦＰを半導体基板のおもて面に垂直にドレイン電極側へ長く延在させることで、トレンチの内側の底面コーナー部付近の電界集中をさらに低減させることができる。
（実施例１，２）
次に、上述した実施の形態１，２にかかる半導体装置のエッジ終端領域２の耐圧について検証した。具体的には、ｐｎ接合２４に逆方向電圧を印加したときの降伏電圧（ブレークダウン電圧：Ｂｒｅａｋ ｄｏｗｎ Ｖｏｌｔａｇｅ（ＢＶ））と、エッジ終端領域２の電界集中箇所と、エッジ終端領域２の耐圧と、の関係について検証した。図２３，２４は、それぞれ実施例１，２のエッジ終端領域の等電位線分布を示す説明図である。図２５は、従来例のエッジ終端領域の等電位線分布を示す説明図である。図２６，２７は、それぞれ実施例１，２のエッジ終端領域の電界分布を示す説明図である。図２８は、従来例のエッジ終端領域の電界分布を示す説明図である。
図２３，２４，２６，２７の横軸は、シリコントレンチ１１の内側の側壁１１ａ（Ｘ＝０μｍ）から横方向への距離Ｘ［μｍ］である。距離Ｘのマイナス側が半導体基板１０の内側（活性領域１側）であり、プラス側が半導体基板１０の外側（半導体基板１０の側面側）である。図２３，２４，２６，２７の縦軸は、半導体基板１０のおもて面（Ｙ＝０μｍ）からの深さＹ［μｍ］である。図２５，２８の横軸は、トレンチ２１１の内側の側壁２１１ａ（Ｘ＝０μｍ）から横方向への距離Ｘ［μｍ］である。距離Ｘのマイナス側が半導体基板２１０の内側（活性領域２０１側）であり、プラス側が半導体基板２１０の外側（半導体基板２１０の側面側）である。図２５，２８の縦軸は、半導体基板２１０のおもて面（Ｙ＝０μｍ）からの深さＹ［μｍ］である。
まず、上述した実施の形態１，２にかかる半導体装置（図１，１４参照）のターミネーション構造として酸化シリコン膜からなる埋め込み絶縁膜１２，１２’を備えたＭＯＳＦＥＴをそれぞれ作製した（以下、実施例１，２とする）。実施例１，２において、ｎ-型ドリフト領域２２となるｎ-型の半導体基板１０の抵抗率を５０Ω／ｃｍとし、厚さｔ１０を１１０μｍとした。シリコントレンチ１１の深さｄ１を８０μｍとした。ｐ型領域２３とｎ-型ドリフト領域２２とのｐｎ接合２４で形成されるダイオードの耐圧が１３９２Ｖとなるように、ｎ-型ドリフト領域２２の不純物濃度に対するｐ型領域２３の不純物濃度を設定した。これら実施例１，２のエッジ終端領域２の等電位線分布をそれぞれ図２３，２４に示し、電界分布をそれぞれ図２６，２７に示す。
比較として、従来の半導体装置（図３４参照）のターミネーション構造としてＢＣＢからなる埋め込み絶縁膜２１２を備えたＭＯＳＦＥＴを作製した（以下、従来例とする）。従来例において、ｎ-型ドリフト領域２２２となるｎ-型の半導体基板２１０の抵抗率、半導体基板２１０の厚さｔ２１０、トレンチ２１１の深さｄ２０１は実施例１と同様である。ｐ型領域２２３とｎ-型ドリフト領域２２２とのｐｎ接合２２４で形成されるダイオードの耐圧が実施例１と同様に１３９２Ｖとなるように、ｎ-型ドリフト領域２２２の不純物濃度に対するｐ型領域２２３の不純物濃度を設定した。この従来例のエッジ終端領域２０２の等電位線分布を図２５に示し、電界分布を図２８に示す。
図２５に示すように、従来例では、活性領域２０１側で半導体基板２１０のおもて面に沿って分布するほぼ０Ｖの等電位線が、トレンチ２１１の内側の上部コーナー部２１１ｄの付近７３において内側ＦＰ２１３に沿って、トレンチ２１１の内側の側壁２１１ａおよび底面２１１ｃに近づくように（図２５において右下がりに）突出する凸状に湾曲した。これによって、図２８に示すように、トレンチ２１１の内側の側壁２１１ａ付近８３においてシリコン部（ｎ-型ドリフト領域２２２）に電界が集中し、特にトレンチ２１１の内側の底面コーナー部２１１ｅ付近のシリコン部での電界が高くなった。この従来例のｐｎ接合２２４のブレークダウン電圧は１４３０Ｖであったが、シリコン部の電界集中箇所で破壊に至りやすく、エッジ終端領域２０２の耐圧が低下することが確認された。トレンチ２１１の内側の底面コーナー部２１１ｅとは、トレンチ２１１の内側の側壁２１１ａと底面２１１ｃとの境界である。
一方、図２３，２４に示すように、実施例１，２においては、活性領域１側で半導体基板１０のおもて面に沿って分布するほぼ０Ｖの等電位線が、シリコントレンチ１１の内側の上部コーナー部１１ｄの付近７１，７２において内側ＦＰ１３に沿って、シリコントレンチ１１の内側の側壁１１ａおよび底面１１ｃから離れるように（図２３，２４において右上がりに）湾曲した。これによって、図２６に示すように、実施例１においては、シリコントレンチ１１よりも内側において半導体基板１０のおもて面側全体に均一に電界がかかり、シリコントレンチ１１の内側の底面コーナー部１１ｅの付近８１の電界集中が低減されることが確認された。また、実施例２においては、図２７に示すように、半導体基板１０の内部においてシリコントレンチ１１の内側の側壁１１ａから内側へ離れた部分で最も高電界となり、シリコントレンチ１１の内側の底面コーナー部１１ｅの付近８２での電界集中が低減されることが確認された。
すなわち、実施例１は、半導体基板１０の内部において、シリコントレンチ１１の内側の底面コーナー部１１ｅよりも半導体基板１０のおもて面側へ離れた位置で最も高電界となる。シリコントレンチ１１の内側の底面コーナー部１１ｅとは、シリコントレンチ１１の内側の側壁１１ａの下端部となる、シリコントレンチ１１の内側の側壁１１ａと底面１１ｃとの境界である。実施例２は、半導体基板１０の内部において、シリコントレンチ１１の内側の側壁１１ａから半導体基板１０の内側へ離れた位置で最も高電界となる。これにより、ブレークダウンしたとしても、シリコントレンチ１１の内側の底面コーナー部１１ｅの付近８１，８２で破壊しにくい。例えば、実施例１のｐｎ接合２４のブレークダウン電圧は１３６５Ｖであったが、従来例と比べて、シリコントレンチ１１の内側の底面コーナー部１１ｅの付近８１で破壊しにくいことが確認された。
また、内側ＦＰをドレイン電極３１側へ深く延在させるほど、ｐｎ接合２４のブレークダウン電圧が向上することが確認された。例えば、内側ＦＰ５２をドレイン電極３１側へ深く延在させやすい実施例２において、ｐｎ接合２４のブレークダウン電圧を１５２５Ｖとすることができた。
（実施の形態３）
次に、実施の形態３にかかる半導体装置の構造について説明する。実施の形態３にかかる半導体装置が実施の形態２にかかる半導体装置と異なる点は、埋め込み絶縁膜１２によって得られるシリコントレンチ１１の内側の底面コーナー部１１ｅでのブレークダウン時の耐圧（以下、ＤＴＩ（Ｄｅｅｐ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）エッジ耐圧とする）を、ｐ型領域２３とｎ-型ドリフト領域２２とのｐｎ接合２４で得られるブレークダウン時の耐圧（以下、平面耐圧とする）以上とした点である。
具体的には、ｎ-型ドリフト領域２２の抵抗率を低く調整（すなわちｎ-型ドリフト領域２２の不純物濃度を高く調整）することで、ＤＴＩエッジ耐圧を平面耐圧以上とすることができる。このため、ＤＴＩエッジ耐圧が平面耐圧以上となるｎ-型ドリフト領域２２の抵抗率を予め取得し、当該取得した抵抗率を有する半導体基板１０を用いて実施の形態３にかかる半導体装置を作製（製造）すればよい。好ましくは、製造プロセスのばらつきを考慮して、ＤＴＩエッジ耐圧を平面耐圧よりも高く設定することがよい。
実施の形態３を実施の形態１に適用し、実施の形態１にかかる半導体装置においてＤＴＩエッジ耐圧を平面耐圧よりも高くしてもよい。
以上、説明したように、実施の形態３によれば、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、ＤＴＩエッジ耐圧を平面耐圧以上とすることで、ターミネーション構造を構成するシリコントレンチの内側の底面コーナー部で破壊に至ることを防止することができる。すなわち、当該シリコントレンチよりも半導体基板の内側へ離れた部分のブレークダウン電圧で半導体装置の全体の耐圧が決まる。また、実施の形態３によれば、ｎ-型ドリフト領域の抵抗率を低くした半導体装置においても、シリコントレンチよりも半導体基板の内側へ離れたシリコン部でブレークダウンさせることができる。
（実施例３）
次に、実施の形態３にかかる半導体装置のｎ-型ドリフト領域２２の抵抗率について検証した。図２９は、実施例３のエッジ終端領域の等電位線分布を示す説明図である。図３０は、実施例３のエッジ終端領域の電界分布を示す説明図である。図３１は、比較例のエッジ終端領域の等電位線分布を示す説明図である。図３２は、比較例のエッジ終端領域の電界分布を示す説明図である。
図２９〜３２の横軸は、シリコントレンチ１１の内側の側壁１１ａ（Ｘ＝０μｍ）から横方向への距離Ｘ［μｍ］である。距離Ｘのマイナス側が半導体基板１０の内側であり、プラス側が半導体基板１０の外側である。図２９〜３２の縦軸は、半導体基板１０のおもて面（Ｙ＝０μｍ）からの深さＹ［μｍ］である。図３３は、ドリフト領域の抵抗率と耐圧との関係を示す特性図である。
まず、上述した実施の形態３にかかる半導体装置（図１４参照）のターミネーション構造を備えたＭＯＳＦＥＴを作製した（以下、実施例３とする）。実施例３は、ｎ-型ドリフト領域２２の抵抗率を１２０Ω・ｃｍとした。実施例３の、ｎ-型ドリフト領域２２の抵抗率以外の構成は、実施例２と同様である。この実施例３のエッジ終端領域２の等電位線分布および電界分布をそれぞれ図２９，３０に示す。
比較として、実施例３よりもｎ-型ドリフト領域２２の抵抗率を高くして、実施例３と同様のターミネーション構造を備えたＭＯＳＦＥＴを作製した（以下、比較例とする）。比較例は、ｎ-型ドリフト領域２２の抵抗率を１６０Ω・ｃｍとした。比較例の、ｎ-型ドリフト領域２２の抵抗率以外の構成は、実施例３と同様である。この比較例のエッジ終端領域２の等電位線分布および電界分布をそれぞれ図３１，３２に示す。
図２９，３１に示すように、実施例３および比較例ともに、実施例２と同様の等電位線分布となることが確認された。すなわち、活性領域１側で半導体基板１０のおもて面に沿って分布するほぼ０Ｖの等電位線が、シリコントレンチ１１の内側の上部コーナー部１１ｄの付近９１，９２において内側ＦＰ１３に沿って、シリコントレンチ１１の内側の側壁１１ａおよび底面１１ｃから離れるように（図２９，３１において右上がりに）湾曲した。
一方、図３０，３２に示すように、実施例３と比較例とで最も高電界となる部分１０１，１０２が異なる電界分布となった。具体的には、比較例では、ブレークダウン時にシリコントレンチ１１の内側の底面コーナー部１１ｅの付近１０２で最も高電界となり破壊に至る。実施例３においては、ブレークダウン時にシリコントレンチ１１の内側の側壁１１ａよりも半導体基板１０の内側へ離れた部分１０１で最も高電界となり破壊に至る。
実施例３のようにブレークダウン時にシリコントレンチ１１の内側の側壁１１ａよりも半導体基板１０の内側へ離れた部分１０１で最も高電界となる理由は、次の通りである。図３３に示すように、ＤＴＩエッジ耐圧は、ｎ-型ドリフト領域２２の抵抗率が低くなることで若干低くなるが、ｎ-型ドリフト領域２２の抵抗率に依らずほぼ一定である。一方、平面耐圧は、ｎ-型ドリフト領域２２の抵抗率が高くなるほど高くなるからである。
すなわち、ｎ-型ドリフト領域２２の抵抗率にほぼ依存しないＤＴＩエッジ耐圧をあらわす略水平な曲線１１１と、ｎ-型ドリフト領域２２の抵抗率の高さに依存して高くなる平面耐圧をあらわす右上がりの曲線１１２と、は所定の１点１１０で交差する。この交点１１０における抵抗率以下（図３３では、１４０Ω・ｃｍ以下程度）のｎ-型の半導体基板１０を用いることで、ＤＴＩエッジ耐圧を平面耐圧以下とすることができる。
具体的には、例えば、実施例３において、半導体基板１０の厚さｔ１０を１１０μｍとし、シリコントレンチ１１の深さｄ１および幅ｗ１をそれぞれ８０μｍおよび６０μｍとし、内側ＦＰ５２の第１直線部５２ａの深さｄ２を５０μｍとする（深さｄ１、ｄ２および幅ｗ１については図２９を参照）。この場合、耐圧を１２００Ｖクラスの半導体装置の最適構造は、半導体基板１０の抵抗率を１４５Ω・ｃｍ以下とすればよい。
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、たとえば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態においては、ＭＯＳＦＥＴを例に説明しているが、ダイオードやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）にも適用可能である。ＩＧＢＴに適用する場合、ｎ-型ドリフト領域となるｎ-型の半導体基板の裏面の表面層に、ｎ+型ドレイン領域に代えて、ｐ+型コンタクト領域を形成すればよい。
また、ｎ-型ドリフト領域となるｎ-型の半導体基板は、インゴットから切り出したバルクウェハーであってもよい。バルクウェハーは、ＦＺ（フロートゾーン）法、ＣＺ（チョクラルスキー）法、ＭＣＺ（磁場印加型チョクラルスキー）法で製造されてもよい。ｎ-型ドリフト領域となるｎ-型の半導体基板は、バルクウェハーの例えば裏面側を研削して薄板化してもよい。また、半導体基板は、ｎ+型ドレイン領域となるｎ+型出発基板上にｎ-型ドリフト領域となるｎ-型エピタキシャル層を成長させたエピタキシャル基板であってもよい。
また、上述した各実施の形態においては、半導体基板はシリコンやゲルマニウムの他に、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンドといったワイドバンドギャップ半導体基板であってもよい。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、エッジ終端領域にターミネーション構造を配置する様々な半導体装置に有用である。
１ 活性領域
２ エッジ終端領域
１０ 半導体基板
１１ 半導体基板に形成されたトレンチ（シリコントレンチ）
１１ａ，１１ｂ シリコントレンチの側壁
１１ｃ シリコントレンチの底面
１１ｄ シリコントレンチの内側の上部コーナー部
１１ｅ シリコントレンチの内側の底面コーナー部
１２，１２' 埋め込み絶縁膜
１２ａ，１２ａ'，１２ｂ，１２ｂ’，１２ｃ，１２ｃ' 埋め込み絶縁膜となる酸化膜
１３，５２ 内側ＦＰ
１４，５３ 外側ＦＰ
１５，１５'，１６，１６'，２６，２９ コンタクト
２１ ｎ+型ドレイン領域
２２ ｎ-型ドリフト領域
２３ ｐ型ベース領域やバックゲートとなるｐ型領域
２４ ｐ型領域とｎ-型ドリフト領域とのｐｎ接合
２５ 層間絶縁膜
２７，３０ 金属配線層
２８ ｎ型チャネルストッパー領域
３１ ドレイン電極
４１ イオン注入用マスク
４２，６１ 窒化シリコン膜
４３，６２ 導電膜
４４，６３ 金属膜
５１ 埋め込み絶縁膜に形成されたトレンチ（酸化膜トレンチ）
５２ａ，５２ｂ 内側ＦＰの直線部
ｔ１，ｔ１１ 内側ＦＰの上側の端部の、半導体基板のおもて面からの距離
ｔ２，ｔ１２ 外側ＦＰの上側の端部の、半導体基板のおもて面からの距離

Claims (10)

  1. 活性領域よりも外側に設けられ、半導体基板の第１主面から所定深さに達するトレンチと、
    前記半導体基板の第１主面側に設けられ、前記活性領域から外側に延在し前記トレンチで終端する、第１導電型領域と第２導電型領域とのｐｎ接合と、
    前記トレンチの内部に埋め込まれた第１絶縁膜と、
    前記第２導電型領域上に設けられた第２絶縁膜と、
    前記トレンチの内部において、前記第１絶縁膜の内部を深さ方向に延在するフィールドプレートと、
    前記第２導電型領域および前記フィールドプレートに電気的に接続された第１電極と、
    前記半導体基板の第２主面に設けられた第２電極と、
    を備え、
    前記フィールドプレートは、前記第１絶縁膜の内部から前記トレンチの内側かつ前記半導体基板の第１主面側へ延在して、前記トレンチの内側の側壁の上端部に前記第２絶縁膜を挟んで対向し、前記トレンチの内側の側壁および底面から離れる方向へ突出する凸状をなすことを特徴とする半導体装置。
  2. 前記フィールドプレートは、前記トレンチの内側の側壁および底面から離れる方向へ突出する凸状をなす湾曲部を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記フィールドプレートは、
    前記トレンチの内部において前記第１絶縁膜の内部を深さ方向へ前記半導体基板の第１主面に垂直に延在する第１直線部と、
    前記第１直線部よりも前記半導体基板の第１主面側に設けられ、前記半導体基板の第１主面に平行に内側へ延在する第２直線部と、の一方の端部同士を連結した略Ｌ字状をなし、
    前記第１直線部と前記第２直線部との連結部を頂点とした略直角の頂点部を、前記トレンチの内側の側壁および底面から離れる方向へ突出させた凸状をなすことを特徴とする請求項１に記載の半導体装置。
  4. 前記トレンチの内側の側壁の下端部でのブレークダウン時の耐圧を、前記ｐｎ接合で得られるブレークダウン時の耐圧よりも高くしたことを特徴とする請求項１〜３のいずれか一つに記載の半導体装置。
  5. 前記第１導電型領域の抵抗率は１４５Ω・ｃｍ以下であることを特徴とする請求項１〜４のいずれか一つに記載の半導体装置。
  6. 前記第１絶縁膜および前記第２絶縁膜は、酸化シリコン膜であることを特徴とする請求項１〜５のいずれか一つに記載の半導体装置。
  7. 半導体基板の第１主面側において活性領域から外側に延在する、第１導電型領域と第２導電型領域とのｐｎ接合を形成する第１工程と、
    前記活性領域よりも外側に、前記半導体基板の第１主面から所定深さに達し、かつ前記ｐｎ接合を終端するトレンチを形成する第２工程と、
    化学気相成長により前記半導体基板の第１主面に第１酸化膜を堆積して、前記第１酸化膜で前記トレンチを埋める第３工程と、
    前記第１酸化膜をエッチバックして、前記半導体基板の第１主面に所定の厚さで前記第１酸化膜を残すとともに、前記トレンチの内部に前記第１酸化膜を残す第４工程と、
    前記第１酸化膜の表面に沿って導電膜を形成する第５工程と、
    前記導電膜を選択的に除去して、前記導電膜の残部をフィールドプレートとして前記トレンチの内側寄りに残す第６工程と、
    前記トレンチに第２酸化膜を埋め込んで、前記第２酸化膜で前記フィールドプレートを覆う第７工程と、
    を含むことを特徴とする半導体装置の製造方法。
  8. 半導体基板の第１主面側において活性領域から外側に延在する、第１導電型領域と第２導電型領域とのｐｎ接合を形成する第１工程と、
    前記活性領域よりも外側に、前記半導体基板の第１主面から所定深さに達し、かつ前記ｐｎ接合を終端するトレンチを形成する第２工程と、
    化学気相成長により前記半導体基板の第１主面に第１酸化膜を堆積して、前記第１酸化膜で前記トレンチを埋める第３工程と、
    前記第１酸化膜の表面を研磨して前記半導体基板の第１主面に平行にし、前記半導体基板の第１主面上から前記トレンチの内部にわたって前記第１酸化膜を残す第４工程と、
    前記トレンチの内部において前記第１酸化膜の内部を深さ方向へ前記第１酸化膜の表面に垂直に延在する、前記トレンチよりも幅の狭い溝を形成する第５工程と、
    前記第１酸化膜の表面に導電膜を堆積して、前記導電膜で前記溝を埋める第６工程と、
    前記導電膜を選択的に除去し、前記導電膜の、前記溝の内部の第１直線部と、当該第１直線部に連結され、前記第１酸化膜の表面を内側へ延在する第２直線部と、をフィールドプレートとして残す第７工程と、
    前記第１酸化膜の表面に第２酸化膜を堆積して、前記第２酸化膜で前記フィールドプレートを覆う第８工程と、
    を含むことを特徴とする半導体装置の製造方法。
  9. 前記フィールドプレートを、前記トレンチの内側の側壁の上端部に前記第１酸化膜を挟んで対向し、前記トレンチの内側の側壁および底面から離れる方向へ突出する凸状に形成することを特徴とする請求項７または８に記載の半導体装置の製造方法。
  10. 抵抗率を１４５Ω・ｃｍ以下とした第１導電型の前記半導体基板を用い、
    前記第１工程では、前記半導体基板の第１主面の表面層に前記第２導電型領域を形成して、前記半導体基板の、前記第２導電型領域を除く部分を前記第１導電型領域とすることを特徴とする請求項７〜９のいずれか一つに記載の半導体装置の製造方法。
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