JP6103712B2 - 半導体装置およびそれを製造するための方法 - Google Patents

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Description

本開示は、半導体部品の製造に関し、より詳細には、半導体装置および半導体装置を製造するための方法に関する。
トレンチＭＯＳ（トレンチ金属酸化膜半導体）装置、ＶＤＭＯＳ装置、ＩＧＢＴ装置等の高電圧パワー半導体装置は、高周波数、高スイッチング速度および高制御効率性等の特別な特徴のため、広範に使用されている。阻止性能は、高電圧パワー半導体装置の発達の段階を評価するための一要素である。その応用によっては、高電圧パワー半導体装置の破壊電圧は、２５Ｖから６０００Ｖの範囲内でありうる。しかしながら、近年のプレーナ構造半導体装置は、通常、浅い接合深さおよび湾曲した接合を有し、結果的に低減した電圧性能および乏しい電圧安定性となる。そのような装置は、狭い安全動作範囲を有し、容易に壊れる。装置の電圧性能を向上するために、装置のパラメータを調整する他、装置表面に端部を有するＰＮ接合を適切に処理する必要もあり、よって電界分布を改善し、表面電界の密度を減少し、装置の電圧性能および安定性を向上する。
装置の電圧性能および安定性を改善する従来の方法は、装置の周囲に電界緩和リングを配置することを含む。この方法は、高電流処理性能および電流利得を有するという理由で、トレンチＭＯＳ、ＶＤＭＯＳ等の垂直電流ＭＯＳ装置に適している。電界緩和リングは表面電界の密度を低減でき、したがって電圧性能を増強する。さらに、電界緩和リングは、低電圧ＩＣプロセスに適合し、よってスマート・パワーＩＣ（ＳＰＩＣ’ｓ）および個別の高電圧装置に適している。さらに、装置の空乏領域の端に位置する電界緩和リングは、ＳＰＩＣ内で保護回路を駆動するための高電圧センサとして機能し、よってＳＰＩＣの感度を増加させる。
電界緩和リングを形成するための、２つの従来方法があり、これについてトレンチＭＯＳを例として挙げてより詳細に述べられる。
図１および２は、第１の従来方法による、電界緩和リングを形成するための方法を示す。図１は第１の従来方法により製造された半導体チップの上面図であり、図２は当該チップの断面図である。第１の従来方法によれば、電界緩和リング１０４は、注入によってチップの端部に形成される。電界緩和リング１０４が印加された電圧の一部を取り込むので、チップの電圧性能は増加する。
図２に示されるように、電界緩和リング１０４は、以下の工程によって形成される。まず、活性領域の主接合１０２およびトレンチ１０３が基板１０１中に形成され、フォトレジストは、基板１０１の表面上にスピンコーティングされ、電界緩和リングに対応するパターンを有するフォトレジスト層１０５を形成するように処理される。その後、電界緩和リング１０４は、フォトレジスト層１０５をマスクとして使用して、イオン注入によって形成される。換言すると、この方法は、電界緩和リング１０４を形成するための注入領域を画定するために、別途のフォトリソグラフィ工程を必要とする。この追加のフォトリソグラフィ工程のため、コストがかさむ。
図３および４は、第２の従来方法によって電界緩和リングを製造するための方法を示す。図３は第２の従来方法を用いて製造された半導体チップの上面図であり、図４はチップの断面図である。いくつかの商用低電圧ＭＯＳは、第２の従来方法を用いて形成される。この方法では、コストを低減するために、電界緩和リングは、トレンチ分離注入法を使用して形成し、第１の従来方法で実装された追加のフォトリソグラフィ工程を省略する。
図４に示されるように、電界緩和リング２０５は、以下の工程によって形成される。まず、活性領域内のトレンチ２０２および電界緩和リングを分離するための分離トレンチ２０４が、基板２０１中に形成される。それから、活性領域内の主接合２０３および電界緩和リング２０５が、イオン注入によって形成される。第２の従来方法のコストは、第１の従来方法のそれよりも低いが、第２の従来方法によって形成された電界緩和リングは、通常、乏しい分圧性能を有し、したがってチップの電圧性能は限定的である。その理由は次の通りである。
第２の従来方法では、電界緩和リングはトレンチ分離注入によって形成されるので、各電界緩和リング２０５の空乏領域の最大幅は、一分離トレンチ２０４の幅に等しく、これは非常に小さい。したがって、電界緩和リング２０５の分圧性能は、電界緩和リング２０５内のドーピング濃度に対応する最適分圧性能に到達することはできない。電圧が印加されると、隣接する電界緩和リング２０５間の領域は、急速に空乏化される。すなわち、１つの電界緩和リング２０５が最適分圧性能に達する前に、空乏領域がその隣接する電界緩和リングまで拡張した可能性がある。電界緩和リング２０５内の電位は等しいので、電界緩和リング２０５内の領域は、空乏化されていない。換言すると、第２の従来方法によって製造されたチップでは、全ての電界緩和リングの空乏領域の全幅は、分離トレンチ２０４の幅の合計である。したがって、電界緩和リング２０５の分圧性能、すなわちチップの電圧性能は、制限される。
電界緩和リング２０５の空乏領域を拡張する１つの方法は、分離トレンチ２０４の幅を大きくすることである。しかしながら、分離トレンチ２０４の幅は、後続のゲート物質（たとえばポリシリコン）の充填工程（通常、薄膜蒸着工程）によって限定されるため、望むほどには大きくならない。分離トレンチ２０４の最大幅は、通常、蒸着工程中にギャップが発生することを防止するために、ポリシリコンの厚みの１．２倍よりも大きくされるべきではない。そのような最大幅は、電界緩和リング２０５が最適分圧性能を達成するために必要とされる幅よりも依然小さい。
本開示によって、半導体装置が提供される。
半導体装置は、基板と、前記基板内に配置される活性領域と、前記基板内に形成され、前記活性領域の外側に配置される複数の電界緩和リングと、前記電界緩和リングの間に形成される複数の分離トレンチと、少なくとも２つの隣接する分離トレンチを電気的に接続する接続チャネルと、を含む。
また、本開示によれば、半導体装置を製造するための方法が提供される。当該方法は、基板を提供する段階と、前記基板内に、活性領域トレンチ、複数の分離トレンチ、および接続トレンチを同時に形成する段階とを含む。
当該接続トレンチは、少なくとも２つの隣接する前記分離トレンチを電気的に接続する。本方法はさらに、前記活性領域の主接合および複数の電界緩和リングを同時に形成する段階を含む。当該電界緩和リングは、前記分離トレンチの間に形成される。
また、本開示によれば、半導体装置を製造する方法が提供される。当該方法は、活性領域を有する基板を提供する段階と、前記基板内に、前記活性領域外側の複数の電界緩和リングと、当該電界緩和リング間の複数の分離トレンチとを形成する段階と、前記基板上に誘電体層を形成する段階と、前記誘電体層内に、ビアを形成する段階と、を含む。前記ビアは、前記分離トレンチまで伸延する。本方法はさらに、前記ビアを金属で充填する段階と、前記誘電体層上に金属層を形成する段階と、を含む。前記ビア内の金属および金属層は、少なくとも２つの前記分離トレンチを接続する接続チャネルを形成する。
本開示と一貫性のある構成が以下の記載に部分的に説明され、一部は記載から明らかであり、または本開示の実施によって理解されるだろう。そのような構成は、特に添付の請求の範囲に指摘された要素および組合せという手段によって理解され取得されるだろう。
図面の構成要素は、必ずしも計測するために描画されるのではなく、単に本開示の概念を図示するものである。さらに、図面中、同様の参照番号が、図全体を通して対応する部分を指し示す。
図１は、第１の従来方法によって製造された半導体装置の概略的な上面図である。 図２は、第１の従来方法によって製造された半導体装置の概略的な断面図である。 図３は、第２の従来方法によって製造された半導体装置の概略的な上面図である。 図４は、第２の従来方法によって製造された半導体装置の概略的な断面図である。 本開示の実施形態と一貫性のある半導体装置の概略的な断面図である。 本開示の他の実施形態と一貫性のある半導体装置の概略的な上面図である。 図６に示された半導体装置の概略的な斜視図である。 本開示の一実施形態による半導体装置を製造するための方法を示す。 本開示の一実施形態による半導体装置を製造するための方法を示す。 本開示の一実施形態による半導体装置を製造するための方法を示す。 本開示の一実施形態による半導体装置を製造するための方法を示す。 本開示の一実施形態による半導体装置を製造するための方法を示す。 本開示の一実施形態による半導体装置を製造するための方法を示す。 本開示の一実施形態による半導体装置を製造するための方法を示す。 本開示のさらなる実施形態と一貫性のある半導体装置の概略的な断面図である。
同様の参照が同一または同様の要素を示す添付の図面では、本開示は例として示され、限定として示されるのではない。本開示において「一」または「１つの」実施形態への参照は、必ずしも同一実施形態にではなく、そのような参照は、少なくとも１つを意味する。
図５は、本開示の実施形態と一貫性のある半導体装置の概略的な断面図である。
図５に示される半導体装置は、基板３０１を含む。いくつかの実施形態では、基板３０１は、単結晶、多結晶もしくは非晶質シリコンまたはシリコン−ゲルマニウム（Ｓｉ−Ｇｅ）等の、基本的な半導体物質から形成される。いくつかの実施形態では、基板３０１は、炭化珪素、アンチモン化インジウム、テルル化鉛、ガリウムヒ素、リン化インジウム、ガリウムヒ素、アンチモン化ガリウム、半導体合金またはこれらの組合せ等の、複合半導体物質から形成される。いくつかの実施形態では、基板３０１は、シリコン・オン・インシュレータ（ＳＯＩ）である。または、基板３０１は、エピタキシャル層または埋没層を含む、複層構造を含む。基板３０１に適した物質のいくつかの例が記載されるが、基板３０１として使用されうるいかなる物質も、本開示の思想および範囲内である。
図５に示されるように、半導体装置はまた、基板３０１中に形成された活性領域３１０、活性領域の外側に形成された複数の電界緩和リング３０５を含み、複数の分離トレンチ３０４は、複数の電界緩和リング３０５の間に配置される。トレンチ３０２は、活性領域に形成される。図５に示されるように、分離トレンチ３０４のうち、少なくとも２つの隣接したものが、接続チャネル３０６によって電気的に接続される。２つの接続された分離トレンチ間に位置する電界緩和リングは、接続された分離トレンチの電位と同じ誘導電位を有する。
本開示の実施形態と一貫して、接続チャネル３０６は、接続トレンチ、金属等のように、多くの方法で実装される。
本開示と一貫して、複数の電界緩和リング３０５は、以下のように形成される。まず、活性領域トレンチ３０２および電界緩和リングを分離するために構成された分離トレンチ３０４が、基板３０１中に形成される。その後、活性領域の主接合３０３および複数の電界緩和リング３０５が、同時にイオン注入によって形成される。
本開示の実施形態と一貫性のある半導体装置を形成する際、複数の電界緩和リング３０５および活性領域の主接合３０３は同時に形成されるので、第１の従来方法で必要とされたフォトリソグラフィ工程が必要とされない。したがって、コストが削減される。いくつかの実施形態では、電界緩和リング３０５および活性領域の主接合３０３は、同一のドーピング状態を有する。
主接合３０３に印加された逆バイアス電圧が上昇すると、半導体装置のエッジ電界が上昇する。エッジ電界が臨界電界に達すると、主接合３０３が破壊する。しかしながら、本開示の実施形態と一貫性のある装置においては、主接合３０３におけるアバランシェ降伏が発生する前に、主接合３０３の空乏領域は、既に電界緩和リングのリング接合まで拡張している。すなわち、ＰＮ接合の空乏領域は、電界緩和リング３０５を介して拡張し、よって主接合３０３の空乏層および電界緩和リング３０５のリング接合の空乏層は、相互に接続される。その結果、リング接合電界が、電界緩和リング３０５に隣接して誘導的に生成される。電界緩和リング３０５のリング接合電界および主接合電界は、同一の向きを有するので、合計電界は、これら２つの電界の重畳となる。したがって、主接合３０３によって生成された電位差が減少する。印加電圧がさらに上昇すると、電界緩和リング３０５は、主接合３０３上の電圧上昇が制限されるように、さらなる電圧を保持する。
換言すると、電界緩和リング３０５は、より長い領域に印加された電圧を分布し、プレーナ・パワーデバイスのエッジに配置された分圧器として機能する。したがって、高い印加電圧による主接合３０３の破壊が回避される。
電界緩和リング３０５の欠乏領域の幅は、分圧性能に影響する。本開示の実施形態と一貫性のある装置では、隣接する分離トレンチ３０４の組は電気的に接続されているので、接続された分離トレンチ３０４の組の間の電界緩和リング３０５の誘導電位は、接続された分離の組の電位と同一である。よって、当該電界緩和リング３０５は、接続された分離トレンチ３０４の組によって遮蔽される。したがって、一電界緩和リング３０５の欠乏領域の幅は、接続された分離トレンチ３０４の組の水平幅と、接続された分離トレンチ３０４の組の間に配置された電界緩和リング３０５の水平幅との和に等しい。反対に、第２の従来方法によって製造された装置では、一電界緩和リングの欠乏領域の幅は、一分離トレンチの水平幅である。したがって、本開示の実施形態と一貫性のある装置では、電界緩和リング３０５の分圧性能は、改善されている。
電界緩和リング３０５および分離トレンチ３０４の数は、特定数に限定されるものではないと解される。さらに、接続された分離トレンチ３０４の組内の分離トレンチ３０４の数も、特定数に限定されない。いくつかの実施形態では、半導体装置の表面電荷量（一般的に、バイポーラ装置では、表面電荷が多い程、破壊電圧は低い）、基板のドーピング濃度（一般的に、基板内のドーピング濃度が低い程、破壊電圧は高い）、接合深度（一般的に、接合深度が大きくなるに連れて、破壊電圧は上昇する）、および基板厚さ等、破壊電圧および分圧性能に影響する構成によっては、２つまたは３つの分離トレンチ３０４が接続される。
図６および図７は、本開示の実施形態と一貫性のある半導体装置を示す。図６は上面図であり、図７は斜視図である。図６および図７に示される半導体装置は、図５に示されたものと同様の構造を有する。
図６および図７に示される半導体装置では、各分離トレンチ４０１は、接続トレンチ４０３により隣接する分離トレンチ４０１の一つと接続される。接続トレンチ４０３は、図５に示されるように、接続チャネル３０６として機能する。
本開示の実施形態と一貫して、接続トレンチ４０３、分離トレンチ４０１および活性領域トレンチ４０４は、同一フォトリソグラフィ工程により形成される。したがって、接続トレンチ４０３、分離トレンチ４０１および活性領域トレンチ４０４は、同一のドーピング状態を有する。
ドーピング状態は、ドーピング濃度および不純物種類を含む。同一のドーピング状態を有するとは、同一のドーピング濃度および同一不純物種類を有することを意味する。
いくつかの実施形態では、図６および図７に示される装置の基板はエピタキシャル層を含み、分離トレンチ４０１、接続トレンチ４０３、電界緩和リング４０２および活性領域は、エピタキシャル層に形成される。分離トレンチ４０１、接続トレンチ４０３および活性領域トレンチ４０４のための主な充填物質は、ポリシリコンである。いくつかの実施形態では、分離酸化物層が、ポリシリコンを充填する前に、トレンチの側壁上に形成される。分離酸化物層は、セル領域内のゲート酸化物と共に形成される。
図６および図７に示される半導体装置は、トレンチＭＯＳ装置である。電界緩和リング４０２およびトレンチＭＯＳ装置の活性領域の主接合は、同一注入工程により形成され、よって同一のドーピング状態を有する。
接続された分離トレンチ４０１間の接続トレンチ４０３の数、および接続トレンチ４０３間の距離は、ドーピング状態、接合深度、基板厚さ等の条件に依存するため、限定されない。
図８−図１４は、本開示の実施形態と一貫性のある半導体装置を製造するための方法を示す。当該方法は、以下のステップを含む。
まず、基板５０１が提供される。基板５０１は、ＣＶＤ法を使用してウェハ上に成長させたＮ型エピタキシャル層またはＰ型エピタキシャル層であるエピタキシャル層を含む。エピタキシャル層の厚さは、応用に基づいて決定される。いくつかの実施形態では、基板５０１は、シリコン基板である。
図８を参照して、その後、酸化物層が、バリア層５０２として、基板５０１上に形成される。いくつかの実施形態では、バリア層５０２は、オルトケイ酸テトラエチル（ＴＥＯＳ）を用いて形成され、低圧ＣＶＤ（ＬＰＣＶＤ）法によって形成される。
次に、フォトレジスト層５０３は、バリア層５０２の表面上にスピンコーティングされる。いくつかの実施形態では、露光精度を確証し、不必要な反射を低減するために、フォトレジスト層５０３およびバリア層５０２の間に、反射防止層が形成される。その後、活性領域トレンチ、分離トレンチおよび接続トレンチのパターンを有するマスクを用いて、フォトレジスト層５０３が露光される。露光されたフォトレジスト層５０３を現像した後、活性領域トレンチ、分離トレンチおよび接続トレンチのパターンが、その上に形成される（不図示）。次に、活性領域トレンチ、分離領域および接続トレンチのパターンを有するフォトレジスト層５０３をマスクとして使用して、バリア層５０２が、ドライエッチングまたはウェットエッチングされる。そして、図９に示されるように、活性領域トレンチ、分離トレンチおよび接続トレンチのパターンが、バリア層５０３上に形成される。
図１０を参照して、たとえばドライエッチング法またはいかなるその他の適切なエッチング法によって、バリア層５０２をハードマスクとして用いて、活性領域トレンチ、分離トレンチおよび接続トレンチのパターン開口が基板５０１内に形成されるように、基板５０１がエッチングされる。その後、フォトレジスト層５０３およびバリア層５０２が、ウェット化学洗浄法によって除去される。
図１１を参照して、酸化物層（不図示）は、パターン開口の内側表面上に成長される。次に、ゲート物質が基板５０１の表面上に堆積され、パターン開口に充填される。
いくつかの実施形態では、ゲート物質は、化学蒸着法（ＣＶＤ）、プラズマ強化化学蒸着（ＰＥＣＶＤ）、高濃度プラズマ強化化学蒸着法（ＨＤ−ＰＥＣＶＤ）、または物理蒸着（ＰＶＤ）によって堆積される。いくつかの実施形態では、ゲート物質は、ドープされていないポリシリコン（後の工程でドープされうる）またはドープされたポリシリコンである。
図１２を参照して、パターン開口外側のゲート物質が除去される。パターン開口に残されたゲート物質が、活性領域トレンチ５０４、分離トレンチ５０５および接続トレンチ（不図示）を形成する。
いくつかの実施形態では、パターン開口の外側のゲート物質は、基板表面を平らにするために、ＣＭＰによって除去される。いくつかの実施形態では、活性領域トレンチ５０４、分離トレンチ５０５および接続トレンチの表面が、基板５０１の表面と同一平面上にあるように、パターン開口外側のゲート物質は、基板表面上に形成されたシリコン酸化フィルムをエッチングストップ層として使用してエッチバック工程により、除去される。その後、シリコン酸化フィルムは、ウェットエッチングまたはその他の方法によって除去される。
活性領域主接合および分離トレンチ５０５間の電界緩和リングは、図１３および図１４に示されるように、たとえばイオン注入によって同時に、基板５０１に形成される。
図１３を参照して、注入酸化物層として機能するための薄い酸化物層が、基板５０１上に形成される。注入酸化物層は、イオン注入の間、活性領域の表面へのダメージを低減する。それはまた、不純物原子またはイオンが基板から拡散することを防止する。注入酸化物層は、ＣＶＤまたは熱酸化によって形成される。その後、イオン注入が実行される。Ｎ型ＭＯＳＦＥＴ用に、Ｐ型不純物が注入される。ドープイオンはボロンイオンであり、注入ドースは１×１０１３ｃｍ-３である。
図１４を参照して、イオン注入が実行された後、注入されたイオンを拡散および活性化するために、高温ドライブイン工程が実行される。高温ドライブイン工程中、注入されたイオンが基板５０１の深みへ追いやられ、期待された深度（すなわち拡散レベル）を有する接合を形成する。注入されたイオンは、格子においてシリコン原子に結合される。この工程は、注入されたイオンを活性化し、活性領域主接合５０６および電界緩和リング５０７を形成する。
いくつかの実施形態では、高温ドライブイン拡散工程は、約１０００℃から約１１５０℃の範囲の温度で実行される。いくつかの実施形態では、実際の状況次第で、上記された以外の温度範囲が採用されてもよい。したがって、高温ドライブイン工程の温度および時間は、本開示に限定されない。
注入酸化物層は、たとえばウェット化学洗浄法によって維持または除去される。
図１５は、本開示の実施形態と一貫性のあるその他の半導体装置を示す。図１５の半導体装置は、基板６０１および基板６０１中に配置された活性領域を含む。当該半導体装置はまた、活性領域外側に配置された複数の電界緩和リング６０２を含み、複数の分離トレンチ６０３は、複数の電界緩和リング６０２の間に配置される。トレンチ６０４は、活性領域内に形成される。
図１５に示されるように、誘電体層６０５は、基板６０１上に形成される。いくつかの実施形態では、誘電体層６０５は、層間絶縁膜またはプリメタル絶縁膜である。金属層６０６は、誘電体層６０５上に形成される。ビア６０７は、誘電体層６０５内に形成され、金属層６０６に接続される。ビア６０７は、タングステンまたは銅等の金属で充填される。
図１５に示された半導体装置では、金属層６０６は、図５に示された接続チャネル３０６として機能する。図１５に示されるように、少なくとも２つの隣接する分離トレンチ６０３が、電気的に接続されて同じ電位を有するように、金属層６０６は、分離トレンチ６０３に接続されたビア６０７に接続される。
分離トレンチ６０３上に位置するビア６０７および活性領域上に位置するビアは、同一のフォトリソグラフィ工程によって形成され、ビア６０７内の金属および活性領域内の金属プラグは同一の堆積工程によって形成される。分離トレンチ６０３上の金属層６０６および活性領域上の金属層は、同一のフォトリソグラフィ工程によって形成され、追加のフォトリソグラフィ工程は必要ではない。したがって、コストが削減される。
いくつかの実施形態では、ビア６０７は、誘電体層を単に貫通する。いくつかの実施形態では、ビア６０７は、ビア６０７内の金属が分離トレンチ６０３および金属層６０６間のより良い接続を提供するように、分離トレンチ６０３までさらに伸延する。
図１５に示された半導体装置は、以下の方法によって形成される。
まず、基板が提供される。それから、活性領域、活性領域外側の複数の電界緩和リング、複数の電界緩和リング間の複数の分離トレンチが、基板内に形成される。
次に、基板上に誘電体層が形成される。その後、ビアが誘電体層内に形成され、複数の分離トレンチを露出する。誘電体層は、層間絶縁膜またはプリメタル絶縁膜である。
上述のように、分離トレンチ上に位置するビアおよび活性領域上に位置するビアが、同一のフォトリソグラフィ工程によって形成される。具体的には、フォトレジスト層が、誘電体層上にスピンコーティングされる。フォトレジスト層はその後、ビアのパターンを有するマスクを用いて露光される。現像後、ビアのパターンが、フォトレジスト層内に形成される。次に、誘電体層にビアを形成するために、フォトレジスト層をマスクとして使用して、分離トレンチ上のビアおよび活性領域上のビアを含むように誘電体層がエッチングされる。
次に、分離トレンチ上のビアおよび活性領域上のビアが、同一の堆積工程で、金属によって充填される。いくつかの実施形態では、金属はタングステンであり、ＰＶＤ法を使用して堆積される。具体的には、薄いチタン層が、まず誘電体層上に形成される。チタン層は、タングステンを保持するための接着剤として、ビアの底および側面上にも形成される。その後、チタン原子の拡散を防止するための拡散防止層として、薄い窒化チタンが、チタン層上に形成される。次に、ビアを充填するように、ＣＶＤ法を使用して、窒化チタン上にタングステンが形成される。最後に、誘電体層を平らにするために、ビア外側のタングステンが、ＣＭＰ法によって除去される。
次に、金属層が誘電体層上に形成され、隣接する分離トレンチを接続する接続チャネルを形成する。
分離トレンチ上の金属層および活性領域上の金属層は、同一のフォトリソグラフィ工程中に形成される。具体的には、サンドイッチ構造を有する金属層が、誘電体層上にまず形成される。その後、フォトリソグラフィ工程およびエッチング工程によって、所望のパターンが形成される。隣接する分離トレンチは、ビア内の金属および金属層によって接続される。
本開示のその他の実施形態は、ここに開示された仕様の考慮および発明の実行から、該当技術分野の当業者には明らかであろう。本発明の真の範囲および思想は以下の請求の範囲により示され、仕様および例は例示だけであると意図される。

Claims (5)

  1. 基板と、
    前記基板内に配置される活性領域と、
    前記基板内に形成され、前記活性領域の外側に配置される複数の電界緩和リングと、
    前記電界緩和リングの間に形成される複数の分離トレンチと、
    少なくとも２つの隣接する分離トレンチを電気的に接続する接続トレンチと、
    前記活性領域に形成される活性領域トレンチと、
    を含み、
    前記接続トレンチ、前記分離トレンチおよび前記活性領域トレンチは、同一のドーピング状態を有する、半導体装置。
  2. 前記基板上に形成された誘電体層をさらに含み、
    前記誘電体層には、ビアが形成されており、
    前記接続チャネルは、前記ビアに充填された金属と、前記誘電体層上に形成された金属層と、を含み、
    前記ビアに充填された金属は、少なくとも２つの隣接するトレンチを前記金属層に接続する、請求項１に記載の半導体装置。
  3. 前記半導体装置は、トレンチＭＯＳ装置であり、主接合をさらに含み、
    前記複数の電界緩和リングおよび主接合は、同一のドーピング状態を有する、請求項１または２に記載の半導体装置。
  4. 基板を提供する段階と、
    前記基板内に、同一のドーピング状態を有する、活性領域トレンチ、複数の分離トレンチ、および少なくとも２つの隣接する当該分離トレンチを電気的に接続する接続トレンチを同時に形成する段階と、
    活性領域の主接合および前記分離トレンチの間に形成される複数の電界緩和リングを同時に形成する段階と、
    を含む半導体装置を製造する方法。
  5. 前記活性領域の主接合および複数の電界緩和リングは、イオン注入によって形成される、請求項４に記載の方法。
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