JP2007150081A - 半導体装置および半導体装置の製造方法 - Google Patents
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Abstract
【解決手段】素子形成領域22には、半導体基板11の表層部に、P−型領域23が形成されている。また、P−型領域23の表層部には、N+型領域24が形成されている。さらに、トレンチ25が、N+型領域24およびP−型領域23を貫通し、最深部が半導体基板11に達するように形成されている。トレンチ25内には、半導体基板11の表面に突出するゲート電極27が設けられている。ゲート電極27のトレンチ25外に突出した部分の側面には、その全周を取り囲むように、窒化シリコンからなるサイドウォール29が形成されている。また、ゲート電極27上には、金属シリサイド膜30が形成されている。さらに、半導体基板11上には、金属シリサイド膜31が形成されている。
【選択図】図1
Description
図3は、トレンチゲート構造が採用された縦型二重拡散MOSFET(Vertical Double diffused Metal Oxide Semiconductor Field Effect Transistor:VDMOSFET)を図解的に示す斜視図である。
N+型領域104には、複数のトレンチ106が、互いにほぼ平行をなして、それぞれP+型領域105に向けて延びるストライプ状に形成されている。各トレンチ106は、N+型領域104およびその下方のP−型層103を貫通し、それぞれの最深部がN−型層102に達している。そして、各トレンチ106内には、ゲート絶縁膜107を介して、N型不純物が高濃度にドープされたポリシリコンからなるゲート電極108が埋設されている。
一方、N+型基板101の裏面(N−型層102が形成されている側と反対側の面)には、ドレイン電極110が形成されている。このドレイン電極110とソース電極との間に適当な大きさの電圧を印加しつつ、ゲート電極配線の電位を制御することにより、P−型層103におけるゲート絶縁膜107との界面近傍にチャネルを形成して、ドレイン電極110とソース電極との間に電流を流すことができる。
タングステンシリサイド膜109は、W−CVDとWエッチバック(もしくはW−CMP)との各プロセスを併用することにより、ゲート電極108上に選択的に形成することができる。しかし、タングステンシリサイド膜109がN+型領域104よりも厚く形成されると(タングステンシリサイド膜109の底面がN+型領域104の底面よりも低くなると)、VDMOSFETのしきい値電圧が設計値とずれてしまうため、タングステンシリサイド膜109はN+型領域104よりも薄く形成しなければならず、そのためのプロセス制御が難しいという問題がある。
また、半導体基板上に金属シリサイド膜が形成されているので、たとえば、複数のゲート電極がストライプ状に形成される構成において、それらのゲート電極間のソース領域に隣接し、金属シリサイド膜を介して電気的に導通される領域(ゲート電極が形成されていない領域、後述する実施形態におけるP+型領域)にソース電極とのコンタクトを設ければ、ソース領域にソース電極とのコンタクトを設けなくても、ソース電極とソース領域との電気的な接続を達成することができる。その結果、ゲート電極間(トレンチ間)の距離を短縮して、縦型二重拡散MOSトランジスタの微細化を達成することができる。
また、プレーナ型MOSトランジスタ用ゲート電極の側面にサイドウォールを形成するために、たとえば、半導体基板上に窒化シリコン膜を形成し、これをドライエッチングにより除去すると、縦型二重拡散MOSトランジスタ用ゲート電極の側面にも窒化シリコン膜が残るが、プレーナ型MOSトランジスタ用ゲート電極の側面にサイドウォールを有する構成であれば、その縦型二重拡散MOSトランジスタ用ゲート電極の側面に残る窒化シリコン膜を除去する工程を省略することができる。さらに、縦型二重拡散MOSトランジスタ用ゲート電極上のみに金属シリサイド膜を有する構成では、それ以外の部分に金属膜が形成されないようにマスキングを施す必要を生じるが、半導体基板上およびプレーナ型MOSトランジスタ用ゲート電極上に金属シリサイド膜を有する構成では、半導体基板上の全面に金属膜を形成し、その後シリコンと未反応な金属膜を除去すればよく、マスキングのためのリソグラフィ工程などを不要とすることができる。そのため、プレーナ型MOSトランジスタおよびトレンチゲート構造の縦型二重拡散MOSトランジスタが混載された半導体装置の製造工程を簡略化することができる。
図1は、この発明の一実施形態に係る半導体装置の構造を示す図解的な断面図である。この半導体装置は、N−型の半導体基板11上に、複数のVDMOSFET12が形成されるVDMOS形成領域13と、プレーナ型のNMOSFET14およびPMOSFET15が形成されるCMOS形成領域16とを有している。
ゲート電極27のトレンチ25外に突出した部分の側面には、その全周を取り囲むように、窒化シリコンからなるサイドウォール29が形成されている。
また、N+型領域24および図示しないP+型領域上には、金属シリサイド膜31が形成されている。そして、金属シリサイド膜31上には、図示しないが、層間絶縁膜を介してソース電極が形成されている。金属シリサイド膜31が形成されることにより、N+型領域24とP+型領域とが電気的に導通され、それらを同電位に保つことができる。そのため、P+型領域の層間絶縁膜にコンタクト孔を形成し、このコンタクト孔を介してソース電極をP+型領域に接続させれば、N+型領域24上にソース電極とのコンタクトを設けなくても、ソース電極とN+型領域24との電気的な接続を達成することができる。その結果、トレンチ25間の距離を短縮して、VDMOSFET12のさらなる微細化を達成することができる。
NMOSFET14が形成される素子形成領域42には、半導体基板11の表層部に、P−型ウエル44が形成されている。このP−型ウエル44の表層部には、チャネル領域45を挟んで、N+型のソース領域46およびドレイン領域47が形成されている。そして、チャネル領域45上には、ゲート絶縁膜(酸化膜)48が形成され、このゲート絶縁膜48上に、N+型に制御(N型不純物がドープ)されているポリシリコンからなるゲート電極49が形成されている。ゲート電極49の側面には、その周囲を取り囲むように、窒化シリコンからなるサイドウォール50が形成されている。
図2A〜2Uは、前記の半導体装置の製造方法を工程順に示す図解的な断面図である。
次に、図2Bに示すように、CVD(化学的気相成長)法によって、パッド酸化膜61の全面を被覆する窒化シリコン膜62が形成される。
続いて、図2Cに示すように、窒化シリコン膜62の表面に、レジスト膜63のパターンが形成される。このレジスト膜63は、LOCOS酸化膜21,41に対応する開口64を有し、残余の部分を被覆するものである。この後、レジスト膜63をマスクとして、ドライエッチングが行われ、パッド酸化膜61および窒化シリコン膜62がパターニングされる。このパターニング後に、レジスト膜63は除去される。
その後、図2Eに示すように、窒化シリコン膜62およびLOCOS酸化膜21,41上に、トレンチ25に対応する開口65を有するレジスト膜66が形成される。そして、レジスト膜66をマスクとして、ドライエッチングが行われることにより、パッド酸化膜61および窒化シリコン膜62が選択的に除去される。
次に、図2Gに示すように、窒化シリコン膜62を耐酸化性マスクとした熱酸化により、トレンチ25の内面全面(内底面および内側面)に犠牲酸化膜が一旦形成され、その犠牲酸化膜が除去された後、熱酸化が再び行われることにより、トレンチ25の内面全面にゲート絶縁膜26が形成される。犠牲酸化膜を一旦形成することにより、トレンチ25の内面を滑らかにすることができ、その後の熱酸化により、ゲート絶縁膜26を高品質に形成することができる。
その後、図2Iに示すように、窒化シリコン膜62およびLOCOS酸化膜21,41上のポリシリコン67が除去される。すなわち、ポリシリコン67は、トレンチ25およびこのトレンチ25に連通する窒化シリコン膜62の開口内にのみ残され、それ以外の部分がすべて除去される。
そして、図2Oに示すように、半導体基板11上に、素子形成領域42を露出させる開口75を有するレジスト膜76が形成される。そして、そのレジスト膜76の開口75からP−型ウエル44の表層部に、ソース領域46およびドレイン領域47の形成のためのN型不純物イオンが注入される。N型不純物イオンの注入後に、レジスト膜76は除去される。
続いて、熱処理が行われる。この熱処理により、たとえば、半導体基板11上にチタン膜が形成されている場合には、そのチタン膜と半導体基板11の表面およびゲート電極27,49,56の表面との界面にTi2Siが形成される。その後、半導体基板11の表面に硫酸過水(硫酸と過酸化水素水との混合液)が供給されて、半導体基板11からシリコンと未反応の金属膜85が除去される。これにより、金属膜85と半導体基板11の表面およびゲート電極27,49,56の表面との界面のみに、シリコンと反応した金属膜85のみが残る。そして、2度目の熱処理が行われ、この熱処理により、金属シリサイド膜30,31,58が形成される。たとえば、半導体基板11上にチタン膜が形成された場合には、半導体基板11の表面およびゲート電極27,49,56の表面のTi2SiがTiSi2に変化し、それらの表面にチタンシリサイド膜が形成される。こうして、図1に示す構造の半導体装置が得られる。
12 VDMOSFET
14 NMOSFET
15 PMOSFET
25 トレンチ
27 ゲート電極(縦型二重拡散MOSトランジスタ用ゲート電極)
29 サイドウォール
30 金属シリサイド膜
31 金属シリサイド膜
49 ゲート電極
50 サイドウォール(プレーナ型MOSトランジスタ用ゲート電極)
56 ゲート電極
57 サイドウォール(プレーナ型MOSトランジスタ用ゲート電極)
58 金属シリサイド膜
Claims (4)
- トレンチゲート構造の縦型二重拡散MOSトランジスタを有する半導体装置であって、
半導体基板と、
この半導体基板に形成されたトレンチと、
このトレンチ内に配置され、前記半導体基板の表面から突出したゲート電極と、
このゲート電極の側面に形成されたサイドウォールと、
前記半導体基板の表面および前記ゲート電極の表面に形成された金属シリサイド膜とを含むことを特徴とする、半導体装置。 - プレーナ型MOSトランジスタおよびトレンチゲート構造の縦型二重拡散MOSトランジスタを有する半導体装置であって、
半導体基板と、
この半導体基板の表面から突出した縦型二重拡散MOSトランジスタ用ゲート電極と、
前記半導体基板上に形成されたプレーナ型MOSトランジスタ用ゲート電極と、
前記縦型二重拡散MOSトランジスタ用ゲート電極および前記プレーナ型MOSトランジスタ用ゲート電極の側面に形成されたサイドウォールと、
前記半導体基板の表面および前記ゲート電極の表面に形成された金属シリサイド膜とを含むことを特徴とする、半導体装置。 - トレンチゲート構造の縦型二重拡散MOSトランジスタを有する半導体装置を製造する方法であって、
半導体基板にトレンチを形成する工程と、
前記トレンチ内に配置され、前記半導体基板の表面に突出するゲート電極を形成する工程と、
前記ゲート電極の側面にサイドウォールを形成する工程と、
前記サイドウォールの形成後に、前記半導体基板の表面および前記ゲート電極の表面に金属シリサイド膜を形成する工程とを含むことを特徴とする、半導体装置の製造方法。 - プレーナ型MOSトランジスタおよびトレンチゲート構造の縦型二重拡散MOSトランジスタを有する半導体装置を製造する方法であって、
半導体基板にトレンチを形成する工程と、
前記トレンチ内に配置され、前記半導体基板の表面から突出する縦型二重拡散MOSトランジスタ用ゲート電極を形成する工程と、
前記半導体基板上にプレーナ型MOSトランジスタ用ゲート電極を形成する工程と、
前記縦型二重拡散MOSトランジスタ用ゲート電極および前記プレーナ型MOSトランジスタ用ゲート電極の側面にサイドウォールを形成する工程と、
前記サイドウォールの形成後に、前記半導体基板の表面および前記ゲート電極の表面に金属シリサイド膜を形成する工程とを含むことを特徴とする、半導体装置の製造方法。
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