JPH0653514A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0653514A JPH0653514A JP22455092A JP22455092A JPH0653514A JP H0653514 A JPH0653514 A JP H0653514A JP 22455092 A JP22455092 A JP 22455092A JP 22455092 A JP22455092 A JP 22455092A JP H0653514 A JPH0653514 A JP H0653514A
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Abstract
(57)【要約】
【目的】 ゲート電極の抵抗とソース・コンタクトのコ
ンタクト抵抗との高抵抗化に対策を施してゲート電極を
低抵抗化し、さらにソース・コンタクトのコンタクト抵
抗を低減し、高速動作と低オン抵抗を実現する。 【構成】 ゲート電極として用いた燐添加多結晶シリコ
ン膜２０とソース領域１６とに選択的にタングステン２
３を形成する。
ンタクト抵抗との高抵抗化に対策を施してゲート電極を
低抵抗化し、さらにソース・コンタクトのコンタクト抵
抗を低減し、高速動作と低オン抵抗を実現する。 【構成】 ゲート電極として用いた燐添加多結晶シリコ
ン膜２０とソース領域１６とに選択的にタングステン２
３を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧大電流で用いら
れる電力用半導体デバイスの分野において高速動作およ
び低オン抵抗に特徴を有する半導体装置の製造方法に関
するものである。
れる電力用半導体デバイスの分野において高速動作およ
び低オン抵抗に特徴を有する半導体装置の製造方法に関
するものである。
【０００２】
【従来の技術】従来のこの種の半導体装置の製造方法の
一例を図６〜図９を用いて説明する。まず、図６に示す
ようにｎ型の低抵抗単結晶シリコン半導体基板１上にｎ
型の高抵抗単結晶シリコン半導体層２をエピタキシャル
成長法により形成し、次に熱酸化法によりシリコン酸化
膜３を形成する。その後、高抵抗単結晶シリコン半導体
層２の表面にシリコン酸化膜３を通してボロンと燐とを
順次イオン注入し、熱拡散することによりｐチャネル領
域４とｎ型ソース領域５とを形成する。その後、減圧化
学気相成長法によりシリコン酸化膜６を堆積する。
一例を図６〜図９を用いて説明する。まず、図６に示す
ようにｎ型の低抵抗単結晶シリコン半導体基板１上にｎ
型の高抵抗単結晶シリコン半導体層２をエピタキシャル
成長法により形成し、次に熱酸化法によりシリコン酸化
膜３を形成する。その後、高抵抗単結晶シリコン半導体
層２の表面にシリコン酸化膜３を通してボロンと燐とを
順次イオン注入し、熱拡散することによりｐチャネル領
域４とｎ型ソース領域５とを形成する。その後、減圧化
学気相成長法によりシリコン酸化膜６を堆積する。
【０００３】次に図７に示すようにフォトリソグラフィ
工程により所望の領域のみにレジストパタンを形成し、
これをマスクとしてＲＩＥ法で上記シリコン酸化膜６と
シリコン酸化膜３とを除去し、さらにレジストを除去し
た後、このシリコン酸化膜６をマスクとしてＲＩＥ法で
ｎ型ソース領域５とｐ型チャネル領域４とを除去し、高
抵抗シリコン半導体層２に至る所望の深さに溝Ｈを掘
る。その後、ＲＩＥ法での除去に伴う損傷損を除去する
目的で溝Ｈの内部のシリコン層を僅かに除去し、ゲート
酸化膜７を形成する。
工程により所望の領域のみにレジストパタンを形成し、
これをマスクとしてＲＩＥ法で上記シリコン酸化膜６と
シリコン酸化膜３とを除去し、さらにレジストを除去し
た後、このシリコン酸化膜６をマスクとしてＲＩＥ法で
ｎ型ソース領域５とｐ型チャネル領域４とを除去し、高
抵抗シリコン半導体層２に至る所望の深さに溝Ｈを掘
る。その後、ＲＩＥ法での除去に伴う損傷損を除去する
目的で溝Ｈの内部のシリコン層を僅かに除去し、ゲート
酸化膜７を形成する。
【０００４】次に図８に示すように減圧化学気相成長法
により燐添加多結晶シリコン膜８を堆積した後、溝Ｈの
内部とその周辺部とを除く他の領域の燐添加多結晶シリ
コン膜８を除去し、さらに減圧化学気相成長法によりＰ
ＳＧ膜９を堆積し、基板表面を平坦化する。
により燐添加多結晶シリコン膜８を堆積した後、溝Ｈの
内部とその周辺部とを除く他の領域の燐添加多結晶シリ
コン膜８を除去し、さらに減圧化学気相成長法によりＰ
ＳＧ膜９を堆積し、基板表面を平坦化する。
【０００５】次に図９に示すように電極コンタクトを形
成する目的でフォトリソグラフィ工程により所望のレジ
ストパタンを形成後、レジストをマスクとしてＲＩＥ法
により上記ＰＳＧ膜９，シリコン酸化膜６，シリコン酸
化膜３を除去する。次にレジストを除去した後にアルミ
ニウムからなるソース電極１０を形成し、さらにアルミ
ニウムからなるドレイン電極１１を形成し、高耐圧大電
流ＭＩＳ型半導体装置が完成する。
成する目的でフォトリソグラフィ工程により所望のレジ
ストパタンを形成後、レジストをマスクとしてＲＩＥ法
により上記ＰＳＧ膜９，シリコン酸化膜６，シリコン酸
化膜３を除去する。次にレジストを除去した後にアルミ
ニウムからなるソース電極１０を形成し、さらにアルミ
ニウムからなるドレイン電極１１を形成し、高耐圧大電
流ＭＩＳ型半導体装置が完成する。
【０００６】なお、このように構成された半導体装置
は、例えば公知文献（IEEE TRANSACTION ON ELECTRON D
EVICES（D.Ueda et al.,'A New Vertical Power MOSFET
Structure with Extremely Reduced On-Resistannce
',IEEE VOL.ED-32 No.1,1985,p1,）に開示されてい
る。
は、例えば公知文献（IEEE TRANSACTION ON ELECTRON D
EVICES（D.Ueda et al.,'A New Vertical Power MOSFET
Structure with Extremely Reduced On-Resistannce
',IEEE VOL.ED-32 No.1,1985,p1,）に開示されてい
る。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うに構成されたＵＭＯＳＦＥＴでは、オン抵抗の低減化
と高速化とに問題があった。上述した半導体装置の製造
方法では、オン抵抗の低減化に対しては、ソース・コン
タクトの幅がフォトリソグラフィの位置合わせ余裕によ
り規定される大きさになるため、面積を充分に取ること
ができず、ソース・コンタクトのコンタクト抵抗が大き
くなり、低オン抵抗化を図るには不向きである。ゲート
電極として燐添加多結晶シリコン層のみを用いており、
この結果、ゲート電極の抵抗が高くなり、高速のスイッ
チングには不向きである。これに対し、ゲート抵抗を下
げるには溝内部を燐添加多結晶シリコンで完全に充填す
る方法も考えられるが、溝内部に空洞が発生するという
問題が生じる。これは減圧化学気相成長法を用いて溝内
に燐添加多結晶シリコンを堆積する際、溝内部より溝周
辺部の堆積速度が大きいことによる。空洞の発生を避け
るために燐添加多結晶シリコンを堆積した後、続いて無
添加多結晶シリコンを堆積する方法もあるが、この方法
では、ゲート抵抗を十分に低くすることができず、高速
動作の観点からは問題がある。
うに構成されたＵＭＯＳＦＥＴでは、オン抵抗の低減化
と高速化とに問題があった。上述した半導体装置の製造
方法では、オン抵抗の低減化に対しては、ソース・コン
タクトの幅がフォトリソグラフィの位置合わせ余裕によ
り規定される大きさになるため、面積を充分に取ること
ができず、ソース・コンタクトのコンタクト抵抗が大き
くなり、低オン抵抗化を図るには不向きである。ゲート
電極として燐添加多結晶シリコン層のみを用いており、
この結果、ゲート電極の抵抗が高くなり、高速のスイッ
チングには不向きである。これに対し、ゲート抵抗を下
げるには溝内部を燐添加多結晶シリコンで完全に充填す
る方法も考えられるが、溝内部に空洞が発生するという
問題が生じる。これは減圧化学気相成長法を用いて溝内
に燐添加多結晶シリコンを堆積する際、溝内部より溝周
辺部の堆積速度が大きいことによる。空洞の発生を避け
るために燐添加多結晶シリコンを堆積した後、続いて無
添加多結晶シリコンを堆積する方法もあるが、この方法
では、ゲート抵抗を十分に低くすることができず、高速
動作の観点からは問題がある。
【０００８】したがって本発明は、前述したした従来の
課題を解決するためになされたものであり、その目的
は、従来におけるゲート電極の抵抗とソース・コンタク
トのコンタクト抵抗との高抵抗化に対策を施してゲート
電極を低抵抗化し、さらにソース・コンタクトのコンタ
クト抵抗を低減し、高速動作と低オン抵抗とを実現する
ことができる高耐圧大電流の半導体装置の製造方法を提
供することにある。
課題を解決するためになされたものであり、その目的
は、従来におけるゲート電極の抵抗とソース・コンタク
トのコンタクト抵抗との高抵抗化に対策を施してゲート
電極を低抵抗化し、さらにソース・コンタクトのコンタ
クト抵抗を低減し、高速動作と低オン抵抗とを実現する
ことができる高耐圧大電流の半導体装置の製造方法を提
供することにある。
【０００９】
【課題を解決するための手段】このような目的を達成す
るために本発明による半導体装置の製造方法は、第１の
導電型を有する第１の単結晶シリコン半導体層，第２の
導電型を有する第２の単結晶シリコン半導体層，第１の
導電型を有する第３の単結晶シリコン半導体層からなる
３層構造の単結晶半導体層を第１主面側に持つ第１の導
電型の単結晶シリコン半導体基板を用いて、単結晶シリ
コン半導体基板の第１主面側に第１の絶縁膜を形成する
工程と、第１の絶縁膜上に第２の絶縁膜を堆積する工程
と、第２の絶縁膜上に第３の絶縁膜を堆積する工程と、
第３の絶縁膜を堆積した後、フォトリソグラフィにより
パターンニングしたレジストをマスクとして第３の絶縁
膜，第２の絶縁膜，第１の絶縁膜を除去し、これらの加
工面からなる第１のＵ字型の溝を形成する工程と、レジ
ストを除去した後に第３の絶縁膜をマスクとして第１の
単結晶シリコン半導体層と第２の単結晶シリコン半導体
層とを貫通して第３の単結晶シリコン半導体層に至る第
２のＵ字型の溝を形成する工程と、第３の絶縁膜を除去
する工程と、第２のＵ字型の溝部にゲート酸化膜を形成
した後、燐添加多結晶シリコン膜と第４の絶縁膜とを順
次堆積する工程と、フォトリソグラフィによりパターン
ニングしたレジストをマスクとして第４の絶縁膜と燐添
加多結晶シリコン膜とを除去する工程と、第５の絶縁膜
を堆積する工程と、第５の絶縁膜を異方性エッチングに
より除去し、燐添加多結晶シリコン膜および第４の絶縁
膜の側面のみに第５の絶縁膜を残す工程と、第２の絶縁
膜および第４の絶縁膜を除去した後、第１の絶縁膜を除
去し、第１の単結晶シリコン半導体層および燐添加多結
晶シリコン膜を露出させる工程と、表面が露出した第１
の単結晶シリコン半導体層および燐添加多結晶シリコン
膜上のみに金属または金属珪化物を形成する工程と、を
含んでいる。
るために本発明による半導体装置の製造方法は、第１の
導電型を有する第１の単結晶シリコン半導体層，第２の
導電型を有する第２の単結晶シリコン半導体層，第１の
導電型を有する第３の単結晶シリコン半導体層からなる
３層構造の単結晶半導体層を第１主面側に持つ第１の導
電型の単結晶シリコン半導体基板を用いて、単結晶シリ
コン半導体基板の第１主面側に第１の絶縁膜を形成する
工程と、第１の絶縁膜上に第２の絶縁膜を堆積する工程
と、第２の絶縁膜上に第３の絶縁膜を堆積する工程と、
第３の絶縁膜を堆積した後、フォトリソグラフィにより
パターンニングしたレジストをマスクとして第３の絶縁
膜，第２の絶縁膜，第１の絶縁膜を除去し、これらの加
工面からなる第１のＵ字型の溝を形成する工程と、レジ
ストを除去した後に第３の絶縁膜をマスクとして第１の
単結晶シリコン半導体層と第２の単結晶シリコン半導体
層とを貫通して第３の単結晶シリコン半導体層に至る第
２のＵ字型の溝を形成する工程と、第３の絶縁膜を除去
する工程と、第２のＵ字型の溝部にゲート酸化膜を形成
した後、燐添加多結晶シリコン膜と第４の絶縁膜とを順
次堆積する工程と、フォトリソグラフィによりパターン
ニングしたレジストをマスクとして第４の絶縁膜と燐添
加多結晶シリコン膜とを除去する工程と、第５の絶縁膜
を堆積する工程と、第５の絶縁膜を異方性エッチングに
より除去し、燐添加多結晶シリコン膜および第４の絶縁
膜の側面のみに第５の絶縁膜を残す工程と、第２の絶縁
膜および第４の絶縁膜を除去した後、第１の絶縁膜を除
去し、第１の単結晶シリコン半導体層および燐添加多結
晶シリコン膜を露出させる工程と、表面が露出した第１
の単結晶シリコン半導体層および燐添加多結晶シリコン
膜上のみに金属または金属珪化物を形成する工程と、を
含んでいる。
【００１０】
【作用】本発明における半導体装置の製造方法では、金
属電極が不要な領域を自己整合的に絶縁膜で覆った後、
金属電極または金属珪化物を選択的に形成できるので、
ソース・コンタクトの幅を大きくすることができる。
属電極が不要な領域を自己整合的に絶縁膜で覆った後、
金属電極または金属珪化物を選択的に形成できるので、
ソース・コンタクトの幅を大きくすることができる。
【００１１】
【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。図１〜図５は、本発明による半導体装置の製
造方法の一実施例を説明する工程の断面図である。ま
ず、図１に示すように面方位（１００）でｎ型の低抵抗
単結晶シリコン半導体基板１２上にｎ型の高抵抗単結晶
シリコン半導体層１３をエピタキシャル成長法で形成し
た後、シリコン酸化膜１４を例えば熱酸化法により形成
し、ボロンと燐とをイオン注入した後、熱拡散によりｐ
型チャネル領域１５とｎ型チャネル領域１６とを形成す
る。その後、減圧化学気相成長法により、耐酸化性絶縁
膜として例えばシリコン窒化膜１７を堆積した後、シリ
コン酸化膜１８を順次堆積する。
説明する。図１〜図５は、本発明による半導体装置の製
造方法の一実施例を説明する工程の断面図である。ま
ず、図１に示すように面方位（１００）でｎ型の低抵抗
単結晶シリコン半導体基板１２上にｎ型の高抵抗単結晶
シリコン半導体層１３をエピタキシャル成長法で形成し
た後、シリコン酸化膜１４を例えば熱酸化法により形成
し、ボロンと燐とをイオン注入した後、熱拡散によりｐ
型チャネル領域１５とｎ型チャネル領域１６とを形成す
る。その後、減圧化学気相成長法により、耐酸化性絶縁
膜として例えばシリコン窒化膜１７を堆積した後、シリ
コン酸化膜１８を順次堆積する。
【００１２】次に図２に示すようにフォトリソグラフィ
工程により所望の領域のみにレジストパターンを形成し
た後、このレジストパターンをマスクとして上記シリコ
ン酸化膜１８，シリコン窒化膜１７およびシリコン酸化
膜１４を例えばＲＩＥ法を用いて順次除去し、その後、
レジストパターンを除去する。次にシリコン酸化膜１８
をマスクとして再びＲＩＥ法を用いてｎ型ソース領域１
６およびｐチャネル領域１５を除去し、高抵抗シリコン
半導体層１３に到達する深さの溝Ｈを形成する。その
後、シリコン酸化膜１８を除去し、さらに犠牲酸化とウ
エットエッチングとの併用で溝Ｈ内に存在する損傷や汚
染などを除去した後、ゲート酸化膜１９を熱酸化法で形
成する。
工程により所望の領域のみにレジストパターンを形成し
た後、このレジストパターンをマスクとして上記シリコ
ン酸化膜１８，シリコン窒化膜１７およびシリコン酸化
膜１４を例えばＲＩＥ法を用いて順次除去し、その後、
レジストパターンを除去する。次にシリコン酸化膜１８
をマスクとして再びＲＩＥ法を用いてｎ型ソース領域１
６およびｐチャネル領域１５を除去し、高抵抗シリコン
半導体層１３に到達する深さの溝Ｈを形成する。その
後、シリコン酸化膜１８を除去し、さらに犠牲酸化とウ
エットエッチングとの併用で溝Ｈ内に存在する損傷や汚
染などを除去した後、ゲート酸化膜１９を熱酸化法で形
成する。
【００１３】次に図３に示すようにゲート電極として燐
添加多結晶シリコン膜２０を例えば減圧化学気相成長法
で堆積し、基板表面の平坦化を図り、引き続き減圧化学
気相成長法でシリコン窒化膜２１を堆積する。次にフォ
トリソグラフィ工程により所望のパターンに加工したレ
ジストをマスクとしてシリコン窒化膜２１および燐添加
多結晶シリコン膜２０を例えばＲＩＥ法で除去し、その
後、レジストパターンを除去する。
添加多結晶シリコン膜２０を例えば減圧化学気相成長法
で堆積し、基板表面の平坦化を図り、引き続き減圧化学
気相成長法でシリコン窒化膜２１を堆積する。次にフォ
トリソグラフィ工程により所望のパターンに加工したレ
ジストをマスクとしてシリコン窒化膜２１および燐添加
多結晶シリコン膜２０を例えばＲＩＥ法で除去し、その
後、レジストパターンを除去する。
【００１４】次に図４に示すように減圧化学気相成長法
を用いてシリコン酸化膜２２を堆積した後、ＲＩＥ法を
用いてシリコン酸化膜２２をエッチバックし、燐添加多
結晶シリコン膜２０の側壁部のみにシリコン酸化膜２２
を残す。次に熱燐酸によるウエットエッチング法でシリ
コン窒化膜１７，２１を除去し、さらにシリコン酸化膜
１４を例えば希弗酸により除去する。次に例えばタング
ステン２３を減圧化学気相成長法を用いてｎ型ソース領
域１６の表面に露出した部分と燐添加多結晶シリコン膜
２０の表面の露出した部分とに選択成長させる。
を用いてシリコン酸化膜２２を堆積した後、ＲＩＥ法を
用いてシリコン酸化膜２２をエッチバックし、燐添加多
結晶シリコン膜２０の側壁部のみにシリコン酸化膜２２
を残す。次に熱燐酸によるウエットエッチング法でシリ
コン窒化膜１７，２１を除去し、さらにシリコン酸化膜
１４を例えば希弗酸により除去する。次に例えばタング
ステン２３を減圧化学気相成長法を用いてｎ型ソース領
域１６の表面に露出した部分と燐添加多結晶シリコン膜
２０の表面の露出した部分とに選択成長させる。
【００１５】ここでタングステン２３の代わりに例えば
チタンをスパッタリングにより堆積し、その後、ランプ
アニールを行い、絶縁膜上の未反応チタンを除去し、ｎ
型ソース領域１６の表面の露出した部分および燐添加多
結晶シリコン膜２０の表面の露出した部分のみにチタン
シリサイドを形成しても同様な効果が得られる。
チタンをスパッタリングにより堆積し、その後、ランプ
アニールを行い、絶縁膜上の未反応チタンを除去し、ｎ
型ソース領域１６の表面の露出した部分および燐添加多
結晶シリコン膜２０の表面の露出した部分のみにチタン
シリサイドを形成しても同様な効果が得られる。
【００１６】次に図５に示すように例えばプラズマ窒化
膜２４を堆積し、フォトリソグラフィ工程によりパター
ンニングしたレジストパターンをマスクとしてプラズマ
窒化膜２４を除去し、その後、レジストパターンを除去
して電極コンタクトを形成する。その後、例えばアルミ
ニウムを堆積し加工してソース電極２５を形成し、引き
続いて低抵抗単結晶シリコン半導体基板１２の第２の主
面側にアルミニウムを堆積してドレイン電極２６を形成
することにより縦型の高耐圧大電流ＭＩＳ型トランジス
タが完成する。
膜２４を堆積し、フォトリソグラフィ工程によりパター
ンニングしたレジストパターンをマスクとしてプラズマ
窒化膜２４を除去し、その後、レジストパターンを除去
して電極コンタクトを形成する。その後、例えばアルミ
ニウムを堆積し加工してソース電極２５を形成し、引き
続いて低抵抗単結晶シリコン半導体基板１２の第２の主
面側にアルミニウムを堆積してドレイン電極２６を形成
することにより縦型の高耐圧大電流ＭＩＳ型トランジス
タが完成する。
【００１７】なお、前述した実施例において、図４で減
圧化学気相成長法を用いてシリコン酸化膜を堆積した
後、このシリコン酸化膜をＲＩＥ法を用いてエッチバッ
クし、燐添加多結晶シリコン膜２０の側壁部にのみシリ
コン酸化膜２２を残した場合について説明したが、この
エッチバックにおいて、シリコンに対して選択性のある
プラズマエッチングを用いると、図３から図４における
工程において、シリコン窒化膜１７およびシリコン酸化
膜１４を除去することができ、これによって側壁部への
シリコン酸化膜２２の形成後の工程で行われていた熱燐
酸によるシリコン窒化膜１７の除去工程および希弗酸に
よるシリコン酸化膜１４のエッチングを省略でき、工程
を短縮化させることができる。
圧化学気相成長法を用いてシリコン酸化膜を堆積した
後、このシリコン酸化膜をＲＩＥ法を用いてエッチバッ
クし、燐添加多結晶シリコン膜２０の側壁部にのみシリ
コン酸化膜２２を残した場合について説明したが、この
エッチバックにおいて、シリコンに対して選択性のある
プラズマエッチングを用いると、図３から図４における
工程において、シリコン窒化膜１７およびシリコン酸化
膜１４を除去することができ、これによって側壁部への
シリコン酸化膜２２の形成後の工程で行われていた熱燐
酸によるシリコン窒化膜１７の除去工程および希弗酸に
よるシリコン酸化膜１４のエッチングを省略でき、工程
を短縮化させることができる。
【００１８】
【発明の効果】以上、説明したように本発明によれば、
金属電極が不要な領域を自己整合的に絶縁膜で覆った
後、金属電極または金属珪化物を選択的に形成できるた
め、ソース・コンタクトの幅を大きくすることができ、
ソース・コンタクトのコンタクト抵抗を低減化すること
ができる。また、ゲート電極として燐添加多結晶シリコ
ン層上にソース領域と同時に金属または金属珪化物を同
時に形成しているため、工程を簡素化できかつゲート電
極は、燐添加多結晶シリコンと金属層とからなる積層構
造を用いているため、ゲート電極の低抵抗化が達成さ
れ、高速のスイッチングが期待できる。さらに閾値電圧
は燐添加多結晶シリコンで決定され、閾値電圧の制御も
容易となるなどの極めて優れた効果が得られる。
金属電極が不要な領域を自己整合的に絶縁膜で覆った
後、金属電極または金属珪化物を選択的に形成できるた
め、ソース・コンタクトの幅を大きくすることができ、
ソース・コンタクトのコンタクト抵抗を低減化すること
ができる。また、ゲート電極として燐添加多結晶シリコ
ン層上にソース領域と同時に金属または金属珪化物を同
時に形成しているため、工程を簡素化できかつゲート電
極は、燐添加多結晶シリコンと金属層とからなる積層構
造を用いているため、ゲート電極の低抵抗化が達成さ
れ、高速のスイッチングが期待できる。さらに閾値電圧
は燐添加多結晶シリコンで決定され、閾値電圧の制御も
容易となるなどの極めて優れた効果が得られる。
【図１】本発明による半導体装置の製造方法の一実施例
を説明する工程の断面図である。
を説明する工程の断面図である。
【図２】図１に引き続く工程の断面図である。
【図３】図２に引き続く工程の断面図である。
【図４】図３に引き続く工程の断面図である。
【図５】図４に引き続く工程の断面図である。
【図６】従来の半導体装置の製造方法を説明する工程の
断面図である。
断面図である。
【図７】図６に引き続く工程の断面図である。
【図８】図７に引き続く工程の断面図である。
【図９】図８に引き続く工程の断面図である。
１２ ｎ型の低抵抗単結晶シリコン半導体基板 １３ ｎ型の高抵抗単結晶シリコン半導体層 １４ シリコン酸化膜 １５ ｐ型チャネル領域 １６ ｎ型ソース領域 １７ シリコン窒化膜 １８ シリコン酸化膜 １９ ゲート酸化膜 ２０ 燐添加多結晶シリコン膜 ２１ シリコン窒化膜 ２２ シリコン酸化膜 ２３ タングステン ２４ プラズマ窒化膜 ２５ ソース電極 ２６ ドレイン電極
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大野 晃計 東京都千代田区内幸町１丁目１番６号 日 本電信電話株式会社内
Claims (1)
- 【請求項１】 第１の導電型を有する第１の単結晶シリ
コン半導体層，第２の導電型を有する第２の単結晶シリ
コン半導体層，第１の導電型を有する第３の単結晶シリ
コン半導体層からなる３層構造の単結晶半導体層を第１
主面側に持つ第１の導電型の単結晶シリコン半導体基板
を用いて、 前記単結晶シリコン半導体基板の第１主面側に第１の絶
縁膜を形成する工程と、 前記第１の絶縁膜上に第２の絶縁膜を堆積する工程と、 前記第２の絶縁膜上に第３の絶縁膜を堆積する工程と、 前記第３の絶縁膜を堆積した後、フォトリソグラフィに
よりパターンニングしたレジストをマスクとして前記第
３の絶縁膜，第２の絶縁膜，第１の絶縁膜を除去し、こ
れらの加工面からなる第１のＵ字型の溝を形成する工程
と、 前記レジストを除去した後に前記第３の絶縁膜をマスク
として前記第１の単結晶シリコン半導体層と前記第２の
単結晶シリコン半導体層とを貫通して前記第３の単結晶
シリコン半導体層に至る第２のＵ字型の溝を形成する工
程と、 前記第３の絶縁膜を除去する工程と、 前記第２のＵ字型の溝部にゲート酸化膜を形成した後、
燐添加多結晶シリコン膜と第４の絶縁膜とを順次堆積す
る工程と、 フォトリソグラフィによりパターンニングしたレジスト
をマスクとして前記第４の絶縁膜と前記燐添加多結晶シ
リコン膜とを除去する工程と、 第５の絶縁膜を堆積する工程と、 前記第５の絶縁膜を異方性エッチングにより除去し、前
記燐添加多結晶シリコン膜および前記第４の絶縁膜の側
面のみに前記第５の絶縁膜を残す工程と、 前記第２の絶縁膜および第４の絶縁膜を除去した後、前
記第１の絶縁膜を除去し、前記第１の単結晶シリコン半
導体層および前記燐添加多結晶シリコン膜を露出させる
工程と、 表面が露出した前記第１の単結晶シリコン半導体層およ
び前記燐添加多結晶シリコン膜上のみに金属または金属
珪化物を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22455092A JPH0653514A (ja) | 1992-08-03 | 1992-08-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22455092A JPH0653514A (ja) | 1992-08-03 | 1992-08-03 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0653514A true JPH0653514A (ja) | 1994-02-25 |
Family
ID=16815550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22455092A Pending JPH0653514A (ja) | 1992-08-03 | 1992-08-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0653514A (ja) |
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- 1992-08-03 JP JP22455092A patent/JPH0653514A/ja active Pending
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