JP2007281512A - 半導体装置 - Google Patents
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Abstract
【課題】 溝の微細化に伴うオン抵抗の増加を抑制する。
【解決手段】 半導体基板の主面の第1半導体領域と、前記第1半導体領域上に形成され、前記第1半導体領域と逆の導電型を持つ第2半導体領域と、前記第2半導体領域内に形成され、前記第1半導体領域と同一導電型の第3半導体領域と、前記第1、第2及び第3半導体領域内に形成され、前記半導体基板の主面の第1方向に延在する溝と、前記溝内及び溝外に形成された絶縁膜と、前記溝内及び溝外の絶縁膜上に形成された導電体とを有する半導体装置であって、
前記第1方向に垂直な第2方向を含む平面内において、前記溝外に形成された導電体の第2方向の幅は、前記溝内に形成された導電体の第2方向の幅より大きく、前記溝外に形成された導電体の厚さは、前記溝内に形成された導電体の第2方向の幅よりも大きい。
【選択図】 図4
【解決手段】 半導体基板の主面の第1半導体領域と、前記第1半導体領域上に形成され、前記第1半導体領域と逆の導電型を持つ第2半導体領域と、前記第2半導体領域内に形成され、前記第1半導体領域と同一導電型の第3半導体領域と、前記第1、第2及び第3半導体領域内に形成され、前記半導体基板の主面の第1方向に延在する溝と、前記溝内及び溝外に形成された絶縁膜と、前記溝内及び溝外の絶縁膜上に形成された導電体とを有する半導体装置であって、
前記第1方向に垂直な第2方向を含む平面内において、前記溝外に形成された導電体の第2方向の幅は、前記溝内に形成された導電体の第2方向の幅より大きく、前記溝外に形成された導電体の厚さは、前記溝内に形成された導電体の第2方向の幅よりも大きい。
【選択図】 図4
Description
本発明は、半導体装置及びその製造技術に関し、特に、トレンチゲート構造のパワーMISFET(Metal Insulator Semiconductor Feild Effect Transistor )を有する半導体装置に適用して有効な技術に関するものである。
電力増幅回路や電源回路等のスイッチング素子に使用される半導体装置として、例えばパワーMISFETと呼ばれるパワートランジスタ(高電圧素子)を有する半導体装置が知られている。パワーMISFETは、大電力を得るため、微細パターンのMISFETを複数並列に接続したマルチセル構造になっている。
パワーMISFETにおいては縦型や横型と呼ばれるものが知られており、更に縦型においてはトレンチゲート構造と呼ばれるものも知られている。ここで、MISFETとは、チャネル形成領域(半導体)とゲート電極との間に絶縁膜が介在された絶縁ゲート型電界効果トランジスタのことであり、ゲート絶縁膜が酸化シリコン膜からなるものは、一般的にMOSFET(Metal Oxide Semiconductor Field Effect Transistor )と呼ばれている。また、電流が半導体基板の厚さ方向(深さ方向)に流れるものを縦型、電流が半導体基板の表面方向に流れるものを横型と呼んでいる。また、ソース領域と、ドレイン領域との間(ゲート電極下)のチャネル形成領域に電子のチャネル(導電通路)ができるものをn型(又はnチャネル導電型)、正孔のチャネルができるものをp型(pチャネル導電型)と呼んでいる。また、トレンチゲート構造とは、半導体基板の主面に設けられた溝の内部に、絶縁膜を介在してゲート電極が設けられたゲート構造のことである。トレンチゲート構造のパワーMISFETについては、例えば、特開平7−249770号公報に記載されている。
特開平7−249770号公報
トレンチゲート構造のパワーMISFETにおいては、世代毎にセルの微細化が進んでいる。セルの微細化に伴い、ゲート電極が形成される溝の幅(トレンチ幅)も縮小されている。溝の幅を縮小すると、次のような2つのメリットがある。図23(a)は従来のトレンチゲート構造のパワーMISFETの模式的断面図であり、図23(b)は図23(a)の溝の幅を縮小した時の模式的断面図である。図23において、30は半導体基板、30aはn+型半導体層、30bはn-型半導体層、32はp型半導体領域、33は溝、33Wは溝の幅、34は酸化シリコン膜、35はゲート電極、36はn+型半導体領域、37はp+型半導体領域、38は絶縁膜、39はソース電極層、40はドレイン電極層、Ceはセル、CePはセルピッチである。微細パターンのMISFETは、主に、チャネル形成領域、ゲート絶縁膜、ゲート電極35、ソース領域及びドレイン領域を有する構成になっている。チャネル形成領域はp型半導体領域32で形成され、ゲート絶縁膜は酸化シリコン膜34で形成され、ゲート電極35はポリシリコン(単結晶シリコン)膜で形成され、ソース領域はn+型半導体領域36で形成され、ドレイン領域はn+型半導体層30a及びn-型半導体層30bで形成されている。
一つ目のメリットは、導通損失を減らせることである。図23に示すように、溝33の幅33Wを縮小すると、セルピッチCePを縮小することができ、セルCeの数を増やすことができるため、単位面積当たりのゲート幅を増加することができる。単位面積当たりのゲート幅を増加することにより、オン抵抗(Ron)を低減することができるため、パワーMISFETの導通損失を減らすことができる。
二つ目のメリットは、スイッチング損失を減らせることである。溝33の幅33Wを縮小すると、ゲート電極35の底面とドレイン領域であるn-型半導体層30bとが向かい合う対向面積を減らすことができ、ゲート/ドレイン間寄生容量(Cgd)をダイレクトに低減することができるため、パワーMISFETのスイッチング損失を減らすことができる。
しかしながら、副作用としてゲート抵抗(Rg )が増大してしまう。図23に示すように、ゲート電極35は溝33の内部に形成されているため、溝33の幅33Wを縮小すると、ゲート電極35の断面積が減ってしまい、ゲート抵抗が増大してしまう。特に、ゲート/ドレイン間寄生容量を減らそうとしてセルレイアウトをストライプ状にすると、著しくゲート抵抗が増大してしまう。このゲート抵抗の増大はスイッチング損失を増大させる要因となる。そこで、本発明者は、ゲート電極35の構造に着目し、本発明を成した。
本発明の目的は、トレンチゲート構造を有する半導体装置において、溝の幅の縮小に伴うゲート抵抗の増大を抑制することが可能な技術を提供することにある。
本発明の他の目的は、トレンチゲート構造を有する半導体装置において、導通損失及びスイッチング損失を低減することが可能な技術を提供することにある。
本発明の他の目的は、トレンチゲート構造を有する半導体装置において、安定で再現性の良いトランジスタ特性を得ることが可能な技術を提供することにある。
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
(1)半導体基板の主面の第1半導体領域と、
前記第1半導体領域上に形成され、前記第1半導体領域と逆の導電型を持つ第2半導体領域と、
前記第2半導体領域内に形成され、前記第1半導体領域と同一導電型の第3半導体領域と、
前記第1、第2及び第3半導体領域内に形成され、前記半導体基板の主面の第1方向に延在する溝と、
前記溝内及び溝外に形成された絶縁膜と、
前記溝内及び溝外の絶縁膜上に形成された導電体とを有する半導体装置であって、
前記第1方向に垂直な第2方向を含む平面内において、前記溝外に形成された導電体の第2方向の幅は、前記溝内に形成された導電体の第2方向の幅より大きく、
前記溝外に形成された導電体の厚さは、前記溝内に形成された導電体の第2方向の幅よりも大きい。
(1)半導体基板の主面の第1半導体領域と、
前記第1半導体領域上に形成され、前記第1半導体領域と逆の導電型を持つ第2半導体領域と、
前記第2半導体領域内に形成され、前記第1半導体領域と同一導電型の第3半導体領域と、
前記第1、第2及び第3半導体領域内に形成され、前記半導体基板の主面の第1方向に延在する溝と、
前記溝内及び溝外に形成された絶縁膜と、
前記溝内及び溝外の絶縁膜上に形成された導電体とを有する半導体装置であって、
前記第1方向に垂直な第2方向を含む平面内において、前記溝外に形成された導電体の第2方向の幅は、前記溝内に形成された導電体の第2方向の幅より大きく、
前記溝外に形成された導電体の厚さは、前記溝内に形成された導電体の第2方向の幅よりも大きい。
(2)前記手段(1)に記載の半導体装置において、
前記半導体基板には、前記導電体をゲート電極とし、前記第1半導体領域をドレインとし、前記第2半導体領域をチャネル形成領域とし、前記第3半導体領域をソース領域とするMISFETが形成されている。ことを特徴とする半導体装置。
前記半導体基板には、前記導電体をゲート電極とし、前記第1半導体領域をドレインとし、前記第2半導体領域をチャネル形成領域とし、前記第3半導体領域をソース領域とするMISFETが形成されている。ことを特徴とする半導体装置。
(3)半導体基板の主面の第1半導体領域と、
前記第1半導体領域上に形成され、前記第1半導体領域と逆の導電型を持つ第2半導体領域と、
前記第2半導体領域内に形成され、前記第1半導体領域と同一導電型の第3半導体領域と、
前記第1、第2及び第3半導体領域内に形成され、前記半導体基板の主面の第1方向に延在する溝と、
前記溝内及び溝外に形成された絶縁膜と、
前記溝内及び溝外の絶縁膜上に形成された導電体とを有する半導体装置であって、
前記第1方向に垂直な第2方向を含む平面内において、前記溝外に形成された導電体の第2方向の幅は、前記溝内に形成された導電体の第2方向の幅より大きく、
前記第3半導体領域は、前記溝外に形成された導電体の垂直下方及び垂直下方外に形成され、かつ前記溝と接している。
前記第1半導体領域上に形成され、前記第1半導体領域と逆の導電型を持つ第2半導体領域と、
前記第2半導体領域内に形成され、前記第1半導体領域と同一導電型の第3半導体領域と、
前記第1、第2及び第3半導体領域内に形成され、前記半導体基板の主面の第1方向に延在する溝と、
前記溝内及び溝外に形成された絶縁膜と、
前記溝内及び溝外の絶縁膜上に形成された導電体とを有する半導体装置であって、
前記第1方向に垂直な第2方向を含む平面内において、前記溝外に形成された導電体の第2方向の幅は、前記溝内に形成された導電体の第2方向の幅より大きく、
前記第3半導体領域は、前記溝外に形成された導電体の垂直下方及び垂直下方外に形成され、かつ前記溝と接している。
(4)前記手段(3)に記載の半導体装置において、
前記第3半導体領域は、前記溝外に形成された導電体の垂直下方に位置する第1部分と、前記溝外に形成された導電体の垂直下方外に位置する第2部分とを有し、
前記第3半導体領域の第1部分は、ピーク濃度が前記第3半導体領域の第2部分のピーク濃度よりも低く、かつ前記第2半導体領域のピーク濃度よりも高い不純物濃度に設定されている。
前記第3半導体領域は、前記溝外に形成された導電体の垂直下方に位置する第1部分と、前記溝外に形成された導電体の垂直下方外に位置する第2部分とを有し、
前記第3半導体領域の第1部分は、ピーク濃度が前記第3半導体領域の第2部分のピーク濃度よりも低く、かつ前記第2半導体領域のピーク濃度よりも高い不純物濃度に設定されている。
(5)前記手段(3)に記載の半導体装置において、
前記半導体基板には、前記導電体をゲート電極とし、前記第1半導体領域をドレインとし、前記第2半導体領域をチャネル形成領域とし、前記第3半導体領域をソース領域とするMISFETが形成されている。
前記半導体基板には、前記導電体をゲート電極とし、前記第1半導体領域をドレインとし、前記第2半導体領域をチャネル形成領域とし、前記第3半導体領域をソース領域とするMISFETが形成されている。
(6)前記手段(3)に記載の半導体装置において、
前記半導体基板には、前記溝の第2方向における2つの側面のうちの一方の側面側において、前記第1半導体領域をドレイン領域とし、前記第2半導体領域をチャネル形成領域とし、前記第3半導体領域をソース領域とし、前記導電体をゲート電極とする第1MISFETが形成され、かつ前記溝の第2方向における2つの側面のうちの他方の側面側において、前記第1半導体領域をドレイン領域とし、前記第2半導体領域をチャネル形成領域とし、前記第3半導体領域をソース領域とし、前記導電体をゲート電極とする第2MISFETが形成されている。
前記半導体基板には、前記溝の第2方向における2つの側面のうちの一方の側面側において、前記第1半導体領域をドレイン領域とし、前記第2半導体領域をチャネル形成領域とし、前記第3半導体領域をソース領域とし、前記導電体をゲート電極とする第1MISFETが形成され、かつ前記溝の第2方向における2つの側面のうちの他方の側面側において、前記第1半導体領域をドレイン領域とし、前記第2半導体領域をチャネル形成領域とし、前記第3半導体領域をソース領域とし、前記導電体をゲート電極とする第2MISFETが形成されている。
(7)前記手段(6)に記載の半導体装置において、
前記溝の2つの側面側において、前記第3半導体領域は、前記溝外に形成された導電体の垂直下方に位置する第1部分と、前記溝外に形成された導電体の垂直下方外に位置する第2部分とを有し、
前記第3半導体領域の第1部分は、ピーク濃度が前記第3半導体領域の第2部分のピーク濃度よりも低く、かつ前記第2半導体領域のピーク濃度よりも高い不純物濃度に設定されている。
前記溝の2つの側面側において、前記第3半導体領域は、前記溝外に形成された導電体の垂直下方に位置する第1部分と、前記溝外に形成された導電体の垂直下方外に位置する第2部分とを有し、
前記第3半導体領域の第1部分は、ピーク濃度が前記第3半導体領域の第2部分のピーク濃度よりも低く、かつ前記第2半導体領域のピーク濃度よりも高い不純物濃度に設定されている。
(8)半導体基板の主面の第1半導体領域と、
前記第1半導体領域内に形成され、前記第1半導体領域と逆の導電型を持つ第2半導体領域と、
前記第1及び第2半導体領域内に形成され、前記半導体基板の主面の第1方向に延在する溝と、
前記第2半導体領域内にあって前記溝と接する位置に形成され、前記第1半導体領域と同一導電型の第3半導体領域と、
前記溝内及び溝外に形成された絶縁膜と、
前記溝内及び溝外の絶縁膜上に形成された導電体とを有し、
前記第1方向に垂直な第2方向を含む平面内において、前記溝外に形成された導電体の第2方向の幅は、前記溝内に形成された導電体の第2方向の幅より大きく、
前記第3半導体領域は、前記溝に近い第1部分と遠い第2部分からなり、
前記第3半導体領域の第1部分は、前記第3半導体領域の第2部分よりも不純物濃度のピーク値が低く、前記第2半導体領域よりも不純物濃度のピーク値が高い半導体装置の製造方法であって、
前記溝を形成する前に、前記第3半導体領域の第1部分を形成する。
前記第1半導体領域内に形成され、前記第1半導体領域と逆の導電型を持つ第2半導体領域と、
前記第1及び第2半導体領域内に形成され、前記半導体基板の主面の第1方向に延在する溝と、
前記第2半導体領域内にあって前記溝と接する位置に形成され、前記第1半導体領域と同一導電型の第3半導体領域と、
前記溝内及び溝外に形成された絶縁膜と、
前記溝内及び溝外の絶縁膜上に形成された導電体とを有し、
前記第1方向に垂直な第2方向を含む平面内において、前記溝外に形成された導電体の第2方向の幅は、前記溝内に形成された導電体の第2方向の幅より大きく、
前記第3半導体領域は、前記溝に近い第1部分と遠い第2部分からなり、
前記第3半導体領域の第1部分は、前記第3半導体領域の第2部分よりも不純物濃度のピーク値が低く、前記第2半導体領域よりも不純物濃度のピーク値が高い半導体装置の製造方法であって、
前記溝を形成する前に、前記第3半導体領域の第1部分を形成する。
(9)前記手段(8)に記載の半導体装置の製造方法において、
前記導電体を形成した後に、前記第3半導体領域の第2部分を形成する。
前記導電体を形成した後に、前記第3半導体領域の第2部分を形成する。
(10)前記手段(8)に記載の半導体装置の製造方法において、
前記導電体はゲート電極であり、前記第1半導体領域はドレイン領域であり、前記第2半導体領域はチャネル形成領域であり、前記第3半導体領域はソース領域である。
前記導電体はゲート電極であり、前記第1半導体領域はドレイン領域であり、前記第2半導体領域はチャネル形成領域であり、前記第3半導体領域はソース領域である。
(11)半導体基板の主面の第1半導体領域と、
前記第1半導体領域上に形成され、前記第1半導体領域と逆の導電型を持つ第2半導体領域と、
前記第1及び第2半導体領域内に形成され、前記半導体基板の主面の第1方向に延在する溝と、
前記第1及び第2半導体領域内にあって前記溝に接する位置に形成され、前記第1半導体領域と同一導電型の第3半導体領域と、
前記溝内及び溝外に形成された絶縁膜と、
前記溝内及び溝外の絶縁膜上に形成された導電体とを有する半導体装置であって、
前記第1方向に垂直な第2方向を含む平面内において、前記溝外に形成された導電体の第2方向の幅は、前記溝内に形成された導電体の第2方向の幅より大きく、
前記第3半導体領域は、更に、前記溝に近い第1部分と遠い第2部分からなり、前記第3半導体領域の第1部分の不純物濃度ピークは、前記第3半導体領域の第2部分の不純物濃度ピークより低い。
前記第1半導体領域上に形成され、前記第1半導体領域と逆の導電型を持つ第2半導体領域と、
前記第1及び第2半導体領域内に形成され、前記半導体基板の主面の第1方向に延在する溝と、
前記第1及び第2半導体領域内にあって前記溝に接する位置に形成され、前記第1半導体領域と同一導電型の第3半導体領域と、
前記溝内及び溝外に形成された絶縁膜と、
前記溝内及び溝外の絶縁膜上に形成された導電体とを有する半導体装置であって、
前記第1方向に垂直な第2方向を含む平面内において、前記溝外に形成された導電体の第2方向の幅は、前記溝内に形成された導電体の第2方向の幅より大きく、
前記第3半導体領域は、更に、前記溝に近い第1部分と遠い第2部分からなり、前記第3半導体領域の第1部分の不純物濃度ピークは、前記第3半導体領域の第2部分の不純物濃度ピークより低い。
(12)前記手段(11)に記載の半導体装置において、
前記第3半導体領域の第1部分は、前記溝外に形成された導電体の垂直下方に形成されている。
前記第3半導体領域の第1部分は、前記溝外に形成された導電体の垂直下方に形成されている。
(13)前記手段(11)に記載の半導体装置において、
前記第3半導体領域の第2部分は、前記溝外に形成された導電体の垂直下方外に形成されている。
前記第3半導体領域の第2部分は、前記溝外に形成された導電体の垂直下方外に形成されている。
(14)前記手段(11)に記載の半導体装置において、
前記半導体基板には、前記導電体をゲート電極とし、前記第1半導体領域をドレイン領域とし、前記第2半導体領域をチャネル形成領域とし、前記第3半導体領域をソース領域とするMISFETが形成されている。
前記半導体基板には、前記導電体をゲート電極とし、前記第1半導体領域をドレイン領域とし、前記第2半導体領域をチャネル形成領域とし、前記第3半導体領域をソース領域とするMISFETが形成されている。
(15)以下の工程を有することを特徴とする半導体装置の製造方法:
(a)半導体基板の主面に第1半導体領域を形成する工程と、
(b)前記第1半導体領域内に前記第1半導体領域と逆の導電型を持つ第2半導体領域を形成する工程と、
(c)前記第1及び第2半導体領域内に、前記半導体基板の主面の第1方向に延在する溝を形成する工程と、
(d)前記溝内及び溝外に導電体を形成する工程と、
(e)前記工程(d)の後に、前記第2半導体領域に接する領域に、前記第2半導体領域と同じ導電型を持ち、前記第2半導体領域の不純物濃度よりも高い不純物濃度を持つ第3半導体領域を形成する工程。
(a)半導体基板の主面に第1半導体領域を形成する工程と、
(b)前記第1半導体領域内に前記第1半導体領域と逆の導電型を持つ第2半導体領域を形成する工程と、
(c)前記第1及び第2半導体領域内に、前記半導体基板の主面の第1方向に延在する溝を形成する工程と、
(d)前記溝内及び溝外に導電体を形成する工程と、
(e)前記工程(d)の後に、前記第2半導体領域に接する領域に、前記第2半導体領域と同じ導電型を持ち、前記第2半導体領域の不純物濃度よりも高い不純物濃度を持つ第3半導体領域を形成する工程。
(16)前記手段(15)に記載の半導体装置の製造方法において、
前記第1方向に垂直な第2方向を含む平面内において、前記溝外に形成された導電体の第2方向の幅は、前記溝内に形成された導電体の第2方向の幅より大きい。
前記第1方向に垂直な第2方向を含む平面内において、前記溝外に形成された導電体の第2方向の幅は、前記溝内に形成された導電体の第2方向の幅より大きい。
(17)以下の工程を有することを特徴とする半導体装置の製造方法:
(a)半導体基板の主面に第1半導体領域を形成する工程と、
(b)前記第1半導体領域内に前記第1半導体領域と逆の導電型を持つ第1不純物を打ち込む工程と、
(c)前記第1半導体領域内に、前記半導体基板の主面の第1方向に延在する溝を形成する工程と、
(d)前記溝内及び溝外に導電体を形成する工程と、
(e)前記工程(d)の後に、前記半導体基板に、前記第1不純物と同じ導電型を持ち、前記第1不純物の打ち込みよりもドーズ量の大きい第2不純物の打ち込みを行う工程。
(a)半導体基板の主面に第1半導体領域を形成する工程と、
(b)前記第1半導体領域内に前記第1半導体領域と逆の導電型を持つ第1不純物を打ち込む工程と、
(c)前記第1半導体領域内に、前記半導体基板の主面の第1方向に延在する溝を形成する工程と、
(d)前記溝内及び溝外に導電体を形成する工程と、
(e)前記工程(d)の後に、前記半導体基板に、前記第1不純物と同じ導電型を持ち、前記第1不純物の打ち込みよりもドーズ量の大きい第2不純物の打ち込みを行う工程。
(18)前記手段(17)に記載の半導体装置の製造方法において、
前記第1方向に垂直な第2方向を含む平面内において、前記溝外に形成された導電体の第2方向の幅は、前記溝内に形成された導電体の第2方向の幅より大きい。
前記第1方向に垂直な第2方向を含む平面内において、前記溝外に形成された導電体の第2方向の幅は、前記溝内に形成された導電体の第2方向の幅より大きい。
(19)前記手段(17)に記載の半導体装置の製造方法において、
前記工程(b)の後に、更に、(f)前記半導体基板に熱処理を行う工程を含む。
前記工程(b)の後に、更に、(f)前記半導体基板に熱処理を行う工程を含む。
(20)前記手段(19)に記載の半導体装置の製造方法において、
前記工程(f)の熱処理温度は、900℃以上である。
前記工程(f)の熱処理温度は、900℃以上である。
(21)前記手段(17)に記載の半導体装置の製造方法において、
前記工程(c)と(d)との間に、更に、前記溝内に絶縁膜を形成する工程を含む。
前記工程(c)と(d)との間に、更に、前記溝内に絶縁膜を形成する工程を含む。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
本発明によれば、トレンチゲート構造を有する半導体装置において、溝の幅の縮小に伴うゲート抵抗の増大を抑制することができる。
本発明によれば、トレンチゲート構造を有する半導体装置において、導通損失及びスイッチング損失を低減することができる。
本発明によれば、トレンチゲート構造を有する半導体装置において、安定で再現性の良いトランジスタ特性を得ることができる。
本発明によれば、トレンチゲート構造を有する半導体装置において、溝の幅の縮小に伴うゲート抵抗の増大を抑制することができる。
本発明によれば、トレンチゲート構造を有する半導体装置において、導通損失及びスイッチング損失を低減することができる。
本発明によれば、トレンチゲート構造を有する半導体装置において、安定で再現性の良いトランジスタ特性を得ることができる。
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
(実施形態1)
本実施形態では、パワーMISFETを有する半導体装置に本発明を適用した例について説明する。
図1は、本発明の実施形態1である半導体装置の概略構成を示す平面レイアウト図であり、
図2は、図1の半導体装置のゲート電極パターンを示す模式的平面図であり、
図3は、図2に示す領域Aの部分を拡大した模式的平面図であり、
図4は、図3のA−A線に沿う模式的断面図であり、
図5は、図4の一部を拡大した模式的断面図であり、
図6は、図4の一部を拡大した模式的断面図であり、
図7において、(a)は図6のB−B’線に沿う不純物濃度分布図、(b)は図6のC−C’線に沿う不純物濃度分布図である。
本実施形態では、パワーMISFETを有する半導体装置に本発明を適用した例について説明する。
図1は、本発明の実施形態1である半導体装置の概略構成を示す平面レイアウト図であり、
図2は、図1の半導体装置のゲート電極パターンを示す模式的平面図であり、
図3は、図2に示す領域Aの部分を拡大した模式的平面図であり、
図4は、図3のA−A線に沿う模式的断面図であり、
図5は、図4の一部を拡大した模式的断面図であり、
図6は、図4の一部を拡大した模式的断面図であり、
図7において、(a)は図6のB−B’線に沿う不純物濃度分布図、(b)は図6のC−C’線に沿う不純物濃度分布図である。
本実施形態の半導体装置は、図1に示すように、平面が方形状の半導体チップ20を主体に構成されている。半導体チップ20の主面(回路形成面)には、ソース電極層17及びゲート電極層18が配置されている。ソース電極層17及びゲート電極層18は、外部端子(ボンディングパッド)として使用され、外部との電気的な導通の仲介を行うボンディングワイヤ等の接続手段が接続される。半導体チップ20の主面と反対側の裏面には、ドレイン電極層が配置されている。
半導体装置にはパワーMISFETが搭載されている。パワーMISFETは、大電力を得るため、微細パターンのMISFETを複数並列に接続したマルチセル構造になっている。本実施形態のパワーMISFETは、図2及び図3に示すように、半導体チップ20の主面の第1方向及びこの第1方向に垂直な第2方を含む平面内において、第1方向に沿って延在するセルCeを第2方向に沿って複数配置したストライプ状のセルレイアウトになっている。
半導体チップ20は、図4に示すように、半導体基板(半導体基体)1を主体に構成されている。半導体基板1としては、例えば、単結晶シリコンからなるn+型半導体層1aの主面上に単結晶シリコンからなるn-型半導体層1bが設けられた半導体基板を用いている。n-型半導体層1bはn+型半導体層1aよりも低不純物濃度に設定されている。n-型半導体層1aは例えば1.0E16cm−3程度の不純物濃度に設定され、n+型半導体層1aは例えば2.0E19cm−3程度の不純物濃度に設定されている。
半導体基板1には、複数の微細なMISFETが形成されている。各MISFETは、主に、チャネル形成領域、ゲート絶縁膜、ゲート電極9、ソース領域及びドレイン領域を有する構成になっている。チャネル形成領域は、例えばn-型半導体層1b内に設けられたp-型半導体領域(ウエル領域)3で形成されている。ゲート絶縁膜は、例えば絶縁膜である酸化シリコン膜7で形成されている。ソース領域は、p型半導体領域3内に設けられたn型半導体領域4と、p型半導体領域3内にn型半導体領域4と接して設けられたn+型半導体領域11とで形成されている。ドレイン領域は、n-型半導体層1b及びn+型半導体層1aで形成されている。
半導体基板1の主面には、深さ方向に向かって窪む溝6が形成されている。この溝6は、半導体基板1の主面の第1方向に沿って延在し、セルCe毎に設けられている。半導体基板1の主面と反対側の裏面(他の主面)には、n+型半導体層1aと接してドレイン電極層19が設けられている。このドレイン電極層19は、例えば金(Au)を主材料とする金属膜で形成されている。
酸化シリコン膜7は溝6の内外に亘って形成され、ゲート電極9は酸化シリコン膜7上に形成された導電体で構成されている。本実施形態において、ゲート電極9は、溝6の内部に酸化シリコン膜7を介在して埋め込まれた第1部分(埋め込み部分)9aと、この第1部分9aに連なり、溝6から突出する第2部分(突出部分)9bとを有する構成になっている。第1部分9a及び第2部分9bは溝6の延在方向に沿って形成されている。即ち、パワーMISFETはトレンチゲート構造になっている。
ゲート電極9は、例えば、主に、抵抗値を低減する不純物が導入されたポリシリコン(多結晶シリコン)膜8aと、このポリシリコン膜8aよりも導電性が高いタングステンシリサイド(WSi)膜8bとを有する構成になっている。本実施形態において、ゲート電極9の第1部分9aはポリシリコン膜8aで形成され、第2部分9bはポリシリコン膜8a及びこのポリシリコン膜8a上に設けられたWSi膜8bで構成されている。
各MISFETは、半導体基板1の主面から深さ方向に向かって、n型半導体領域4及びn+型半導体領域11からなるソース領域、p型半導体領域3からなるチャネル形成領域、n-型半導体層1b及びn+型半導体層1aからなるドレイン領域を順次配置した構成になっている。即ち、各MISFETは、半導体基板1の厚さ方向に電流が流れる縦型で構成され、更に、ソース領域とドレイン領域との間(ゲート電極下)のチャネル形成領域に電子のチャネル(導電通路)ができるnチャネル導電型で構成されている。
ゲート電極9の第2部分9bの主面(上面)は、この第2部分9bと同一のパターンで形成された絶縁膜10で覆われ、第2部分9bの第2方向における2つの側面は、この第2部分9bに対して自己整合で形成されたサイドウォールスペーサ13で覆われている。絶縁膜10及びサイドウォールスペーサ13は、例えば酸化シリコン膜等の絶縁膜で形成されている。
半導体基板1の主面には、深さ方向に向かって窪む溝14が形成されている。この溝14は、第1方向に沿って延在し、各々のゲート電極9間に設けられている。溝14の下にはp+型半導体領域15が設けられ、このp+型半導体領域15はp型半導体領域3内に形成されている。
半導体基板1の主面上にはゲート電極9の第2部分9bを覆うようにしてバリアメタル膜16が形成され、このバリアメタル膜16上にはソース電極層17が形成されている。ソース電極層17は、バリアメタル膜16を介在して、n+型半導体領域11及びp+型半導体領域15と電気的に接続されている。ゲート電極9の第2部分9bは、絶縁膜10及びサイドウォールスペーサ13によって、バリアメタル膜16及びソース電極層17と電気的に分離されている。
各MISFETのゲート電極9は、複数のセルCeが配置されたセルアレイ部を囲むようにして延在するゲート引き出し用配線と一体に形成され、このゲート引き出し用配線はゲート電極層18と電気的に接続されている。ゲート電極層18はソース電極層17と同一の層に形成され、例えばアルミニウム若しくはアルミニウムを主体とする合金からなる金属膜で形成されている。
図4及び図5に示すように、ゲート電極9は、半導体基板1に形成された溝6の内部に酸化シリコン膜7を介在して埋め込まれた第1部分9aと、この第1部分9aに連なり、溝6から突出する第2部分(突出部分)9bとを有する構成になっている。このような構成にすることにより、第1部分9aの第2方向の幅W1は溝6の第2方向の幅6Wを縮小すると縮小されるが、第2部分9bの第2方向の幅W2は溝6の第2方向の幅6Wを縮小しても縮小されないため、溝6の幅6Wの縮小に伴うゲート抵抗(Rg)の増大を抑制することができる。
半導体基板1の主面の第1方向に垂直な第2方向を含む平面内において、ゲート電極9の第2部分9bの第2方向における幅W2は、第1部分9aの第2方向における幅W1よりも大きくなっている。このような構成にすることにより、第2部分9bにおける抵抗を下げることができるため、溝6の幅6Wの縮小に伴うゲート抵抗(Rg)の増大を更に抑制することができる。なお、ゲート電極9の第2部分9bにおいて庇上に張り出た張り出し部と半導体基板1の主面との間には酸化シリコン膜7が介在され、この酸化シリコン膜7によって両者は絶縁分離されている。
ゲート電極9の第2部分9bの厚さtは、第1部分9aの幅W1よりも厚くなっている。このように構成することにより、第2部分9bにおける抵抗を下げることができるため、溝6の幅6Wの縮小に伴うゲート抵抗(Rg)の増大を更に抑制することができる。
ゲート電極9の第1部分9aはポリシリコン膜8aで形成され、第2部分9bはポリシリコン膜8a及びこのポリシリコン膜8a上に設けられたWSi膜8bで構成されている。このような構成にすることにより、第2部分9bにおける抵抗を下げることができるため、溝6の幅6Wの縮小に伴うゲート抵抗(Rg)の増大を更に抑制することができる。
1つのセルCeには2つのMISFETが形成されている。この2つのMISFETはゲート電極9を共用している。一方のMISFETは、ゲート電極9の第1部分9aの第1方向において互いに反対側の2つの側面のうちの一方の側面側にチャネルが形成され、他方のMISFETは、ゲート電極9の第1部分9aの第1方向において互いに反対側の2つの側面のうちの他方の側面側にチャネルが形成される。
ソース領域は、溝6に近いn型半導体領域4と溝6から遠いn+型半導体領域11とで構成されている。n型半導体領域4は、ゲート電極9の第2部分9bの垂直下方に溝6と接して形成され、n+型半導体領域11は、ゲート電極9の第2部分9bの垂直下方外にn型半導体領域4と接して形成されている。即ち、ソース領域は、ゲート電極9の第2部分9bの垂直下方に溝6と接して形成されたn型半導体領域4と、ゲート電極9の第2部分9bの垂直下方外にn型半導体領域4と接して形成されたn+型半導体領域11とを有する構成になっている。
ここで、n型半導体領域4がない場合、即ち、溝6からソース領域が離間して配置された場合、溝6を基準にしてゲート電極9を形成する時のマスクの合わせずれによって、ゲート電極9の第1部分9aの一方の側面側にチャネル形成領域を有するMISFETのチャネル長と、ゲート電極9の第2部分9aの他方の側面側にチャネル形成領域を有するMISFETのチャネル長とが異なった構造になってしまうため、パワーMISFETのオン抵抗(Ron)や閾値電圧(Vth)等の特性がばらついてしまう。これを対策するには、ソース領域を深く形成する必要があるが、この場合、チャネル形成領域及び溝6も深く形成しなければならない。幅が狭く深い溝6を形成することは加工プロセス上極めて困難なため、微細化を進め難い。また、ソース領域、チャネル形成領域及び溝6が深いと、寄生容量が増大するため、スイッチング損失が増大してしまう。
これに対し、本実施形態では、ゲート電極9の第2部分9bの垂直下方に溝6と接してn型半導体領域4が設けられた構造、即ち、溝6にソース領域が接する構造となっているため、溝6を基準にしてゲート電極9を形成する時のマスクの合わせずれが生じても、ゲート電極9の第1部分9aの一方の側面側におけるチャネル長と、ゲート電極9の第1部分9aの他方の側面側におけるチャネル長とが一定になるため、オン抵抗や閾値電圧等のバラツキを抑制することができる。これにより、安定で再現性の良いトランジスタ特性を得ることができる。
また、深いソース領域を形成する必要がないため、チャネル形成領域及び溝6を浅くすることができ、微細化し易くなる。また、深いソース領域を形成する必要がないため、寄生容量の増大を抑制できる。これにより、スイッチング損失の増大を抑制することができる。
図7に示すように、n+型半導体領域11は、例えばピーク濃度が1E20〜5E20cm−3程度の不純物濃度に設定され、n型半導体領域4は、例えばピーク濃度が1E18〜1E20cm−3程度の不純物濃度に設定され、p型半導体領域3は、例えばピーク濃度が1E16〜1E18cm−3程度の不純物濃度に設定されている。即ち、n型半導体領域4は、n+型半導体領域11よりも低く、p型半導体領域3よりも高い不純物濃度に設定されている。このような濃度関係にする理由を以下に示す。
n+型半導体領域11は、ソース電極層17とオーミックコンタクトするために1E20〜5E20cm−3程度に高濃度にする必要がある。n型半導体領域4をn+型半導体領域11と同程度まで高濃度化してしまうと、n型半導体領域4が深くなり過ぎてチャネル長が著しく短く成ってしまう。そうすると、パンチスルーし易くなってしまうため、十分な耐圧がえられなくなってしまう。
n型半導体領域4をn+型半導体領域11と同程度まで高濃度化した場合、n型半導体領域4が深くなってしまう理由は、形成後に受ける熱処理が異なるからである。n+型半導体領域11はゲート電極加工後に形成するため、活性化するのに必要な熱処理例えば900℃、20分程度さえ行えばよいが、n型半導体領域4は、溝6やゲート電極を形成する前の工程で既に形成しておく必要があるため、ゲート酸化工程等の熱処理工程が増えてしまい、n型半導体領域4が深くなってしまう。
このように、n型半導体領域4を、n+型半導体領域11よりも低く、p型半導体領域3よりも高い不純物濃度に設定することにより、n型半導体領域4を浅く形成することができるため、十分な耐圧を得ることができる。
次に、半導体装置の製造について、図8から図18を用いて説明する。図8乃至図18は半導体装置の製造工程中における模式的断面図である。
まず、図8に示す半導体基板1を準備し、その後、半導体基板1の主面に絶縁膜2を形成する。
次に、図9に示すように、半導体基板1の主面にp型半導体領域3を形成する。p型半導体領域3は、半導体基板1の主面に不純物(例えばボロン)をイオン打ち込み法で導入し、その後、活性化する熱処理を施すことによって形成される。
次に、図10に示すように、p型半導体領域3の主面にn型半導体領域4を形成する。n型半導体領域4は、p型半導体領域3の主面に不純物(例えば砒素)をイオン打ち込み法で導入し、その後、活性化する熱処理を施すことによって形成される。不純物の導入は、例えば、ドーズ量が1E14〜5E14cm−2程度、エネルギー量が80Kev程度の条件下で行われる。不純物を活性化する熱処理は、900℃以上の条件下で行われる。
次に、絶縁膜2を除去し、その後、図11に示すように、半導体基板1の主面上に例えば酸化シリコン膜からなるマスク5を形成する。マスク5は、半導体基板1の主面の溝形成領域に開口を有するパターンで形成される。
次に、マスク5をエッチングマスクとして使用し、半導体基板1をエッチングして溝6を形成する。
次に、マスク5を除去した後、熱酸化処理を施して、図12に示すように、溝6の内壁及び半導体基板1の主面(溝6の内外)に酸化シリコン膜7を形成する。この酸化シリコン膜7は、ゲート絶縁膜として使用される。熱酸化処理は、例えば、850℃程度のウエット酸化法で行われる。この工程において、n型半導体領域4は酸化シリコン膜7を形成する時の高温の熱処理が施されるが、n型半導体領域4はピーク濃度が1E18〜1E20cm−3程度に設定されているため、n型半導体領域4が深さ方向に伸びる拡散を抑制することができる。
なお、溝6の内壁及び半導体基板1の主面に熱酸化処理によって酸化シリコン膜を形成する場合、溝6の上縁部(溝の側面と基板の主面とで挟まれた角部)において酸化シリコン膜の膜厚が他の部分よりも薄くなるため、ゲート耐圧の低下を招く要因となる。この膜厚低下は、1100℃以上のドライ酸化法で酸化シリコン膜を形成することによって抑制することができる。このドライ酸化法で酸化シリコン膜7を形成する場合、n型半導体領域4には更に高温の熱処理が施されることになる。従って、n型半導体領域4は、酸化シリコン膜7を形成する時の温度条件に応じて、できるだけ拡散が少ない不純物濃度に設定する必要がある。
次に、図13に示すように、溝6を埋め込むように半導体基板1の主面上にポリシリコン膜8aを例えばCVD法で形成し、その後、ポリシリコン膜8a上にWSi膜8bを例えばCVD法で形成し、その後、WSi膜8b上に例えば酸化シリコン膜からなる絶縁膜10をCVD法で形成する。
次に、絶縁膜10、WSi膜8b、ポリシリコン膜8aに順次パターンニングを施して、図14に示すように、ゲート電極9を形成する。この工程において、半導体基板1の溝6の内部に埋め込まれた第1部分9aと、第1部分9aに連なり、かつ溝6から突出する第2部分9bを有するゲート電極9が形成される。また、この工程において、ゲート電極9は、第1部分9aの第2方向における幅よりも第2部分9bの第2方向における幅が広くなるように形成する。また、この工程において、ゲート電極9は、第2部分9bの厚さが第1部分9aの第2方向における幅よりも厚くなるように形成する。
次に、図15に示すように、p型半導体領域3の主面にn+型半導体領域11を形成する。n+型半導体領域11は、ゲート電極9及び絶縁膜10を不純物導入用マスクとして使用し、半導体基板1の主面に不純物(例えば砒素)をイオン打ち込み法で導入し、その後、活性化する熱処理を施すことによって形成される。不純物の導入は、例えば、ドーズ量が5E15〜1E16cm−2程度、エネルギー量が80Kev程度の条件下で行われる。不純物を活性化する熱処理は、900℃以上の条件下で行われる。この工程において、ゲート電極9の第2部分9bの垂直下方に溝6と接して形成されたn型半導体領域4と、ゲート電極9の第2部分9bの垂直下方外にn型半導体領域4と接して形成されたn+型半導体領域11とを有するソース領域が形成される。
次に、図16に示すように、ゲート電極9上を含む半導体基板1の主面上の全面に例えば酸化シリコン膜からなる絶縁膜12を形成し、その後、絶縁膜12にRIE(Reactive Ion Etching)等の異方性エッチングを施して、図17に示すように、ゲート電極9の第2部分9bの第2方向における2つの側面の夫々にサイドウォールスペーサ13を形成する。このサイドウォールスペーサ13はゲート電極9の第2部分9bに対して自己整合で形成される。この工程により、ゲート電極9の第2部分9bはサイドウォールスペーサ13及び絶縁膜10によって覆われる。
次に、絶縁膜10及びサイドウォールスペーサ13をエッチングマスクとして使用し、半導体基板1の主面をエッチングして、図18に示すように、半導体基板1の主面から深さ方向に窪む溝14を形成する。溝14は絶縁膜10及びサイドウォールスペーサ13に対して自己整合で形成される。
次に、絶縁膜10及びサイドウォールスペーサ13を不純物導入用マスクとして使用し、溝14の底部に不純物(例えばボロン)をイオン打ち込み法で選択的に導入して、図18に示すように、溝14の底面と向かい合うp型半導体領域3の部分にp+型半導体領域15を形成する。
次に、溝14の内部を含む半導体基板1上の全面にバリアメタル膜16を例えばスパッタリング法で形成し、その後、バリアメタル膜16上の全面に例えばアルミニウム若しくはアルミニウムを主成分とする合金からなる金属膜を例えばスパッタリング法で形成し、その後、この金属膜及びバリアメタル膜16を順次パターンニングして、ソース電極層17及びゲート電極層18を形成する。ソース電極層17は、バリアメタル膜16を介在して、p+型半導体領域15及びn+型半導体領域11と電気的に接続される。この工程により、ソース電極層17とゲート電極9とを自己整合で分離することができる。
次に、半導体基板1上の全面に例えば酸化シリコン膜からなる保護膜を形成し、その後、保護膜にパターンニングを施して、ソース電極層17の表面の一部を露出する開口及びゲート電極層18の表面の一部を露出する開口を形成し、その後、半導体基板1の主面と反対側の裏面にドレイン電極層19を形成することにより、図1乃至図4に示す半導体装置がほぼ完成する。
このように、本実施形態によれば以下の効果が得られる。
(1)ゲート電極9は、半導体基板1に形成された溝6の内部に酸化シリコン膜7を介在して埋め込まれた第1部分9aと、この第1部分9aに連なり、溝6から突出する第2部分(突出部分)9bとを有する構成になっている。このように構成することにより、第1部分9aの幅W1は溝6の幅6Wを縮小すると縮小されるが、第2部分9bの幅W2は溝6の幅6Wを縮小しても縮小されないため、溝6の幅6Wの縮小に伴うゲート抵抗(Rg)の増大を抑制することができる。
(1)ゲート電極9は、半導体基板1に形成された溝6の内部に酸化シリコン膜7を介在して埋め込まれた第1部分9aと、この第1部分9aに連なり、溝6から突出する第2部分(突出部分)9bとを有する構成になっている。このように構成することにより、第1部分9aの幅W1は溝6の幅6Wを縮小すると縮小されるが、第2部分9bの幅W2は溝6の幅6Wを縮小しても縮小されないため、溝6の幅6Wの縮小に伴うゲート抵抗(Rg)の増大を抑制することができる。
また、溝6の幅6Wの縮小に伴うゲート抵抗(Rg)の増大を抑制することができるため、パワーMISFETの導通損失及びスイッチング損失を低減することができる。
(2)ゲート電極9の第2部分9bの幅W2は、第1部分9aの幅W1よりも大きくなっている。このように構成することにより、第2部分9bにおける抵抗を下げることができるため、溝の幅6Wの縮小に伴うゲート抵抗(Rg)の増大を更に抑制することができる。
(3)ゲート電極9の第2部分9bの厚さtは、第1部分9aの幅W1よりも厚くなっている。このように構成することにより、第2部分9bにおける抵抗を下げることができるため、溝の幅6Wの縮小に伴うゲート抵抗(Rg)の増大を更に抑制することができる。
(4)ゲート電極9の第1部分9aはポリシリコン膜8aで形成され、第2部分9bはポリシリコン膜8a及びこのポリシリコン膜8a上に設けられたWSi膜8bで構成されている。このような構成にすることにより、第2部分9bにおける抵抗を下げることができるため、溝の幅6Wの縮小に伴うゲート抵抗(Rg)の増大を更に抑制することができる。
(5)ソース領域は、ゲート電極9の第2部分9bの垂直下方に溝6と接して形成されたn型半導体領域4と、ゲート電極9の第2部分9bの垂直下方外にn型半導体領域4と接して形成されたn+型半導体領域11とを有する構成になっている。このような構成にすることにより、溝6を基準にしてゲート電極9を形成する時にマスクの合わせずれが生じても、ゲート電極9の第1部分9aの一方の側面側におけるチャネル長と、ゲート電極9の第1部分9aの他方の側面側におけるチャネル長とが一定になるため、オン抵抗や閾値電圧等のバラツキを抑制することができる。これにより、安定で再現性の良いトランジスタ特性を得ることができる。
また、深いソース領域を形成する必要がないため、チャネル形成領域及び溝6を浅くすることができ、微細化し易くなる。また、深いソース領域を形成する必要がないため、寄生容量の増大を抑制できる。これにより、スイッチング損失の増大を抑制することができる。
(6)n型半導体領域4は、n+型半導体領域11よりも低く、p型半導体領域3よりも高い不純物濃度に設定されている。このような構成にすることにより、n型半導体領域4を浅く形成することができるため、十分な耐圧を得ることができる。
(実施形態2)
図19は本発明の実施形態2である半導体装置の概略構成を示す模式的断面図である。
図19は本発明の実施形態2である半導体装置の概略構成を示す模式的断面図である。
図19に示すように、本実施形態の半導体装置は、基本的に前述の実施形態1と同様の構成になっており、ゲート電極9の構成が異なっている。
即ち、ゲート電極において、第1部分9a及び第2部分9bは、ポリシリコン膜8a及びWSi膜8bで構成されている。このような構成にすることにより、第1部分9a及び第2部分9bにおける抵抗を下げることができるため、溝の幅6Wの縮小に伴うゲート抵抗(Rg)の増大を更に抑制することができる。
(実施形態3)
図20は本発明の実施形態3である半導体装置の概略構成を示す模式的断面図である。
図20は本発明の実施形態3である半導体装置の概略構成を示す模式的断面図である。
図20に示すように、本実施形態の半導体装置は、基本的に前述の実施形態1と同様の構成になっており、以下の構成が異なっている。
即ち、前述の実施形態1では、溝14の直下にコンタトク領域であるp+型半導体領域15を形成した構成になっているが、本実施形態では溝14を省略し、半導体基板1の主面にサイドウォールスペーサ13に対して自己整合でp+型半導体領域15を形成した構成になっている。このような半導体装置においても、本発明を適用することにより、前述の実施形態1と同様の効果が得られる。
(実施形態4)
図21は本発明の実施形態4である半導体装置の概略構成を示す模式的断面図である。
図21は本発明の実施形態4である半導体装置の概略構成を示す模式的断面図である。
図21に示すように、本実施形態の半導体装置は、基本的に前述の実施形態1と同様の構成になっており、以下の構成が異なっている。
即ち、前述の実施形態1では、サイドウォールスペーサ13で規定された接続孔を通して、n+型半導体領域11及びp+型半導体領域15にソース電極層17を自己整合で接続した構成になっているが、本実施形態では、ゲート電極9の第2部分9bを覆うようにして半導体基板1の主面上に例えば酸化シリコン膜からなる層間絶縁膜21を形成し、この層間絶縁膜21に周知のフォトリソグラフィ技術で接続孔を形成し、この接続孔を通してn+型半導体領域11及びp+型半導体領域15にソース電極層17を接続した構成になっている。このような半導体装置においても、本発明を適用することにより、前述の実施形態1と同様の効果が得られる。
(実施形態5)
図22は本発明の実施形態3である半導体装置の概略構成を示す模式的平面図である。
図22は本発明の実施形態3である半導体装置の概略構成を示す模式的平面図である。
図22に示すように、本実施形態の半導体装置は、基本的に前述の実施形態1と同様の構成になっており、以下の構成が異なっている。
即ち、半導体装置に搭載されたパワーMISFETは、ゲート電極6が編み目状に形成されたメッシュ構造になっている。このような半導体装置においても、本発明を適用することにより、前述の実施形態1と同様の効果が得られる。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
例えば、本発明は、トレンチゲート構造のIGBT(Insulated Gate BipolarTransistor)を有する半導体装置に適用できる。
また、本発明は、トレンチゲート構造のトランジスタ素子からなる複数のトランジスタセルで構成されたセルアレイ部と制御回路部とを同一の半導体基板に混載したパワーIC(Integrated Circuit)に適用できる。
1…半導体基板
1a…n+型半導体層
1b…n-型半導体層
2…絶縁膜
3…p型半導体領域
4…n型半導体領域
5…マスク
6…溝
7…酸化シリコン膜
8a…ポリシリコン膜
8b…タングステンシリサイド(WSi)膜
9…ゲート電極
9a…埋め込み部分(第1の部分)
9b…突出部分(第2の部分)
10…絶縁膜
11…n+型半導体領域
12…絶縁膜
13…サイドウォールスペーサ
14…溝
15…p+型半導体領域
16…バリアメタル膜
17…ソース電極層
18…ゲート電極層
19…ドレイン電極層
1a…n+型半導体層
1b…n-型半導体層
2…絶縁膜
3…p型半導体領域
4…n型半導体領域
5…マスク
6…溝
7…酸化シリコン膜
8a…ポリシリコン膜
8b…タングステンシリサイド(WSi)膜
9…ゲート電極
9a…埋め込み部分(第1の部分)
9b…突出部分(第2の部分)
10…絶縁膜
11…n+型半導体領域
12…絶縁膜
13…サイドウォールスペーサ
14…溝
15…p+型半導体領域
16…バリアメタル膜
17…ソース電極層
18…ゲート電極層
19…ドレイン電極層
Claims (3)
- 半導体基板の主面の第1半導体領域と、
前記第1半導体領域上に形成され、前記第1半導体領域と逆の導電型を持つ第2半導体領域と、
前記第2半導体領域内に形成され、前記第1半導体領域と同一導電型の第3半導体領域と、
前記第1、第2及び第3半導体領域内に形成され、前記半導体基板の主面の第1方向に延在する溝と、
前記溝内及び溝外に形成された絶縁膜と、
前記溝内及び溝外の絶縁膜上に形成された導電体とを有する半導体装置であって、
前記第1方向に垂直な第2方向を含む平面内において、前記溝外に形成された導電体の第2方向の幅は、前記溝内に形成された導電体の第2方向の幅より大きく、
前記第3半導体領域は、前記溝外に形成された導電体の垂直下方及び垂直下方外に形成され、かつ前記溝と接していることを特徴とする半導体装置。 - 半導体基板の主面の第1半導体領域と、
前記第1半導体領域上に形成され、前記第1半導体領域と逆の導電型を持つ第2半導体領域と、
前記第2半導体領域内に形成され、前記第1半導体領域と同一導電型の第3半導体領域と、
前記第1、第2及び第3半導体領域内に渡って形成され、前記半導体基板の主面の第1方向に延在する溝と、
前記溝内及び溝外に形成された絶縁膜と、
前記溝内及び溝外の絶縁膜上に形成された導電体とを有する半導体装置であって、
前記第1方向に垂直な第2方向を含む前記半導体基板の主面の平面内において、前記溝外に形成された導電体の第2方向の幅は、前記溝内に形成された導電体の第2方向の幅より大きく、
前記溝外に形成された導電体の厚さは、前記溝内に形成された導電体の第2方向の幅よりも大きく、
前記導電体は、前記溝内を埋め込みおよび前記溝内から前記溝外に渡って第1導電膜で構成されており、前記溝外の前記第1導電膜上の前記第1方向および前記第2方向の一面に渡って、前記第1導電膜上に積み重ねられるように形成された前記第1導電膜よりも導電性が高い第2導電膜を含むことを特徴とする半導体装置。 - 半導体基板の表面から一定の深さに形成された第1半導体領域と、
前記第1半導体領域より前記半導体基板の表面からの深さが浅い領域に形成され、前記第1半導体領域と逆の導電型を持つ第2半導体領域と、
前記第2半導体領域より前記半導体基板の表面からの深さが浅い領域から前記半導体基板の表面に渡って形成された、前記第1半導体領域と同一導電型の第3半導体領域と、
前記第1、第2及び第3半導体領域に接するように形成され、前記半導体基板の表面の第1方向に延在し、この第1の方向と直交する第2の方向に第1の幅を持った第1の溝と、
前記溝の内壁および前記半導体基板の表面渡って形成された絶縁膜と、
前記溝内を埋め込みおよび前記半導体基板の表面の絶縁膜に沿って形成され、前記溝外の前記半導体基板の表面においては、前記第2の方向に前記第1の幅より大きい幅で、前記第2の方向の両端がそれぞれ溝壁から一定の幅を持って前記溝を覆うように形成された導電体を有するゲート電極と、
前記第1の溝および前記ゲート電極から前記第2の方向に離れた位置に設けられ、前記第1の溝より深さが浅い第2の溝と、
前記第2の溝を介して前記第2の半導体領域に接続される金属膜と、
を備えることを特徴とする半導体装置。
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