JP2005056912A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】スイッチング特性を向上できる半導体装置及びその製造方法を提供することを目的とする。
【解決手段】縦型ＭＯＳＦＥＴは、ドレイン領域２１上にベース領域２２が形成され、このベース領域中にソース領域２３が形成されている。上記ソース領域の表面からこのソース領域を貫通し、少なくともドレイン領域の近傍に達する深さのトレンチ２４が形成される。トレンチの側壁及び底部にゲート絶縁膜２５が形成され、ゲート電極２６の少なくとも一部がトレンチ内に形成される。上記ベース領域の不純物濃度のプロファイルは、ソース領域とベース領域との界面近傍の第１のピークと、ベース領域とドレイン領域との界面近傍で、且つ前記第１のピークよりも低い第２のピークとを有し、上記第１のピークで閾値電圧を決定し、上記第２のピークでベース領域のドーズ量を決定することを特徴とする。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
この発明は半導体装置及びその製造方法に関し、例えばトレンチゲート構造を有する縦型ＭＯＳＦＥＴ等に適用されるものである。
【０００２】
【従来の技術】
半導体基板の主表面にトレンチ（Ｔｒｅｎｃｈ：溝）を形成し、このトレンチを利用してゲート電極を形成するトレンチゲート構造は、例えばＩＧＢＴ（ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）や縦型ＭＯＳＦＥＴ（ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ ）などの半導体装置に応用され、主に電力用などの用途に用いられる（例えば、特許文献１参照）。
【０００３】
上記のようなトレンチゲート構造を有する縦型ＭＯＳＦＥＴは、従来のＤＭＯＳ（Ｄｏｕｂｌｅ ｄｉｆｆｕｓｉｏｎ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と比較して電流容量が大きく、オン抵抗が低く、チップシュリンクによる低コスト化が望める。さらに、数十ボルト〜数百ボルト程度の耐圧が得られることから、携帯型端末やパーソナル・コンピュータなどのスイッチング電源等に広く利用されつつある。
【０００４】
しかし、例えばパーソナル・コンピュータ等のＣＰＵ（ Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）の高速化に伴い、電力を供給する側の電源システム自体も高速化と高効率化が望まれる傾向にある。そのため、特にＤＣ／ＤＣコンバータ電源回路等の出力段に用いられる縦型ＭＯＳＦＥＴ等においては、高速化に伴うスイッチング特性の向上が重要となる。
【０００５】
上記スイッチング特性を向上するためには、特にオン抵抗、ゲート〜ドレイン間の帰還容量等の低減が必須となってきている。例えば、上記オン抵抗は１００Ｖ以下の低耐圧素子になると、チャネル抵抗が素子のオン抵抗中に占める割合が大きくなるため、ますます重要となる傾向にある。
【０００６】
次に、縦型ＭＯＳＦＥＴを例に挙げ、従来の半導体装置の問題点について説明する。図３０は従来の縦型ＭＯＳＦＥＴの要部を示す断面構造図である。図３０に示すように、トレンチ１４は、底部がｎ−型ドレイン領域１１中に形成されるように深く形成されている。上記トレンチ１４の内部にゲート電極１５が埋め込み形成される。そのため、ｎ＋型ソース領域１３とｎ−型ドレイン領域１１との間に形成されるチャネル長が増大し、オン抵抗が増大する。さらに、ゲート電極１５とｎ−型ドレイン領域１１との対向面積が増大するため、ゲート〜ドレイン間の帰還容量が増大し、オン／オフ時のミラー充電期間が長くなり、高速なスイッチングが望めないという問題がある。従って、スイッチング特性が向上する半導体装置を実現するために、オン抵抗及びゲート〜ドレイン間の帰還容量の低減等が望まれている。
【０００７】
【特許文献１】
特開２０００−１６４８６９号公報 明細書
【０００８】
【発明が解決しようとする課題】
上記のように従来の半導体装置及びその製造方法では、スイッチング特性が低いという問題があった。
【０００９】
この発明は上記のような事情に鑑みてなされたもので、スイッチング特性を向上できる半導体装置及びその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】
この発明の一態様に係る半導体装置は、第１導電型の第１半導体層と、前記第１半導体層上に形成された第２導電型の第２半導体層と、前記第２半導体層中に形成され、前記第１半導体層と電気的に分離された第１導電型の第３半導体層と、前記第３半導体層の表面から前記第３半導体層を貫通し、少なくとも前記第１半導体層の近傍に達する深さのトレンチと、前記トレンチの側壁及び底部に形成された第１絶縁膜と、少なくとも一部が前記トレンチ内の前記第１絶縁膜上に形成され、前記第１乃至第３の半導体層と電気的に分離された第１電極と、前記第１半導体層と前記第２半導体層との界面における前記トレンチ近傍に設けられ、前記第１半導体層よりも不純物濃度が高い第１導電型の第４半導体層とを具備し、前記第２半導体層の不純物濃度のプロファイルは、前記第３半導体層と前記第２半導体層との界面近傍の第１のピークと、前記第２半導体層と前記第４半導体層との界面近傍で、且つ前記第１のピークよりも低い第２のピークとを有し、前記第１のピークで閾値電圧を決定し、前記第２のピークで前記第２半導体領域のドーズ量を決定することを備えている。
【００１１】
上記のような構成によれば、第２半導体層と第１半導体層との界面近傍で第２のピークを有する。そのため、トレンチを浅くした場合であっても耐圧を維持しスイッチング特性が向上する半導体装置を提供することが出来る。
【００１２】
この発明の一態様に係る半導体装置の製造方法は、第１半導体層上にイオン注入により第２導電型の第２半導体層を形成する工程と、前記第２半導体層中にイオン注入により形成され、前記第１半導体層と電気的に分離された第１導電型の第３半導体層を形成する工程と、前記第３半導体層の表面から前記第３半導体層を貫通し、少なくとも前記第１半導体層の近傍に達する深さのトレンチを形成する工程と、前記トレンチの側壁及び底部に第１絶縁膜を形成する工程と、少なくとも一部が前記トレンチ内の前記第１絶縁膜上に形成され、前記第１乃至第３の半導体層と電気的に分離された第１電極を形成する工程と、前記第１半導体層と前記第２半導体層との界面における前記トレンチ近傍にイオン注入により設けられ、前記第１半導体層よりも不純物濃度が高い第１導電型の第４半導体層を形成する工程とを具備し、前記第２半導体層を形成する工程は、第１イオン注入により前記第３半導体層と前記第２半導体層との界面近傍に閾値電圧を決定するように第１のピークを形成する工程と、第２イオン注入により前記第２半導体層と前記第４半導体層との界面近傍で、且つ前記第１のピークよりもピーク値が低く前記第２半導体領域のドーズ量を決定するように加速電圧を高く選択し第２のピークを形成する工程とを備えている。
【００１３】
上記のような製造方法によれば、第１及び第２イオン注入工程を有し、第２イオン注入工程による加速電圧を高く選択することにより、第２半導体層と第４半導体層との界面近傍で第２のピークを形成する。そのため、容易に第２半導体領域の不純物濃度のプロファイルをいわゆるＢＯＸ形状に近づける半導体装置の製造方法を提供することが出来る。
【００１４】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照して説明する。なお、この説明においては、全図にわたり共通の部分には共通の参照符号を付す。
【００１５】
［第１の実施形態］
まず、図１乃至図６を用いてこの発明の第１の実施形態に係る半導体装置について説明する。図１は、この発明の第１の実施形態に係る半導体装置の構造を説明するためのもので、縦型ＭＯＳＦＥＴの要部を示す断面構造図である。
【００１６】
図１に示すように、ｎ＋型半導体基板２０の主表面上に、ｎ−型エピタキシャル層（ドリフト層）からなるドレイン領域（第１導電型の第１半導体層）２１が形成される。さらに、ｎ−型ドレイン領域２１上にｐ型ベース領域（第２導電型の第２半導体層）２２が形成される。上記ｐ型ベース領域２２上に、ｎ＋型ソース領域（第１導電型の第３半導体層）２３が形成される。
【００１７】
さらに、上記ソース領域２３の表面より、上記ベース領域２２を貫通し、上記エピタキシャル層（ドレイン領域）２１に達する深さのトレンチ２４が形成される。上記トレンチ２４の側壁及び底部には、ゲート絶縁膜２５が形成され、上記トレンチ２４の内部に前記ゲート絶縁膜２５により各半導体層（ｎ−型ドレイン領域２１、ｐ型ベース領域２２、ｎ型ソース領域２３）と電気的に分離された状態でゲート電極２６が形成される。また、ゲート絶縁膜２５、ｐ型ベース領域２２、及びｎ−型ドレイン領域２１の境界部分には、ｎ−型ドレイン領域２１よりも高濃度のｎ型半導体層２７が形成される。
【００１８】
また、ｎ型半導体層２７に接する部分の上記絶縁膜２５の少なくとも一部は、他の部分よりも厚く形成される。さらに、上記ｐ型ベース領域２２上には、ｎ＋型ソース領域２３と接するようにｐ＋型半導体層３０が形成される。さらに、ｎ＋型半導体基板２０の主表面に対向する表面（裏面）上には、ドレイン電極２８が形成される。また、上記絶縁膜２５上、ｎ＋型ソース領域２３上、及びｐ＋型半導体層３０上にはソース電極２９が形成される。尚、上記ｐ＋型半導体層３０は、ｎ＋型ソース領域２３と共にソース電極２９とオーミック接触をするために形成される。
【００１９】
ここで、上記ゲート電極２６とゲート絶縁膜２５を介して対向するｐ型ベース領域２２の不純物濃度のプロファイルは、ｎ＋型ソース領域２３とｐ型ベース領域２２との界面近傍の第１のピークと、ｐ型ベース領域２２とｎ−型ドレイン領域２１との界面近傍で、前記第１のピークよりも不純物濃度が低い第２のピークとを有している。そして、第１のピークでＭＯＳＦＥＴの閾値電圧を決定し、第２のピークでｐ型ベース領域２２のドーズ量を決定する。このｐ型ベース領域２２の不純物濃度のプロファイルについて、図２乃至図４を用いて更に詳しく説明する。
【００２０】
図２はｐ型ベース領域２２の不純物濃度のプロファイルについて説明するためのもので、第１の実施形態に係る半導体装置の要部を示す断面構造図である。図３は、図２中のＡ−Ａ’線に沿った不純物濃度のプロファイルを示す図である。さらに、図３中の実線３１は図２中のＡ−Ａ’線に沿った不純物濃度のプロファイルを示し、破線３２は図３０に示した従来の不純物濃度のプロファイルを示している。
【００２１】
図３中の実線３１に示すように、ｎ＋型ソース領域２３とｐ型ベース領域２２との界面近傍と、ｐ型ベース領域２２とｎ型半導体層２７との界面近傍とにピークがあり、ｐ型ベース領域２２の不純物濃度が、このｐ型ベース領域２２の深い位置で高くなっている。尚、上記ｐ型ベース領域２２とｎ型半導体層２７との界面近傍に形成される不純物濃度の高い部分についてもここでは、便宜上ピークとした。さらに、上記不純物濃度は、例えば、ボロン（Ｂ）等がｐ型ベース領域２２にドープされる際の加速電圧とドーズ量により決定される。ここでは、ｐ型ベース領域２２の不純物濃度の最大値の４０％以上の領域が、ｐ型ベース領域２２の６０％以上を占めている。
【００２２】
さらに、ｐ型ベース領域２２とｎ−型ドレイン領域２１との間にｎ型半導体層２７が存在することにより、ｐ型ベース領域２２とより急峻なｐｎ接合部が形成されている。そのため、ｐ型ベース領域２２の不純物濃度のプロファイルは、最大値の近傍で平坦で、かつｎ＋型ソース領域２３とｎ型半導体層２７とのｐｎ接合部が急峻である、いわゆるＢＯＸ形状に近づいている。
【００２３】
尚、図３において、ｎ＋型ソース領域２３とｐ型ベース領域２２との界面近傍に不純物濃度の最大値を有するプロファイルを一例として示した。しかし、ｐ型ベース領域２２とｎ型半導体層２７との界面近傍に不純物濃度の最大値を有するプロファイルを得ることも可能である。上記プロファイルは、例えば、ｐ型ベース領域２２にドープされる際の加速電圧等を選択することにより形成される。
【００２４】
以上のように、ｐ型ベース領域２２の不純物濃度のピークがｎ型半導体層２７の近傍にあるように形成されることにより、ＢＯＸ形状に近づけられている。上記のようなｐ型ベース領域２２の不純物濃度のプロファイルを有することにより、ｐ型ベース領域２２にドープされるｐ型不純物の積分値を維持したまま、チャネル長（ｎ＋型ソース領域２６とｎ型半導体層２７との間の長さ）を短くすることが出来る。そのためオン抵抗を低減し、スイッチング特性を向上することが出来る。
【００２５】
上記のように、ｐ型ベース領域２２にドープされるｐ型不純物の積分値が維持されているため、ｎ＋型ソース領域２６とｎ−型ドレイン領域２１と間の逆方向のバイアス電圧印加時においても、漏れ電流を流すことのない不純物ドーズ量が確保されている。そのため、高耐圧を確保することが出来る。さらに、チャネル長を短く出来るため、上記高耐圧を確保したまま、さらにオン抵抗を低減することが出来る。これによって、例えば３００Ｖ程度の高耐圧を有する縦型ＭＯＳＦＥＴ提供することが出来る。
【００２６】
さらに、不純物濃度のプロファイルを図３に示すようなＢＯＸ形状に近づけたことで、各縦型ＭＯＳＦＥＴ素子ごとに閾値電圧あるいは耐圧のばらつきが生じることを回避することが出来る。そのため、信頼性の高い半導体装置を提供することが出来る。
【００２７】
また、ゲート絶縁膜２５、ｐ型ベース領域２２、及びｎ−型ドレイン領域２１の境界部分には、ｎ−型ドレイン領域２１よりも高濃度のｎ型半導体層２７が形成される。そのため、オン抵抗を低減し、チャネルを通過する電流の電流通路を確保することが出来る。
【００２８】
さらに、ｎ型半導体層２７と接する絶縁膜２５の膜厚は、他の部分の膜厚よりも厚くなるように形成されている。そのため、ゲート電極２５とｎ−型ドレイン領域２１との間の帰還容量が大きくなりスイッチング時間が長くなってしまうことがない。即ち、上記帰還容量の上昇を抑え、スイッチング時間を短くすることが出来る。一方、上記以外の部分の膜厚は、ｎ型半導体層２７と接する絶縁膜２５の膜厚よりも薄くなるように形成されている。そのため、ゲート電極２５にゲート電圧が印加された時であっても、チャネルの反転度が弱まり、オン抵抗が高くなってしまうことはない。以上のように、オン抵抗及びゲート電極２５とｎ−型ドレイン領域２１との間の帰還容量を低減し、さらにスイッチング時間を短くすることが出来る。
【００２９】
さらに、図２中のＡ−Ａ’線の間の不純物濃度を示すその他の一例について図４を用いて説明する。図４中の破線３４はｐ型ベース領域２２の浅い層において主に閾値電圧（Ｖｔｈ）を決定するためにイオン注入された場合の不純物濃度であり、一点鎖線３５は深い層において主にｐ型不純物の総量を決定するためにイオン注入された場合の不純物濃度である。さらに、実線３６は上記破線３４及び一点鎖線３６を足し合わせた不純物濃度を示している。図４に示すように、ｐ型ベース領域２２中に不純物濃度のピークを２個有している。
【００３０】
図４に示すようなプロファイルを有することにより、ｐ型ベース領域２２をよりＢＯＸ形状に近づくことが出来る。そのため、さらにオン抵抗及びゲート〜ドレイン間の帰還容量を低減することが出来る。
【００３１】
尚、図４においては、不純物濃度のピークが２つある一例を示したが、さらに多数個あった場合であっても同様の効果を得ることが出来るのは勿論である。即ち、例えばさらに多数のイオン注入工程等を用いた場合であってもＢＯＸ形状に近づけることが出来れば、上記と同様の効果を得ることが出来る。
【００３２】
次に、前記トレンチ２４の底部と接するｎ−型ドレイン領域２１の対向する幅をＸ１［μｍ］、ゲート電極２６のゲート幅方向の繰り返し周期の最小幅（セルピッチ幅）をＸ２［μｍ］とする。上記Ｘ１及びＸ２は、０．０５＜Ｘ１／Ｘ２＜０．２５を満たすように形成されることが望ましい。上記について、図５を用いて詳しく説明する。尚、図１においては、単一の縦型ＭＯＳＦＥＴを示したが、ゲート幅方向に沿って図１に示すような縦型ＭＯＳＦＥＴが複数あってもよいことは勿論である。
【００３３】
図５は、Ｘ１／Ｘ２におけるオン抵抗Ｒｏｎ及びゲート〜ドレイン帰還容量Ｑｇｄの特性を模式的に示す図である。図５中の実線３７はオン抵抗Ｒｏｎ、実線３８はゲート電極２６とｎ−型ドレイン領域２１との間の帰還容量Ｑｇｄを示す。図５に示すように、０．０５＜Ｘ１／Ｘ２＜０．２５の間においては、オン抵抗Ｒｏｎ及びゲート〜ドレイン帰還容量Ｑｇｄの両者の値が低くなるような範囲である。そのため、０．０５＜Ｘ１／Ｘ２＜０．２５の間では、オン抵抗及びゲート〜ドレイン帰還容量を低減することが出来る。
【００３４】
さらに、ｎ＋型ソース領域２３の表面からｐ型ベース領域２２の最も深い底部までの深さをＹ２［μｍ］、トレンチ２４の最も深い底部からｐ型ベース領域２２の最も深い底部までの深さをＹ１［μｍ］とする。上記Ｙ１，Ｙ２は、０＜Ｙ１＜１．２［μｍ］，及びＹ２＜３［μｍ］を満たすように形成されることが望ましい。上記Ｙ１について、図６を用いて詳しく説明する。
【００３５】
図６は、上記Ｙ１におけるオン抵抗Ｒｏｎの特性を模式的に示す図である。図６中の実線３９はｐ型ベース領域２２の不純物濃度がｎ１［／ｃｍ２］の場合におけるオン抵抗Ｒｏｎの特性であり、実線４０はｐ型ベース領域２２の不純物濃度がｎ２［／ｃｍ２］の場合におけるオン抵抗Ｒｏｎの特性である。ここで、ｎ２の不純物濃度はｎ１の不純物濃度よりも大きい（ｎ２＞ｎ１）。図６に示すように、０＜Ｙ１＜１．２［μｍ］の間においては、実線３９及び実線４０が示すいずれの特性においてもオン抵抗Ｒｏｎが低くなるような範囲である。そのため、０＜Ｙ１＜１．２［μｍ］の間では、オン抵抗を低減することが出来る。尚、トレンチ２４の最も深い底部の深さとｐ型ベース領域２２の最も深い底部の深さとがほぼ同じ場合（Ｙ１≒０）であっても、オン抵抗をさらに低減することが出来るのは勿論である。また、図６に示すように、０＜Ｙ１＜１［μｍ］の間では、さらにオン抵抗Ｒｏｎを低減することが可能である。
【００３６】
さらに、上記Ｙ２が増大すると、チャネル長も増大するため、オン抵抗も増大する。そのためＹ２は、Ｙ２＜３［μｍ］を満たすように形成されることが望ましい。
【００３７】
以上のように、上記Ｙ１，Ｙ２が、０＜Ｙ１＜１．２［μｍ］，及びＹ２＜３［μｍ］を満たすように形成されることにより、さらにオン抵抗を低減することが出来る。
【００３８】
次に、図７乃至図１４を用いて、図１で示した縦型ＭＯＳＦＥＴを例に挙げ、この発明の第１の実施形態に係る半導体装置の製造方法について説明する。
【００３９】
まず、図７に示すように、ｎ＋型半導体基板２０の主表面上に、例えばエピタキシャル成長法によりドレイン領域となるｎ−型ドレイン領域２１を形成する。さらに、ｎ−型ドレイン領域２１上に、例えば熱酸化法により酸化膜４１を形成する。続いて、酸化膜４１上に例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ ）法により酸化膜４２を堆積形成する。尚、上記酸化膜４１の膜厚は、例えば２００〜１５００Å程度となるように薄く、上記酸化膜４２の膜厚は、例えば数千Å程度となるように厚く形成される。酸化膜４２は、ｎ−型ドレイン領域２１中にトレンチを形成するためのマスク材とするために堆積形成される。
【００４０】
引き続いて、酸化膜４２上にフォトレジストを塗布し、上記フォトレジストに露光及び現像を行って酸化膜４２にトレンチを形成するためのパターンを形成する（図示せず）。その後、このフォトレジストを除去する。
【００４１】
続いて、図８に示すように、例えば反応性イオンエッチング（以下、ＲＩＥ）法により異方性エッチングを行い、トレンチのパターンが形成された酸化膜４２をマスクとして、酸化膜４１を貫通し、ｎ−型ドレイン領域２１に達し所定の深さを有するトレンチ２４を形成する。続いて、例えば熱酸化法により、上記トレンチ２４の内部に酸化膜２５を形成する。
【００４２】
尚、上記トレンチ２４形成する工程としては、例えばＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法を用いることも可能である。上記方法を用いることにより、トレンチ２４を浅く形成することが出来る。
【００４３】
引き続いて、図９に示すように、上記パターンが形成された酸化膜４２をマスクとして、例えば、イオン注入法によりトレンチ２４の底部のｎ−型ドレイン領域２１にｎ型不純物、例えばリン（ｐ）又はヒ素（Ａｓ）等を注入する。以上の工程により、ｎ型半導体層２７を形成する。その後、酸化膜４２を除去する。
【００４４】
引き続いて、図１０に示すように、例えば、熱酸化法を用いてトレンチ２４の底部の絶縁膜２５の膜厚が厚くなるように形成する。続いて、全面にゲート電極２６となるゲート電極材４３を例えば、ＣＶＤ法により堆積形成する。上記ゲート電極材４３は、例えばポリシリコン等により形成される。
【００４５】
尚、トレンチ２４の側面に形成される酸化膜２５の膜厚は、例えば、〜４００Å程度であり、トレンチ２４の底部に形成される絶縁膜２５の膜厚は、例えば、５００〜１０００Å程度である。さらに、トレンチ２４の底部の酸化膜２５は、ｎ型半導体層２７を形成した後に、トレンチ２４の側面の絶縁膜を一度剥離して再度、例えば、熱酸化法等により厚く酸化膜を形成することも可能である。
【００４６】
引き続いて、図１１に示すように、例えばＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ ）法によりゲート電極材４３埋め込み、ゲート電極２６を形成する。上記ゲート電極２６は、例えばウエットエッチング法等により等方的にあるいは、ＲＩＥ法により異方的にエッチングすることによって形成することも可能である。
【００４７】
続いて、例えばイオン注入法により、ｎ−型ドレイン領域２１にｐ型不純物、例えばホウ素（Ｂ）等を注入する。上記工程の際においては、加速電圧を所定の高さに選択し、深い位置に不純物濃度のピークが形成されるようにイオン注入を行う。さらにその後、注入したイオンを活性化のための高温（例えば、１０００℃以上）による熱処理を行うことにより、不純物濃度のプロファイルがＢＯＸ形状に近似したｐ型ベース領域２２を形成する。
【００４８】
尚、上記ｐ型ベース領域２２及びｎ型半導体層２７を形成する方法は、選択的エピタキシャル成長方法等を用いることも可能である。
【００４９】
引き続いて、図１２に示すように、トレンチ２４側面に接するｐ型ベース領域２２の表面層に、例えばリン（Ｐ）又はヒ素（Ａｓ）等のｎ＋型不純物を注入し、選択的にｎ＋型ソース領域２３を形成する。続いて、ｎ＋型ソース領域２３に隣接するｐ型ベース領域の表面層に、ｐ型不純物、例えばホウ素（Ｂ）等をイオン注入し、ｐ＋型半導体層３０を形成する。尚、これらｐ型ベース領域２２及びｎ＋型ソース領域２３は、トレンチ２４を形成する前に形成することも可能である。
【００５０】
引き続いて、図１３に示すように、例えば熱酸化法によりゲート電極２６を電気的に絶縁するように、絶縁膜４５を形成する。さらに、例えば等方性あるいは異方性のエッチングを行い、ｎ＋型ソース領域２３上及びｐ＋型半導体層３０上の絶縁膜４１を除去し、コンタクトするシリコン部分を露出させる。続いて、ｎ＋型ソース領域２３上、ｐ＋型半導体層３０上、及び絶縁膜４５上に、ソース電極２９を形成する。さらに、ｎ＋型半導体基板２０の上記主表面に対向する他方の表面（裏面）上に、ドレイン電極２８を形成する。
【００５１】
以上の工程により、図１に示した縦型ＭＯＳＦＥＴを製造する。
【００５２】
上述した製造工程では、トレンチ２５の底部と接する部分にｎ型半導体層２７が形成された後、より深い位置に不純物濃度のピークが形成されるようにイオン注入され、熱拡散されることによりｐ型ベース領域２２が形成される。上記のような工程により、ｐ型不純物を深い位置にイオンを注入する工程、及びその後の熱拡散工程において、ｎ型半導体層２７がｐ型不純物のストッパとなりｐ型ベース領域２２の不純物濃度の下限を決定するため、ｎ＋型ソース領域２３及びｎ型半導体層２７のｐｎ接合を急峻に形成することが出来る。そのため、ｐ型ベース領域２２の不純物濃度のプロファイルをＢＯＸ形状に近づけることが出来る。さらに、ＢＯＸ形状に近づくように、トレンチ２４の深さを浅く形成出来るため、上記０＜Ｙ１＜１．２［μｍ］を満たすようにＹ１を形成することが容易となる。
【００５３】
さらに、１回のみのｐ型不純物のイオンを注入する工程によりｐ型ベース領域２２を形成する。そのため、製造工程を減少させ、製造コストを低減することが出来る。
【００５４】
また、ｎ型半導体層２７は選択的にエピタキシャル成長させる方法により形成することも可能である。さらに、ｎ型半導体層２７を形成するために注入されるイオンとしてはヒ素（Ａｓ）を用いることが望ましい。ヒ素を用いることによって、トレンチ２４の幅方向への拡散を確保することが出来る。
【００５５】
次に、図１４乃至図１９を用いて、図４に示したようなｐ型ベース領域２２の不純物濃度のプロファイルを有する半導体装置の製造方法について、図１に示した縦型ＭＯＳＦＥＴを例に挙げて説明する。
【００５６】
まず、図１４に示すように、ｎ＋型半導体基板２０の主表面上に、例えばエピタキシャル成長法によりドレイン領域となるｎ−型ドレイン領域２１を形成する。さらに、ｎ−型ドレイン領域２１上に、例えば熱酸化法により酸化膜４７を形成する。
【００５７】
引き続いて、図１５に示すように、例えばイオン注入法により、ｎ−型ドレイン領域２１に、例えばホウ素（Ｂ）等のｐ型不純物を注入することによりｐ型半導体層４８を形成する。上記工程においては、浅い領域において主に閾値電圧（Ｖｔｈ）が所定の値になるようにｐ型不純物を注入する。続いて、酸化膜４７上に、例えば、熱酸化法によって酸化膜４９を堆積形成する。
【００５８】
引き続いて、酸化膜４９上にフォトレジストを塗布し、上記フォトレジストに露光及び現像を行って酸化膜４９にトレンチ２４となるパターンを形成する（図示せず）。その後、フォトレジストを除去する。さらに、図１６に示すように、例えば、ＲＩＥ法により異方性エッチングを行い、酸化膜４９、酸化膜４７、及びｐ型半導体層４８を貫通し、ｎ−型ドレイン領域２１に達し、所定の深さを有するトレンチ２４を形成する。続いて、例えば熱酸化法により、上記トレンチ２４の内部に酸化膜２５を形成する。
【００５９】
引き続いて、図１７に示すように、上記パターンが形成された酸化膜４９をマスクとして、例えば、イオン注入法によりｎ−型ドレイン領域２１にｎ型不純物、例えばリン（ｐ）等を注入することにより、トレンチ２４底部にｎ型半導体層２７を形成する。
【００６０】
引き続いて、図１８に示すように、例えばホウ素（Ｂ）等のｐ型不純物をイオン注入法により、上記ｐ型半導体層４８よりも深い領域において主にｐ型不純物濃度の積分値が所定の値になるように、ｐ型半導体層５０を形成する。さらに上記注入したイオンを活性化のための高温（例えば、１０００℃以上）による熱処理を行う。従って、上記ｐ型半導体層４８及びｐ型半導体層５０により不純物濃度のプロファイルがＢＯＸ形状により近づけられ、不純物濃度のピークが２つ有するｐ型ベース領域２２を形成する。
【００６１】
引き続いて、酸化膜４９を除去する。その後、図１９に示すように、例えば熱酸化法を用いて、トレンチ２４の底部の絶縁膜２５の膜厚が厚くなるように形成する。続いて、全面にゲート電極材４３を例えばＣＶＤ法により堆積形成する。
【００６２】
その後、図１１乃至図１３に示した工程と同様の工程により、図１に示した縦型ＭＯＳＦＥＴを製造する。
【００６３】
上述した製造工程では、２回のイオン注入工程によりｐ型半導体層の不純物濃度のプロファイルをＢＯＸ形状により近づけることが出来る。そのため、１回目のイオン注入工程では、浅い層において主に閾値電圧（Ｖｔｈ）が所定の値になるようイオン注入をし、２回目のイオン注入工程では、深い層において主に不純物濃度の積分値が所定の値になるようイオン注入する。上記のように、目的に応じてイオン注入工程を分けることで、さらにＢＯＸ形状に近づけることが出来る。尚、２回のイオン注入工程に限らず、さらに複数回によるイオン注入工程によってｐ型ベース領域２２を形成しても良いことは勿論である。
【００６４】
さらに、２回目のイオン注入工程の前に、トレンチ２４の底部にｎ型半導体層２７を形成する。そのため、上記２回目のイオン注入工程及びその後の熱処理工程に対して、ｎ型半導体層２７をストッパとして用いることが出来る。また、ｐ型ベース領域２２の不純物濃度の下限を決定し、ｎ＋型ソース領域２３及びｎ−型ドレイン領域２１とのｐｎ接合を急峻に形成することが出来る。そのため、ｐ型ベース領域２２の不純物濃度のプロファイルをＢＯＸ形状に近づけることが出来る。その他の効果は、図７乃至図１４において示した工程による効果と同様である。
【００６５】
［第２の実施形態］
次に図２０を用いて第２の実施形態に係る半導体装置について説明する。以下の実施形態の説明においては、上記第１の実施形態と相違する部分についてさらに詳しく説明し、重複する部分の説明については省略する。
【００６６】
図２０は、第２の実施形態に係る半導体装置を模式的に示す断面構造図である。図２０に示すように、ｎ−型ドレイン領域２１上に、電流通路確保層５１が形成されている。さらに、トレンチ２４は電流通路確保層５１中に形成されている。尚、図２０に示すトレンチ２４の底部は、電流通路確保層５１の最も深い部分よりも浅くなるように形成されているが、電流通路確保層５１を貫通しｎ−型ドレイン領域２１中に形成されていてもよい。
【００６７】
上記電流通路確保層５１は、ｐ型ベース領域２２中のｎ＋型ソース領域２３とｎ−型ドレイン領域２１との間に流れる電流の通路を確保し、ゲート〜ドレイン帰還容量を低減するものである。この電流通路確保層５１として、例えばｎ−型ドレイン領域２１よりも不純物濃度が高いｎ型の層、又はカーボンを含む層等を用いることが可能である。
【００６８】
また、第１の実施形態と同様に、Ｘ１，Ｘ２，及びＹ１は、０．０５＜Ｘ１／Ｘ２＜０．２５，及びＹ２＜３［μｍ］を満たすように形成されることが望ましい。
【００６９】
上記電流通路確保層５１により、ｐ型ベース領域２２中のｎ＋型ソース領域２３とｎ−型ドレイン領域２１との間に流れる電流の通路を確保し、ゲート〜ドレイン帰還容量を低減することが出来る。
【００７０】
尚、電流通路確保層５１をｎ型の高濃度不純物層とした場合、第２の実施形態に係るｐ型ベース領域２２は、ｐ型ベース領域２２と電流通路確保層５１との全界面近傍において、図３に示すような不純物濃度のプロファイルを有する。
【００７１】
さらに、上記トレンチ２５は、電流通路確保層５１を貫通し、ｎ−型半導体層２２中に形成されても上記と同様の効果を得ることが出来る。
【００７２】
次に、図２１又は図２２を用いて、第２の実施形態に係る半導体装置の製造方法について説明する。
【００７３】
図２１に示すように、ｎ＋型半導体基板２０の主表面上に、例えばエピタキシャル成長法によりドレイン領域となるｎ−型ドレイン領域２１を形成する。さらに、ｎ−型ドレイン領域２１上に、例えばエピタキシャル成長法により電流通路確保層５１を形成する。さらに、例えばエピタキシャル成長法によりｐ型ベース領域２２、例えば熱酸化法により酸化膜４１、４２を順次形成する。尚、上記電流通路確保層５１は、例えばエピタキシャル成長法により形成されるｎ型半導体層、又はカーボンを含む層を用いることが出来る。
【００７４】
引き続いて、酸化膜４２上にフォトレジストを塗布し、上記フォトレジストに露光及び現像を行って酸化膜４２にトレンチ２４を形成するためのパターンを形成する（図示せず）。その後、フォトレジストを除去する。さらに、図２２に示すように、酸化膜４２をマスクとして例えばＲＩＥ法により異方性エッチングを行い、酸化膜４１、ｐ型ベース領域２２を貫通し、電流通路確保層５１に達する深さを有するトレンチ２４を形成する。続いて、例えば熱酸化法により、上記トレンチ２４の内部に酸化膜２５を形成する。
【００７５】
以下、図９乃至図１３に示した工程と同様の工程により、図２０に示す半導体装置を製造する。
【００７６】
上述した製造工程では、ｐ型ベース領域２２を形成する前に、ｎ−型ドレイン領域２１上に電流通路確保層５１を形成する。そのため、ｐ型ベース領域２２及び電流通路確保層５１中の不純物が相互に拡散することを防止することが出来る。そのため、ｐ型ベース領域２２と電流通路確保層５１とのｐｎ接合を急峻に形成することが出来る。その結果、ｐ型ベース領域２２の不純物濃度のプロファイルをＢＯＸ形状に近づけることが出来る。
【００７７】
［第３の実施形態］
次に図２３を用いて第３の実施形態に係る半導体装置について説明する。図２３は、第３の実施形態に係る半導体装置を模式的に示す断面構造図である。図２３に示すように、ｎ−型ドレイン領域２１とｐ型ベース領域２２の境界の少なくとも一部はトレンチ２４の底部よりも深くなり、トレンチ２４の幅よりも少なくともトレンチ２４の底部と接するｎ−型ドレイン領域２１の対向する幅（即ち、Ｘ１）が小さくなるように形成されている。
【００７８】
上記のような構成により、ゲート電極２４とドレインとなるｎ−型ドレイン領域２１との対向面積を低減することが出来る。従って、ゲート〜ドレイン帰還容量を低減することが出来る。
【００７９】
次に、図２３に示す半導体装置の製造方法について図２４を用いて説明する。
まず、図２４に示すように、図１４及び図１５に示した工程と同様の工程により、ｎ＋型半導体基板２０の表面上に、ｎ−型ドレイン領域２１、ｐ型ベース領域４８、絶縁膜４２を形成する。続いて、例えばイオン注入法により、深い領域においてｎ−型ドレイン領域２１にｐ型不純物、例えばホウ素（Ｂ）等を注入する。上記工程の際においては、加速電圧を所定の高さに選択することでより深い位置へイオン注入を行う。その後、注入したイオンを活性化のための高温（例えば、１０００℃以上）による熱処理を行うことにより、不純物濃度のプロファイルがＢＯＸ形状に近づけられたｐ型ベース領域２２を形成する。
【００８０】
続いて、酸化膜４１上にトレンチ形成のための厚い絶縁膜４２（マスク材）を例えば、熱酸化法により形成する。酸化膜４２上にフォトレジストを塗布し、上記フォトレジストに露光及び現像を行って酸化膜４２にトレンチ２４を形成するためのパターンを形成する（図示せず）。その後、フォトレジストを除去する。さらに、図２４に示すように、酸化膜４２をマスクとして、例えば、ＲＩＥ法によりトレンチ２４を形成する。
【００８１】
続いて、トレンチ２４に薄い熱酸化による絶縁膜２５を形成する。さらに、例えばイオン注入法により、ｎ−型ドレイン領域２１中にトレンチ２４の底部に接するようにしてｎ型不純物、例えばリン（Ｐ）又はヒ素（Ａｓ）等を注入し、ｎ型半導体層２７を形成する。上記工程においては、少なくともトレンチ２４の幅がＸ１よりも大きくなるように形成される。尚、上記ｎ型半導体層２７を形成する工程におけるｎ型不純物は、リン（Ｐ）であることが望ましい。
【００８２】
以下、図１１乃至図１３に示した工程と同様の工程によって、図２３に示す半導体装置を製造する。
【００８３】
上述したｎ型半導体層２７を形成する工程においては、リン（Ｐ）を用いることが望ましい。上記リン（Ｐ）は、熱拡散工程によるトレンチの深さ方向への拡散が大きく、また絶縁膜２５に拡散されるため、ｐ型ベース領域２２に挟まれる領域は熱拡散の時間、温度により、任意に調節が可能である。そのため、少なくともなくともトレンチ２４の幅がＸ１よりも大きくなるようにｎ型半導体層２７を容易に形成することが可能となる。
【００８４】
［第４の実施形態］
次に図２５を用いてこの発明の第４の実施形態に係る半導体装置について説明する。図２５はこの発明の第４の実施形態に係る半導体装置を模式的に示す断面構造図である。図２５に示すように、ゲート電極２６の表面がトレンチ２４の表面よりも高くなるように形成されている。さらに、ゲート電極２６の表面及び側面の一部分には、低抵抗層５５が形成されている。上記低抵抗層５５としては、例えば金属層、シリサイド層等が用いられる。尚、上記低抵抗層５５は、ｎ＋型ソース領域２３又はｐ＋型半導体層３０の表面上にも形成されていても良い。
【００８５】
上記のように、ゲート電極２６の表面がトレンチ２４の表面よりも高くなるように形成されているため、ゲート電極２６の体積が増大する。そのため、ゲート電極２６のゲート抵抗を低減することが出来る。また、低抵抗層５５と、半導体表面のｎ＋型半導体層２３及びｐ＋型半導体領域３０との間に任意の間隔を確保することが出来るため、これらの絶縁性を確保することが出来る。
【００８６】
その一方で、上記Ｙ２は維持されている、即ちチャネル長は維持されている。その結果、オン抵抗を維持しつつ、且つゲート抵抗を低減することが出来る。また、ゲート電極２６の表面がトレンチの表面よりも高いため、Ｘ２方向、即ちゲート電極２６のゲート幅方向のチップサイズを低減することも可能である。
【００８７】
さらに、上記ゲート抵抗が低減することにより、スイッチング特性を向上することが出来る。従って、図２５に示す半導体装置を例えば電源等のシステムに組み込んだ際には、各半導体装置のスイッチング特性の向上によるシステム全体の信頼性を大幅に向上することが出来る。そのため、上記ゲート抵抗を低減することは重要である。
【００８８】
また、ゲート電極２６の表面及び側面の一部分には低抵抗層５５が形成されているため、さらに上記ゲート抵抗を低減することが出来る。上記低抵抗層５５がｎ＋型ソース領域２３又はｐ＋型半導体層３０の表面上に形成されている場合であっても、同様の効果を得ることが出来る。
【００８９】
尚、図２５に示すゲート電極２４又は低抵抗層５５の構造は、上述した図１、図２０、図２３等の半導体装置と組み合わせることが可能であることは勿論である。
【００９０】
次に、図２６乃至図２８を用いて図２５に示した半導体装置の製造方法について説明する。
【００９１】
まず、図７乃至図９において示した工程と同様の工程により、ｎ＋型半導体基板の主表面上に、ｎ−型ドレイン領域２１、トレンチ２４、絶縁膜２５、絶縁膜４１、及びｎ型半導体層２７を形成する。
【００９２】
続いて、図２６に示すように、例えば、ＣＶＤ法によりゲート電極材４３を堆積形成する。さらに、フォトレジスト５７をマスクにして、例えば、ＲＩＥ法により異方性エッチングを行い、ゲート電極材４３をエッチングし、トレンチ２５の表面よりもその表面が高くなるようにゲート電極２６を形成する。
【００９３】
引き続いて、図２７に示すように、ｎ＋型ソース領域２３及びｐ型半導体層３０を図１２において示した工程と同様の工程により形成する。尚、工程上このｎ＋型ソース領域２３をトレンチ２４形成前に形成するとしてもよい。
【００９４】
続いて、例えば、全面に酸化膜を堆積させ、これをＲＩＥ法により異方性エッチングを行うことでシリコン表面より突き出ているポリシリコンの側面にサイドウォールを形成させ、その後、例えば、全面にＴｉ膜を形成する（図示せず）。さらに、Ｔｉ膜を８５０℃以上の高温工程を行いウェット処理により、ＴｉＳｉ２膜等の低抵抗層５５を形成する。上記の工程において、低抵抗層５５を形成後に８５０℃以上の高温工程を行うとＴｉＳｉ２膜が凝集し比抵抗が上昇してしまうことが知られている。そのため、ｎ＋型ソース領域２３、及びｐ型半導体層３０を形成した後、このゲート電極材２６を低抵抗化する工程を行う。即ち、例えばサリサイド工程により、ゲート電極２６上に金属膜（Ｔｉ膜）を堆積した後、加熱工程を行う。上記工程により、低抵抗層５５を形成する。
【００９５】
その後、ゲート電極材２６や低抵抗層５５と、ｎ＋型ソース領域２３、及びｐ型半導体層３０との絶縁性を確保するための絶縁膜２４を形成し、ｎ＋型ソース領域２３の少なくとも一部分とｐ＋型半導体層３０上の絶縁膜２４を異方性あるいは等方性のエッチングにより除去し、ソース電極２９を形成させる工程により、図２５に示す半導体装置を製造する。
【００９６】
尚、上記ゲート電極２６を形成する工程の後、ｐ型ベース領域２２の表面上の絶縁膜２５を除去し、ｎ＋型ソース領域２３及びｐ型半導体層３０形成し、サリサイド工程を行うことも可能である。上記のような工程により、ｎ＋型ソース領域２３の少なくとも一部分及びｐ型半導体層３０の表面上にも同時にシリサイド層を形成することが出来る。そのため、製造コストを低減することが出来る。
【００９７】
また、図２５に示す半導体装置を得るために図７〜９で示した絶縁膜４１あるいは絶縁膜４２を残したまま、ポリシリコンを堆積させた後、エッチングを行うことにより、トレンチの直上にマスク材と同じほぼ高さにポリシリコンを形成することも出来る。前述したレジストを用いる工程よりもトレンチからの左右へのズレがなく微細化した際に有効であるとともに、工程短縮のメリットがある。
【００９８】
［第５の実施形態］
次に図２８を用いて、第５の実施形態に係る半導体装置について説明する。
【００９９】
図２８はこの発明の第５の実施形態に係る半導体装置を模式的に示す断面構造図である。図２８に示すように、トレンチ２４がｎ＋型ソース領域２３の表面からｎ＋型ソース領域２３、ｐ型ベース領域２２、ｎ型半導体層２７、及びｎ−型ドレイン領域２１に亘って形成され、ｎ＋型ソース領域２３及びｐ型ベース領域２２を貫通するように形成されている。さらに、トレンチ２４の底部はｐ型ベース領域２２の最も深い底部よりも深くなるように形成されている。ｎ型半導体層２７は、トレンチ２４を挟むようにｐ型ベース領域２２とｎ−型ドレイン領域２１との間に形成されている。
【０１００】
さらに、ｎ型半導体層２７は、ｐ型ベース領域２２に接してトレンチ２４を挟むように形成されている。ｎ型半導体層２７の不純物濃度は、ｎ−型ドレイン領域２１の不純物濃度のよりも高くなるように形成されている。
【０１０１】
上記のようなトレンチ２４の構造により、オン抵抗をさらに低減することが出来る。さらに、上記のようなｎ型半導体層２７の構造により、さらに短チャネル化することが出来る。その結果、スイッチング特性を向上することが出来る。
【０１０２】
また、トレンチ２４の側壁に形成される絶縁膜２５の膜厚に比べ、トレンチ２４のすくなくとも底部に形成される絶縁膜の膜厚は厚い。そのため、トレンチ２４を深く形成しても高耐圧を維持することが出来る。
【０１０３】
次に、図２９を用いて図２８に示す半導体装置の製造方法を説明する。
【０１０４】
まず、図７乃至図９に示した工程と同様の工程により、ｎ＋型半導体基板２０の主表面上に、ｎ−型ドレイン領域２１、トレンチ２４、絶縁膜２５、ｎ型半導体層２７を形成する。ここで、上記絶縁膜２５は例えばＣＶＤ法により堆積形成されたＳｉＮ膜等が用いられることが望ましい。
【０１０５】
続いて、例えばＲＩＥ法によりエッチングを行い、ｎ型半導体層２７を貫通しｎ−型ドレイン領域２１の深い部分に達するようにトレンチ２４を延長する。さらに、例えば熱酸化法を用いて、延長されたトレンチ２４の側壁の絶縁膜及び底部の絶縁膜２５の膜厚を厚く形成する。
【０１０６】
以下、図１０乃至図１３に示した工程と同様の工程により、図２９に示す半導体装置を製造する。
【０１０７】
上述したように、延長される前のトレンチ２４にはＳｉＮ膜等の絶縁膜２５を用い、この絶縁膜２５を側壁にのみ残したままトレンチをさらに深く形成し、その後に延長されたトレンチ２４の底部に厚い膜厚を有する絶縁膜を形成する。そのため、チャネル部となるトレンチ２４側壁には薄い絶縁膜を形成し、延長されたトレンチ２４の底部には厚い絶縁膜を形成することが出来る。そのため、絶縁破壊強度を向上させ、且つトレンチを深くしても高耐圧を維持することが出来る。
【０１０８】
さらに、ｎ型半導体層２７を形成した後、ｐ型ベース領域２２を形成する。そのため、トレンチ２４を挟むように形成されたｎ型半導体層２７は、ｐ型ベース領域２２が形成される工程において、ｎ−型ドレイン領域２１へ拡散することを防止することが出来る。
【０１０９】
尚、上記実施形態の説明では、第１導電型をｎ型とし、第２導電型をｐ型として説明したが、第１導電型をｐ型、第２導電型をｎ型としてもこの発明の実施形態と同様の効果が得られることは勿論である。
【０１１０】
上記第１乃至第５の実施形態において説明した半導体装置においては模式的な断面構造図のみを示し、ｎ＋型ソース領域２３はトレンチ２４と絶縁膜２５を介して常に隣接している構造をその一例として示した。しかし、同一の断面構造を有する半導体装置であっても、平面レイアウト構造としては、例えばｎ＋ソース領域２３とｐ＋層３０はトレンチ２４の延びる方向に対し垂直に交わり、ｎ＋ソース領域２３とｐ＋層３０とが交互に配置とすることが可能である。
【０１１１】
さらに、本発明を説明するにあたって、その一例として縦型ＭＯＳＦＥＴについてのみを用いた。しかし、この発明は例えばＩＧＢＴ等の他の半導体装置へも容易に応用することが可能である。
【０１１２】
以上、第１乃至第５の実施形態を用いて本発明の説明を行ったが、この発明は上記各実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。また、上記各実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適宜な組み合わせにより種々の発明が抽出され得る。例えば各実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題の少なくとも１つが解決でき、発明の効果の欄で述べられている効果の少なくとも１つが得られる場合には、この構成要件が削除された構成が発明として抽出され得る。
【０１１３】
【発明の効果】
以上説明したように、この発明によれば、スイッチング特性を向上できる半導体装置及びその製造方法が得られる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係る半導体装置を説明するためのもので、縦型ＭＯＳＦＥＴの要部を示す断面構造図。
【図２】この発明の第１の実施形態に係る半導体装置のｐ型ベース領域の不純物濃度のプロファイルについて説明するための断面構造図。
【図３】図２中のＡ−Ａ’線に沿った不純物濃度のプロファイルを示す図。
【図４】図２中のＡ−Ａ’線に沿ったその他の一例に係る不純物濃度のプロファイルを示す図。
【図５】図１中のＸ１／Ｘ２におけるオン抵抗Ｒｏｎ及びゲート〜ドレイン帰還容量Ｑｇｄの特性を模式的示す図。
【図６】図１中のＹ１におけるオン抵抗Ｒｏｎの特性を模式的に示す図。
【図７】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図８】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図９】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図１０】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図１１】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図１２】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図１３】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図１４】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図１５】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図１６】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図１７】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図１８】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図１９】この発明の第１の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図２０】この発明の第２の実施形態に係る半導体装置を示す断面構造図。
【図２１】この発明の第２の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図２２】この発明の第２の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図２３】この発明の第３の実施形態に係る半導体装置を示す断面構造図。
【図２４】この発明の第３の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図２５】この発明の第４の実施形態に係る半導体装置を示す断面構造図。
【図２６】この発明の第４の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図２７】この発明の第４の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図２８】この発明の第５の実施形態に係る半導体装置を示す断面構造図。
【図２９】この発明の第５の実施形態に係る半導体装置の一製造工程を示す断面構造図。
【図３０】従来の半導体装置を示す断面構造図。
【符号の説明】
２０…ｎ＋型半導体基板、２１…ｎ−型ドレイン領域、２２…ｐ型ベース領域、２３…ｎ＋型ソース領域、２４…トレンチ、２５…絶縁膜、２６…ゲート電極、２７…ｎ型半導体層、２８…ドレイン電極、２９…ソース電極、３０…ｐ＋型半導体層、Ｘ１…トレンチ２４の底部と接する層の対向する幅、Ｘ２…ゲート電極２６のゲート幅方向における繰り返し周期の最小幅、Ｙ１…トレンチ２４の最も深い底部からｐ型ベース領域２２の最も深い底部までの深さ、Ｙ２…ｎ＋型ソース領域２３の表面からｐ型ベース領域２２の最も深い底部までの深さ。

Claims (21)

  1. 第１導電型の第１半導体層と、
    前記第１半導体層上に形成された第２導電型の第２半導体層と、
    前記第２半導体層中に形成され、前記第１半導体層と電気的に分離された第１導電型の第３半導体層と、
    前記第３半導体層の表面から前記第３半導体層を貫通し、少なくとも前記第１半導体層の近傍に達する深さのトレンチと、
    前記トレンチの側壁及び底部に形成された第１絶縁膜と、
    少なくとも一部が前記トレンチ内の前記第１絶縁膜上に形成され、前記第１乃至第３の半導体層と電気的に分離された第１電極と、
    前記第１半導体層と前記第２半導体層との界面における前記トレンチ近傍に設けられ、前記第１半導体層よりも不純物濃度が高い第１導電型の第４半導体層とを具備し、
    前記第２半導体層の不純物濃度のプロファイルは、前記第３半導体層と前記第２半導体層との界面近傍の第１のピークと、前記第２半導体層と前記第４半導体層との界面近傍で、且つ前記第１のピークよりも低い第２のピークとを有し、
    前記第１のピークで閾値電圧を決定し、前記第２のピークで前記第２半導体領域のドーズ量を決定すること
    を特徴とする半導体装置。
  2. 第１導電型の第１半導体層と、
    前記第１半導体層上に形成された第２導電型の第２半導体層と、
    前記第２半導体層中に形成され、前記第１半導体層と電気的に分離された第１導電型の第３半導体層と、
    前記第３半導体層の表面から前記第３半導体層を貫通し、少なくとも前記第１半導体層の近傍に達する深さのトレンチと、
    前記トレンチの側壁及び底部に形成された第１絶縁膜と、
    少なくとも一部が前記トレンチ内の前記第１絶縁膜上に形成され、前記第１乃至第３の半導体層と電気的に分離された第１電極と、
    前記第１半導体層と前記第２半導体層との界面における前記トレンチ近傍に設けられ、前記第１半導体層よりも不純物濃度が高い第１導電型の第４半導体層とを具備し、
    前記第２半導体層の不純物濃度のプロファイルは、少なくとも前記第２半導体層と前記第４半導体層との界面近傍にピークがあること
    を特徴とする半導体装置。
  3. 第１導電型の第１半導体層と、
    前記第１半導体層上に形成された第２導電型の第２半導体層と、
    前記第２半導体層中に形成された第１導電型の第３半導体層と、
    前記第３半導体層の表面から前記第３半導体層を貫通し、少なくとも前記第１半導体層の近傍に達する深さのトレンチと、
    前記トレンチの側壁及び底部に形成された第１絶縁膜と、
    少なくとも一部が前記トレンチ内の前記第１絶縁膜上に形成された第１電極と、
    前記第１の半導体層と前記第２の半導体層との界面における前記トレンチ近傍に設けられ、前記第１半導体層よりも不純物濃度が高い第１導電型の第４半導体層とを具備し、
    前記第２半導体層のうち６０％以上の領域が、前記第２半導体層の不純物濃度の最大値の４０％以上を占めること
    を特徴とする半導体装置。
  4. 第１導電型の第１半導体層と、
    前記第１半導体層上に形成された第２導電型の第２半導体層と、
    前記第２半導体層中に形成された第１導電型の第３半導体層と、
    前記第３半導体層の表面から前記第３半導体層を貫通し、少なくとも前記第１半導体層の近傍に達する深さのトレンチと、
    前記トレンチの側壁及び底部に形成された第１絶縁膜と、
    少なくとも一部が前記トレンチ内の前記第１絶縁膜上に形成された第１電極と、
    前記第１の半導体層と前記第２の半導体層との界面における前記トレンチ近傍に設けられ、前記第１半導体層よりも不純物濃度が高い第１導電型の第４半導体層とを具備し、
    素子の繰り返し周期の最小幅をＸ２［μｍ］、前記第２半導体層における前記トレンチを挟んで対向する領域の幅をＸ１［μｍ］とした時、前記Ｘ１，Ｘ２が
    ０．０５＜Ｘ１／Ｘ２＜０．２５
    なる関係を満たすこと
    を特徴とする半導体装置。
  5. 前記第１絶縁膜における前記トレンチの底部近傍の膜厚は、前記トレンチの側壁部の膜厚よりも厚いこと
    を特徴とする請求項１乃至４のいずれか１項に記載の半導体装置。
  6. 前記第４半導体層は、前記トレンチの底部近傍に設けられること
    を特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記トレンチは、前記第１の半導体層の少なくとも一部を貫通し、
    前記第４半導体層は前記トレンチの側壁部に設けられること
    を特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  8. 前記第４半導体層は、前記第１半導体層と前記第２半導体層との間に設けられた電流通路確保層であり、前記トレンチは前記電流通路確保層に達する深さに形成されること
    を特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  9. 前記電流通路確保層は、カーボンを含むこと
    を特徴とする請求項８に記載の半導体装置。
  10. 前記第２半導体層と前記第１半導体層との界面は、前記トレンチ近傍で浅く、周辺部で深いこと
    を特徴とする請求項１乃至９のいずれか１項に記載の半導体装置。
  11. 前記第３半導体層の表面から前記第２半導体層の最も深い底部までの深さをＹ２［μｍ］、前記トレンチの最も深い底部から前記第２半導体層の最も深い底部までの深さをＹ１［μｍ］とした時、前記Ｙ１，Ｙ２が
    Ｙ２＜３［μｍ］
    ０＜Ｙ１＜１．２［μｍ］であること
    を特徴とする請求項１０に記載の半導体装置。
  12. 前記第２半導体層上に、前記第３半導体層に隣接して設けられた第２導電型の第５半導体層を更に有すること
    を特徴とする請求項１乃至１１のいずれか１項に記載の半導体装置。
  13. 前記第１電極は、ポリシリコンであること
    を特徴とする請求項１乃至１２のいずれか１項に記載の半導体装置。
  14. 前記第１電極の一部は、上部が前記トレンチから突出すること
    を特徴とする請求項１乃至１３のいずれか１項に記載の半導体装置。
  15. 前記トレンチから突出した前記第１電極における表面の少なくとも一部に設けられた低抵抗層を更に備えること
    を特徴とする請求項１４に記載の半導体装置。
  16. 前記半導体基板の主表面に対向する表面上に形成された第３電極と、
    前記第１絶縁膜上及び電極上に形成された第２絶縁膜と、
    前記第３半導体層上、前記第５半導体層上、及び前記第２絶縁膜上に形成された第３電極とを更に有すること
    を特徴とする請求項１４に記載の半導体装置。
  17. 第１導電型の第１半導体層に第２導電型の第２半導体層を形成する工程と、
    前記第２半導体層の表面領域に、前記第１半導体層と電気的に分離された第１導電型の第３半導体層を形成する工程と、
    前記第３半導体層の表面から前記第３半導体層を貫通し、少なくとも前記第１半導体層の近傍に達する深さのトレンチを形成する工程と、
    前記トレンチの側壁及び底部に第１絶縁膜を形成する工程と、
    少なくとも一部が前記トレンチ内の前記第１絶縁膜上に形成され、前記第１乃至第３の半導体層と電気的に分離された第１電極を形成する工程と、
    前記第１半導体層と前記第２半導体層との界面における前記トレンチ近傍に設けられ、前記第１半導体層よりも不純物濃度が高い第１導電型の第４半導体層を形成する工程とを具備し、
    前記第２半導体層を形成する工程は、前記第３半導体層と前記第２半導体層との界面近傍に閾値電圧を決定するように第１のピークを形成する工程と、前記第２半導体層と前記第４半導体層との界面近傍で、且つ前記第１のピークよりもピーク値が低く前記第２半導体領域のドーズ量を決定するように第２のピークを形成する工程とを備えること
    を特徴とする半導体装置の製造方法。
  18. 前記２半導体層を形成する工程は、第１のイオン注入を行って前記第１のピークを形成する工程と、前記第１のイオン注入よりも高い加速電圧を選択して第２のイオン注入を行って前記第２のピークを形成する工程とを備えること
    を特徴とする請求項１７に記載の半導体装置の製造方法。
  19. 前記第２半導体層を形成する工程は、選択エピタキシャル成長方法により行われること
    を特徴とする請求項１７に記載の半導体装置の製造方法。
  20. 前記第４半導体層を形成する工程は、イオン注入により行われること
    を特徴とする請求項１７に記載の半導体装置の製造方法。
  21. 前記第４半導体層を形成する工程は、選択エピタキシャル成長方法により行われること
    を特徴とする請求項１７に記載の半導体装置の製造方法。
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