DE102018212720A1

DE102018212720A1 - Halbleitervorrichtung und Leistungswandler

Info

Publication number: DE102018212720A1
Application number: DE102018212720.4A
Authority: DE
Inventors: Ze Chen
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 2017-08-08
Filing date: 2018-07-31
Publication date: 2019-02-14
Anticipated expiration: 2038-08-01
Also published as: US10529840B2; CN109390395A; DE102018212720B4; US20190051738A1; JP6820811B2; JP2019033163A; CN109390395B

Abstract

Ein Halbleitersubstrat (70) umfasst eine Driftschicht (1) einer ersten Leitfähigkeit, eine erste Verunreinigungsschicht (8) einer ersten Leitfähigkeit, eine Basisschicht (7) einer zweiten Leitfähigkeit und einen ersten Emitterbereich (10) einer ersten Leitfähigkeit. Die erste Verunreinigungsschicht (8) ist auf der Driftschicht (1) vorgesehen und hat eine Verunreinigungskonzentration, die höher als eine Verunreinigungskonzentration der Driftschicht (1) ist. Die Basisschicht (7) ist auf der ersten Verunreinigungsschicht (8) vorgesehen. Der erste Emitterbereich (10) ist auf der Basisschicht (7) vorgesehen. Die erste Verunreinigungsschicht (8) verbindet zwischen Gräben (TR). Die Vielzahl von Gräben (TR) ist in dem durch einen Gateisolierungsfilm bedeckten Halbleitersubstrat (70) ausgebildet. Der Gateisolierungsfilm (5) hat eine erste Dicke (t) zwischen einer Gateelektrode (4) und der Driftschicht (1) in einer Seitenwandoberfläche und hat eine zweite Dicke (t) zwischen der Gateelektrode (4) und der Driftschicht (1) in einer unteren Oberfläche. Die zweite Dicke (t) ist größer als die erste Dicke (t).

Description

HINTERGRUND DER ERFINDUNG
Gebiet der Erfindung
Die vorliegende Erfindung bezieht sich auf eine Halbleitervorrichtung und einen Leistungswandler und insbesondere auf eine Leistungs-Halbleitervorrichtung und einen die Leistungs-Halbleitervorrichtung nutzenden Leistungswandler.
Beschreibung des Stands der Technik
Für einen Bipolartransistor mit isoliertem Gate (IGBT), der als eine Schaltvorrichtung in einem Leistungswandler verwendet wird, werden eine hohe Durchbruchspannung, ein geringer Leistungsverlust und zufriedenstellende Schaltcharakteristiken gefordert.
Gemäß der offengelegten japanischen Patentanmeldung Nr. 2005-56912 ist eine Graben-Gatestruktur als eine Gatestruktur eines Transistors offenbart. Die Dicke eines Isolierungsfilms auf einer Seitenwand eines Grabens ist so festgelegt, dass sie größer als die Dicke des Isolierungsfilms an einem Boden- bzw. unteren Abschnitt des Grabens ist. Gemäß der obigen offengelegten japanischen Patentanmeldung Nr. 2005-56912 wird aufgrund der Struktur angenommen, dass eine Durchbruchspannung hoch gehalten werden kann, selbst wenn ein Graben tief ausgebildet ist.
Ein in der offengelegten japanischen Patentanmeldung Nr. 2016-115847 offenbarter IGBT weist einen eingebetteten Bereich vom p-Typ in einem unteren Teil bzw. Abschnitt eines Grabens auf, der in einer Driftschicht vom n-Typ ausgebildet ist. Ferner weist ein anderer, in der offengelegten japanischen Patentanmeldung Nr. 2016-115847 offenbarter IGBT einen Säulenbereich vom p-Typ zwischen benachbarten Gräben auf, die in einer Driftschicht vom n-Typ ausgebildet sind. Der oben erwähnte eingebettete Bereich vom p-Typ oder Säulenbereich vom p-Typ kann zu einer Erhöhung einer Durchbruchspannung durch Abschwächung einer Konzentration eines elektrischen Feldes beitragen.
Ein Leistungsverlust eines IGBT wird grob in einen stationären Ein-Verlust und einen Schaltverlust unterteilt. Der stationäre Ein-Verlust ist einer Sättigungsspannung im Ein-Zustand, das heißt einer Ein-Spannung, proportional. Daher kann der stationäre Ein-Verlust durch Unterdrücken der Ein-Spannung reduziert werden. Für eine Schaltoperation werden eine hohe Geschwindigkeit beim Schalten und eine Unterdrückung eines Oszillationsphänomens und eines Snap-off-Phänomens sowie ein geringer Schaltverlust gefordert. Als ein Verfahren zum Verbessern von Schaltcharakteristiken ist ein Verfahren zum Reduzieren einer Verunreinigungskonzentration in einem Kollektorbereich bekannt, um eine Trägerkonzentration auf der Kollektorseite zu unterdrücken. Eine Unterdrückung einer Trägerkonzentration ist jedoch mit einem nachteiligen Einfluss einer Zunahme der Ein-Spannung verbunden. Die Ein-Spannung kann durch Reduzierung der Dicke einer Driftschicht unterdrückt werden. Im Hinblick auf eine Sicherstellung einer Durchbruchspannung und eines sicheren Arbeitsbereichs (SOA) ist jedoch eine Anwendung des Verfahrens, bei dem die Dicke der Driftschicht übermäßig reduziert wird, beschränkt.
Gemäß der offengelegten japanischen Patentanmeldung Nr. 2016-157934 ist ein IGBT mit Graben-Gates offenbart, der dazu gedacht ist, eine Reduzierung einer Schalt-Steuerbarkeit einhergehend mit einer Reduzierung der Ein-Spannung zu unterdrücken. Dieser IGBT hat eine Trägerspeicherschicht zum Reduzieren der Ein-Spannung. Die Trägerspeicherschicht ist eine Verunreinigungsschicht hoher Konzentration eines ersten Leitfähigkeitstyps, die auf einer Driftschicht eines ersten Leitfähigkeitstyps ausgebildet ist. Die Trägerspeicherschicht weist eine Position einer Spitze auf, wo ihre Verunreinigungskonzentration die höchste ist. Die Dicke eines Gateisolierungsfilms auf einer seitlichen Oberfläche eines Grabens ist so festgelegt, dass sie auf der Seite der Kollektorschicht bezüglich der oben erwähnten Position einer Spitze größer als auf der Öffnungsseite des Grabens bezüglich der oben erwähnten Position einer Spitze ist. Gemäß der offengelegten japanischen Patentanmeldung Nr. 2016 - 157934 ist, selbst wenn Träger in der Umgebung der seitlichen Oberfläche des Grabens, die nahe der Trägerspeicherschicht positioniert ist, zur Zeit eines Übergangs vom Aus-Zustand in den Ein-Zustand gespeichert werden, solch ein dicker Gateisolierungsfilm in zumindest einem Teil der seitlichen Oberfläche des Grabens ausgebildet. Daher wird angenommen, dass eine Änderung im Gatepotential aufgrund der Träger in dem Abschnitt mit dem dicken Gateisolierungsfilm unterdrückt werden kann und dass dadurch eine Reduzierung der Schalt-Steuerbarkeit unterdrückt werden kann.
Der oben erwähnte eingebettete Bereich vom p-Typ, von dem man erwartet, dass er für eine Erhöhung der Durchbruchspannung effektiv ist, kann den eine Ein-Spannung reduzierenden Effekt beeinträchtigen, der durch die oben erwähnte Trägerspeicherschicht erhalten wird. Dies gilt, weil eine Elektroneninjektion von der Trägerspeicherschicht in die Driftschicht entlang der Seitenwand des Grabens durch den eingebetteten Bereich vom p-Typ gehemmt wird. Eine Reduzierung der Effizienz einer Elektroneninjektion in die Driftschicht unterdrückt eine Erhöhung der Lochkonzentration entsprechend der Elektroneninjektion. Daher wird eine Trägerinjektion in der Driftschicht reduziert, was somit die Ein-Spannung erhöht. Falls der oben erwähnte Säulenbereich vom p-Typ, von dem man erwartet, dass er für eine Erhöhung der Durchbruchspannung effektiv ist, vorgesehen ist, kann die Trägerspeicherschicht nicht in einer Weise, in der benachbarte Gräben in der Richtung in der Ebene verbunden werden, ausgedehnt ausgebildet werden. Als Folge wird in einer in der Grenzfläche der Trägerspeicherschicht und der Driftschicht ausgebildeten Potentialbarriere die Speichermenge von Löchern, die von der Kollektorseite aus injiziert werden, reduziert. Als Folge wird eine Trägerkonzentration in der Driftschicht reduziert, was folglich die Ein-Spannung erhöht. Wie oben beschrieben wurde, besteht gewöhnlich eine Kompromissbeziehung zwischen einer Erhöhung der Durchbruchspannung und Unterdrückung der Ein-Spannung.
Falls in der Absicht, eine Reduzierung der Schalt-Steuerbarkeit zu unterdrücken, die Dicke des Gateisolierungsfilms auf der seitlichen Oberfläche des Grabens so eingestellt ist, dass sie in einem Abschnitt auf der Seite der Kollektorschicht bezüglich der oben erwähnten Position einer Spitze größer ist, wird eine Kapazität, die durch eine Gateelektrode und einen Halbleiterbereich gebildet wird, die mit dem dazwischenliegenden Abschnitt einander gegenüberliegen, reduziert, und daher werden in der Umgebung des Abschnitts gespeicherte Elektronen reduziert. Als Folge wird eine Effizienz einer Elektroneninjektion in die Driftschicht verringert, und daher wird eine Erhöhung der Lochkonzentration entsprechend der Elektroneninjektion unterdrückt. Deshalb wird eine Trägerkonzentration in der Driftschicht reduziert, was folglich die Ein-Spannung erhöht.
ZUSAMMENFASSUNG
Die Struktur, in der ein dicker Isolierungsfilm auf der unteren Oberfläche des Grabens vorgesehen ist, führt gemäß der vom Erfinder der vorliegenden Erfindung vorgenommenen Untersuchung keine wesentliche Verbesserung der Schaltcharakteristiken durch einfaches Anwenden der Struktur auf den in der Driftschicht ausgebildeten Graben herbei. Man beachte, dass, obgleich eine detaillierte Beschreibung später gegeben wird, der Erfinder der vorliegenden Erfindung herausgefunden hat, dass die Struktur in Kombination mit einer anderen spezifischen Struktur eine wesentliche Verbesserung der Schaltcharakteristiken herbeiführt, und der Erfinder der vorliegenden Erfindung gelangte dadurch zu der vorliegenden Erfindung.
Die vorliegende Erfindung wurde gemacht, um die Probleme wie oben beschrieben zu lösen, und hat eine Aufgabe, eine Halbleitervorrichtung und einen Leistungswandler vorzusehen, die imstande sind, Schaltcharakteristiken zu verbessern, während ein nachteiliger Einfluss auf andere wichtige elektrische Charakteristiken unterdrückt wird.
Eine Halbleitervorrichtung der vorliegenden Erfindung umfasst ein Halbleitersubstrat, einen Gateisolierungsfilm und eine Gateelektrode. Das Halbleitersubstrat weist eine erste Substratoberfläche und eine zweite Substratoberfläche auf, die der ersten Substratoberfläche gegenüberliegt.
Das Halbleitersubstrat weist eine Driftschicht, eine erste Verunreinigungsschicht, eine zweite Verunreinigungsschicht, eine Basisschicht, einen ersten Emitterbereich, einen zweiten Emitterbereich und einen Kollektorbereich auf. Die Driftschicht hat eine erste Oberfläche und eine zweite Oberfläche, die der ersten Oberfläche gegenüberliegt, und weist einen ersten Leitfähigkeitstyp auf. Die erste Verunreinigungsschicht ist auf der ersten Oberfläche der Driftschicht vorgesehen, weist den ersten Leitfähigkeitstyp auf und hat eine Verunreinigungskonzentration, die höher als eine Verunreinigungskonzentration der Driftschicht ist. Die zweite Verunreinigungsschicht ist auf der ersten Oberfläche der Driftschicht vorgesehen und weist einen zweiten Leitfähigkeitstyp auf, der vom ersten Leitfähigkeitstyp verschieden ist. Die Basisschicht ist auf der ersten Verunreinigungsschicht vorgesehen und weist den zweiten Leitfähigkeitstyp auf. Der erste Emitterbereich ist auf der Basisschicht vorgesehen, bildet teilweise die erste Substratoberfläche und weist den ersten Leitfähigkeitstyp auf. Der zweite Emitterbereich ist auf der Basisschicht vorgesehen, bildet teilweise die erste Substratoberfläche und weist den zweiten Leitfähigkeitstyp auf. Der Kollektorbereich ist direkt oder indirekt auf der zweiten Oberfläche der Driftschicht vorgesehen, bildet zumindest teilweise die zweite Substratoberfläche und weist den zweiten Leitfähigkeitstyp auf.
Eine Vielzahl von Gräben ist in der ersten Substratoberfläche des Halbleitersubstrats ausgebildet. Die Vielzahl von Gräben weist jeweils eine innere Oberfläche auf, in der eine untere Oberfläche und eine Seitenwandoberfläche vorgesehen sind. Die Vielzahl von Gräben weist jeweils einen Hauptabschnitt, der sich entlang der ersten Substratoberfläche erstreckt, und einen Endabschnitt auf, der sich entlang der ersten Substratoberfläche so erstreckt, dass er mit dem Hauptabschnitt verbunden ist. Die untere Oberfläche wird in dem Hauptabschnitt von der Driftschicht gebildet und wird in dem Endabschnitt von der zweiten Verunreinigungsschicht gebildet. Die erste Verunreinigungsschicht verbindet zwischen der Vielzahl von Gräben in einer Richtung in der Ebene der ersten Substratoberfläche.
Ein Gateisolierungsfilm bedeckt die innere Oberfläche der Vielzahl von Gräben. Eine Gateelektrode ist in der Vielzahl von Gräben mit dem dazwischenliegenden Gateisolierungsfilm eingebettet. Der Gateisolierungsfilm weist in der Seitenwandoberfläche eine erste Dicke zwischen der Gateelektrode und der Driftschicht auf und weist in der unteren Oberfläche eine zweite Dicke zwischen der Gateelektrode und der Driftschicht auf. Die zweite Dicke ist größer als die erste Dicke.
Gemäß der vorliegenden Erfindung können Schaltcharakteristiken verbessert werden, während ein nachteiliger Einfluss auf andere wichtige elektrische Charakteristiken unterdrückt wird.
Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung der vorliegenden Erfindung ersichtlicher werden, wenn sie in Verbindung mit den beiliegenden Zeichnungen vorgenommen wird.
Figurenliste

1 ist eine partielle Querschnittsansicht, die eine Konfiguration einer Halbleitervorrichtung gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung schematisch veranschaulicht.
2 ist eine perspektivische Querschnittsansicht des Bereichs II von 1.
3 ist eine partielle Querschnittsansicht, genommen entlang der Linie III-III von 1.
4 ist eine partielle Querschnittsansicht, die eine Konfiguration von Struktur I veranschaulicht, welche eine von Strukturen zum Simulieren von Charakteristiken der Halbleitervorrichtung ist.
5 ist eine partielle Querschnittsansicht, die eine Konfiguration von Struktur II veranschaulicht, welche eine von Strukturen zum Simulieren von Charakteristiken der Halbleitervorrichtung ist.
6 ist eine partielle Querschnittsansicht, die eine Konfiguration von Struktur III veranschaulicht, welche eine von Strukturen zum Simulieren von Charakteristiken der Halbleitervorrichtung ist.
7 ist eine partielle Querschnittsansicht, die eine Konfiguration von Struktur IV veranschaulicht, welche eine von Strukturen zum Simulieren von Charakteristiken der Halbleitervorrichtung ist.
8 ist ein Diagramm, das ein Ersatzschaltbild der Halbleitervorrichtung veranschaulicht, in der eine Schaltoperation durchgeführt wird.
9 ist eine grafische Darstellung, die Simulationsergebnisse von Ausschalt-Wellenformen von Struktur I zeigt.
10 ist eine grafische Darstellung, die Simulationsergebnisse einer zeitabhängigen Änderung einer Trägerkonzentrationsverteilung von Zeiten t₀ bis t₅, die in einer Zeitspanne entsprechend einer in 9 veranschaulichten Verlustkomponente E_off1 enthalten sind, in dem Querschnitt zeigt, der entlang der strichpunktierten Linie von 4 genommen wurde (Struktur I).
11 ist eine grafische Darstellung, die Simulationsergebnisse einer zeitabhängigen Änderung einer Trägerkonzentrationsverteilung von Zeiten t₅ bis t₈, die in einer Zeitspanne entsprechend einer in 9 veranschaulichten Verlustkomponente E_off2 enthalten sind, in dem Querschnitt zeigt, der entlang der strichpunktierten Linie von 4 genommen wurde (Struktur I).
12 ist eine grafische Darstellung, die Simulationsergebnisse einer zeitabhängigen Änderung einer Trägerkonzentrationsverteilung von Zeiten t₈ bis t₁₀, die in einer Zeitspanne entsprechend einer in 9 veranschaulichten Verlustkomponente E_0ff3 enthalten sind, in dem Querschnitt zeigt, der entlang der strichpunktierten Linie von 4 genommen wurde (Struktur I).
13A bis 13C sind eine grafische Darstellung, die Simulationsergebnisse einer Wellenform einer Gate-Emitter-Spannung Vge zeigt, eine grafische Darstellung, die Simulationsergebnisse einer Wellenform eines Kollektorstroms Ic zeigt, bzw. eine grafische Darstellung, die Simulationsergebnisse einer Wellenform einer Kollektor-Emitter-Spannung Vce zeigt, in einer Ausschaltoperation von Struktur I (4) und Struktur II (5).
14 ist eine grafische Darstellung, die Simulationsergebnisse einer Trägerkonzentrationsverteilung zu der Zeit, zu der ein Ausschalten beginnt, in dem Querschnitt zeigt, der entlang jeder der strichpunktierten Linien von 4 (Struktur I) und 5 (Struktur II) genommen wurde.
15A bis 15C sind eine grafische Darstellung, die Simulationsergebnisse einer Wellenform der Gate-Emitter-Spannung Vge zeigt, eine grafische Darstellung, die Simulationsergebnisse einer Wellenform des Kollektorstroms Ic zeigt, bzw. eine grafische Darstellung, die Simulationsergebnisse einer Wellenform der Kollektor-Emitter-Spannung Vce zeigt, in einer Ausschaltoperation von Struktur I (4) und Struktur III (6).
16A bis 16C sind eine grafische Darstellung, die Simulationsergebnisse einer Wellenform der Gate-Emitter-Spannung Vge zeigt, eine grafische Darstellung, die Simulationsergebnisse einer Wellenform des Kollektorstroms Ic zeigt, bzw. eine grafische Darstellung, die Simulationsergebnisse einer Wellenform der Kollektor-Emitter-Spannung Vce zeigt, in einer Ausschaltoperation von Struktur I (4) und Struktur IV (7).
17 ist eine grafische Darstellung, die Simulationsergebnisse einer Trägerkonzentrationsverteilung zu der Zeit, zu der ein Ausschalten beginnt, in dem Querschnitt zeigt, der entlang jeder der strichpunktierten Linien von 4 (Struktur I) und 7 (Struktur IV) genommen wurde.
18A bis 18C sind eine grafische Darstellung, die Simulationsergebnisse einer Wellenform der Gate-Emitter-Spannung Vge zeigt, eine grafische Darstellung, die Simulationsergebnisse einer Wellenform des Kollektorstroms Ic zeigt, bzw. eine grafische Darstellung, die Simulationsergebnisse einer Wellenform der Kollektor-Emitter-Spannung Vce zeigt, in einer Ausschaltoperation von Struktur II (5) und Struktur IV (7).
19A und 19B sind eine grafische Darstellung, die Simulationsergebnisse der Beziehung zwischen einer Kollektorspannung Vc und dem Kollektorstrom Ic zeigt, bzw. eine grafische Darstellung, die Simulationsergebnisse der Beziehung zwischen der Gate-Emitter-Spannung Vge und dem Kollektorstrom Ic zeigt, in jeder der Struktur I (4) und Struktur IV (7).
20 ist eine grafische Darstellung, die Simulationsergebnisse der Beziehung zwischen einer Tiefe eines Grabens und einer Durchbruchspannung zeigt.
21 ist eine partielle Querschnittsansicht, die eine Konfiguration von Struktur IV (7) auf einer Emitterseite in einem Fall schematisch veranschaulicht, in welchem ein Verhältnis r = X_g/X_jn größer als 1 ist.
22 ist eine partielle Querschnittsansicht, die eine Konfiguration von Struktur IV (7) auf der Emitterseite in einem Fall schematisch veranschaulicht, in dem ein Verhältnis r = X_g/X_jn kleiner als 1 ist.
23 ist eine grafische Darstellung, die Simulationsergebnisse der Beziehung zwischen dem Verhältnis r = X_g/X_jn und jeweils einer Ein-Spannung Vce(sat) und einem Ausschaltverlust E_off zeigt.
24 ist eine grafische Darstellung, die Simulationsergebnisse der Beziehung zwischen der Tiefe von einer ersten Substratoberfläche eines Halbleitersubstrats und einer elektrischen Feldintensität entlang jeder der strichpunktierten Linien von 21 und 22 zeigt.
25 ist eine grafische Darstellung, die Simulationsergebnisse der Beziehung zwischen dem Verhältnis r = X_g/X_jn und einer Durchbruchspannung BV zeigt.
26 ist eine partielle perspektivische Querschnittsansicht, die die Definition von Abmessungen in einer Graben-Gatestruktur der Halbleitervorrichtung veranschaulicht.
27 ist ein erläuterndes Diagramm, das ein Ersatzschaltbild einer parasitären Kapazität von 26 veranschaulicht.
28 ist eine grafische Darstellung, die die Beziehung zwischen einer Abmessung p und einer parasitären Kapazität unter der Bedingung, dass eine Abmessung t_sd von 26 fest ist, zeigt.
29A und 29B sind eine grafische Darstellung, die Simulationsergebnisse von Ausschalt-Wellenformen des Kollektorstroms und der Kollektor-Emitter-Spannung zeigt, bzw. eine grafische Darstellung, die Simulationsergebnisse von Ausschalt-Wellenformen der Gate-Emitter-Spannung und des Leistungsverlustes zeigt, falls die Beziehungen zwischen einer parasitären Kapazität auf einer unteren Oberfläche des Grabens und einer parasitären Kapazität auf einer Seitenwandoberfläche des Grabens eingestellt werden, indem die Tiefe des Grabens unter der Bedingung geändert wird, dass Abmessungen zwischen den Gräben fest sind.
30A und 30B sind eine grafische Darstellung, die Simulationsergebnisse der Beziehung zwischen einer parasitären Gesamtkapazität und dem Ausschaltverlust zeigt, bzw. eine grafische Darstellung, die Simulationsergebnisse der Beziehung zwischen der parasitären Gesamtkapazität und einer Kollektor-Emitter-Spitzenspannung zeigt, falls die Beziehungen zwischen der parasitären Kapazität auf der unteren Oberfläche des Grabens und der parasitären Kapazität auf der Seitenwandoberfläche des Grabens eingestellt werden, indem eine Kombination einer Breite w des Grabens und der Abmessung p unter der Bedingung eingerichtet wird, dass die Tiefe des Grabens und ein Abstand des Grabes fest sind.
31A bis 31C sind grafische Darstellungen, die Simulationsergebnisse von Ausschalt-Wellenformen des Kollektorstroms und der Kollektor-Emitter-Spannung in dem Fall C_bt + C_sd = C_A (30A und 30B), in dem Fall C_bt + C_sd = C_B (30A und 30B) bzw. in dem Fall C_bt + C_sd = C_C (30A und 30B) zeigen.
FIG: 32A bis 32C sind eine vergrößerte Ansicht von 31A, eine vergrößerte Ansicht von 31B bzw. eine vergrößerte Ansicht von 31C.
33A bis 33C sind grafische Darstelllungen, die Simulationsergebnisse von Ausschalt-Wellenformen der Gate-Emitter-Spannung und des Leistungsverlusts in dem Fall C_bt + C_sd = C_A (30A und 30B), in dem Fall C_bt + C_sd = C_B (30A und 30B) bzw. in dem Fall C_bt + C_sd = C_C (30A und 30B) zeigen.
34A bis 34C sind grafische Darstelllungen, die Simulationsergebnisse von Einschalt-Wellenformen des Kollektorstroms und der Kollektor-Emitter-Spannung in dem Fall C_bt + C_sd = C_A (30A und 30B), in dem Fall C_bt + C_sd = C_B (30A und 30B) bzw. in dem Fall C_bt + C_sd = C_C (30A and 30B) zeigen.
35A bis 35C sind grafische Darstelllungen, die Simulationsergebnisse von Einschalt-Wellenformen der Gate-Emitter-Spannung und des Leistungsverlusts in dem Fall von C_bt + C_sd = C_A (30A und 30B), in dem Fall C_bt + C_sd = C_B (30A und 30B) bzw. in dem Fall C_bt + C_sd = C_C (30A und 30B) zeigen.
36 ist eine partielle Querschnittsansicht, die einen ersten Prozess in einem Beispiel eines Herstellungsverfahrens für eine Graben-Gatestruktur der Halbleitervorrichtung von 1 veranschaulicht.
37 ist eine partielle Querschnittsansicht, die einen zweiten Prozess in dem Beispiel des Herstellungsverfahrens für eine Graben-Gatestruktur der Halbleitervorrichtung von 1 veranschaulicht.
38 ist eine partielle Querschnittsansicht, die einen dritten Prozess in dem Beispiel des Herstellungsverfahrens für eine Graben-Gatestruktur der Halbleitervorrichtung von 1 veranschaulicht.
39 ist eine partielle Querschnittsansicht, die einen vierten Prozess in dem Beispiel des Herstellungsverfahrens für eine Graben-Gatestruktur der Halbleitervorrichtung von 1 veranschaulicht.
40 ist eine partielle Querschnittsansicht, die einen fünften Prozess in dem Beispiel des Herstellungsverfahrens für eine Graben-Gatestruktur der Halbleitervorrichtung von 1 veranschaulicht.
41 ist eine partielle Querschnittsansicht, die einen sechsten Prozess in dem Beispiel des Herstellungsverfahrens für eine Graben-Gatestruktur der Halbleitervorrichtung von 1 veranschaulicht.
42 ist eine partielle Querschnittsansicht, die einen siebten Prozess in dem Beispiel des Herstellungsverfahrens für eine Graben-Gatestruktur der Halbleitervorrichtung von 1 veranschaulicht.
43 ist eine partielle Querschnittsansicht, die einen achten Prozess in dem Beispiel des Herstellungsverfahrens für eine Graben-Gatestruktur der Halbleitervorrichtung von 1 veranschaulicht.
44 ist eine partielle Querschnittsansicht, die einen neunten Prozess in dem Beispiel des Herstellungsverfahrens für eine Graben-Gatestruktur der Halbleitervorrichtung von 1 veranschaulicht.
45 ist eine partielle Querschnittsansicht, die einen zehnten Prozess in dem Beispiel des Herstellungsverfahrens für eine Graben-Gatestruktur der Halbleitervorrichtung von 1 veranschaulicht.
46 ist eine partielle Querschnittsansicht, die eine Elektroneninjektion von einer Elektronenspeicherschicht in der Halbleitervorrichtung von 1 veranschaulicht.
47 ist eine partielle Querschnittsansicht, die eine Konfiguration einer Halbleitervorrichtung gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung veranschaulicht.
48 ist perspektivische Querschnittsansicht des Bereichs XLVIII von 47.
49 ist eine partielle Querschnittsansicht, genommen entlang der Linie XLIX-XLIX von 47.
50 ist eine partielle perspektivische Querschnittsansicht, die die Definition von Abmessungen in einer Graben-Gatestruktur der Halbleitervorrichtung veranschaulicht.
51 ist ein erläuterndes Diagramm, das ein Ersatzschaltbild einer parasitären Kapazität von 50 veranschaulicht.
52 ist eine grafische Darstellung, die die Beziehung zwischen der Abmessung p und der der parasitären Kapazität unter der Bedingung, dass eine Abmessung t_i1 von 50 fest ist, zeigt.
53 ist eine partielle Querschnittsansicht, die einen ersten Prozess in einem Beispiel eines Herstellungsverfahrens für eine Graben-Gatestruktur der Halbleitervorrichtung von 47 veranschaulicht.
54 ist eine partielle Querschnittsansicht, die einen zweiten Prozess in dem Beispiel des Herstellungsverfahrens für eine Graben-Gatestruktur der Halbleitervorrichtung von 47 veranschaulicht.
55 ist eine partielle Querschnittsansicht, die einen dritten Prozess in dem Beispiel des Herstellungsverfahrens für eine Graben-Gatestruktur der Halbleitervorrichtung von 47 veranschaulicht.
56 ist eine partielle Querschnittsansicht, die einen vierten Prozess in dem Beispiel des Herstellungsverfahrens für eine Graben-Gatestruktur der Halbleitervorrichtung von 47 veranschaulicht.
57 ist eine partielle Querschnittsansicht, die einen fünften Prozess in dem Beispiel des Herstellungsverfahrens für eine Graben-Gatestruktur der Halbleitervorrichtung von 47 veranschaulicht.
58 ist eine partielle Querschnittsansicht, die einen sechsten Prozess in dem Beispiel des Herstellungsverfahrens für eine Graben-Gatestruktur der Halbleitervorrichtung von 47 veranschaulicht.
59 ist eine partielle Querschnittsansicht, die einen siebten Prozess in dem Beispiel des Herstellungsverfahrens für eine Graben-Gatestruktur der Halbleitervorrichtung von 47 veranschaulicht.
60 ist eine partielle Querschnittsansicht, die einen achten Prozess in dem Beispiel des Herstellungsverfahrens für eine Graben-Gatestruktur der Halbleitervorrichtung von 47 veranschaulicht.
61 ist eine partielle Querschnittsansicht, die einen neunten Prozess in dem Beispiel des Herstellungsverfahrens für eine Graben-Gatestruktur der Halbleitervorrichtung von 47 veranschaulicht.
62 ist ein Blockdiagramm, das eine Konfiguration eines Leistungsumwandlungssystems schematisch veranschaulicht, für das ein Leistungswandler gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung verwendet wird.

BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
Im Folgenden wird auf der Basis der Zeichnungen eine Beschreibung bevorzugter Ausführungsformen der vorliegenden Erfindung gegeben. Man beachte, dass in den folgenden Zeichnungen die gleichen oder entsprechenden Komponenten durch die gleichen Bezugszahlen bezeichnet sind, um eine wiederholte Beschreibung zu unterlassen.
<Erste bevorzugte Ausführungsform>
(Hauptpunkt einer Konfiguration)
1 ist eine partielle Querschnittsansicht, die eine Konfiguration eines IGBT 91 (Halbleitervorrichtung) gemäß dieser ersten bevorzugten Ausführungsform schematisch veranschaulicht. 2 ist eine perspektivische Querschnittsansicht des Bereichs II von 1. 3 ist eine partielle Querschnittsansicht, die entlang der Linie III-III von 1 genommen ist. Man beachte, dass, um eine obere Substratoberfläche SS1 (erste Substratoberfläche) eines Halbleitersubstrats 70 einfacher sichtbar zu machen, in dem Bereich EX von 2 eine Veranschaulichung der Konfiguration über der oberen Substratoberfläche SS1 weggelassen ist.
Der IGBT 91 umfasst das Halbleitersubstrat 70, einen Gateisolierungsfilm 5, eine Gateelektrode 4, eine Emitterelektrode 21, eine Kollektorelektrode 22, einen Zwischenschicht-Isolierungsfilm 23 und eine Gate-Drahtschicht 24. Das Halbleitersubstrat 70 weist die obere Substratoberfläche SS1 und eine untere Substratoberfläche SS2 (zweite Substratoberfläche, die der ersten Substratoberfläche gegenüberliegt) auf. Eine Vielzahl von Gräben TR ist auf der oberen Substratoberfläche SS1 des Halbleitersubstrats 70 ausgebildet. Das Halbleitersubstrat 70 weist eine Driftschicht 1 vom n^--Typ, eine Verunreinigungsschicht 8 vom n-Typ (erste Verunreinigungsschicht), eine Pufferschicht 9 vom n-Typ, eine Verunreinigungsschicht 11 vom p⁺-Typ (zweite Verunreinigungsschicht), eine Basisschicht 7 vom p-Typ, einen Emitterbereich 10 vom n⁺-Typ (erster Emitterbereich), einen Emitterbereich 6 vom p⁺-Typ (zweiter Emitterbereich) und einen Kollektorbereich 2 vom p-Typ auf.
Die Driftschicht 1 vom n^--Typ hat eine obere Oberfläche SL1 (erste Oberfläche) und eine untere Oberfläche SL2 (zweite Oberfläche, die der ersten Oberfläche gegenüberliegt). Die Driftschicht 1 vom n^--Typ kann aus einem Monokristallsubstrat geschaffen sein. Die Driftschicht 1 vom n^--Typ weist einen n-Typ (erster Leitfähigkeitstyp) auf. Eine Verunreinigungskonzentration der Driftschicht 1 vom n^--Typ kann im Wesentlichen gleichmäßig sein.
Die Verunreinigungsschicht 8 vom n-Typ ist teilweise auf der oberen Oberfläche SL1 der Driftschicht 1 vom n^--Typ vorgesehen. Die Verunreinigungsschicht 8 vom n-Typ weist eine Verunreinigungskonzentration auf, die höher als eine Verunreinigungskonzentration der Driftschicht 1 vom n^--Typ ist. Es wird bevorzugt, dass die Verunreinigungskonzentration der Verunreinigungsschicht 8 vom n-Typ das 1 × 10²-Fache oder mehr und 1 × 10⁴-Fache oder weniger der Verunreinigungskonzentration der Driftschicht 1 vom n^--Typ beträgt. Die Verunreinigungskonzentration der Verunreinigungsschicht 8 vom n-Typ kann einen Spitzenwert in der Tiefenrichtung (x-Richtung in der Zeichnung) aufweisen, und in diesem Fall kann der Spitzenwert als Verunreinigungskonzentration der Verunreinigungsschicht 8 vom n-Typ betrachtet werden. Die Verunreinigungsschicht 8 vom n-Typ verbindet zwischen den Gräben TR in der Richtung in der Ebene der oberen Substratoberfläche SS1.
Die Basisschicht 7 vom p-Typ ist auf der Verunreinigungsschicht 8 vom n-Typ vorgesehen und weist einen p-Typ auf. Der Emitterbereich 10 vom n⁺-Typ ist auf der Basisschicht 7 vom p-Typ vorgesehen und bildet teilweise die obere Substratoberfläche SS1. Der Emitterbereich 10 vom n⁺-Typ hat einen n-Typ. Der Emitterbereich 6 vom p⁺-Typ ist auf der Basisschicht 7 vom p-Typ vorgesehen und bildet teilweise die obere Substratoberfläche SS1. Der Emitterbereich 6 vom p⁺-Typ hat einen p-Typ (zweiter Leitfähigkeitstyp, der vom ersten Leitfähigkeitstyp verschieden ist).
Die Pufferschicht 9 vom n-Typ ist auf der unteren Oberfläche SL2 der Driftschicht 1 vom n^--Typ vorgesehen. Die Pufferschicht 9 vom n-Typ hat einen n-Typ und weist eine Verunreinigungskonzentration auf, die höher als eine Verunreinigungskonzentration der Driftschicht 1 vom n^--Typ ist. Die Pufferschicht 9 vom n-Typ kann weggelassen werden. Der Kollektorbereich 2 vom p-Typ ist direkt oder indirekt auf der unteren Oberfläche SL2 der Driftschicht 1 vom n^--Typ vorgesehen und ist indirekt auf der unteren Oberfläche SL2 der Driftschicht 1 vom n^--Typ mit der dazwischenliegenden Pufferschicht 9 vom n-Typ in dieser bevorzugten Ausführungsform vorgesehen. Man beachte, dass, falls die Pufferschicht 9 vom n-Typ weggelassen ist, der Kollektorbereich 2 vom p-Typ direkt auf der unteren Oberfläche SL2 der Driftschicht 1 vom n^--Typ vorgesehen ist. Der Kollektorbereich 2 vom p-Typ bildet zumindest teilweise die untere Substratoberfläche SS2 und bildet in 1 die gesamte untere Substratoberfläche SS2. Man beachte, dass die untere Substratoberfläche SS2 teilweise aus einem Bereich vom n-Typ bestehen kann.
Die Verunreinigungsschicht 11 vom p⁺-Typ ist teilweise auf der oberen Oberfläche SL1 der Driftschicht 1 vom n^--Typ vorgesehen. In einer Draufsicht (in 2 von oben betrachtet) ist der Emitterbereich 10 vom n⁺-Typ in einem Bereich nicht vorgesehen, wo die Verunreinigungsschicht 11 vom p⁺-Typ ausgebildet ist, und die Verunreinigungsschicht 11 vom p⁺-Typ erreicht typischerweise die obere Substratoberfläche SS1.
Die Vielzahl von Gräben TR ist typischerweise in einem Array periodisch angeordnet. Jeder Graben TR weist eine innere Oberfläche auf, in welcher eine Bodenfläche bzw. untere Oberfläche und eine Seitenwandoberfläche vorgesehen sind. Wie in 3 veranschaulicht ist, hat jeder TR einen Hauptabschnitt TRm, der sich entlang der oberen Substratoberfläche SS1 (entlang der horizontalen Richtung in der Zeichnung) erstreckt, und einen Endabschnitt TRe, der sich entlang der oberen Substratoberfläche SS1 so erstreckt, dass er mit dem Hauptabschnitt TRm verbunden ist. Die untere Oberfläche des Grabens TR wird im Hauptabschnitt TRm von der Driftschicht 1 vom n^--Typ gebildet und wird in dem Endabschnitt TRe von der Verunreinigungsschicht 11 vom p⁺-Typ gebildet. Der Hauptabschnitt TRm erreicht die Driftschicht 1 vom n^--Typ, wobei er durch die Basisschicht 7 vom p-Typ, auf der der Emitterbereich 10 vom n⁺-Typ und der Emitterbereich 6 vom p⁺-Typ vorgesehen sind, und durch die Verunreinigungsschicht 8 vom n-Typ geht. Daher weist die Seitenwandoberfläche des Hauptabschnitts TRm einen Abschnitt auf, in welchem der Emitterbereich 10 vom n⁺-Typ, die Basisschicht 7 vom p-Typ und die Verunreinigungsschicht 8 vom n-Typ durchgehend sind, und der Abschnitt bildet einen Kanal, der durch ein elektrisches Feld von der Gateelektrode 4 gesteuert wird. Mit anderen Worten bildet die Seitenwandoberfläche des Hauptabschnitts TRm zusammen mit dem Gateisolierungsfilm 5 und der Gateelektrode 4 eine Struktur eines Metall-Isolator-Halbleiter-(MIS-)Transistors. Die Seitenwandoberfläche des Endabschnitts TRe weist den Emitterbereich 10 vom n⁺-Typ nicht auf und wird typischerweise nur von der Verunreinigungsschicht 11 vom p⁺-Typ gebildet. Daher bildet der Endabschnitt TRe keinen Kanal. Mit anderen Worten bildet die Seitenwandoberfläche des Endabschnitts TRe nicht die MIS-Transistorstruktur.
Der Gateisolierungsfilm 5 bedeckt die innere Oberfläche des Grabens TR. Der Gateisolierungsfilm 5 hat eine Dicke t_sd (erste Dicke) zwischen der Gateelektrode 4 und der Driftschicht 1 vom n^--Typ in jeder Seitenwandoberfläche des Grabens TR und hat eine zweite Dicke t_bt (zweite Dicke) zwischen der Gateelektrode 4 und der Driftschicht 1 vom n^--Typ in jeder unteren Oberfläche des Grabens TR. Die Dicke t_bt ist größer als die Dicke t_sd. Daher hat der Abschnitt des Gateisolierungsfilms 5, der der unteren Oberfläche des Grabens TR gegenüberliegt, eine größere Dicke als eine Dicke eines Abschnitts des Gateisolierungsfilms 5, der der Seitenwandoberfläche des Grabens TR gegenüberliegt und der Driftschicht 1 vom n^--Typ gegenüberliegt. Die Dicke t_sd kann auf der Seitenwandoberfläche des Grabens TR im Wesentlichen einheitlich sein. Der Gateisolierungsfilm 5 kann aus einem einzigen Material geschaffen sein. Insbesondere in einem Fall, in dem der Gateisolierungsfilm 5 ein durch thermische Oxidation gebildeter Oxidfilm ist, werden zufriedenstellende Grenzflächencharakteristiken des Gateisolierungsfilms einfach erhalten. Konkret wird eine Defektdichte in der Grenzfläche reduziert, was folglich eine Gateleckage reduziert.
Die Gateelektrode 4 ist in der Vielzahl von Gräben TR mit dem dazwischenliegen Gateisolierungsfilm 5 eingebettet. Die Gateelektrode 4 besteht zum Beispiel aus leitfähigem Polysilizium.
Die Emitterelektrode 21 ist mit dem Emitterbereich 10 vom n⁺-Typ und dem Emitterbereich 6 vom p⁺-Typ elektrisch, ohmsch um konkret zu sein, verbunden. Die Emitterelektrode 21 kann in direktem Kontakt mit dem Emitterbereich 10 vom n⁺-Typ und dem Emitterbereich 6 vom p⁺-Typ sein. Die Emitterelektrode 21 besteht zum Beispiel aus Aluminium, und die Grenzfläche der Emitterelektrode 21 und des Halbleitersubstrats 70 kann so bearbeitet sein, das sie ein Silizid ist. Die Kollektorelektrode 22 ist mit dem Kollektorbereich 2 vom p-Typ elektrisch, ohmsch um konkret zu sein, verbunden. Die Emitterelektrode 21 kann mit dem Kollektorbereich 2 vom p-Typ in direktem Kontakt stehen. Die Kollektorelektrode 22 besteht zum Beispiel aus Aluminium, und die Grenzfläche der Kollektorelektrode 22 und des Halbleitersubstrats 70 kann so bearbeitet sein, dass sie ein Silizid ist.
Als Nächstes wird im Folgenden der Hauptpunkt eines bevorzugten strukturellen Parameters, das heißt bevorzugte Abmessungen von Elementen des IGBT 91, gemäß dieser bevorzugten Ausführungsform beschrieben. Man beachte, dass in der folgenden Beschreibung „Tiefe“ eine Tiefenposition meint, die von der oberen Substratoberfläche SS1 des Halbleitersubstrats 70 entlang der x-Richtung genommen wird.
Die Tiefe der Grenzfläche des Gateisolierungsfilms 5 und der Gateelektrode 4 ist definiert als X_g. Die Tiefe der Grenzfläche der Driftschicht 1 vom n^--Typ und der Verunreinigungsschicht 8 vom n-Typ ist definiert als X_jn. Die Tiefe der unteren Oberfläche des Grabens TR ist definiert als eine Tiefe d. Die Breite des Grabens TR ist definiert als w. Die Tiefe der Grenzfläche der Driftschicht 1 vom n^--Typ und der Verunreinigungsschicht 11 vom p⁺-Typ ist definiert als X_jp. Das Verhältnis der Tiefe X_g zur Tiefe X_jn, das heißt X_g/X_jn, ist als ein Verhältnis r definiert.
Die Tiefe X_g ist größer als die Tiefe X_jn. Die Tiefe d ist größer als die Tiefe X_jn und geringer als die Tiefe X_jp. Ferner wird bevorzugt, dass Ausdruck (1.7) und Ausdruck (1.13), die beschrieben werden, erfüllt sind.
(Vergleichsuntersuchung an Strukturen eines IGBT)
In einem IGBT besteht gewöhnlich eine Kompromissbeziehung zwischen einer Ein-Spannung und einem Schaltverlust. Aus diesem Grund wird ein später beschriebener Vergleich unter der Bedingung vorgenommen, dass die Ein-Spannung fest ist. Die Ein-Spannung wird durch eine Konzentration des Kollektorbereichs 2 vom p-Typ eingestellt. Wenn die Konzentration des Kollektorbereichs 2 vom p-Typ erhöht wird, wird zu der Zeit, zu der ein Ausschalten beginnt, auch eine Trägerkonzentration in der Umgebung der unteren Substratoberfläche SS2 erhöht.
4 bis 7 sind partielle Querschnittsansichten, die jeweils Konfigurationen von Struktur I bis Struktur IV zum Simulieren von Charakteristiken des IGBT veranschaulichen. Struktur IV (7) hat eine Struktur entsprechend dem IGBT 91 dieser bevorzugten Ausführungsform. Struktur III (6) ist eine Struktur, die durch Weglassen der Verunreinigungsschicht 8 vom n-Typ aus Struktur IV erhalten wird. Struktur II (5) weist anstelle des Gateisolierungsfilms 5 von Struktur IV einen Gateisolierungsfilm 5Z mit einer gleichen Dicke auf der unteren Oberfläche und der Seitenwandoberfläche des Grabens auf. Ähnlich weist Struktur I (4) anstelle des Gateisolierungsfilms 5 von Struktur III den Gateisolierungsfilm 5Z auf.
8 ist ein Diagramm, das ein Ersatzschaltbild des IGBT veranschaulicht, in welchem eine Schaltoperation durchgeführt wird. Das Ersatzschaltbild weist eine Lastinduktivität Lm, einen Gatewiderstand Rg, eine parasitäre Induktivität Ls der Schaltung, ein parasitäre Gate-Emitter-Kapazität Cge, eine parasitäre Emitter-Kollektor-Kapazität Cce und eine parasitäre Gate-Kollektor-Kapazität Cgc auf. Die Kapazität Cgc ist proportional der Reziproken der Dicke t_bt auf der unteren Oberfläche des Grabens TR des Gateisolierungsfilms 5. Daher wird, wenn die Dicke t_bt vergrößert wird, die parasitäre Gate-Emitter-Kapazität Cgc reduziert. Die parasitäre Kapazität und die parasitäre Induktivität hängen mit dem internen Zustand der Vorrichtung (Trägerkonzentration und elektrische Feldintensität) zur Zeit einer Schaltoperation zusammen und bewirken somit zur Zeit einer Schaltoperation des IGBT ein Oszillationsphänomen und ein Snap-off-Phänomen. In der später beschriebenen Simulation wird die Bedingung einer Stromversorgungsspannung Vcc = 1800 V, Temperatur = 423 K, einer Gatespannung V_G = ±15 V und der Induktivität L_s = 2,47 µH verwendet.
9 ist eine grafische Darstellung, die Ausschalt-Wellenformen von Struktur I zeigt, die durch eine Simulation erhalten wurden. Ein Ausschaltverlust E_off wird in die folgenden drei Verlustkomponenten E_off1, E_off2 und E_0ff3 unterteilt.
Die Verlustkomponente E_off1 ist ein Verlust in einer Zeitspanne vom Beginn eines Ausschaltens eines Gatesignals bis zum Abschluss einer elektrischen Entladung in einer Spiegelzone (engl. mirror zone). In dieser Zeitspanne wird ein Strom Ic erhöht und beginnt eine Erhöhung der Kollektor-Emitter-Spannung Vce (obgleich dies aus der gezeigten grafischen Darstellung schwer zu bestimmen sein mag). Wenn die parasitäre Kapazität Cgc reduziert wird, wird eine Zeitspanne der Spiegelzone reduziert. Basierend auf der Beziehung Energieverlust = ∫IVdt wird, während eine Zeitspanne der Spiegelzone reduziert wird, die Verlustkomponente E_off1 reduziert. Ferner wird, wenn eine Trägerkonzentration auf der Emitterseite zu der Zeit, zu der ein Ausschalten beginnt, erhöht wird, eine Verarmung gehemmt, und daher wird eine zunehmende Rate dV/dt der Kollektor-Emitter-Spannung Vce reduziert. Während die zunehmende Rate dV/dt reduziert wird, wird ein Wert der Kollektor-Emitter-Spannung Vce verringert, und daher wird die Verlustkomponente E_off1 reduziert. 10 ist eine grafische Darstellung, die eine zeitabhängige Änderung einer Trägerkonzentrationsverteilung von Zeiten t₀ bis t₅, die in einer Zeitspanne entsprechend der Verlustkomponente E_off1 (9) des Ausschaltverlustes E_off enthalten sind, in dem Querschnitt entlang der strichpunktierten Linie 4 zeigt.
Die Verlustkomponente E_off2 (9) ist ein Verlust in einer Zeitspanne von einem Abschluss einer elektrischen Entladung der Gate-Emitter-Spannung Vge in der Spiegelzone, bis die Kollektor-Emitter-Spannung Vce ihre Spitze erreicht. In dieser Zeitspanne wird die Kollektor-Emitter-Spannung Vce deutlich erhöht, und der Kollektorstrom Ic wird, nachdem er erhöht ist, deutlich reduziert. Die Verlustkomponente E_off2 nimmt die Hälfte oder mehr des gesamten Ausschaltverlustes E_off ein. Wenn ein Spitzenwert des Kollektorstroms Ic erhöht wird, wird ein Verlust erhöht. Ferner wird, wenn dV/dt der Kollektor-Emitter-Spannung Vce in dieser Zeitspanne reduziert wird, die Schalt-Zeitspanne verlängert, was folglich einen Verlust vergrößert. 11 ist eine grafische Darstellung, die eine zeitabhängige Änderung einer Trägerkonzentrationsverteilung von Zeiten t₅ bis t₈, die in einer Zeitspanne entsprechend der in 9 veranschaulichten Verlustkomponente E_off2 enthalten sind, in dem Querschnitt zeigt, der entlang der strichpunktierten Linie von 4 genommen ist.
Die Verlustkomponente E_off3 (9) ist ein Verlust in einer Zeitspanne von dem Zeitpunkt der Spitze der Kollektor-Emitter-Spannung Vce bis zu einem vollständigen Verschwinden des Kollektorstroms Ic. In dieser Zeitspanne wird die Kollektor-Emitter-Spannung Vce auf die Stromversorgungsspannung Vcc reduziert, die danach im Wesentlichen fest sein soll, und der Kollektorstrom Ic wird sanfter verringert. In Struktur I nimmt die Verlustkomponente E_off3 geringfügig weniger als die Hälfte des gesamten Ausschaltverlustes E_off ein. Wenn eine Trägerkonzentration auf der Kollektorseite reduziert wird, wird ein Deaktivierungsstrom des Kollektorstroms Ic verringert. Daher wird eine Zeitspanne, in welcher die Verlustkomponente E_off3 erzeugt wird, reduziert, was folglich die Verlustkomponente E_off3 reduziert. 12 ist eine grafische Darstellung, die eine zeitabhängige Änderung einer Trägerkonzentrationsverteilung von Zeiten t₈ bis t₁₀, die in einer Zeitspanne entsprechend der in 9 veranschaulichten Verlustkomponente E_off3 enthalten sind, in dem Querschnitt zeigt, der entlang der strichpunktierten Linie von 4 genommen ist.
Nun werden ein Einschalt-Zeitspannen reduzierender Effekt, ein Ausschaltverluste reduzierender Effekt und ein Oszillationen unterdrückender Effekt gemäß dieser bevorzugten Ausführungsform untersucht, indem Ausschalt-Wellenformen der Struktur I bis Struktur IV (4 bis 7) durch eine Simulation verglichen werden. Obgleich später eine detaillierte Beschreibung geliefert wird, reduziert schlussendlich die Struktur IV entsprechend dieser bevorzugten Ausführungsform die Verlustkomponente E_off1 und die Verlustkomponente E_0ff3 aus dem Ausschaltverlust E_off besonders, und daher kann der Ausschaltverlust E_off insgesamt reduziert werden.
13A bis 13C sind eine grafische Darstellung, die eine Wellenform der Gate-Emitter-Spannung Vge zeigt, eine grafische Darstellung, die eine Wellenform des Kollektorstroms Ic zeigt, bzw. eine grafische Darstellung, die eine Wellenform der Kollektor-Emitter-Spannung Vce zeigt, in einer Ausschaltoperation von Struktur I (4) und Struktur II (5).
Bezug nehmend auf 13A weist die Struktur II (5) die Verunreinigungsschicht 8 vom n-Typ auf, und somit wird verglichen mit Struktur I eine Spiegelzone einer Zeitspanne entsprechend der Verlustkomponente E_off1 (9) verlängert (siehe den Pfeil in 13A). Daher wird Bezug nehmend auf 13B ein Spitzenwert des Kollektorstroms Ic einer Zeitspanne entsprechend der Verlustkomponente E_off1 erhöht.
14 ist eine grafische Darstellung, die Simulationsergebnisse einer Trägerkonzentrationsverteilung zu der Zeit, zu der ein Ausschalten beginnt, in dem Querschnitt zeigt, der entlang jeder der strichpunktierten Linien von 4 (Struktur I) und 5 (Struktur II) genommen ist. Wie dargestellt ist, weist Struktur II eine Trägerkonzentration auf der Emitterseite (Seite der oberen Substratoberfläche SS1) auf, die höher als diejenige von Struktur I ist. Wie in der obigen Beschreibung von 9 wird, während eine Trägerkonzentration auf der Emitterseite erhöht wird, die Spiegelzone ausgedehnt und wird dV/dt in einer Zeitspanne der Verlustkomponente E_off1 reduziert. Daher sind die Verlustkomponente E_off1 und die Verlustkomponente E_off2 von Struktur II größer als jene von Struktur I. Auf der anderen Seite weist Struktur II eine Trägerkonzentration auf der Kollektorseite (Seite der unteren Substratoberfläche SS2) auf, die geringer als diejenige von Struktur I ist. Wie in der obigen Beschreibung von 9 wird ein Deaktivierungsstrom in einer Zeitspanne der Verlustkomponente E_off3 kaum erzeugt (siehe den Pfeil in 13B). Folglich ist die Verlustkomponente E_off3 von Struktur II kleiner als diejenige von Struktur I. Insgesamt ist der Ausschaltverlust E_off von Struktur II kleiner als derjenige von Struktur I. Jedoch wird zur Zeit eines Ausschaltens in Struktur II das Snap-off-Phänomen erzeugt, und danach wird auch ein Oszillationsphänomen erzeugt (siehe den Pfeil in 13C).

Unter Einbeziehung der oben erwähnten Details sind in der folgenden Tabelle Simulationsergebnisse von der Verlustkomponente E_off1 bis zur Verlustkomponente E_off3, wobei der Ausschaltverlust E_off deren Summe ist, und das Ausmaß des Oszillationsphänomens und des Snap-off-Phänomens in jeder der Struktur I bis Struktur IV dargestellt. [Tabelle 1]

Struktur	E_off1	E_off2	E_off3	E_off	Oszillation	Snap-off
I	10 %	50 %	40 %	100 %	Keine	Kein
II	15 %	55 %	10 %	80 %	Groß	Groß
III	7 %	49 %	40 %	96 %	Keine	Kein
IV	8 %	50 %	10 %	68 %	Klein	Klein

Man beachte, dass in der obigen Tabelle der Ausschaltverlust E_off von Struktur I auf 100 % normiert ist.

15A bis 15C sind eine grafische Darstellung, die Simulationsergebnisse einer Wellenform der Gate-Emitter-Spannung Vge zeigt, eine grafische Darstellung, die Simulationsergebnisse einer Wellenform des Kollektorstroms Ic zeigt, bzw. eine grafische Darstellung, die Simulationsergebnisse einer Wellenform der Kollektor-Emitter-Spannung Vce zeigt, in einer Ausschaltoperation von Struktur I (4 und Struktur III (6). Struktur III (6) weist den dicken Gateisolierungsfilm 5 auf der unteren Oberfläche des Grabens TR auf, und daher ist die Spiegelzone in einer Zeitspanne der Verlustkomponente E_off1 verkürzt (siehe den Pfeil in 15A). Aufgrund deren Einflusses wird eine Stromspitze in einer Zeitspanne der Verlustkomponente E_off2 gesenkt (siehe 15B). Struktur III und Struktur I weisen anders als der oben beschriebene Teil nahezu keinen Unterschied in Ausschalt-Wellenformen auf. Wie oben beschrieben wurde, weisen Struktur III und Struktur I nur einen kleinen Unterschied in den Wellenformen, und, wie in der obigen Tabelle dargestellt ist, sind auch Werte des Ausschaltverlusts E_off im Wesentlichen einander gleich. Ferner zeigen weder Struktur III noch Struktur I Oszillationen. Aus dem Obigen versteht man, dass eine wesentliche Verbesserung in Ausschaltcharakteristiken nicht erreicht werden kann, indem man nur die Dicke des Gateisolierungsfilms auf der unteren Oberfläche des Grabens TR vergrößert.
16A bis 16C sind eine grafische Darstellung, die Simulationsergebnisse einer Wellenform der Gate-Emitter-Spannung Vge zeigt, eine grafische Darstellung, die Simulationsergebnisse einer Wellenform des Kollektorstroms Ic zeigt, bzw. eine grafische Darstellung, die Simulationsergebnisse einer Wellenform der Kollektor-Emitter-Spannung Vce zeigt, in einer Ausschaltoperation von Struktur I (4) und Struktur IV (7). Obgleich Struktur IV (7) die Verunreinigungsschicht 8 vom n-Typ aufweist, weist sie auch den dicken Gateisolierungsfilm 5 auf der unteren Oberfläche des Grabens TR auf. Daher ist die Spiegelzone in einer Zeitspanne der Verlustkomponente E_off1 verkürzt (siehe den Pfeil in 16A). Aufgrund deren Einflusses wird die Verlustkomponente E_off1 reduziert. 17 ist eine grafische Darstellung, die Simulationsergebnisse einer Trägerkonzentrationsverteilung zu der Zeit, zu der ein Ausschalten beginnt, in dem entlang jeder der strichpunktierten Linien von 4 (Struktur I) und 7 (Struktur IV) genommenen Querschnitt zeigt. Struktur IV weist eine höhere Trägerkonzentration auf der Emitterseite (Seite der oberen Substratoberfläche SS1) auf, und daher ist wie in der obigen Beschreibung von 9 dV/dt in einer Zeitspanne der Verlustkomponente E_off1 klein. Als Ergebnis wird die Verlustkomponente E_off1 weiter reduziert. Ferner ist eine Konzentration in dem Kollektorbereich 2 vom p-Typ, der auf der Kollektorseite (Seite der unteren Substratoberfläche SS2) von Struktur IV vorgesehen ist, gering, und daher wird ähnlich zu Struktur II ein Deaktivierungsstrom in einer Zeitspanne der Verlustkomponente E_0ff3 kaum erzeugt, was folglich die Verlustkomponente E_0ff3 reduziert.
18A bis 18C sind eine grafische Darstellung, die Simulationsergebnisse einer Wellenform der Gate-Emitter-Spannung Vge zeigt, eine grafische Darstellung, die Simulationsergebnisse einer Wellenform des Kollektorstroms Ic zeigt, bzw. eine grafische Darstellung, die Simulationsergebnisse einer Wellenform der Kollektor-Emitter-Spannung Vce zeigt, in einer Ausschaltoperation von Struktur II (5) und Struktur IV (7). Eine Spiegelzone der Struktur IV (7) ist kürzer als diejenige der Struktur II (5) (siehe den Pfeil in 18A). Aus diesem Grund wird gemäß Struktur IV eine Stromspitze in einer Zeitspanne der Verlustkomponente E_off2 verringert. was folglich die Verlustkomponente E_off1 und die Verlustkomponente E_off2 reduziert. Ferner weist Struktur IV (7) den dicken Gateisolierungsfilm 5 auf der unteren Oberfläche des Grabens TR auf, und daher ist die parasitäre Gate-Kollektor-Kapazität Cgc (8) reduziert, wodurch das Oszillationsphänomen und das Snap-off-Phänomen unterdrückt werden.
Wie aus der obigen Beschreibung ersichtlich ist, kann, wie in der Tabelle oben dargestellt ist, gemäß einer dieser bevorzugten Ausführungsform entsprechenden Struktur IV der geringste Ausschaltverlust E_off realisiert werden und können das Oszillationsphänomen und das Snap-off-Phänomen unterdrückt werden.
(Andere Charakteristiken als Schaltcharakteristiken)
19A und 19B sind eine grafische Darstellung, die Simulationsergebnisse der Beziehung zwischen einer Kollektorspannung Vc und dem Kollektorstrom Ic zeigt, bzw. eine grafische Darstellung, die Simulationsergebnisse der Beziehung zwischen der Gate-Emitter-Spannung Vge und dem Kollektorstrom Ic zeigt, in jeder der Struktur I (4) und Struktur IV (7). Die dieser bevorzugten Ausführungsform entsprechende Struktur IV hat verglichen mit Struktur I ähnliche Charakteristiken in Bezug auf Ic-Vc-Charakteristiken und Ic-Vge-Charakteristiken.
(Beziehung zwischen Tiefe d und Tiefe X_jn)
20 ist eine grafische Darstellung, die Simulationsergebnisse der Beziehung zwischen der Tiefe d (2) des Grabens TR und einer Durchbruchspannung BV zeigt. Man beachte, dass in einer die Tiefe d repräsentierenden horizontalen Achse ein Wert der Tiefe X_jn der Verunreinigungsschicht 8 vom n-Typ und ein Wert der Tiefe X_jp der Verunreinigungsschicht 11 vom p⁺-Typ als Referenzangaben dargestellt sind. Ferner ist die Durchbruchspannung BV durch einen Wert normiert, der erhalten wird, wenn die Tiefe d gleich der Tiefe X_jn ist.
Wenn die Tiefe d geringer als die Tiefe X_jn ist, ist die Durchbruchspannung BV reduziert. Als Grund wird erachtet, dass ein Feldplatteneffekt des Grabens TR reduziert wird. Ferner ist, wenn die Tiefe d des Grabens größer als die Tiefe X_jp der Verunreinigungsschicht 11 vom p⁺-Typ ist, die Durchbruchspannung BV reduziert. Als Grund wird erachtet, dass eine elektrische Feldintensität des Endabschnitts TRe (3) des Grabens TR auf der unteren Oberfläche erhöht ist. Nach dem Obigen wird, um eine hohe Durchbruchspannung BV zu erhalten, bevorzugt, dass die Tiefe d die Beziehung des folgenden Ausdrucks (1.1) erfüllt. $X_{j n} < d < X_{j p}$
(Bevorzugter Wert des Verhältnisses r = X_g/X_jn)
21 und 22 sind partielle Querschnittsansichten, die Konfigurationen einer Struktur IV auf der Emitterseite schematisch veranschaulichen, falls das Verhältnis r = X_g/X_jn größer als 1 bzw. kleiner als 1 ist, unter der Bedingung, dass die Tiefe d des Grabens TR fest ist. Wie oben beschrieben wurde, ist das Verhältnis r ein Verhältnis der Tiefe X_g der Gateelektrode 4 zur Tiefe X_jn der Verunreinigungsschicht 8 vom n-Typ (siehe 1). Man beachte, dass, um Struktur IV (7) unter der Bedingung zu bilden, dass die Tiefe d fest ist, das Verhältnis r kleiner als ein oberer Grenzwert sein muss, und, wenn das Verhältnis r den oberen Grenzwert erreicht, wird anstelle von Struktur IV Struktur II (5) gebildet.
23 ist eine grafische Darstellung, die Simulationsergebnisse der Beziehung zwischen dem Verhältnis r und jeweils einer Ein-Spannung Vce(sat) und dem Ausschaltverlust E_off zeigt. Man beachte, dass vertikale Achsen der grafischen Darstellung durch den Wert der äußersten rechten Plots bzw. Auftragungen normiert sind, die Struktur II entsprechen. Wenn das Verhältnis r vom größten Wert in der grafischen Darstellung (entsprechend Struktur II) zu einem kleineren Wert (Struktur IV) geändert wird, kann der Ausschaltverlust E_off größtenteils unterdrückt werden, und eine damit einhergehende Zunahme in der Ein-Spannung Vce(sat) ist nur geringfügig. Wenn beispielsweise das Verhältnis r vom größten Wert zum kleinsten Wert in der grafischen Darstellung geändert wird, kann der Ausschaltverlust E_off um annähernd 17 % unterdrückt werden, und eine damit einhergehende Zunahme der Ein-Spannung Vce(sat) ist annähernd 1 % gering. Nach dem Obigen muss das Verhältnis r ein kleinerer Wert als ein Struktur II entsprechender Wert sein.
24 ist eine grafische Darstellung, die Simulationsergebnisse der Beziehung zwischen der Tiefe von der oberen Substratoberfläche SS1 und der elektrische Feldintensität entlang jeder der strichpunktierten Linien von 21 und 22 zeigt. Man beachte, dass die Kollektor-Emitter-Spannung fest ist. Falls das Verhältnis r < 1 ist, das heißt, falls die Tiefe d geringer als die Tiefe X_jn ist, ist ein Feldplatteneffekt des Grabens TR reduziert, und daher wird eine elektrische Feldintensität auf der Emitterseite (Seite der oberen Substratoberfläche SS1) erhöht. Als Folge wird die Durchbruchspannung reduziert. 25 ist eine grafische Darstellung, die Simulationsergebnisse der Beziehung zwischen dem Verhältnis r und der Durchbruchspannung BV zeigt. Falls das Verhältnis r < 1 ist, versteht man, dass die Durchbruchspannung BV reduziert wird. Nach dem Obigen wird, um eine hohe Durchbruchspannung sicherzustellen, bevorzugt, dass das Verhältnis r = X_g/X_jn die folgende Beziehung erfüllt: $r > 1$
(Korrelation zwischen Tiefe X_g, Tiefe X_jn, Breite w und Dicke t_sd)
26 ist eine partielle perspektivische Querschnittsansicht, die die Definition von Abmessungen in einer Graben-Gatestruktur des IGBT 91 veranschaulicht. Der Graben TR hat als eine Abmessung in der y-Achsenrichtung in der Zeichnung eine Breite w. Ferner weist der Graben TR als eine Abmessung in der z-Achsenrichtung in der Zeichnung eine Länge z auf. Die Gateelektrode 4 ist ferner bis zu der Position vorgesehen, die um eine Abmessung p tiefer als die Tiefe X_jn der Verunreinigungsschicht 8 vom n-Typ ist. Die Definition anderer Abmessungen ist wie oben beschrieben. Die tiefenbezogenen Abmessungen weisen basierend auf deren jeweiliger Definition die folgende Beziehung auf. $t_{b t} = d - X_{j n} - p$
In dieser bevorzugten Ausführungsform ist eine Prämisse getroffen, dass der Gateisolierungsfilm 5 die folgende Abmessungsbeziehung aufweist: $t_{b t} > t_{s d}$
Basierend auf Ausdruck (1.3) und Ausdruck (1.4) wird der folgende Ausdruck erfüllt: $d - X_{j n} - p > t_{s d}$
Durch eine Modifikation des obigen Ausdrucks wird der folgende Ausdruck abgeleitet. $\begin{matrix} d - X_{j n} - p > t_{s d} \\ ∴ & X_{j n} + p < d - t_{s d} \\ ∴ & \frac{X_{j n} + p}{X_{j n}} < \frac{d - t_{s d}}{X_{j n}} \end{matrix}$
Die Tiefe X_g der Gateelektrode 4 ist hier die Summe der Tiefe X_jn der Verunreinigungsschicht 8 vom n-Typ und der Abmessung p, und daher wird das Verhältnis r auch durch den folgenden Ausdruck ausgedrückt. $r = \frac{p + X_{j n}}{X_{j n}}$
Basierend auf dem obigen Ausdruck und dem obigen Ausdruck (1.6) wird der folgende Ausdruck abgeleitet. $r < \frac{d - t_{s d}}{X_{j n}}$
27 ist ein erläuterndes Diagramm, das ein Ersatzschaltbild einer parasitären Kapazität von 26 veranschaulicht. Zwischen einem Abschnitt der Gateelektrode 4 mit der Abmessung p und der Driftschicht 1 vom n^--Typ sind ein Paar von parasitäre Kapazitäten C'_sd und eine parasitäre Kapazität C_bt ausgebildet. Das Paar parasitärer Kapazitäten C'_sd entspricht jeder parasitären Kapazität auf der rechten Seite und auf der linken Seite der Seitenwandoberfläche des Grabens TR in der Zeichnung. Jene parasitäre Kapazitäten sind parallel verbunden, und daher bildet eine Gesamtheit jener parasitärer Kapazitäten eine parasitäre Gesamtkapazität C_total. Ferner ist eine Gesamtheit des Paars parasitärer Kapazitäten C'_sd, das heißt, dass Doppelte der parasitären Kapazität C'_sd, als C_sd definiert. Wenn eine relative Permittivität des Gateisolierungsfilms 5 als ε_0x und eine Permittivität in einem Vakuum als ε₀ definiert werden, werden die parasitäre Kapazität C_bt und die parasitäre Kapazität C_sd wie folgt ausgedrückt. $\begin{array}{l} C_{b t} & \approx w \cdot z \cdot \frac{ε_{o x} ε_{0}}{t_{b t}} \\ = w \cdot z \cdot \frac{ε_{o x} ε_{0}}{d - X_{j n} - p} \end{array}$
$C_{s d} \approx 2 p \cdot z \cdot \frac{ε_{o x} ε_{0}}{t_{s d}}$
Basierend auf dem Ausdruck (1.8) weist die parasitäre Kapazität C_bt die Reziproke der linearen Funktion der Abmessung p auf und weist eine Korrelation mit d, X_jn und w auf. Ferner ist basierend auf Ausdruck (1.9) die parasitäre Kapazität C_sd der Abmessung p direkt proportional.
In dieser bevorzugten Ausführungsform werden Schaltcharakteristiken durch eine Reduzierung der parasitären Kapazität C_bt, die in der unteren Oberfläche des Grabens TR ausgebildet ist, weiter ausgezeichnet ausgebildet bzw. verbessert. Konkret wird aus dem später im Detail zu beschreibenden Grund ein Parameter so ausgewählt, dass er die Beziehung C_bt < C_sd erfüllt. Diese Beziehung wird unter Verwendung des Ausdrucks (1.8) und Ausdrucks (1.9) wie folgt ausgedrückt. $\begin{matrix} w \cdot z \cdot \frac{ε_{o x} ε_{0}}{d - X_{j n} - p} < 2 p \cdot z \cdot \frac{ε_{o x} ε_{0}}{t_{s d}} \\ ∴ \frac{w}{d - X_{j n} - p} < \frac{2 p}{t_{s d}} \\ ∴ w \cdot t_{s d} < 2 p \cdot (d - X_{j n} - p) \\ 2 p^{2} - 2 (d - X_{j n}) p + w \cdot t_{s d} < 0 \end{matrix}$
Basierend auf dem Ausdruck (1.10) fällt die Abmessung p in den folgenden Bereich. $\frac{(d - X_{j n}) - \sqrt{{(d - X_{j n})}^{2} - 2 w \cdot t_{s d}}}{2} < p < \frac{(d - X_{j n}) + \sqrt{{(d - X_{j n})}^{2} - 2 w \cdot t_{s d}}}{2}$
28 ist eine grafische Darstellung, die die Beziehung zwischen der Abmessung p und der parasitären Kapazität unter der Bedingung zeigt, dass die Dicke t_sd fest ist. Wie oben beschrieben wurde, ist die parasitäre Kapazität C_sd der Abmessung p direkt proportional. Auf der anderen Seite wird die parasitäre Kapazität C_bt durch den Ausdruck (1.11) ausgedrückt, und ist daher im Folgenden in unterteilte Fälle 1 bis 3 dargestellt.

Fall 1: (d - X_jn)² - 2w·t_sd > 0
Fall 2: (d - X_jn)² - 2w·t_sd = 0
Fall 3: (d - X_jn)² - 2w·t_sd < 0

In Anbetracht der grafischen Darstellung von 28 muss, um die oben erwähnte Beziehung C_bt < C_sd zu erfüllen, Fall 1 übernommen werden. Das heißt, der folgende Ausdruck muss erfüllt sein . ${(d - X_{j n})}^{2} - 2 w \cdot t_{s d} > 0$
Durch Modifikation des obigen Ausdrucks wird der folgende Ausdruck erhalten. ${(d - X_{j n})}^{2} > 2 w \cdot t_{s d}$
Unter der Bedingung des Ausdrucks (1.12) wird basierend auf dem Ausdruck (1.11) die Beziehung zwischen der Tiefe X_jn und der Summe der Abmessung p und der Tiefe X_jn (das heißt, der Tiefe X_g der Gateelektrode 4) wie folgt ausgedrückt. $\begin{matrix} \frac{(d - X_{j n}) - \sqrt{{(d - X_{j n})}^{2} - 2 w \cdot t_{s d}}}{2} + X_{j n} < p + X_{j n} < \frac{(d - X_{j n}) - \sqrt{{(d - X_{j n})}^{2} - 2 w \cdot t_{s d}}}{2} + X_{j n} \\ ∴ \frac{(d - X_{j n}) - \sqrt{{(d - X_{j n})}^{2} - 2 w \cdot t_{s d}}}{2} + 1 < \frac{p + X_{j n}}{X_{j n}} < \frac{(d - X_{j n}) - \sqrt{{(d - X_{j n})}^{2} - 2 w \cdot t_{s d}}}{2} + 1 \end{matrix}$
Basierend auf der obigen Beziehung wird bevorzugt, dass das Verhältnis r=(p+X_jn)/X_jn in den folgenden Bereich fällt. $r_{m i n} < r < r_{m a x}$
$r_{m i n} = \frac{(d - X_{j n}) - \sqrt{{(d - X_{j n})}^{2} - 2 w \cdot t_{s d}}}{2 \cdot X_{j n}} + 1$
$r_{m a x} = \frac{(d - X_{j n}) + \sqrt{{(d - X_{j n})}^{2} - 2 w \cdot t_{s d}}}{2 \cdot X_{j n}} + 1$
Basierend auf dem Obigen wird in dieser ersten bevorzugten Ausführungsform bevorzugt, dass das Verhältnis r zur gleichen Zeit den Ausdruck (1.2), den Ausdruck (1.7) und den Ausdruck (1.13) erfüllt.
(Beziehung C_bt < C_sd zwischen parasitären Kapazitäten)
Der Grund, dass die Erfüllung der oben erwähnten Beziehung C_bt < C_sd bevorzugt wird, wird im Folgenden beschrieben.
Die parasitäre Kapazität C_bt wird durch den obigen Ausdruck (1.8) ausgedrückt, und die parasitäre Kapazität C_sd wird durch den obigen Ausdruck (1.9) ausgedrückt. Durch Einstellung eines strukturellen Parameters in jenen Ausdrücken werden Werte der parasitären Kapazität C_bt und der parasitären Kapazität C_sd bestimmt. Nun werden Simulationsergebnisse in zwei Fällen beschrieben.
Als der erste Fall sind 29A und 29B eine grafische Darstellung, die Simulationsergebnisse von Ausschalt-Wellenformen des Kollektorstroms Ic und der Kollektor-Emitter-Spannung Vce zeigt, bzw. eine grafische Darstellung, die Simulationsergebnisse von Ausschalt-Wellenformen der Gate-Emitter-Spannung Vge und des Leistungsverlustes P_off zeigt, falls die Beziehungen zwischen der parasitären Kapazität C_bt in der unteren Oberfläche des Grabens TR und der parasitären Kapazität C_sd in der Seitenwandoberfläche des Grabens TR eingerichtet werden, indem die Tiefe d des Grabens TR unter der Bedingung geändert wird, dass Abmessungen zwischen den Gräben TR fest sind. Ein Fall C_bt > C_sd, ein Fall C_bt = C_sd und ein Fall C_bt < C_sd werden simuliert. Unter den Obigen sind im Fall C_bt < C_sd dynamische Charakteristiken am meisten zufriedenstellend und ist ein Ausschaltverlust auch am geringsten.
Als der zweite Fall sind 30A und 30B eine grafische Darstellung, die Simulationsergebnisse der Beziehung zwischen der parasitären Gesamtkapazität C_bt + C_sd und dem Ausschaltverlust E_off zeigt, bzw. eine grafische Darstellung, die Simulationsergebnisse der Beziehung zwischen der parasitären Gesamtkapazität C_bt + C_sd und einer Kollektor-Emitter-Spitzenspannung V_CE(Spitze) zeigt, falls die Beziehungen zwischen der parasitären Kapazität C_bt in der unteren Oberfläche des Grabens TR und der parasitären Kapazität C_sd in der Seitenwandoberfläche des Grabens TR eingestellt werden, indem eine Kombination der Breite w des Grabens TR und der Abmessung p unter der Bedingung eingerichtet wird, dass die Tiefe d des Grabens TR und ein Abstand des Grabens TR fest sind. Man beachte, dass in dieser Simulation die Tiefe X_jn der Verunreinigungsschicht 8 vom n-Typ, die Dicke t_sd des Gateisolierungsfilms 5 auf der Seitenwandoberfläche des Grabens TR, die relative Permittivität ε_0x des Gateisolierungsfilms 5, die Länge z des Grabens TR und die Dicke der Driftschicht 1 von n^--Typ fest sind. Ferner ist ein Verunreinigungskonzentrationsprofil jedes Elements fest.
Wie veranschaulicht ist, sind betreffend jede von parasitären Gesamtkapazitäten C_bt + C_sd in sechs Größen der Fall C_bt < C_sd (Bedingung 1) und der Fall C_bt > C_sd (Bedingung 2) simuliert. Wie in 30A veranschaulicht ist, wird, wenn C_bt + C_sd erhöht wird, der Ausschaltverlust E_off erhöht. Wenn C_bt + C_sd gleich ist, ist zwischen dem Fall C_bt < C_sd und dem Fall C_bt > C_sd eine Differenz im Ausschaltverlust E_off gering. Auf der anderen Seite ist die Kollektor-Emitter-Spitzenspannung V_CE(Spitze) in dem Fall C_bt < C_sd kleiner als im Fall C_bt > C_sd.
31A bis 31C sind grafische Darstellungen, die Simulationsergebnisse von Ausschalt-Wellenformen des Kollektorstroms Ic und der Kollektor-Emitter-Spannung Vce in dem Fall C_bt + C_sd = C_A (30A und 30B), in dem Fall C_bt + C_sd = C_B (30A und 30B) bzw. in dem Fall C_bt + C_sd = C_C (30A und 30B) zeigen. 32A bis 32C sind eine vergrößerte Ansicht von 31A, eine vergrößerte Ansicht von 31B bzw. eine vergrößerte Ansicht von 31C. 33A bis 33C sind grafische Darstellungen, die Simulationsergebnisse von Ausschalt-Wellenformen der Gate-Emitter-Spannung Vge und des Leistungsverlusts P_off in dem Fall C_bt + C_sd = C_A (30A und 30B), in dem Fall C_bt + C_sd = C_B (30A und 30B) bzw. in dem Fall C_bt + C_sd = C_C (30A und 30B) zeigen. 34A bis 34C sind grafische Darstellungen, die Simulationsergebnisse von Einschalt-Wellenformen des Kollektorstroms Ic und der Kollektor-Emitter-Spannung Vce in dem Fall C_bt + C_sd = C_A (30A und 30B), in dem Fall C_bt + C_sd = C_B (30A und 30B) bzw. in dem Fall C_bt + C_sd = C_C (30A und 30B) zeigen. 35A bis 35C sind grafische Darstellungen, die Simulationsergebnisse von Einschalt-Wellenformen der Gate-Emitter-Spannung Vge und des Leistungsverlusts P_on in dem Fall C_bt + C_sd = C_A ( 30A und 30B), in dem Fall C_bt + C_sd = C_B (30A und 30B) bzw. in dem Fall C_bt + C_sd = C_C (30A und 30B) zeigen.
Die Wellenform der Gate-Emitter-Spannung Vge ist zwischen dem Fall C_bt < C_sd und dem Fall C_bt > C_sd grob die gleiche. Auf der anderen Seite wird, wie in 32A bis 32C dargestellt ist, die Spitze der Kollektor-Emitter-Spannung Vce in dem Fall C_bt < C_sd weiter unterdrückt als in dem Fall C_bt > C_sd. Wie in 34C gezeigt ist, wird ferner, falls eine große C_bt + C_sd übernommen wird, in dem Fall C_bt > C_sd eine starke Oszillation erzeugt, aber die Oszillation in dem Fall C_bt < C_sd unterdrückt. Aus dem Obigen versteht man, dass der Fall C_bt < C_sd eine ausgezeichnetere dynamische Charakteristik als der Fall C_bt > C_sd hat.
Wie im Obigen versteht man vom Standpunkt einer dynamischen Charakteristik aus den beiden Simulationsergebnissen der beiden Fälle, warum ein struktureller Parameter vorzugsweise so ausgewählt wird, dass er die Beziehung C_bt < C_sd erfüllt.
Man beachte, dass in der in 30A und 30B dargestellten Simulation p₁ und w₁ als die Abmessung p und die Breite w im Fall der Bedingung 1 und p₂ und w₂ im Fall der Bedingung 2 verwendet werden und Werte jener p₁, w₁, p₂ und w₂ durch die folgenden Schritte (1) bis (8) festgelegt werden.

(Schritt 1) Solch eine geeignete Abmessung p₁, um die oben erwähnte bevorzugte Bedingung gemäß dieser bevorzugten Ausführungsform erfüllen zu können, wird festgelegt.
(Schritt 2) Basierend auf Ausdruck (1.9) wird C_sd1, das C_sd von Bedingung 1 ist, berechnet.
(Schritt 3) Basierend auf p₁ und C_sd1 und auf dem Ausdruck (1.8) wird eine Breite w₁, die die Beziehung C_bt1 < C_sd1 erfüllt, festgelegt. Man beachte, dass vom Standpunkt einer Prozessierung aus eine untere Grenze einer festlegbaren Breite w ein Wert ist, der erhalten wird, indem das Doppelte der Dicke t_sd des Gateisolierungsfilms auf der Seitenwandoberfläche des Grabens TR zu einer Breite addiert wird, die die Gateelektrode 4 einbetten kann. Ferner ist eine obere Grenze einer festlegbaren Breite w ein Wert, der erhalten wird, indem die kleinste Abmessung zwischen den Gräben TR, die vom Standpunkt einer Prozessierung aus zulässig ist, (das heißt eine Abmessung eines Mesaabschnitts des Halbleitersubstrats 70 zwischen den Gräben TR aus einer Abstandsabmessung des Grabens TR abgeleitet wird.
(Schritt 4) Basierend auf den obigen p₁ und w₁ und auf dem Ausdruck (1.8) wird C_bt1, das C_bt von Bedingung 1 ist, berechnet.
(Schritt 5) Eine Abmessung p₂, die die Beziehung p₂ < p₁ erfüllt, wird festgelegt.
(Schritt 6) Basierend auf dem Ausdruck (1.9) wird C_sd2, das C_sd von Bedingung 2 ist, berechnet.
(Schritt 7) C_bt2, das C_bt von Bedingung 2 ist, wird basierend auf dem Ausdruck C_bt2 = C_bt1 + C_sd1 - C_sd2 so berechnet, dass C_bt + C_sd zwischen Bedingung 1 und Bedingung 2 gleich ist.
(Schritt 8) Basierend auf den obigen C_bt2 und p₂ und auf dem Ausdruck (1.8) wird w₂ berechnet.

(Herstellungsverfahren für eine Graben-Gatestruktur)
36 bis 45 sind partielle Querschnittsansichten, die jeweils erste bis zehnte Prozesse in einem Beispiel eines Herstellungsverfahrens für eine Graben-Gatestruktur des IGBT 91 veranschaulichen.
Bezug nehmend auf 36 wird zuerst das Halbleitersubstrat 70 vorbereitet. Bezug nehmend auf 37 wird auf der oberen Substratoberfläche SS1 des Halbleitersubstrats 70 unter Verwendung eines reaktiven lonenätzens (RIE) Tiefenätzen durchgeführt, wodurch der Graben TR gebildet wird. Bezug nehmend auf 38 wird durch thermische Oxidation ein thermischer Oxidationsfilm 5a auf der oberen Substratoberfläche SS1 einschließlich der inneren Oberfläche des Grabens TR ausgebildet. Bezug nehmend auf 39 wird eine Polysiliziumschicht 60, um den Graben TR zu füllen, mit dem dazwischenliegenden thermischen Oxidationsfilm 5a gebildet. Bezug nehmend auf 40 wird mit Nassätzen auf der Polysiliziumschicht 60 eine Rückätzung durchgeführt, wodurch die Polysiliziumschicht 60 nur auf der unteren Oberfläche des Grabens TR zurückbleibt. Bezug nehmend auf 41 wird ein Nassätzen unter Verwendung der Polysiliziumschicht 60 als Maske durchgeführt, wodurch der thermische Oxidationsfilm 5a nur auf der unteren Oberfläche des Grabens TR zurückbleibt.
Bezug nehmend auf 42 wird durch thermische Oxidation eine Opferschicht gebildet, wodurch ferner ein thermischer Oxidationsfilm 5a auf einer freigelegten inneren Oberfläche des Grabens TR gebildet wird. Als Nächstes wird der thermische Oxidationsfilm 5a, der durch die Polysiliziumschicht 60 nicht bedeckt ist, durch Nassätzen entfernt. Dann wird die Polysiliziumschicht 60 durch Nassätzen entfernt. Damit wird Bezug nehmend auf 43 der thermische Oxidationsfilm 5a nur auf der unteren Oberfläche des Grabens TR zurückgelassen.
Bezug nehmend auf 44 wird die innere Oberfläche des Grabens TR thermisch oxidiert. Damit wird der Gateisolierungsfilm 5 gebildet, der aus einem thermischen Oxidationsfilm einschließlich des thermischen Oxidationsfilms 5a (42) besteht. Ein Abschnitt des Gateisolierungsfilms 5 auf der unteren Oberfläche des Grabens TR schließt den thermischen Oxidationsfilm 5a ein und weist daher eine größere Dicke als andere Abschnitte auf.
Bezug nehmend auf 45 wird eine Polysiliziumschicht auf der oberen Substratoberfläche SS1 abgeschieden, um den Graben TR mit dem dazwischenliegenden Gateisolierungsfilm 5 zu füllen. Durch Rückätzung wird ein Teil der Polysiliziumschicht außerhalb des Grabens TR entfernt, wodurch die Gateelektrode 4 geschaffen wird. Damit wird eine Graben-Gatestruktur des IGBT 91 erhalten.
(Zusammenfassung der Effekte)
Gemäß dieser bevorzugten Ausführungsform können Schaltcharakteristiken verbessert werden, während ein nachteiliger Einfluss auf andere wichtige elektrische Charakteristiken unterdrückt wird. Konkret kann ein Ausschalt/Einschaltverlust durch Reduzierung einer Spiegelzone verringert werden, die zur Zeit eines Ausschaltens/Einschaltens in einer Gate-Wellenform erscheint. Ferner können ein Ozillationsphänomen und ein Snap-off-Phänomen unterdrückt werden.
Die Tiefe X_g der Grenzfläche des Gateisolierungsfilms 5 und der Gateelektrode 4 ist größer als die Tiefe X_jn der Grenzfläche der Driftschicht 1 vom n^--Typ und der Verunreinigungsschicht 8 vom n-Typ. Ferner ist die Tiefe d der unteren Oberfläche des Grabens TR größer als die Tiefe X_jn der Grenzfläche der Driftschicht 1 vom n^--Typ und der Verunreinigungsschicht 8 vom n-Typ und ist geringer als die Tiefe X_jp der Grenzfläche der Driftschicht 1 vom n^--Typ und der Verunreinigungsschicht 11 vom p⁺-Typ. Damit kann eine Durchbruchspannung weiter ausreichend sichergestellt werden.
Der Gateisolierungsfilm 5 besteht aus einem einzigen Material, typischerweise einem thermischen Oxidationsfilm. Damit wird verglichen mit dem Fall, in welchem der Gateisolierungsfilm 5 aus einer Vielzahl von Materialien besteht, ein Herstellungsverfahren vereinfacht.
Wenn der Ausdruck (1.13) erfüllt ist, kann die Beziehung C_bt < C_sd, die die parasitäre Kapazität betrifft, erfüllt werden. Gemäß den oben erwähnten Simulationsergebnissen können, wenn die Beziehung erfüllt ist, eine niedrige Ein-Spannung und zufriedenstellende Schaltcharakteristiken einfacher erreicht werden.
Die in der oben erwähnten Beziehung berücksichtigte parasitäre Kapazität C_sd ist eine Kapazität, die durch die Driftschicht 1 vom n^--Typ auf der Seitenwandoberfläche des Grabens TR gebildet wird, worin die Gateelektrode 4 eingebettet ist, und ist ein Parameter, der eingestellt werden kann, ohne die Ein-Spannung stark zu beeinflussen. Gemäß dieser bevorzugten Ausführungsform werden daher dynamische Charakteristiken einfach verbessert, ohne eine Ein-Spannung wesentlich zu beeinflussen. Falls eine große Einstellung an einer parasitären Kapazität vorgenommen wird, die durch die Verunreinigungsschicht 8 vom n-Typ (anstelle der Driftschicht 1 vom n^--Typ) auf der Seitenwandoberfläche des Grabens TR gebildet wird, in welchem die Gateelektrode 4 eingebettet ist, kann ein nachteiliger Einfluss auf eine Ein-Spannung erhöht werden.
Die untere Oberfläche des Grabens TR wird im Hauptabschnitt TRm (siehe 3) von der Driftschicht 1 vom n^--Typ gebildet. Damit kann die Ein-Spannung weiter reduziert werden. Der Grund wird im Folgenden beschrieben. Bezug nehmend auf 46 wird, wenn eine Einschaltoperation durchgeführt wird, eine positive Spannung zwischen einem Gate (G) und einem Emitter (E) angelegt. Damit wird auf der Seitenwandoberfläche des Grabens TR eine Elektronenspeicherschicht in der Grenzfläche des Gateisolierungsfilms 5 und jeder der Driftschicht 1 vom n^--Typ und der Verunreinigungsschicht 8 vom n-Typ ausgebildet. Elektronen werden von der Elektronenspeicherschicht in die Driftschicht 1 vom n^--Typ injiziert (siehe die durchgezogenen Pfeile der Zeichnung). Damit wird eine Elektronenkonzentration in der Driftschicht vom n^--Typ auf der Emitterseite (obere Seite in der Zeichnung) erhöht. Dementsprechend werden Löcher (siehe den gestrichelten Pfeil in der Zeichnung) von der Kollektorseite (untere Seite in der Zeichnung) injiziert. Als Folge wird eine Trägerkonzentration in der Driftschicht 1 vom n^--Typ erhöht, wodurch die Ein-Spannung reduziert wird. Falls eine Verunreinigungsschicht vom p-Typ auf der unteren Oberfläche des Grabens TR in 46 vorgesehen ist, wird die oben erwähnte Elektroneninjektion durch die Verunreinigungsschicht vom p-Typ gehemmt. Daher wird die Ein-Spannung erhöht.
Die Verunreinigungsschicht 8 vom n-Typ verbindet zwischen der Vielzahl von Gräben TR in der Richtung in der Ebene der oberen Substratoberfläche SS1. Damit kann die Ein-Spannung weiter reduziert werden. Der Grund wird im Folgenden beschrieben. Wieder auf 46 Bezug nehmend wird eine Potentialbarriere gegen die Löcher zwischen den Gräben TR aufgrund der Grenzfläche der Verunreinigungsschicht 8 vom n-Typ und der Driftschicht 1 vom n^--Typ gebildet, die zwischen den Gräben TR verbindet. In dieser Potentialbarriere werden von der Kollektorseite (untere Seite der Zeichnung) injizierte Löcher gespeichert (siehe den gestrichelten Pfeil in der Zeichnung). Als Folge wird eine Trägerkonzentration der Driftschicht 1 vom n^--Typ auf der Emitterseite erhöht, was somit die Ein-Spannung reduziert. Falls zwischen den Gräben TR eine Verunreinigungsschicht vom p-Typ in einer Weise vorgesehen ist, in der die Verunreinigungsschicht 8 vom n-Typ in 46 geteilt ist, wird auch die oben erwähnte Potentialbarriere durch die Verunreinigungsschicht vom p-Typ geteilt. Deshalb wird die Ein-Spannung erhöht.
Die Verunreinigungsschicht 11 vom p⁺-Typ (3) ist vorgesehen, und daher kann eine Konzentration des elektrischen Feldes auf der unteren Oberfläche des Endabschnitts TRe des Grabens TR abgeschwächt werden. Man beachte, dass in der unteren Oberfläche des Hauptabschnitts TRm des Grabens TR eine Konzentration des elektrischen Feldes aufgrund eines Feldplatteneffekts abgeschwächt wird, der durch andere benachbarte Gräben TR erhalten wird, und daher ist ein nachteiliger Einfluss auf eine Durchbruchspannung aufgrund des Fehlens der Verunreinigungsschicht 11 vom p⁺-Typ gering. Umgekehrt ist im Endabschnitt TRe ein durch andere benachbarte Gräben TR erhaltener Feldplatteneffekt gering, und daher kann eine Durchbruchspannung reduziert werden, es sei denn, die Verunreinigungsschicht 11 vom p⁺-Typ ist vorgesehen.
Die Dicke t_sd eines Abschnitts des Gateisolierungsfilms 5, der der Seitenwandoberfläche des Grabens TR gegenüberliegt und der Driftschicht 1 vom n^--Typ gegenüberliegt, ist geringer als die Dicke t_bt eines Abschnitts des Gateisolierungsfilms 5, der der unteren Oberfläche des Grabens TR gegenüberliegt. Damit kann die Ein-Spannung weiter reduziert werden. Der Grund wird im Folgenden beschrieben. Wieder auf 46 Bezug nehmend wird eine elektrische Ladungsmenge Q_e pro Flächeneinheit der Elektronenspeicherschicht, die in dem Halbleitersubstrat 70 ausgebildet ist, wo die Seitenwandoberfläche des Grabens TR ausgebildet ist, unter Verwendung der Dicke t_sd, der relativen Permittivität ε_0x des Gateisolierungsfilms 5, der Permittivität ε₀ in einem Vakuum und einer Differenz zwischen der Gate-Emitter-Spannung Vge und einer Flachbandspannung V_fb wie folgt ausgedrückt. $Q_{e} = \frac{ε_{o x} ε_{0}}{t_{s d}} (V_{g e} - V_{f b})$
Um die Ein-Spannung weiter zu reduzieren, müssen mehr Elektronen von der Elektronenspeicherschicht injiziert werden. Um dies zu realisieren, wird bevorzugt, dass die elektrische Ladungsmenge Q_e groß ist. Daher wird bevorzugt, dass die Dicke t_sd geringer als die Dicke t_bt ist. Man beachte, dass, wenn die Dicke eines Abschnitts des Gateisolierungsfilms 5, der der Seitenwandoberfläche des Grabens TR gegenüberliegt und der Verunreinigungsschicht 8 vom n-Typ gegenüberliegt, wie im Obigen ebenfalls gering ist, die Ein-Spannung weiter reduziert werden kann.
Die Seitenwandoberfläche des Endabschnitts TRe (3) weist keinen Emitterbereich 10 vom n⁺-Typ (2) auf und besteht typischerweise nur aus der Verunreinigungsschicht 11 vom p⁺-Typ. Deshalb weist der Endabschnitt TRe keinen Kanal auf. Damit kann verhindert werden, dass eine parasitäre MIS-Struktur mit einem Kanal, der aufgrund der Verunreinigungsschicht 11 vom p⁺-Typ erzeugt wird, geschaffen wird. Falls solch eine parasitäre MIS-Struktur vorhanden ist, existieren eine aufgrund der Basisschicht 7 vom p-Typ erzeugte MIS-Struktur und eine parasitäre MIS-Struktur, die aufgrund der Verunreinigungsschicht 11 vom p⁺-Typ erzeugt wird, im IGBT 91 in gemischter Form. Jene zwei MIS-Strukturen haben verschiedene Charakteristiken. Konkret sind eine Verunreinigungskonzentration der Basisschicht 7 vom p-Typ und eine Verunreinigungskonzentration der Verunreinigungsschicht 11 vom p⁺-Typ gewöhnlich verschieden, und daher sind eine Schwellenspannung der MIS-Struktur, die aufgrund der Basisschicht 7 vom p-Typ erzeugt wird, und eine Schwellenspannung der parasitären MIS-Struktur, die aufgrund der Verunreinigungsschicht 11 vom p⁺-Typ erzeugt wird, verschieden. Aus diesem Grund kann das Gate zu einem unbeabsichtigten Zeitpunkt in der Umgebung des Endabschnitts TRe in den Ein-Zustand geschaltet werden, was eine Erzeugung einer thermischen Zerstörung des IGBT zur Folge hat, die durch eine Stromkonzentration in der Umgebung des Endabschnitts TRe verursacht wird. Gemäß dieser bevorzugten Ausführungsform wird in dem Endabschnitt TRe kein Kanal ausgebildet, und daher kann solch einer lokalen Stromkonzentration vorgebeugt werden.
(Zusätzliche Bemerkung)
Man beachte, dass diese bevorzugte Ausführungsform effektiv ist, wenn sie auf einen IGBT einer hohen Durchbruchspannungsklasse von beispielsweise annähernd 3300 V angewendet wird, und auch ähnlich effektiv ist, wenn sie auf eine andere Durchbruchspannungsklasse angewendet wird. Ferner ist der IGBT nicht auf die oben im Detail beschriebene Konfiguration beschränkt, und beispielsweise kann ein rückwärts leitender IGBT (RC-IGBT) verwendet werden. Weiter ist ein Halbleitermaterial für das Halbleitersubstrat nicht sonderlich beschränkt. Als ein modifiziertes Beispiel können ferner der n-Typ als der erste Leitfähigkeitstyp und der p-Typ als der zweite Leitfähigkeitstyp getauscht werden. Derartige erwähnte Aspekte sind in einer im Folgenden beschriebenen zweiten bevorzugten Ausführungsform ähnlich zutreffend.
<Zweite bevorzugte Ausführungsform>
(Hauptpunkt einer Konfiguration)
47 ist eine partielle Querschnittsansicht, die eine Konfiguration eines IGBT 92 gemäß dieser zweiten bevorzugten Ausführungsform schematisch veranschaulicht. 48 ist eine perspektivische Querschnittsansicht des Bereichs XLVIII von 47. 49 ist eine partielle Querschnittsansicht, die entlang der Linie XLIX-XLIX von 47 genommen ist. Man beachte, dass, um die obere Substratoberfläche SS1 des Halbleitersubstrats 70 leichter sichtbar zu machen, in dem Bereich EX von FIG. 48eine Veranschaulichung der Konfiguration über der oberen Substratoberfläche SS1 weggelassen ist.
Der IGBT 92 weist anstelle des Gateisolierungsfilms 5 (erste bevorzugte Ausführungsform) einen Gateisolierungsfilm 50 auf. Ähnlich dem Fall des Gateisolierungsfilms 5 ist die Dicke eines Abschnitts des Gateisolierungsfilms 50, der der unteren Oberfläche des Grabens TR gegenüberliegt, größer als die Dicke eines Abschnitts des Gateisolierungsfilms 50, der der Seitenwandoberfläche des Grabens TR gegenüberliegt und der Driftschicht 1 vom n^--Typ gegenüberliegt. Der Gateisolierungsfilm 50 weist einen Isolierungsfilm 51 (ersten Isolierungsfilm) und einen Isolierungsfilm 52 (zweiten Isolierungsfilm) auf. Der Isolierungsfilm 52 ist auf der unteren Oberfläche des Grabens TR mit dem dazwischenliegenden Isolierungsfilm 51 vorgesehen. Der Isolierungsfilm 52 ist nicht auf der Seitenwandoberfläche des Grabens TR vorgesehen. Daher liegt der Gateelektrode 4 die Seitenwandoberfläche des Grabens TR nur mit dem dazwischenliegenden Isolierungsfilm 51 ohne den dazwischenliegenden Isolierungsfilm 52 gegenüber.
Der Isolierungsfilm 51 hat eine Dicke t_i1, zwischen der Gateelektrode 4 und der Driftschicht 1 vom n^--Typ in jeder Seitenwandoberfläche des Grabens TR. Die Dicke t_i1 kann auf der Seitenwandoberfläche des Grabens TR im Wesentlichen gleichmäßig sein. Ferner weist in dieser bevorzugten Ausführungsform der Isolierungsfilm 51, wie in 47 veranschaulicht ist, eine im Wesentlichen gleiche Dicke zur oben erwähnten Dicke t_i1 zwischen der Gateelektrode 4 und der Driftschicht 1 vom n^--Typ in jeder unteren Oberfläche des Grabens TR auf. Mit anderen Worten bedeckt in dieser bevorzugten Ausführungsform der Isolierungsfilm 51 die innere Oberfläche des Grabens TR mit der gleichmäßigen Dicke t_i1. Der Isolierungsfilm 52 weist eine Dicke t_i2 in der Tiefenrichtung (x-Richtung in der Zeichnung) auf.
Der Isolierungsfilm 51 hat eine erste Zusammensetzung. Der Isolierungsfilm 52 hat eine zweite Zusammensetzung, die von der oben erwähnten ersten Zusammensetzung verschieden ist. Die erste Zusammensetzung kann ein Oxid sein. Insbesondere in einem Fall, in dem der Isolierungsfilm 51 ein durch thermische Oxidation gebildeter Oxidationsfilm ist, werden zufriedenstellende Grenzflächencharakteristiken des Gateisolierungsfilms einfach erhalten. Konkret wird eine Defektdichte in der Grenzfläche reduziert, was folglich eine Gateleckage reduziert. Der Isolierungsfilm 51 und der Isolierungsfilm 52 weisen eine Permittivität ε_i1 bzw. Permittivität ε_i2 auf. Vom Standpunkt einer Reduzierung der parasitären Kapazität C_bt in der unteren Oberfläche des Grabens TR wird bevorzugt, dass die Permittivität ε_i2 niedriger als die Permittivität ε_i1 ist.
Als Nächstes wird im Folgenden der Hauptpunkt bevorzugter Abmessungen von Elementen des IGBT 92 unten beschrieben. Man beachte, dass Abmessungen ähnlich den in der ersten bevorzugten Ausführungsform definierten Abmessungen durch ähnliche Begriffe repräsentiert werden. Ferner ist das Verhältnis r, das in Bezug auf den Gateisolierungsfilm 5 in der ersten bevorzugten Ausführungsform definiert wurde, in dieser bevorzugten Ausführungsform in Bezug auf den Gateisolierungsfilm 50 definiert.
Ähnlich der ersten bevorzugten Ausführungsform ist die Tiefe X_g größer als die Tiefe X_jn. Ferner ist die Tiefe d größer als die Tiefe X_jn und geringer als die Tiefe X_jp. In dieser bevorzugten Ausführungsform wird ferner wie in der späteren Beschreibung bevorzugt, dass ein Ausdruck (2.4) und Ausdruck (2.15), der unter Verwendung einer in Ausdruck (2.9) definierten effektiven Permittivität ε_ef ausgedrückt wird, erfüllt sind.
Man beachte, dass eine abgesehen vom Obigen sonstige Konfiguration im Wesentlichen die gleiche wie die Konfiguration der oben erwähnten ersten bevorzugten Ausführungsform ist, und daher werden die gleichen oder entsprechende Elemente durch die gleichen Bezugssymbole bezeichnet, um eine wiederholte Beschreibung zu unterlassen.
(Beziehung zwischen Tiefe d und Tiefe X_jn)
Betreffend die Beziehung zwischen der Tiefe d und der Tiefe X_jn wird bevorzugt, dass ähnlich der ersten bevorzugten Ausführungsform die Beziehung des Ausdrucks (1.1) erfüllt ist.
(Bevorzugter Wert des Verhältnisses r = X_g/X_jn)
Betreffend den bevorzugten Wert des Verhältnisses r = X_g/X_jn wird bevorzugt, dass ähnlich der ersten bevorzugen Ausführungsform die Beziehung des Ausdrucks (1.2) erfüllt ist.
(Korrelation zwischen einer Tiefe X_g, Tiefe X_jn, Breite w, und Dicke t_sd)
50 ist eine partielle perspektivische Querschnittsansicht, die die Definition von Abmessungen in einer Graben-Gatestruktur des IGBT 92 veranschaulicht. Der Graben TR hat als eine Abmessung in der y-Achsenrichtung in der Zeichnung eine Breite w. Ferner weist der Graben TR als eine Abmessung in der z-Achsenrichtung in der Zeichnung eine Länge z auf. Die Gateelektrode 4 ist ferner bis zu der Position vorgesehen, die um eine Abmessung p tiefer als die Tiefe X_jn der Verunreinigungsschicht 8 vom n-Typ liegt. Die Definition anderer Abmessungen ist wie oben beschrieben. Die tiefenbezogenen Abmessungen weisen basierend auf deren jeweiliger Definition die folgende Beziehung auf. $t_{i 2} = d - X_{j n} - p - t_{i 1}$
In dieser bevorzugten Ausführungsform ist der Isolierungsfilm 52 mit der Dicke t_i2 wie in 50 veranschaulicht vorhanden, und daher ist t_i2 > 0 erfüllt. Im Hinblick auf den obigen Ausdruck (2.1) wird daher der folgende Ausdruck erfüllt: $\begin{array}{l} t_{i 2} = d - X_{j n} - p - t_{i 1} > 0 \\ ∴ d - X_{j n} - p > t_{i 1} \end{array}$
Wenn der Ausdruck (2.2) durch die Tiefe X_jn der Verunreinigungsschicht 8 vom n-Typ normiert wird, wird der folgende Ausdruck erhalten. $\frac{p + X_{j n}}{X_{j n}} < \frac{d - t_{i 1}}{X_{j n}}$
Das Verhältnis r wird ähnlich der ersten bevorzugten Ausführungsform auch wie unten ausgedrückt. $r = \frac{p + X_{j n}}{X_{j n}}$
Basierend auf dem obigen Ausdruck und dem obigen Ausdruck (2.3) wird der folgende Ausdruck abgeleitet. $r < \frac{d - t_{i 1}}{X_{j n}}$
51 ist ein erläuterndes Diagramm, das ein Ersatzschaltbild einer parasitären Kapazität von 50 veranschaulicht. Zwischen einem Abschnitt der Gateelektrode 4 mit der Abmessung p und der Driftschicht 1 vom n^--Typ sind ein Paar parasitäre Kapazitäten C'_sd, eine parasitäre Kapazität C_i1 und eine parasitäre Kapazität C_i2 ausgebildet. Das Paar parasitärer Kapazitäten C'_sd entspricht jeder parasitären Kapazität auf der rechten Seite und auf der linken Seite der Seitenwandoberfläche des Grabens TR in der Zeichnung. Ähnlich der ersten bevorzugten Ausführungsform ist eine Gesamtheit des Paars parasitärer Kapazitäten C'_sd, das heißt, das Doppelte der parasitären Kapazität C'_sd, als C_sd definiert. Die parasitäre Kapazität C_sd wird wie folgt ausgedrückt. $C_{s d} \approx 2 p \cdot z \cdot \frac{ε_{i 1} ε_{0}}{t_{i 1}}$
Basierend auf dem Ausdruck (2.5) ist ähnlich der ersten bevorzugten Ausführungsform die parasitäre Kapazität C_sd der Abmessung p direkt proportional.
Die parasitäre Kapazität C_i1 ist eine parasitäre Kapazität, die aufgrund des Isolierungsfilms 51 in der unteren Oberfläche des Grabens TR erzeugt wird, und die parasitäre Kapazität C_i2 ist eine parasitäre Kapazität, die aufgrund des Isolierungsfilms 52 in der unteren Oberfläche des Grabens TR erzeugt wird. Jene parasitäre Kapazitäten werden wie folgt ausgedrückt. $C_{i 1} \approx w \cdot z \cdot \frac{ε_{i 1} ε_{0}}{t_{i 1}}$
$C_{i 2} \approx w \cdot z \cdot \frac{ε_{i 2} ε_{0}}{t_{i 2}}$
Die parasitäre Kapazität C_i1 und die parasitäre Kapazität C_i2 sind in Reihe geschaltet, und daher wird die parasitäre Kapazität C_bt in der unteren Oberfläche des Grabens TR wie folgt ausgedrückt. $\begin{array}{l} C_{b t} & = \frac{C_{i 1} \cdot C_{i_{2}}}{C_{i 1} + C_{i_{2}}} \\ = w \cdot z \cdot \frac{\frac{ε_{i 1}}{t_{i 1}} \cdot \frac{ε_{i 2}}{t_{i 2}} ε_{0}}{\frac{ε_{i 1}}{t_{i 1}} + \frac{ε_{i 2}}{t_{i 2}}} \end{array}$
Die Dicke t_bt des Gateisolierungsfilms 50 auf der unteren Oberfläche des Grabens TR wird hier wie folgt ausgedrückt: $t_{b t} = t_{i 1} + t_{i 2}$
Betrachtet man den gestapelten Aufbau des Isolierungsfilms 51 und des Isolierungsfilms 52 auf der unteren Oberfläche des Grabens TR als einen virtuellen Isolierungsfilm mit der Dicke t_bt und einer einheitlichen relativen Permittivität ε_ef, wird die parasitäre Kapazität C_bt wie folgt ausgedrückt. $\begin{array}{l} C_{b t} & = w \cdot z \cdot \frac{ε_{e f} ε_{0}}{t_{b t}} \\ = w \cdot z \cdot \frac{ε_{e f} ε_{0}}{t_{i 1} + t_{i 2}} \end{array}$
Basierend auf dem Ausdruck (2.6) und dem Ausdruck (2.8) wird die relative Permittivität ε_st wie folgt abgeleitet. $\begin{array}{l} w \cdot z \cdot \frac{ε_{e f} ε_{0}}{t_{i 1} + t_{i 2}} = w \cdot z \cdot \frac{\frac{ε_{i 1}}{t_{i 1}} \cdot \frac{ε_{i 2}}{t_{i 2}} ε_{0}}{\frac{ε_{i 1}}{t_{i 1}} + \frac{ε_{i 2}}{t_{i 2}}} \\ ∴ \frac{ε_{e f}}{t_{i 1} + t_{i 2}} = \frac{\frac{ε_{i 1}}{t_{i 1}} \cdot \frac{ε_{i 2}}{t_{i 2}}}{\frac{ε_{i 1}}{t_{i 1}} + \frac{ε_{i 2}}{t_{i 2}}} \\ ∴ ε_{e f} = \frac{\frac{ε_{i 1}}{t_{i 1}} \cdot \frac{ε_{i 2}}{t_{i 2}}}{\frac{ε_{i 1}}{t_{i 1}} + \frac{ε_{i 2}}{t_{i 2}}} (t_{i 1} + t_{i 2}) \end{array}$
Wieder auf 50 Bezug nehmend wird die Summe der Dicke des Isolierungsfilms 51 und der Dicke des Isolierungsfilms 52 auf der unteren Oberfläche des Grabens TR wie folgt ausgedrückt. $t_{i 1} + t_{i 2} = d - X_{j n} - p$
Basierend auf dem Ausdruck (2.8) und dem Ausdruck (2.10) wird die parasitäre Kapazität C_bt wie folgt ausgedrückt. $C_{b t} = w \cdot z \cdot \frac{ε_{e f} ε_{0}}{d - X_{j n} - p}$
Basierend auf dem Ausdruck (2.11) weist die parasitäre Kapazität C_bt die Reziproke der linearen Funktion der Abmessung p auf und weist eine Korrelation mit d, X_jn und w auf.
In dieser bevorzugten Ausführungsform werden durch eine Reduzierung der parasitären Kapazität C_bt in der unteren Oberfläche des Grabens TR Schaltcharakteristiken weiter ausgezeichnet ausgebildet bzw. verbessert. Konkret wird aus dem in der ersten bevorzugten Ausführungsform erwähnten Grund ein Parameter so ausgewählt, dass er die Beziehung C_bt < C_sd erfüllt. Diese Beziehung wird unter Verwendung des Ausdrucks (2.5) und des Ausdrucks (2.11) wie folgt ausgedrückt. $\begin{array}{l} w \cdot z \cdot \frac{ε_{e f} ε_{0}}{d - X_{j n} - p} < 2 p \cdot z \cdot \frac{ε_{i 1} ε_{0}}{t_{i 1}} \\ ∴ \frac{(ε_{e f} / ε_{i 1}) w}{d - X_{j n} - p} < \frac{2 p}{t_{i 1}} \\ ∴ (ε_{e f} / ε_{i 1}) w \cdot t_{i 1} < 2 p \cdot (d - X_{j n} - p) \\ ∴ 2 p^{2} - 2 (d - X_{j n}) p + (ε_{e f} / ε_{i 1}) w \cdot t_{i 1} < 0 \end{array}$
Basierend auf dem Ausdruck (2.12) fällt die Abmessung p fällt in den folgenden Bereich. $\frac{(d - X_{j n}) - \sqrt{{(d - X_{j n})}^{2} - 2 (ε_{e f} / ε_{i 1}) w \cdot t_{i 1}}}{2} < p < \frac{(d - X_{j n}) + \sqrt{{(d - X_{j n})}^{2} - 2 (ε_{e f} / ε_{i 1}) w \cdot t_{i 1}}}{2}$
52 ist eine grafische Darstellung, die die Beziehung zwischen der Abmessung p und der parasitären Kapazität unter der Bedingung zeigt, dass Dicke t_i1 fest ist. Wie oben beschrieben wurde, ist die parasitäre Kapazität C_sd der Abmessung p direkt proportional. Auf der anderen Seite wird die parasitäre Kapazität C_bt durch den Ausdruck (2.13) ausgedrückt und wird daher im Folgenden in unterteilte Fälle 1 bis 3 dargestellt.

Fall 1: (d - X_jn)² - 2(ε_ef/ε_i1)w·t_i1 > 0
Fall 2: (d - X_jn)² - 2(ε_ef/ε_i1)w·t_i1 = 0
Fall 3: (d - X_jn)² - 2(ε_ef/ε_i1)w·t_i1 < 0

Im Hinblick auf die grafische Darstellung von 52 muss, um die oben erwähnte Beziehung C_bt < C_sd zu erfüllen, Fall 1 übernommen werden. Das heißt, der folgende Ausdruck muss erfüllt sein. $\begin{array}{l} {(d - X_{j n})}^{2} - 2 (ε_{e f} / ε_{i 1}) w \cdot t_{i 1} > 0 \\ ∴ {(d - X_{j n})}^{2} > 2 (ε_{e f} / ε_{i 1}) w \cdot t_{i 1} \end{array}$
Unter der oben erwähnten Bedingung wird die Beziehung zwischen der Tiefe X_jn und der Summe der Abmessung p und der Tiefe X_jn (das heißt, der Tiefe X_g der Gateelektrode 4) basierend auf dem Ausdruck (2.13) wie folgt ausgedrückt. $\begin{matrix} \frac{(d - X_{j n}) - \sqrt{{(d - X_{j n})}^{2} - 2 (ε_{e f} / ε_{i 1}) w \cdot t_{i 1}}}{2} + X_{j n} < p + X_{j n} < \frac{(d - X_{j n}) + \sqrt{{(d - X_{j n})}^{2} - 2 (ε_{e f} / ε_{i 1}) w \cdot t_{i 1}}}{2} + X_{j n} \\ ∴ \frac{(d - X_{j n}) - \sqrt{{(d - X_{j n})}^{2} - 2 (ε_{e f} / ε_{i 1}) w \cdot t_{i 1}}}{2 \cdot X_{j n}} + 1 < \frac{p + X_{j n}}{X_{j n}} < \frac{(d - X_{j n}) + \sqrt{{(d - X_{j n})}^{2} - 2 (ε_{e f} / ε_{i 1}) w \cdot t_{i 1}}}{2 X_{j n}} + 1 \end{matrix}$
Basierend auf der obigen Beziehung wird bevorzugt, dass das Verhältnis r=(p+X_jn)/X_jn in den folgenden Bereich fällt. $r_{m i n} < r < r_{m a x}$
$r_{m i n} = \frac{(d - X_{j n}) - \sqrt{{(d - X_{j n})}^{2} - 2 (ε_{e f} / ε_{i 1}) w \cdot t_{i 1}}}{2 \cdot X_{j n}} + 1$
$r_{m a x} = \frac{(d - X_{j n}) + \sqrt{{(d - X_{j n})}^{2} - 2 (ε_{e f} / ε_{i 1}) w \cdot t_{i 1}}}{2 \cdot X_{j n}} + 1$
Basierend auf dem Obigen wird in dieser zweiten bevorzugten Ausführungsform bevorzugt, dass das Verhältnis r zur gleichen Zeit den Ausdruck (1.2), den Ausdruck (2.4) und den Ausdruck (2.15) erfüllt.
(Herstellungsverfahren für eine Graben-Gatestruktur)
53 bis 61 sind partielle Querschnittsansichten, die erste bis neunte Prozesse in einem Beispiel eines Herstellungsverfahrens für eine Graben-Gatestruktur des IGBT 92 veranschaulichen.
Bezug nehmend auf 53 wird durch Schritte ähnlich 36 bis 38 (erste bevorzugte Ausführungsform), die oben beschrieben wurden, ein thermischer Oxidationsfilm 51a auf der oberen Substratoberfläche SS1 ausgebildet, die die innere Oberfläche des Grabens TR einschließt. Bezug nehmend auf 54 wird ein Isolierungsfilm 52a auf dem thermischen Oxidationsfilm 51a gebildet. Der Isolierungsfilm 52a weist einen Abschnitt auf, der der Isolierungsfilm 52 sein soll.
Bezug nehmend auf 55 wird ein Polysiliziumfilm 60, um den Graben TR zu füllen, mit dem dazwischenliegenden thermischen Oxidationsfilm 51a und Isolierungsfilm 52a gebildet. Bezug nehmend auf 56 wird mit Nassätzen auf der Polysiliziumschicht 60 eine Rückätzung durchgeführt, wodurch die Polysiliziumschicht 60 nur auf der unteren Oberfläche des Grabens TR zurückbleibt. Bezug nehmend auf 57 wird unter Verwendung der Polysiliziumschicht 60 als Maske ein Nassätzen durchgeführt, wodurch der thermische Oxidationsfilm 51a und der Isolierungsfilm 52a nur auf der unteren Oberfläche des Grabens TR zurückbleiben.
Bezug nehmend auf 58 wird durch thermische Oxidation eine Opferschicht gebildet, wodurch ferner ein thermischer Oxidationsfilm 51a auf einer freigelegten inneren Oberfläche des Grabens TR ausgebildet wird. Als Nächstes wird durch Nassätzen der thermische Oxidationsfilm 51a, der durch die Polysiliziumschicht 60 nicht bedeckt ist, entfernt. Die Polysiliziumschicht 60 wird dann durch Nassätzen entfernt. Damit bleiben nach 59 der thermische Oxidationsfilm 51a und der Isolierungsfilm 52a auf der unteren Oberfläche des Grabens TR zurück.
Bezug nehmend auf 60 wird die innere Oberfläche des Grabens TR thermisch oxidiert. Damit wird der Isolierungsfilm 51 gebildet, der aus einem thermischen Oxidationsfilm einschließlich des thermischen Oxidationsfilms 51a besteht (59). Ein Abschnitt des Isolierungsfilms 51 auf der unteren Oberfläche des Grabens TR umfasst den thermischen Oxidationsfilm 51a und hat daher eine größere Dicke als andere Abschnitte.
Bezug nehmend auf 61 wird eine Polysiliziumschicht auf der oberen Substratoberfläche SS1 abgeschieden, um den Graben TR mit dem dazwischenliegenden Gateisolierungsfilm 5 zu füllen. Durch Rückätzung wird ein Teil der Polysiliziumschicht außerhalb des Grabens TR entfernt, wodurch die Gateelektrode 4 gebildet wird. Damit wird eine Graben-Gatestruktur des IGBT 92 erhalten.
Um die oben erwähnten Prozesse einfacher durchzuführen, wird bevorzugt, dass eine Zusammensetzung des Isolierungsfilms 52a (das heißt eine Zusammensetzung des Isolierungsfilms 52) eine Zusammensetzung ist, die geeignet ist, um eine Abscheidung auf der inneren Oberfläche des Grabens TR mit einem hohen Aspektverhältnis so gleichmäßig wie möglich durchzuführen. Ferner wird bevorzugt, dass die oben erwähnte Zusammensetzung eine Zusammensetzung ist, die imstande ist, ein Ätzen bei einer höheren Geschwindigkeit als die Zusammensetzung der Driftschicht 1 vom n^--Typ durchzuführen, das heißt eine Zusammensetzung, die eine hohe Ätzselektivität für die Driftschicht 1 vom n^--Typ aufweist.
(Zusammenfassung der Effekte)
Gemäß dieser bevorzugten Ausführungsform wird der zweite Isolierungsfilm 52 mit einer zweiten Zusammensetzung auf der unteren Oberfläche des Grabens TR mit einem dazwischenliegenden Isolierungsfilm 51 mit einer ersten Zusammensetzung vorgesehen. Damit kann ein Abschnitt des Gateisolierungsfilms 50 auf der unteren Oberfläche aus einer Vielzahl von Materialien bestehen. Deshalb kann ein Unterschied zwischen dem Abschnitt des Gateisolierungsfilms 50 auf der unteren Oberfläche und anderen Abschnitten nicht nur durch die Dicke, sondern auch durch eine physikalische Eigenschaft der Materialien vorgesehen werden. Insbesondere kann durch Verwendung des Isolierungsfilms 52 mit der Permittivität ε_i2, die niedriger als die Permittivität ε_i1 des Isolierungsfilms 51 ist, die parasitäre Kapazität C_bt in der unteren Oberfläche des Grabens TR merklich reduziert werden. Damit ist eine Verbesserung der Schaltcharakteristiken, insbesondere eine Unterdrückung eines Oszillationsphänomens, möglich.
Durch Verwendung eines thermischen Oxidationsfilms als den thermischen Oxidationsfilm 51 und eines von einem thermischen Oxidationsfilm verschiedenen Isolierungsfilms als den Isolierungsfilm 52 kann insbesondere eine Spannung, die zur Zeit einer thermischen Oxidation erzeugt wird, verglichen mit dem Fall unterdrückt werden, in dem ein thermischer Oxidationsfilm als der gesamte Isolierungsfilm 51 genutzt wird. Damit kann eine Erzeugung einer Schädigung oder von Defekten des Halbleitersubstrats 70 auf der inneren Oberfläche des Grabens, die durch die oben erwähnte Spannung hervorgerufen wird, unterdrückt werden. Eine Gateleckage und eine Ungleichmäßigkeit der Schwellenspannung können folglich unterdrückt werden, und eine Zuverlässigkeit des Gateisolierungsfilms kann verbessert werden.
Wenn der Ausdruck (2.14) erfüllt ist, kann die Beziehung C_bt < C_sd betreffend die parasitäre Kapazität erfüllt werden. Gemäß den oben erwähnten Simulationsergebnissen können, wenn die Beziehung erfüllt ist, eine niedrige Ein-Spannung und zufriedenstellende Schaltcharakteristiken leichter erhalten werden.
Man beachte, dass in dieser oben beschriebenen bevorzugten Ausführungsform die Dicke des Isolierungsfilms 51 zwischen der Gateelektrode 4 und der Driftschicht 1 vom n^--Typ in der Seitenwandoberfläche des Grabens TR und die Dicke des Isolierungsfilms 51 zwischen der Gateelektrode 4 und der Driftschicht 1 vom n^--Typ in der unteren Oberfläche des Grabens TR im Wesentlichen gleich sind, diese Dicken aber voneinander verschieden sein können, solange die Bedingung C_bt < C_sd betreffend die parasitäre Kapazität erfüllt ist.
<Dritte bevorzugte Ausführungsform>
In dieser dritten bevorzugten Ausführungsform wird eine Halbleitervorrichtung gemäß den oben erwähnten ersten und zweiten bevorzugten Ausführungsformen und deren modifizierten Beispielen auf einen Leistungswandler angewendet. Die vorliegende Erfindung ist nicht auf einen spezifischen Leistungswandler beschränkt. Jedoch wird im Folgenden als diese dritte bevorzugte Ausführungsform der Fall beschrieben, in dem die vorliegende Erfindung auf einen Dreiphasen-Inverter angewendet wird.
62 ist ein Blockdiagramm, das eine Konfiguration eines Leistungsumwandlungssystems schematisch veranschaulicht, für das ein Leistungswandler 200 gemäß der dritten Ausführungsform der vorliegenden Erfindung verwendet wird.
Der Leistungswandler 200 ist ein zwischen eine Stromquelle 100 und eine Last 300 geschalteter Dreiphasen-Inverter, der eine von der Stromquelle 100 bereitgestellte DC-Leistung in AC-Leistung umwandelt und die AC-Leistung der Last 300 bereitstellt. Der Leistungswandler 200 enthält eine Hauptumwandlungsschaltung 201, eine Ansteuerschaltung 202 und eine Steuerschaltung 203. Die Hauptumwandlungsschaltung 201 enthält den IGBT 91 (erste bevorzugte Ausführungsform) oder den IGBT 92 (zweite bevorzugte Ausführungsform) als ein Schaltelement und wandelt eine eingespeiste DC-Leistung in AC-Leistung um und gibt die AC-Leistung ab. Die Ansteuerschaltung 202 gibt ein Ansteuersignal zum Ansteuern jeder Halbleitervorrichtung als ein Schaltelement an die Halbleitervorrichtung ab. Die Steuerschaltung 203 gibt ein Steuersignal zum Steuern der Ansteuerschaltung 202 an die Ansteuerschaltung 202 ab.
Die Stromquelle 100 ist eine Gleichstromquelle und stellt dem Leistungswandler 200 DC-Leistung bereit. Die Stromquelle 100 kann aus verschiedenen Elementen bestehen. Beispielsweise kann die Stromquelle 100 aus einem DC-System, einer Solarbatterie oder einer Speicherbatterie bestehen oder kann aus einer Gleichrichterschaltung oder einem AC/DC-Wandler bestehen, der mit einem AC-System verbunden ist. Ferner kann die Stromquelle 100 aus einem DC/DC-Wandler zum Umwandeln von von einem DC-System abgegebener DC-Leistung in eine vorbestimmte Leistung bestehen.
Die Last 300 ist ein dreiphasiger Elektromotor, der mit vom Leistungswandler 200 bereitgestellter AC-Leistung angetrieben wird. Man beachte, dass die Last 300 nicht auf eine spezifische Verwendung beschränkt ist, sondern ein in verschiedenen elektrischen Vorrichtungen montierter Elektromotor ist. Beispielsweise kann die Last 300 als ein Elektromotor für ein Hybridfahrzeug, ein Elektrofahrzeug, ein Schienenfahrzeug und einen Lift oder eine Klimaanlagenvorrichtung verwendet werden.
Nun wird der Leistungswandler 200 im Detail beschrieben. Die Hauptumwandlungsschaltung 201 umfasst ein Schaltelement und eine (nicht dargestellte) Freilaufdiode. Wenn das Schaltelement geschaltet wird, wandelt die Hauptumwandlungsschaltung 201 von der Stromquelle 100 bereitgestellte DC-Leistung in AC-Leistung um und stellt die AC-Leistung der Last 300 bereit. Eine konkrete Schaltungskonfiguration der Hauptumwandlungsschaltung 201 kann unterschiedlich sein. Jedoch ist die Hauptumwandlungsschaltung 201 gemäß dieser bevorzugten Ausführungsform eine Dreiphasen-Vollbrückenschaltung mit zwei Niveaus und kann aus sechs Schaltelementen und sechs Freilaufdioden bestehen, die mit den jeweiligen Schaltelementen antiparallel verbunden sind. In den sechs Schaltelementen sind gepaarte zwei Schaltelemente in Reihe geschaltet, um obere und untere Arme zu bilden, und jeder der oberen und unteren Arme bildet eine Phase (U-Phase, V-Phase oder W-Phase) der Vollbrückenschaltung. Ferner sind Ausgangsanschlüsse der oberen und unteren Arme, das heißt drei Ausgangsanschlüsse der Hauptumwandlungsschaltung 201, mit der Last 300 verbunden.
Die Ansteuerschaltung 202 erzeugt ein Ansteuersignal zum Ansteuern des Schaltelements der Hauptumwandlungsschaltung 201 und stellt das Ansteuersignal einer Steuerelektrode des Schaltelements der Hauptumwandlungsschaltung 201 bereit. Konkret folgt die Ansteuerschaltung 202 einem Steuersignal von einer Steuerschaltung 203, die später beschrieben wird, um ein Ansteuersignal, um das Schaltelement in den Ein-Zustand zu bringen, und ein Ansteuersignal, um das Schaltelement in den Aus-Zustand zu bringen, an die Steuerelektrode jedes Schaltelements abzugeben. Falls das Schaltelement im Ein-Zustand gehalten wird, ist das Ansteuersignal ein Spannungssignal mit einer Schwellenspannung des Schaltelements oder höher (Ein-Signal), und in einem Fall, in dem das Schaltelement im Aus-Zustand gehalten wird, ist das Ansteuersignal ein Spannungssignal mit einer Schwellenspannung des Schaltelements oder niedriger (Aus-Signal).
Die Steuerschaltung 203 steuert das Schaltelement der Hauptumwandlungsschaltung 201, so dass der Last 300 eine gewünschte Leistung bereitgestellt wird. Konkret berechnet die Steuerschaltung 203 basierend auf der der Last 300 bereitzustellenden Leistung eine Zeit, zu der jedes Schaltelement der Hauptumwandlungsschaltung 201 in den Ein-Zustand gebracht werden soll (Ein-Zeit). Beispielsweise kann die Hauptumwandlungsschaltung 201 durch eine PWM-Steuerung gesteuert werden, bei der die Ein-Zeit des Schaltelements gemäß einer abzugebenden Spannung moduliert wird. Zu jedem Zeitpunkt gibt dann die Steuerschaltung 203 einen Steuerbefehl (Steuersignal) an die Ansteuerschaltung 202 so aus, dass ein Ein-Signal an ein Schaltelement abgegeben wird, das in den Ein-Zustand gebracht werden soll, und dass ein Aus-Signal an ein Schaltelement abgegeben wird, das in den Aus-Zustand gebracht werden soll. Die Ansteuerschaltung 202 folgt diesem Steuersignal, um ein Ein-Signal oder ein Aus-Signal als ein Ansteuersignal an die Steuerelektrode jedes Schaltelements abzugeben.
Gemäß dieser bevorzugten Ausführungsform umfasst die Hauptumwandlungsschaltung 201 den IGBT 91 (erste bevorzugte Ausführungsform) oder den IGBT 92 (zweite bevorzugte Ausführungsform) als ein Schaltelement. Damit können in der Hauptumwandlungsschaltung Schaltcharakteristiken verbessert werden, während ein nachteiliger Einfluss auf andere wichtige elektrische Charakteristiken unterdrückt wird. Konkret kann ein Ausschalt/Einschalt-Verlust durch Reduzierung einer Spiegelzone verringert werden, die in einer Gate-Wellenform zur Zeit eines Ausschaltens/Einschaltens erscheint. Ferner können ein Oszillationsphänomen und ein Snap-off-Phänomen unterdrückt werden. Damit kann die Umwandlungseffizienz des Leistungswandlers gesteigert werden, und eine Ausgangswellenform von der Hauptumwandlungsschaltung kann einem Steuersignal genauer entsprechen.
In dieser bevorzugten Ausführungsform wurde ein Beispiel beschrieben, in welchem die vorliegende Erfindung auf einen Dreiphasen-Inverter mit zwei Niveaus angewendet wird. Die vorliegende Erfindung ist jedoch nicht darauf beschränkt und kann auf verschiedene Leistungswandler angewendet werden. In dieser bevorzugten Ausführungsform ist der Leistungswandler ein Leistungswandler mit zwei Niveaus; aber ein Leistungswandler mit mehreren Niveaus wie etwa ein Leistungswandler mit drei Niveaus kann genutzt werden. Ferner kann in einem Fall, in dem Leistung einer einphasigen Last bereitgestellt wird, die vorliegende Erfindung auf einen einphasigen Inverter angewendet werden. Falls Leistung einer DC-Last oder dergleichen bereitgestellt wird, kann weiter die vorliegende Erfindung auch auf einen DC/DC-Wandler oder einen AC/DC-Wandler angewendet werden.
Darüber hinaus ist der Leistungswandler, auf den die vorliegende Erfindung angewendet wird, nicht auf den oben erwähnten Fall beschränkt, in dem eine Last ein Elektromotor ist. Beispielsweise kann der Leistungswandler auch als eine Stromquellenvorrichtung einer beliebigen einer Elektroerodiermaschine, einer Laserbearbeitungsmaschine, einer Kochvorrichtung mit induktiver Heizung und eines Systems zur kontaktlosen Vorrichtungsleistungseinspeisung verwendet werden und kann ferner als ein Leistungskonditionierer eines Systems zur Erzeugung photovoltaischer Leistung, eines Leistungsspeichersystems und dergleichen genutzt werden.
Man beachte, dass in der vorliegenden Erfindung jede der bevorzugten Ausführungsformen frei kombiniert werden kann und jede der bevorzugten Ausführungsformen innerhalb des Umfangs der Erfindung wie jeweils abwendbar modifiziert oder weggelassen werden kann.
Obgleich die Erfindung im Detail dargestellt und beschrieben worden ist, ist die vorhergehende Beschreibung in allen Aspekten veranschaulichend und nicht beschränkend. Es versteht sich daher, dass zahlreiche Modifikationen und Variationen konzipiert werden können, ohne vom Umfang der Erfindung abzuweichen.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
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Zitierte Patentliteratur

JP 2005056912 [0003]
JP 2016115847 [0004]
JP 2016157934 [0006]
JP 2016 [0006]
JP 157934 [0006]

Claims

Halbleitervorrichtung (91; 92), umfassend: ein Halbleitersubstrat (70) mit einer ersten Substratoberfläche (SS1) und einer zweiten Substratoberfläche (SS2), die der ersten Substratoberfläche gegenüberliegt, wobei das Halbleitersubstrat umfasst eine Driftschicht (1) mit einer ersten Oberfläche (SL1) und einer zweiten Oberfläche (SL2), die der ersten Oberfläche gegenüberliegt, wobei die Driftschicht einen ersten Leitfähigkeitstyp aufweist, eine erste Verunreinigungsschicht (8), die auf der ersten Oberfläche der Driftschicht vorgesehen ist, den ersten Leitfähigkeitstyp aufweist und eine Verunreinigungskonzentration aufweist, die höher als eine Verunreinigungskonzentration der Driftschicht ist, eine zweite Verunreinigungsschicht (11), die auf der ersten Oberfläche der Driftschicht vorgesehen ist und einen zweiten Leitfähigkeitstyp aufweist, der vom ersten Leitfähigkeitstyp verschieden ist, eine Basisschicht (7), die auf der ersten Verunreinigungsschicht vorgesehen ist und den zweiten Leitfähigkeitstyp aufweist, einen ersten Emitterbereich (10), der auf der Basisschicht vorgesehen ist, teilweise die erste Substratoberfläche bildet und den ersten Leitfähigkeitstyp aufweist, einen zweiten Emitterbereich (6), der auf der Basisschicht vorgesehen ist, teilweise die erste Substratoberfläche bildet und den zweiten Leitfähigkeitstyp aufweist, und einen Kollektorbereich (2), der direkt oder indirekt auf der zweiten Oberfläche der Driftschicht vorgesehen ist, zumindest teilweise die zweite Substratoberfläche bildet und den zweiten Leitfähigkeitstyp aufweist, wobei eine Vielzahl von Gräben (TR) auf der ersten Substratoberfläche des Halbleitersubstrats ausgebildet ist, die Vielzahl von Gräben jeweils eine innere Oberfläche aufweist, worin eine untere Oberfläche und eine Seitenwandoberfläche vorgesehen sind, die Vielzahl von Gräben jeweils einen Hauptabschnitt (TRm), der sich entlang der ersten Substratoberfläche erstreckt, und einen Endabschnitt (TRe) aufweist, der sich entlang der ersten Substratoberfläche so erstreckt, dass er mit dem Hauptabschnitt verbunden ist, die untere Oberfläche im Hauptabschnitt von der Driftschicht gebildet wird und im Endabschnitt von der zweiten Verunreinigungsschicht gebildet wird und die erste Verunreinigungsschicht zwischen der Vielzahl von Gräben in einer Richtung in der Ebene der ersten Substratoberfläche verbindet; einen Gateisolierungsfilm (5; 50), der die innere Oberfläche der Vielzahl von Gräben bedeckt; und eine Gateelektrode (4), die in der Vielzahl von Gräben mit dem dazwischenliegenden Gateisolierungsfilm eingebettet ist, wobei der Gateisolierungsfilm eine erste Dicke zwischen der Gateelektrode und der Driftschicht in der Seitenwandoberfläche aufweist und eine zweite Dicke zwischen der Gateelektrode und der Driftschicht in der unteren Oberfläche aufweist, wobei die zweite Dicke größer als die erste Dicke ist.
Halbleitervorrichtung (91; 92) nach Anspruch 1, wobei eine Tiefe einer Grenzfläche des Gateisolierungsfilms und der Gateelektrode größer als eine Tiefe einer Grenzfläche der Driftschicht und der ersten Verunreinigungsschicht ist, und eine Tiefe der unteren Oberfläche der Vielzahl von Gräben größer als die Tiefe der Grenzfläche der Driftschicht und der ersten Verunreinigungsschicht ist und geringer als eine Tiefe einer Grenzfläche der Driftschicht und der zweiten Verunreinigungsschicht ist.
Halbleitervorrichtung (91) nach Anspruch 1 oder 2, wobei der Gateisolierungsfilm aus einem einzigen Material geschaffen ist.
Halbleitervorrichtung (91) nach Anspruch 3, wobei die folgenden Beziehungen erfüllt sind: $r < \frac{d - t_{s d}}{X_{j n}}$
, und $\begin{array}{l} r_{m i n} < r < r_{m a x} \\ r_{m i n} = \frac{(d - X_{j n}) - \sqrt{{(d - X_{j n})}^{2} - 2 w \cdot t_{s d}}}{2 \cdot X_{j n}} + 1 \\ r_{m a x} = \frac{(d - X_{j n}) + \sqrt{{(d - X_{j n})}^{2} - 2 w \cdot t_{s d}}}{2 \cdot X_{j n}} + 1 \end{array}$
wobei X_jn die Tiefe der Grenzfläche der Driftschicht und der ersten Verunreinigungsschicht repräsentiert, r ein Verhältnis der Tiefe der Grenzfläche des Gateisolierungsfilms und der Gateelektrode zur Tiefe der Grenzfläche der Driftschicht und der ersten Verunreinigungsschicht repräsentiert, w eine Breite der Vielzahl von Gräben repräsentiert, d eine Tiefe der unteren Oberfläche der Vielzahl von Gräben repräsentiert, und t_sd eine Dicke des Gateisolierungsfilms auf der Seitenwandoberfläche der Vielzahl von Gräben repräsentiert.
Halbleitervorrichtung (92) nach Anspruch 1 oder 2, wobei der Gateisolierungsfilm einen ersten Isolierungsfilm mit einer ersten Zusammensetzung umfasst, der die innere Oberfläche der Vielzahl von Gräben mit einer gleichmäßigen Dicke bedeckt, und einen zweiten Isolierungsfilm mit einer zweiten Zusammensetzung, der auf der unteren Oberfläche der Vielzahl von Gräben mit dem dazwischenliegenden ersten Isolierungsfilm vorgesehen ist, und die zweite Zusammensetzung von der ersten Zusammensetzung verschieden ist.
Halbleitervorrichtung (92) nach Anspruch 5, wobei die folgenden Beziehungen erfüllt sind. $r < \frac{d - t_{i 1}}{X_{j n}}$
, und $\begin{array}{l} r_{m i n} < r < r_{m a x} \\ r_{m i n} = \frac{(d - X_{j n}) - \sqrt{{(d - X_{j n})}^{2} - 2 (ε_{e f} / ε_{i 1}) w \cdot t_{i 1}}}{2 \cdot X_{j n}} + 1 \\ r_{m a x} = \frac{(d - X_{j n}) + \sqrt{{(d - X_{j n})}^{2} - 2 (ε_{e f} / ε_{i 1}) w \cdot t_{i 1}}}{2 \cdot X_{j n}} + 1 \end{array}$
wobei X_jn die Tiefe der Grenzfläche der Driftschicht und der ersten Verunreinigungsschicht repräsentiert, r ein Verhältnis der Tiefe der Grenzfläche des Gateisolierungsfilms und der Gateelektrode zur Tiefe der Grenzfläche der Driftschicht und der ersten Verunreinigungsschicht repräsentiert, w eine Breite der Vielzahl von Gräben repräsentiert, d eine Tiefe der unteren Oberfläche der Vielzahl von Gräben repräsentiert, und t_i1 und t_i2 eine Dicke des ersten Isolierungsfilms bzw. eine Dicke des zweiten Isolierungsfilms repräsentieren, ε_i1 und ε_i2 eine Permittivität des ersten Isolierungsfilms bzw. eine Permittivität des zweiten Isolierungsfilms repräsentieren, und ε_ef wie folgt dargestellt wird: $ε_{e f} = \frac{\frac{ε_{i 1}}{t_{i 1}} \cdot \frac{ε_{i 2}}{t_{i 2}}}{\frac{ε_{i 1}}{t_{i 1}} + \frac{ε_{i 2}}{t_{i 2}}} (t_{i 1} + t_{i 2})$
Leistungswandler (200), umfassend: eine Hauptumwandlungsschaltung (201), die die Halbleitervorrichtung (91; 92) nach einem der Ansprüche 1 bis 6 enthält, zum Umwandeln eingespeister Leistung, um die eingespeiste Leistung abzugeben; eine Ansteuerschaltung (202), um ein Ansteuersignal zum Ansteuern der Halbleitervorrichtung an die Halbleitervorrichtung abzugeben; und eine Steuerschaltung (203), um ein Steuersignal zum Steuern der Ansteuerschaltung an die Ansteuerschaltung abzugeben.