JP2019033163A - 半導体装置および電力変換装置 - Google Patents

半導体装置および電力変換装置 Download PDF

Info

Publication number
JP2019033163A
JP2019033163A JP2017152892A JP2017152892A JP2019033163A JP 2019033163 A JP2019033163 A JP 2019033163A JP 2017152892 A JP2017152892 A JP 2017152892A JP 2017152892 A JP2017152892 A JP 2017152892A JP 2019033163 A JP2019033163 A JP 2019033163A
Authority
JP
Japan
Prior art keywords
insulating film
layer
trench
depth
drift layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2017152892A
Other languages
English (en)
Other versions
JP2019033163A5 (ja
JP6820811B2 (ja
Inventor
則 陳
Ze Chen
則 陳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2017152892A priority Critical patent/JP6820811B2/ja
Priority to US16/004,748 priority patent/US10529840B2/en
Priority to DE102018212720.4A priority patent/DE102018212720B4/de
Priority to CN201810879693.4A priority patent/CN109390395B/zh
Publication of JP2019033163A publication Critical patent/JP2019033163A/ja
Publication of JP2019033163A5 publication Critical patent/JP2019033163A5/ja
Application granted granted Critical
Publication of JP6820811B2 publication Critical patent/JP6820811B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42364—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity
    • H01L29/42368—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the insulating layer, e.g. thickness or uniformity the thickness being non-uniform
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/539—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters with automatic control of output wave form or frequency
    • H02M7/5395—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters with automatic control of output wave form or frequency by pulse-width modulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P27/00—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage
    • H02P27/04—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage
    • H02P27/06—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage using dc to ac converters or inverters
    • H02P27/08—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage using dc to ac converters or inverters with pulse width modulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)
  • Thyristors (AREA)

Abstract

【課題】他の重要な電気特性への悪影響を抑えつつスイッチング特性を改善することができる半導体装置を提供する。【解決手段】半導体基板７０は、第１の導電型のドリフト層１と、第１の導電型の第１の不純物層８と、第２の導電型のベース層７と、第１の導電型の第１のエミッタ領域１０とを有している。第１の不純物層８は、ドリフト層１上に設けられており、ドリフト層１の不純物濃度よりも高い不純物濃度を有している。ベース層７は第１の不純物層８上に設けられている。第１のエミッタ領域１０はベース層７上に設けられている。第１の不純物層８はトレンチＴＲの間をつないでいる。半導体基板７０にはゲート絶縁膜に覆われた複数のトレンチＴＲが形成されている。ゲート絶縁膜５は、側壁面とドリフト層１との間で第１の厚みｔｓｄを有しておりかつ底面とドリフト層１との間で第２の厚みｔｂｔを有している。第２の厚みｔｂｔは第１の厚みｔｓｄよりも大きい。【選択図】図１

Description

本発明は、半導体装置および電力変換装置に関し、特に、電力用半導体装置およびそれを用いた電力変換装置に関するものである。
電力変換装置に適用されるスイッチング装置としての絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）には、高い耐電圧、低い電力損失、および良好なスイッチング特性が求められる。
特開２００５−５６９１２号公報（特許文献１）によれば、トランジスタのゲート構造として、トレンチゲート構造が開示されている。トレンチの側壁上の絶縁膜の厚みは、トレンチの底部上の絶縁膜の厚みよりも大きくされている。上記公報によれば、この構造によって、トレンチが深く形成されても耐電圧を高く維持することができるとされている。
特開２０１６−１１５８４７号公報（特許文献２）に開示された一のＩＧＢＴは、ｎ型ドリフト層に形成されたトレンチの底部にｐ型埋め込み領域を有している。また当該公報に開示された他のＩＧＢＴは、ｎ型ドリフト層に形成された互いに隣り合うトレンチ間に、ｐ型カラム領域を有している。上記ｐ型埋め込み領域またはｐ型カラム領域は、電界集中を緩和することによって、耐電圧の向上に寄与し得る。
ＩＧＢＴの電力損失は、オン定常損失と、スイッチング損失とに大別される。オン定常損失は、オン状態における飽和電圧、すなわちオン電圧、に比例する。よって、オン電圧を抑制することによってオン定常損失を低減することができる。スイッチング動作においては、スイッチング損失の低さに加えて、スイッチングの高速性と、発振現象およびスナップオフ現象の抑制とが求められる。スイッチング特性を向上させる方法として、コレクタ領域の不純物濃度を低くすることによってコレクタ側のキャリア濃度を抑える方法が知られている。しかしながら、キャリア濃度の抑制は、オン電圧の上昇という悪影響をともなう。オン電圧はドリフト層の厚みを小さくすれば抑制することができるものの、耐電圧および安全動作領域（ＳＯＡ：Ｓａｆｅｔｙ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ）の確保に鑑みれば、ドリフト層の厚みを過度に小さくする方法の適用には限界がある。
特開２０１６−１５７９３４号公報（特許文献３）によれば、オン電圧の低減を図りつつスイッチング制御性の低下を抑制することが意図されたトレンチゲート型ＩＧＢＴが開示されている。このＩＧＢＴは、オン電圧を低減するためにキャリアストレージ層を有している。キャリアストレージ層は、第１導電型のドリフト層上に形成された第１導電型の高濃度不純物層である。キャリアストレージ層は、不純物濃度が最も高くなるピーク位置を有している。トレンチ側面上におけるゲート絶縁膜の厚みは、上記ピーク位置よりもコレクタ層側において、上記ピーク位置よりもトレンチ開口部側に比して、大きくされている。上記公報によれば、オフ状態からオン状態に移行する際に、キャリアストレージ層付近に位置するトレンチの側面近傍にキャリアが蓄積されたとしても、当該トレンチの側面の少なくとも一部には厚いゲート絶縁膜が形成されているために、ゲート絶縁膜が厚くされている部分ではキャリアによってゲート電位が変動することを抑制でき、よってスイッチング制御性が低下することを抑制できる、とされている。
特開２００５−５６９１２号公報 特開２０１６−１１５８４７号公報 特開２０１６−１５７９３４号公報
耐電圧の向上に効果が見込まれる上記ｐ型埋め込み領域は、上記キャリアストレージ層によるオン電圧の低減効果を損ない得る。なぜならば、キャリアストレージ層からドリフト層中へのトレンチ側壁に沿った電子注入が、ｐ型埋め込み領域によって妨げられるためである。ドリフト層中への電子注入の効率が低下すれば、電子注入に対応しての正孔濃度の上昇が抑制される。よってドリフト層中のキャリア濃度が低くなるので、オン電圧が上昇する。耐電圧の向上に効果が見込まれる上記ｐ型カラム領域が設けられている場合、隣り合うトレンチを面内方向においてつなぐようにキャリアストレージ層を広く形成することができなくなる。その結果、キャリアストレージ層とドリフト層との界面に形成されるポテンシャルバリアにおける、コレクタ側から注入された正孔の蓄積量が低下する。その結果、ドリフト層中のキャリア濃度が低下するので、オン電圧が上昇する。このように、耐電圧の向上とオン電圧の抑制との間には、通常、トレードオフ関係がある。
スイッチング制御性の低下を抑制することが意図されて、トレンチ側面上におけるゲート絶縁膜の厚みが、前述したピーク位置よりもコレクタ層側の部分において大きくされている場合、当該部分を介して互いに対向するゲート電極と半導体領域とによって形成される容量が低下するので、当該部分の近傍に蓄積される電子が少なくなる。その結果、ドリフト層中への電子注入の効率が低下するので、電子注入に対応しての正孔濃度の上昇が抑制される。よってドリフト層中のキャリア濃度が低くなるので、オン電圧が上昇する。
トレンチの底面上に厚い絶縁膜を設ける構造は、本発明者の検討によれば、ドリフト層に形成されたトレンチに対して当該構造が単に適用されただけでは、スイッチング特性に大きな改善をもたらさない。なお、詳しくは後述するが、当該構造は、他の特定の構造との組み合わせの下ではスイッチング特性に大きな改善をもたらすことを本発明者は見出しており、本発明者はそれによって本発明に想到したものである。
本発明は以上のような課題を解決するためになされたものであり、その目的は、スイッチング特性を、他の重要な電気特性への悪影響を抑えつつ改善することができる、半導体装置および電力変換装置を提供することである。
本発明の半導体装置は、半導体基板と、ゲート絶縁膜と、ゲート電極とを有している。半導体基板は、第１の基板表面と、第１の基板表面と反対の第２の基板表面とを有している。
半導体基板は、ドリフト層と、第１の不純物層と、第２の不純物層と、ベース層と、第１のエミッタ領域と、第２のエミッタ領域と、コレクタ領域とを有している。ドリフト層は、第１の面と、第１の面と反対の第２の面とを有しており、第１の導電型を有している。第１の不純物層は、ドリフト層の第１の面上に設けられており、第１の導電型を有しており、ドリフト層の不純物濃度よりも高い不純物濃度を有している。第２の不純物層は、ドリフト層の第１の面上に設けられており、第１の導電型と異なる第２の導電型を有している。ベース層は、第１の不純物層上に設けられており、第２の導電型を有している。第１のエミッタ領域は、ベース層上に設けられており、第１の基板表面を部分的に成し、第１の導電型を有している。第２のエミッタ領域は、ベース層上に設けられており、第１の基板表面を部分的に成し、第２の導電型を有している。コレクタ領域は、ドリフト層の第２の面上に直接的または間接的に設けられており、第２の基板表面を少なくとも部分的に成し、第２の導電型を有している。
半導体基板の第１の基板表面には複数のトレンチが形成されている。複数のトレンチの各々は、底面および側壁面が設けられた内面を有している。複数のトレンチの各々は、第１の基板表面に沿って延びる主部と、第１の基板表面に沿って主部につながる端部とを有している。底面は主部においてドリフト層から成りかつ端部において第２の不純物層から成る。第１の不純物層は第１の基板表面の面内方向において複数のトレンチの間をつないでいる。
ゲート絶縁膜は、複数のトレンチの内面を覆っている。ゲート絶縁膜は、側壁面とドリフト層との間で第１の厚みを有しておりかつ底面とドリフト層との間で第２の厚みを有している。第２の厚みは第１の厚みよりも大きい。ゲート電極は複数のトレンチ内にゲート絶縁膜を介して埋め込まれている。
本発明によれば、スイッチング特性を、他の重要な電気特性への悪影響を抑えつつ改善することができる。
本発明の実施の形態１における半導体装置の構成を概略的に示す部分断面図である。 図１の領域ＩＩの断面斜視図である。 図１の線ＩＩＩ−ＩＩＩに沿う部分断面図である。 半導体装置の特性のシミュレーションがなされる構造のひとつである構造Ｉの構成を示す部分断面図である。 半導体装置の特性のシミュレーションがなされる構造のひとつである構造ＩＩの構成を示す部分断面図である。 半導体装置の特性のシミュレーションがなされる構造のひとつである構造ＩＩＩの構成を示す部分断面図である。 半導体装置の特性のシミュレーションがなされる構造のひとつである構造ＩＶの構成を示す部分断面図である。 スイッチング動作が行われる半導体装置の等価回路を示す図である。 構造Ｉのターンオフ波形のシミュレーション結果を示すグラフ図である。 図４（構造Ｉ）の一点鎖線に沿った断面におけるキャリア濃度分布の、図９に示された損失成分Ｅｏｆｆ１に対応する期間に含まれる時間ｔ０からｔ５までの時間変化のシミュレーション結果を示すグラフ図である。 図４（構造Ｉ）の一点鎖線に沿った断面におけるキャリア濃度分布の、図９に示された損失成分Ｅｏｆｆ２に対応する期間に含まれる時間ｔ５からｔ８までの時間変化のシミュレーション結果を示すグラフ図である。 図４（構造Ｉ）の一点鎖線に沿った断面におけるキャリア濃度分布の、図９に示された損失成分Ｅｏｆｆ３に対応する期間に含まれる時間ｔ８からｔ１０までの時間変化のシミュレーション結果を示すグラフ図である。 構造Ｉ（図４）および構造ＩＩ（図５）のターンオフ動作における、ゲート−エミッタ間電圧Ｖｇｅの波形のシミュレーション結果を示すグラフ図（Ａ）、コレクタ電流Ｉｃの波形のシミュレーション結果を示すグラフ図（Ｂ）、およびコレクタ−エミッタ間電圧Ｖｃｅの波形のシミュレーション結果を示すグラフ図（Ｃ）である。 図４（構造Ｉ）および図５（構造ＩＩ）のそれぞれの一点鎖線に沿った断面での、ターンオフ開始時におけるキャリア濃度分布のシミュレーション結果を示すグラフ図である。 構造Ｉ（図４）および構造ＩＩＩ（図６）のターンオフ動作における、ゲート−エミッタ間電圧Ｖｇｅの波形のシミュレーション結果を示すグラフ図（Ａ）、コレクタ電流Ｉｃの波形のシミュレーション結果を示すグラフ図（Ｂ）、およびコレクタ−エミッタ間電圧Ｖｃｅの波形のシミュレーション結果を示すグラフ図（Ｃ）である。 構造Ｉ（図４）および構造ＩＶ（図７）のターンオフ動作における、ゲート−エミッタ間電圧Ｖｇｅの波形のシミュレーション結果を示すグラフ図（Ａ）、コレクタ電流Ｉｃの波形のシミュレーション結果を示すグラフ図（Ｂ）、およびコレクタ−エミッタ間電圧Ｖｃｅの波形のシミュレーション結果を示すグラフ図（Ｃ）である。 図４（構造Ｉ）および図７（構造ＩＶ）のそれぞれの一点鎖線に沿った断面での、ターンオフ開始時におけるキャリア濃度分布のシミュレーション結果を示すグラフ図である。 構造ＩＩ（図５）および構造ＩＶ（図７）のターンオフ動作における、ゲート−エミッタ間電圧Ｖｇｅの波形のシミュレーション結果を示すグラフ図（Ａ）、コレクタ電流Ｉｃの波形のシミュレーション結果を示すグラフ図（Ｂ）、およびコレクタ−エミッタ間電圧Ｖｃｅの波形のシミュレーション結果を示すグラフ図（Ｃ）である。 構造Ｉ（図４）および構造ＩＶ（図７）の各々における、コレクタ電圧Ｖｃとコレクタ電流Ｉｃとの関係のシミュレーション結果を示すグラフ図（Ａ）、およびゲート−エミッタ間電圧Ｖｇｅとコレクタ電流Ｉｃとの関係のシミュレーション結果を示すグラフ図（Ｂ）である。 トレンチ深さと耐電圧との関係のシミュレーション結果を示すグラフ図である。 比率ｒ＝Ｘｇ／Ｘｊｎが１よりも大きい場合の、構造ＩＶ（図７）のエミッタ側の構成を概略的に示す部分断面図である。 比率ｒ＝Ｘｇ／Ｘｊｎが１よりも小さい場合の、構造ＩＶ（図７）のエミッタ側の構成を概略的に示す部分断面図である。 比率ｒ＝Ｘｇ／Ｘｊｎと、オン電圧Ｖｃｅ（ｓａｔ）およびターンオフ損失Ｅｏｆｆの各々との関係のシミュレーション結果を示すグラフ図である。 図２１および図２２のそれぞれの一点鎖線に沿っての、半導体基板の第１の基板表面からの深さと電界強度との関係のシミュレーション結果を示すグラフ図である。 比率ｒ＝Ｘｇ／Ｘｊｎと耐電圧ＢＶとの関係のシミュレーション結果を示すグラフ図である。 半導体装置のトレンチゲート構造における寸法の定義を説明する部分断面斜視図である。 図２６における寄生容量の等価回路を示す説明図である。 図２６における寸法ｔｓｄが一定の下での寸法ｐと寄生容量との関係を示すグラフ図である。 トレンチ間の寸法が一定の下でトレンチの深さを変化させることによって、トレンチ底面での寄生容量とトレンチ側壁面での寄生容量との関係が調整されるケースにおける、コレクタ電流およびコレクタ−エミッタ間電圧のターンオフ波形のシミュレーション結果を示すグラフ図（Ａ）、および、ゲート−エミッタ間電圧および損失電力のターンオフ波形のシミュレーション結果を示すグラフ図（Ｂ）である。 トレンチ深さおよびトレンチピッチが一定の下でトレンチ幅ｗと寸法ｐとの組を設定することによって、トレンチ底面での寄生容量とトレンチ側壁面での寄生容量との関係が調整されるケースにおける、総寄生容量とターンオフ損失との関係のシミュレーション結果を示すグラフ図（Ａ）および、総寄生容量とコレクタ−エミッタ間ピーク電圧との関係のシミュレーション結果を示すグラフ図（Ｂ）である。 コレクタ電流およびコレクタ−エミッタ間電圧のターンオフ波形のシミュレーション結果を、Ｃｂｔ＋Ｃｓｄ＝ＣＡ（図３０（Ａ）および図３０（Ｂ））の場合について示すグラフ図（Ａ）、Ｃｂｔ＋Ｃｓｄ＝ＣＢ（図３０（Ａ）および図３０（Ｂ））の場合について示すグラフ図（Ｂ）、および、Ｃｂｔ＋Ｃｓｄ＝ＣＣ（図３０（Ａ）および図３０（Ｂ））の場合について示すグラフ図（Ｃ）である。 図３１（Ａ）の拡大図（Ａ）、図３１（Ｂ）の拡大図（Ｂ）、および、図３１（Ｃ）の拡大図（Ｃ）である。 ゲート−エミッタ間電圧および損失電力のターンオフ波形のシミュレーション結果を、Ｃｂｔ＋Ｃｓｄ＝ＣＡ（図３０（Ａ）および図３０（Ｂ））の場合について示すグラフ図（Ａ）、Ｃｂｔ＋Ｃｓｄ＝ＣＢ（図３０（Ａ）および図３０（Ｂ））の場合について示すグラフ図（Ｂ）、および、Ｃｂｔ＋Ｃｓｄ＝ＣＣ（図３０（Ａ）および図３０（Ｂ））の場合について示すグラフ図（Ｃ）である。 コレクタ電流およびコレクタ−エミッタ間電圧のターンオン波形のシミュレーション結果を、Ｃｂｔ＋Ｃｓｄ＝ＣＡ（図３０（Ａ）および図３０（Ｂ））の場合について示すグラフ図（Ａ）、Ｃｂｔ＋Ｃｓｄ＝ＣＢ（図３０（Ａ）および図３０（Ｂ））の場合について示すグラフ図（Ｂ）、および、Ｃｂｔ＋Ｃｓｄ＝ＣＣ（図３０（Ａ）および図３０（Ｂ））の場合について示すグラフ図（Ｃ）である。 ゲート−エミッタ間電圧および損失電力のターンオン波形のシミュレーション結果を、Ｃｂｔ＋Ｃｓｄ＝ＣＡ（図３０（Ａ）および図３０（Ｂ））の場合について示すグラフ図（Ａ）、Ｃｂｔ＋Ｃｓｄ＝ＣＢ（図３０（Ａ）および図３０（Ｂ））の場合について示すグラフ図（Ｂ）、および、Ｃｂｔ＋Ｃｓｄ＝ＣＣ（図３０（Ａ）および図３０（Ｂ））の場合について示すグラフ図（Ｃ）である。 図１の半導体装置が有するトレンチゲート構造の製造方法例の第１の工程を示す部分断面図である。 図１の半導体装置が有するトレンチゲート構造の製造方法例の第２の工程を示す部分断面図である。 図１の半導体装置が有するトレンチゲート構造の製造方法例の第３の工程を示す部分断面図である。 図１の半導体装置が有するトレンチゲート構造の製造方法例の第４の工程を示す部分断面図である。 図１の半導体装置が有するトレンチゲート構造の製造方法例の第５の工程を示す部分断面図である。 図１の半導体装置が有するトレンチゲート構造の製造方法例の第６の工程を示す部分断面図である。 図１の半導体装置が有するトレンチゲート構造の製造方法例の第７の工程を示す部分断面図である。 図１の半導体装置が有するトレンチゲート構造の製造方法例の第８の工程を示す部分断面図である。 図１の半導体装置が有するトレンチゲート構造の製造方法例の第９の工程を示す部分断面図である。 図１の半導体装置が有するトレンチゲート構造の製造方法例の第１０の工程を示す部分断面図である。 図１の半導体装置における、電子蓄積層からの電子の注入を示す部分断面図である。 本発明の実施の形態２における半導体装置の構成を概略的に示す部分断面図である。 図４７の領域ＸＬＶＩＩＩの断面斜視図である。 図４７の線ＸＬＩＸ−ＸＬＩＸに沿う部分断面図である。 半導体装置のトレンチゲート構造における寸法の定義を説明する部分断面斜視図である。 図５０における寄生容量の等価回路を示す説明図である。 図５０における寸法ｔｉ１が一定の下での寸法ｐと寄生容量との関係を示すグラフ図である。 図４７の半導体装置が有するトレンチゲート構造の製造方法例の第１の工程を示す部分断面図である。 図４７の半導体装置が有するトレンチゲート構造の製造方法例の第２の工程を示す部分断面図である。 図４７の半導体装置が有するトレンチゲート構造の製造方法例の第３の工程を示す部分断面図である。 図４７の半導体装置が有するトレンチゲート構造の製造方法例の第４の工程を示す部分断面図である。 図４７の半導体装置が有するトレンチゲート構造の製造方法例の第５の工程を示す部分断面図である。 図４７の半導体装置が有するトレンチゲート構造の製造方法例の第６の工程を示す部分断面図である。 図４７の半導体装置が有するトレンチゲート構造の製造方法例の第７の工程を示す部分断面図である。 図４７の半導体装置が有するトレンチゲート構造の製造方法例の第８の工程を示す部分断面図である。 図４７の半導体装置が有するトレンチゲート構造の製造方法例の第９の工程を示す部分断面図である。 本発明の実施の形態３による電力変換装置が適用された電力変換システムの構成を概略的に示すブロック図である。
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。
＜実施の形態１＞
（構成の概要）
図１は、本実施の形態１におけるＩＧＢＴ９１（半導体装置）の構成を概略的に示す部分断面図である。図２は、図１の領域ＩＩの断面斜視図である。図３は、図１の線ＩＩＩ−ＩＩＩに沿う部分断面図である。なお図２の領域ＥＸにおいては、半導体基板７０の基板上面ＳＳ１（第１の基板表面）が見やすくなるように、基板上面ＳＳ１より上方の構成の図示が省略されている。
ＩＧＢＴ９１は、半導体基板７０と、ゲート絶縁膜５と、ゲート電極４と、エミッタ電極２１と、コレクタ電極２２と、層間絶縁膜２３と、ゲート配線層２４とを有している。半導体基板７０は、基板上面ＳＳ１と、基板下面ＳＳ２（第１の基板表面と反対の第２の基板表面）とを有している。半導体基板７０の基板上面ＳＳ１には複数のトレンチＴＲが形成されている。半導体基板７０は、ｎ−型ドリフト層１と、ｎ型不純物層８（第１の不純物層）と、ｎ型バッファ層９と、ｐ＋型不純物層１１（第２の不純物層）と、ｐ型ベース層７と、ｎ＋型エミッタ領域１０（第１のエミッタ領域）と、ｐ＋型エミッタ領域６（第２のエミッタ領域）と、ｐ型コレクタ領域２とを有している。
ｎ−型ドリフト層１は、上面ＳＬ１（第１の面）と、下面ＳＬ２（第１の面と反対の第２の面）とを有している。ｎ−型ドリフト層１は単結晶基板によって構成され得る。ｎ−型ドリフト層１はｎ型（第１の導電型）を有している。ｎ−型ドリフト層１の不純物濃度は実質的に均一であってよい。
ｎ型不純物層８はｎ−型ドリフト層１の上面ＳＬ１上に部分的に設けられている。ｎ型不純物層８は、ｎ−型ドリフト層１の不純物濃度よりも高い不純物濃度を有している。ｎ型不純物層８の不純物濃度は、ｎ−型ドリフト層１の不純物濃度の１×１０２倍以上１×１０４倍以下であることが好ましい。ｎ型不純物層８の不純物濃度は、深さ方向（図中、ｘ方向）においてピーク値を有していてもよく、その場合、当該ピーク値をｎ型不純物層８の不純物濃度と見なしてよい。ｎ型不純物層８は基板上面ＳＳ１の面内方向においてトレンチＴＲの間をつないでいる。
ｐ型ベース層７は、ｎ型不純物層８上に設けられており、ｐ型を有している。ｎ＋型エミッタ領域１０は、ｐ型ベース層７上に設けられており、基板上面ＳＳ１を部分的に成している。ｎ＋型エミッタ領域１０はｎ型を有している。ｐ＋型エミッタ領域６は、ｐ型ベース層７上に設けられており、基板上面ＳＳ１を部分的に成している。ｐ＋型エミッタ領域６はｐ型（第１の導電型と異なる第２の導電型）を有している。
ｎ型バッファ層９は、ｎ−型ドリフト層１の下面ＳＬ２上に設けられている。ｎ型バッファ層９は、ｎ型を有しており、ｎ−型ドリフト層１の不純物濃度よりも高い不純物濃度を有している。ｎ型バッファ層９は省略されてもよい。ｐ型コレクタ領域２は、ｎ−型ドリフト層１の下面ＳＬ２上に直接的または間接的に設けられており、本実施の形態においてはｎ−型ドリフト層１の下面ＳＬ２上にｎ型バッファ層９を介して間接的に設けられている。なおｎ型バッファ層９が省略される場合、ｐ型コレクタ領域２はｎ−型ドリフト層１の下面ＳＬ２上に直接的に設けられる。ｐ型コレクタ領域２は、基板下面ＳＳ２を少なくとも部分的に成しており、図１においては全体を成している。なお基板下面ＳＳ２は部分的にｎ型の領域によって構成されてもよい。
ｐ＋型不純物層１１は、ｎ−型ドリフト層１の上面ＳＬ１上に部分的に設けられている。平面視（図２における上方からの視野）において、ｐ＋型不純物層１１が形成されている領域にはｎ＋型エミッタ領域１０が設けられておらず、典型的にはｐ＋型不純物層１１が基板上面ＳＳ１まで達している。
複数のトレンチＴＲは典型的には周期的に配列されている。トレンチＴＲの各々は、底面および側壁面が設けられた内面を有している。トレンチＴＲの各々は、図３に示されているように、基板上面ＳＳ１に沿って（図中、横方向に沿って）延びる主部ＴＲｍと、基板上面ＳＳ１に沿って主部ＴＲｍにつながる端部ＴＲｅとを有している。トレンチＴＲの底面は、主部ＴＲｍにおいてｎ−型ドリフト層１から成り、かつ端部ＴＲｅにおいてｐ＋型不純物層１１から成る。主部ＴＲｍは、ｎ＋型エミッタ領域１０およびｐ＋型エミッタ領域６が設けられたｐ型ベース層７と、ｎ型不純物層８とを貫いて、ｎ−型ドリフト層１に達している。よって主部ＴＲｍの側壁面は、ｎ＋型エミッタ領域１０とｐ型ベース層７とｎ型不純物層８とが連なった部分を有しており、当該部分はゲート電極４からの電界によって制御されるチャネルを構成している。言い換えれば、主部ＴＲｍの側壁面は、ゲート絶縁膜５およびゲート電極４と共に、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：金属−絶縁体−半導体）トランジスタ構造を構成している。端部ＴＲｅの側壁面は、ｎ＋型エミッタ領域１０を有しておらず、典型的にはｐ＋型不純物層１１のみから成る。よって端部ＴＲｅはチャネルを構成していない。言い換えれば、端部ＴＲｅの側壁面は、ＭＩＳトランジスタ構造を構成していない。
ゲート絶縁膜５はトレンチＴＲの内面を覆っている。ゲート絶縁膜５は、トレンチＴＲの各々の側壁面とｎ−型ドリフト層１との間で厚みｔｓｄ（第１の厚み）を有しており、かつ、トレンチＴＲの各々の底面とｎ−型ドリフト層１との間で第２の厚みｔｂｔ（第２の厚み）を有している。厚みｔｂｔは厚みｔｓｄよりも大きい。よって、ゲート絶縁膜５のうちトレンチＴＲの底面に面する部分の厚みは、ゲート絶縁膜５のうちトレンチＴＲの側壁面に面しかつｎ−型ドリフト層１に面する部分の厚みよりも大きい。厚みｔｓｄは、トレンチＴＲの側壁面上において実質的に均一であってよい。ゲート絶縁膜５は一の材料で作られていてよい。特に、ゲート絶縁膜５が、熱酸化によって形成された酸化膜である場合、ゲート絶縁膜の界面特性を良好なものとしやすい。具体的には、界面における欠陥密度が低くなり、よってゲートリークが低減される。
ゲート電極４は複数のトレンチＴＲ内にゲート絶縁膜５を介して埋め込まれている。ゲート電極４は、例えば、導電性を有するポリシリコンによって作られている。
エミッタ電極２１は、ｎ＋型エミッタ領域１０およびｐ＋型エミッタ領域６に電気的に接続されており、具体的にはオーミックに接続されている。エミッタ電極２１は、ｎ＋型エミッタ領域１０およびｐ＋型エミッタ領域６に直接接していてよい。エミッタ電極２１は、例えばアルミニウムから作られており、半導体基板７０との界面はシリサイド化されていてよい。コレクタ電極２２は、ｐ型コレクタ領域２に電気的に接続されており、具体的にはオーミックに接続されている。エミッタ電極２１はｐ型コレクタ領域２に直接接していてよい。コレクタ電極２２は、例えばアルミニウムから作られており、半導体基板７０との界面はシリサイド化されていてよい。
次に、本実施の形態における好適な構造パラメータ、すなわちＩＧＢＴ９１の要素が有する好適な寸法、の概要について以下に説明する。なお以下の説明において、「深さ」とは、半導体基板７０の基板上面ＳＳ１からのｘ方向に沿った深さ位置のことを意味する。
ゲート絶縁膜５とゲート電極４との界面の深さを深さＸｇと定義する。ｎ−型ドリフト層１とｎ型不純物層８との界面の深さを深さＸｊｎと定義する。トレンチＴＲの底面の深さを深さｄと定義する。トレンチＴＲの幅をｗと定義する。ｎ−型ドリフト層１とｐ＋型不純物層１１との界面の深さを深さＸｊｐと定義する。深さＸｊｎに対する深さＸｇの比率すなわちＸｇ／Ｘｊｎを比率ｒと定義する。
深さＸｇは深さＸｊｎよりも大きい。深さｄは、深さＸｊｎよりも大きく、かつ深さＸｊｐよりも小さい。また、後述する式（１．７）および式（１．１３）が満たされていることが好ましい。
（ＩＧＢＴの構造の比較検討）
ＩＧＢＴにおいて、オン電圧とスイッチング損失との間には、通常、トレードオフ関係がある。このため、後述される比較は、オン電圧が一定の条件下で行われる。オン電圧はｐ型コレクタ領域２の濃度で調整される。ｐ型コレクタ領域２の濃度が高くなると、ターンオフ開始時における基板下面ＳＳ２近傍でのキャリア濃度も高くなる。
図４〜図７のそれぞれは、ＩＧＢＴの特性のシミュレーションがなされる構造Ｉ〜構造ＩＶの構成を示す部分断面図である。構造ＩＶ（図７）は、本実施の形態のＩＧＢＴ９１に対応した構造を有している。構造ＩＩＩ（図６）は、構造ＩＶからｎ型不純物層８が省略されたものである。構造ＩＩ（図５）は、構造ＩＶのゲート絶縁膜５に代わり、トレンチＴＲの底面および側壁面の上で同じ厚みを有するゲート絶縁膜５Ｚを有するものである。同様に、構造Ｉ（図４）は、構造ＩＩＩのゲート絶縁膜５に代わり、ゲート絶縁膜５Ｚを有するものである。
図８は、スイッチング動作が行われるＩＧＢＴの等価回路を示すものである。等価回路は、負荷インダクタンスＬｍ、ゲート抵抗Ｒｇ、回路寄生インダクタンスＬｓ、ゲート−エミッタ間寄生容量Ｃｇｅ、エミッタ−コレクタ間寄生容量Ｃｃｅ、および、ゲート−コレクタ間寄生容量Ｃｇｃを有している。容量Ｃｇｃは、ゲート絶縁膜５のトレンチＴＲの底面上における厚みｔｂｔの逆数に比例する。よって、厚みｔｂｔが大きくなるとゲート−エミッタ間寄生容量Ｃｇｃが減少する。寄生容量および寄生インダクタンスは、スイッチング動作時のデバイス内部状態（キャリア濃度および電界強度）に関係しており、結果、ＩＧＢＴのスイッチング動作時の発振現象とスナップオフ現象とへ影響を及ぼす。後述するシミュレーションにおいては、電源電圧Ｖｃｃ＝１８００Ｖ、温度＝４２３Ｋ、ゲート電圧ＶＧ＝±１５Ｖ、および、インダクタンスＬｓ＝２．４７μＨの条件が用いられている。
図９は、構造Ｉの、シミュレーションによって得られたターンオフ波形を示すグラフ図である。ターンオフ損失Ｅｏｆｆは、以下の３つの損失成分Ｅｏｆｆ１、Ｅｏｆｆ２、およびＥｏｆｆ３に分けられる。
損失成分Ｅｏｆｆ１は、ゲート信号のターンオフの開始からミラー領域の放電完了までの期間における損失である。この期間において、電流Ｉｃは増加しており、また（図示されているグラフからは判別しにくいが）コレクタ−エミッタ間電圧Ｖｃｅが増加し始めている。寄生容量Ｃｇｃが小さくなると、ミラー領域の時間が短くなる。エネルギー損失＝∫ＩＶｄｔの関係から、ミラー領域の時間が短くなるほど、損失成分Ｅｏｆｆ１は小さくなる。また、ターンオフの開始時のエミッタ側のキャリア濃度が高くなると、空乏化が阻止されるので、コレクタ−エミッタ間電圧Ｖｃｅの増加率ｄＶ／ｄｔが小さくなる。増加率ｄＶ／ｄｔが小さくなるほど、コレクタ−エミッタ間電圧Ｖｃｅの値が小さくなるので、損失成分Ｅｏｆｆ１が小さくなる。図１０は、図４の一点鎖線に沿った断面におけるキャリア濃度分布の、ターンオフ損失Ｅｏｆｆの損失成分Ｅｏｆｆ１（図９）に対応する期間に含まれる時間ｔ０からｔ５までの時間変化を示すグラフ図である。
損失成分Ｅｏｆｆ２（図９）は、ゲート−エミッタ間電圧Ｖｇｅのミラー領域の放電完了から、コレクタ−エミッタ間電圧Ｖｃｅがピークに至るまでの期間における損失である。この期間で、コレクタ−エミッタ間電圧Ｖｃｅが激増し、コレクタ電流Ｉｃが増加後激減する。損失成分Ｅｏｆｆ２がターンオフ損失Ｅｏｆｆ全体の半分もしくは半分以上を占める。コレクタ電流Ｉｃのピーク値が高くなると、損失が増加する。また、この期間のコレクタ−エミッタ間電圧ＶｃｅのｄＶ／ｄｔが小さくなると、スイッチングの時間が長くなるので、損失が増加する。図１１は、図４の一点鎖線に沿った断面におけるキャリア濃度分布の、図９に示された損失成分Ｅｏｆｆ２に対応する期間に含まれる時間ｔ５からｔ８までの時間変化を示すグラフ図である。
損失成分Ｅｏｆｆ３（図９）は、コレクタ−エミッタ間電圧Ｖｃｅのピークの時刻から、コレクタ電流Ｉｃが完全に消えるまでの期間における損失である。この期間で、コレクタ−エミッタ間電圧Ｖｃｅが電源電圧Ｖｃｃまで減少してその後ほぼ一定となり、コレクタ電流Ｉｃは、より緩やかに減少する。構造Ｉにおいては、損失成分Ｅｏｆｆ３はターンオフ損失Ｅｏｆｆの全体の半分弱を占める。コレクタ側のキャリア濃度が低くなると、コレクタ電流Ｉｃのテール電流が低くなるので、損失成分Ｅｏｆｆ３が発生する期間が短くなり、よって損失成分Ｅｏｆｆ３が減少する。図１２は、図４の一点鎖線に沿った断面におけるキャリア濃度分布の、図９に示された損失成分Ｅｏｆｆ３に対応する期間に含まれる時間ｔ８からｔ１０までの時間変化を示すグラフ図である。
以下、構造Ｉ〜構造ＩＶ（図４〜図７）に対して、シミュレーションによってターンオフ波形を比較することにより、本実施の形態によるスイッチング時間の短縮効果とターンオフ損失の低減効果と発振抑制効果とについて検討する。詳しくは後述するが、結論として、本実施の形態に対応する構造ＩＶによって、ターンオフ損失Ｅｏｆｆのうち特に損失成分Ｅｏｆｆ１および損失成分Ｅｏｆｆ３が低減され、よってトータルのターンオフ損失Ｅｏｆｆを低減することができる。
図１３は、構造Ｉ（図４）および構造ＩＩ（図５）のターンオフ動作における、ゲート−エミッタ間電圧Ｖｇｅの波形を示すグラフ図（Ａ）、コレクタ電流Ｉｃの波形を示すグラフ図（Ｂ）、およびコレクタ−エミッタ間電圧Ｖｃｅの波形を示すグラフ図（Ｃ）である。
図１３（Ａ）を参照して、構造ＩＩ（図５）はｎ型不純物層８を有することから、構造Ｉと比べ、損失成分Ｅｏｆｆ１（図９）に対応する期間のミラー領域が長くなる（図１３（Ａ）における矢印参照）。図１３（Ｂ）を参照して、よって損失成分Ｅｏｆｆ１に対応する期間のコレクタ電流Ｉｃのピーク値が高くなる。
図１４は、図４（構造Ｉ）および図５（構造ＩＩ）のそれぞれの一点鎖線に沿った断面での、ターンオフ開始時におけるキャリア濃度分布のシミュレーション結果を示すグラフ図である。図示されているように、構造Ｉよりも構造ＩＩの方が、エミッタ側（基板上面ＳＳ１側）のキャリア濃度が高い。図９の説明において前述したとおり、エミッタ側のキャリア濃度が高くなるほど、ミラー領域が長くなり、また損失成分Ｅｏｆｆ１の期間におけるｄＶ／ｄｔが小さい。よって、構造ＩＩの損失成分Ｅｏｆｆ１および損失成分Ｅｏｆｆ２は、構造Ｉのものより大きい。一方、構造Ｉよりも構造ＩＩの方が、コレクタ側（基板下面ＳＳ２側）のキャリア濃度が低い。図９の説明において前述したとおり、損失成分Ｅｏｆｆ３の期間におけるテール電流がほとんどない（図１３（Ｂ）の矢印参照）。よって構造ＩＩの損失成分Ｅｏｆｆ３は、構造Ｉのものよりも小さい。総和として、構造ＩＩのターンオフ損失Ｅｏｆｆは、構造Ｉのものよりも小さい。しかしながら、構造ＩＩにおいてはターンオフ時にスナップオフ現象が生じ、その後、発振現象も生じている（図１３（Ｃ）における矢印参照）。
上述した内容を含め、構造Ｉ〜構造ＩＶの各々について、損失成分Ｅｏｆｆ１〜損失成分Ｅｏｆｆ３と、それらの和であるターンオフ損失Ｅｏｆｆと、発振現象およびスナップオフ現象の程度とについて、シミュレーション結果を、以下の表にまとめる。
Figure 2019033163
なお上記の表においては、構造Ｉのターンオフ損失Ｅｏｆｆが１００％となるように規格化されている。
図１５は、構造Ｉ（図４）および構造ＩＩＩ（図６）のターンオフ動作における、ゲート−エミッタ間電圧Ｖｇｅの波形のシミュレーション結果を示すグラフ図（Ａ）、コレクタ電流Ｉｃの波形のシミュレーション結果を示すグラフ図（Ｂ）、およびコレクタ−エミッタ間電圧Ｖｃｅの波形のシミュレーション結果を示すグラフ図（Ｃ）である。構造ＩＩＩ（図６）はトレンチＴＲの底面上において厚いゲート絶縁膜５を有することから、損失成分Ｅｏｆｆ１の期間におけるミラー領域が短くなっている（図２．１２（Ａ）における矢印参照）。その影響で、損失成分Ｅｏｆｆ２の期間における電流ピークが小さくなっている（図１５（Ｂ）参照）。それ以外については、構造ＩＩＩと構造Ｉとの間でターンオフ波形の違いはほとんどない。このように、構造ＩＩＩと構造Ｉとの間での波形の違いは小さく、上記の表に示されているように、ターンオフ損失Ｅｏｆｆの値もほぼ同じである。また、構造ＩＩＩも構造Ｉも発振しない。以上から、ゲート絶縁膜の厚みをトレンチＴＲの底面上において大きくするだけでは、ターンオフ特性の大きな改善は得られないことがわかる。
図１６は、構造Ｉ（図４）および構造ＩＶ（図７）のターンオフ動作における、ゲート−エミッタ間電圧Ｖｇｅの波形のシミュレーション結果を示すグラフ図（Ａ）、コレクタ電流Ｉｃの波形のシミュレーション結果を示すグラフ図（Ｂ）、およびコレクタ−エミッタ間電圧Ｖｃｅの波形のシミュレーション結果を示すグラフ図（Ｃ）である。構造ＩＶ（図７）は、ｎ型不純物層８を有するもののトレンチＴＲの底面上において厚いゲート絶縁膜５をも有することから、損失成分Ｅｏｆｆ１の期間におけるミラー領域が短くなっている（図２．１３（Ａ）における矢印参照）。その影響で、損失成分Ｅｏｆｆ１が小さくなる。図１７は、図４（構造Ｉ）および図７（構造ＩＶ）のそれぞれの一点鎖線に沿った断面での、ターンオフ開始時におけるキャリア濃度分布のシミュレーション結果を示すグラフ図である。構造ＩＶの方かエミッタ側（基板上面ＳＳ１側）のキャリア濃度が高いため、図９の説明において前述したとおり、損失成分Ｅｏｆｆ１の期間におけるｄＶ／ｄｔが小さい。その結果、損失成分Ｅｏｆｆ１がさらに小さくなる。また、構造ＩＶのコレクタ側（基板下面ＳＳ２側）に設けられたｐ型コレクタ領域２の濃度が低いため、構造ＩＩと同様に、損失成分Ｅｏｆｆ３の期間にテール電流がほとんど発生せず、よって損失成分Ｅｏｆｆ３が低減される。
図１８は、構造ＩＩ（図５）および構造ＩＶ（図７）のターンオフ動作における、ゲート−エミッタ間電圧Ｖｇｅの波形のシミュレーション結果を示すグラフ図（Ａ）、コレクタ電流Ｉｃの波形のシミュレーション結果を示すグラフ図（Ｂ）、およびコレクタ−エミッタ間電圧Ｖｃｅの波形のシミュレーション結果を示すグラフ図（Ｃ）である。構造ＩＶ（図７）のミラー領域は構造ＩＩ（図５）のものよりも短くなっている（図２．１５（Ａ）における矢印参照）。このため構造ＩＶによれば、損失成分Ｅｏｆｆ２の期間における電流ピークが小さくなり、よって損失成分Ｅｏｆｆ１および損失成分Ｅｏｆｆ２が低減する。また、構造ＩＶ（図７）はトレンチＴＲの底面上において厚いゲート絶縁膜５を有することから、ゲート−コレクタ間寄生容量Ｃｇｃ（図８）が低減するため、発振現象およびスナップオフ現象が抑制されている。
以上の説明からわかるように、上記の表に示したように、本実施の形態に対応する構造ＩＶによれば、最も低いターンオフ損失Ｅｏｆｆを実現することができ、かつ発振現象およびスナップオフ現象を抑制することができる。
（スイッチング特性以外の他の特性について）
図１９は、構造Ｉ（図４）および構造ＩＶ（図７）の各々における、コレクタ電圧Ｖｃとコレクタ電流Ｉｃとの関係のシミュレーション結果を示すグラフ図（Ａ）、およびゲート−エミッタ間電圧Ｖｇｅとコレクタ電流Ｉｃとの関係のシミュレーション結果を示すグラフ図（Ｂ）である。本実施の形態に対応する構造ＩＶは、構造Ｉと比較して、Ｉｃ−Ｖｃ特性およびＩｃ−Ｖｇｅ特性の点で同等の特性を有している。
（深さｄと深さＸｊｎとの関係）
図２０は、トレンチＴＲの深さｄ（図２．１９（１））と耐電圧ＢＶとの関係のシミュレーション結果を示すグラフ図である。なお深さｄを表す横軸には、指標として、ｎ型不純物層８の深さＸｊｎの値と、ｐ＋型不純物層１１の深さＸｊｐの値とが示されている。また耐電圧ＢＶは、深さｄが深さＸｊｎに等しいときの値によって規格化されている。
深さｄが深さＸｊｎより浅くなると、耐電圧ＢＶが減少する。この理由は、トレンチＴＲのフィールドプレート効果が低減するためと考えられる。また、トレンチの深さｄがｐ＋型不純物層１１の深さＸｊｐより深くなると、耐電圧ＢＶが減少する。この理由は、トレンチＴＲの端部ＴＲｅ（図３）の底面での電界強度が上昇するためと考えられる。以上から、高い耐電圧ＢＶを得るためには、深さｄは、下記の式（１．１）の関係を満たすことが好ましい。
Figure 2019033163
（比率ｒ＝Ｘｇ／Ｘｊｎの好適値について）
図２１および図２２のそれぞれは、トレンチＴＲの深さｄが一定の下での、比率ｒ＝Ｘｇ／Ｘｊｎが１よりも大きい場合と小さい場合とでの、構造ＩＶのエミッタ側の構成を概略的に示す部分断面図である。比率ｒは、前述したように、ｎ型不純物層８の深さＸｊｎに対するゲート電極４の深さＸｇの比率（図１参照）である。なお、深さｄが一定の下で構造ＩＶ（図７）を構成するためには、比率ｒが上限値未満である必要があり、比率ｒが上限値に達すると、構造ＩＶではなく構造ＩＩ（図５）が構成される。
図２３は、比率ｒと、オン電圧Ｖｃｅ（ｓａｔ）およびターンオフ損失Ｅｏｆｆの各々との関係のシミュレーション結果を示すグラフ図である。なおグラフの縦軸は、構造ＩＩに相当する右端のプロットの値で規格化されている。比率ｒが図中最大値（構造ＩＩに対応）からより小さい値（構造ＩＶ）に変化させられると、ターンオフ損失Ｅｏｆｆを大きく抑制することができ、それにともなうオン電圧Ｖｃｅ（ｓａｔ）の増大はわずかである。例えば、比率ｒが図中最大値から最小値まで変化させられた際は、ターンオフ損失Ｅｏｆｆを１７％程度抑制することができ、それにともなうオン電圧Ｖｃｅ（ｓａｔ）の増大はわずか１％程度である。以上から、比率ｒは、構造ＩＩに対応する値よりも小さな値とされる必要がある。
図２４は、図２１および図２２のそれぞれの一点鎖線に沿っての、基板上面ＳＳ１からの深さと電界強度との関係のシミュレーション結果を示すグラフ図である。なおコレクタ−エミッタ間電圧は一定とされている。比率ｒ＜１の場合、すなわち深さｄが深さＸｊｎよりも小さい場合、トレンチＴＲのフィールドプレート効果が低減するために、エミッタ側（基板上面ＳＳ１側）の電界強度が上昇する。その結果、耐電圧が減少する。図２５は、比率ｒと耐電圧ＢＶとの関係のシミュレーション結果を示すグラフ図である。比率ｒ＜１の場合、耐電圧ＢＶが減少することがわかる。以上から、高い耐電圧を確保するためには、比率ｒ＝Ｘｇ／Ｘｊｎは、以下の関係を満たすことが好ましい。
Figure 2019033163
（深さＸｇと深さＸｊｎと幅ｗと厚みｔｓｄとの相関について）
図２６は、ＩＧＢＴ９１のトレンチゲート構造における寸法の定義を説明する部分断面斜視図である。トレンチＴＲは、図中ｙ軸方向の寸法として、幅ｗを有している。またトレンチＴＲは、図中ｚ軸方向の寸法として、長さｚを有している。またゲート電極４は、ｎ型不純物層８の深さＸｊｎからさらに寸法ｐほど深くまで設けられている。その他の寸法の定義は、前述したとおりである。深さ関係の寸法間において、それらの定義上、以下の関係がある。
Figure 2019033163
本実施の形態においては、ゲート絶縁膜５が下記の寸法関係を有することが前提とされている。
Figure 2019033163
式（１．３）および式（１．４）より、以下の式が満たされる。
Figure 2019033163
上式を変形することによって、以下の式が導かれる。
Figure 2019033163
ここで、ゲート電極４の深さＸｇはｎ型不純物層８の深さＸｊｎと寸法ｐとの和であるから、比率ｒは、以下の式によっても表される。
Figure 2019033163
この式と、前述した式（１．６）とから、以下の式が導かれる。
Figure 2019033163
図２７は、図２６の寄生容量の等価回路を示す説明図である。ゲート電極４のうち寸法ｐを有する部分と、ｎ−型ドリフト層１との間には、１対の寄生容量Ｃ’ｓｄと、寄生容量Ｃｂｔとが形成される。１対の寄生容量Ｃ’ｓｄは、図中、トレンチＴＲの側壁面の右側および左側の各々の寄生容量に対応している。これら寄生容量は並列に接続されているので、これらの合計が総寄生容量Ｃｔｏｔａｌとなる。また、１対の寄生容量Ｃ’ｓｄの合計、すなわち寄生容量Ｃ’ｓｄの２倍、をＣｓｄと定義する。寄生容量Ｃｂｔおよび寄生容量Ｃｓｄは、ゲート絶縁膜５の比誘電率をεｏｘ、真空中の誘電率をε０と定義すると、以下のように表される。
Figure 2019033163
Figure 2019033163
式（１．８）より、寄生容量Ｃｂｔおよび寸法ｐは、一次関数の逆数関係（ｔｈｅ ｒｅｃｉｐｒｏｃａｌ ｏｆ ｔｈｅ ｌｉｎｅａｒ ｆｕｎｃｔｉｏｎ）を有しており、かつ、ｄ，Ｘｊｎ，およびｗとの相関性を有している。また式（１．９）より、寄生容量Ｃｓｄは寸法ｐと正比例の関係を有している。
本実施の形態においては、トレンチＴＲの底面に形成される寄生容量Ｃｂｔが小さくされることによってスイッチング特性がより優れたものとされる。具体的には、詳しくは後述する理由のため、Ｃｂｔ＜Ｃｓｄの関係が満たされるようにパラメータが選択される。この関係は、式（１．８）および式（１．９）を用いれば、以下のように表される。
Figure 2019033163
Figure 2019033163
式（１．１０）から、寸法ｐは、以下の範囲にある。
Figure 2019033163
図２８は、厚みｔｓｄが一定の下での寸法ｐと寄生容量との関係を示すグラフ図である。前述したように、寄生容量Ｃｓｄは寸法ｐと正比例の関係を有している。一方、寄生容量Ｃｂｔは、式（１．１１）で表わされることから、以下のケース１〜３に場合分けして示されている。
Figure 2019033163
この図２８のグラフに鑑みれば、前述したＣｂｔ＜Ｃｓｄの関係を満たすためには、ケース１が採用される必要がある。すなわち、以下の式が満たされる必要がある。
Figure 2019033163
上式を変形すれば、以下の式が得られる。
Figure 2019033163
式（１．１２）の条件の下、寸法ｐと深さＸｊｎとの和（すなわちゲート電極４の深さＸｇ）と、深さＸｊｎとの関係は、式（１．１１）より、以下のようになる。
Figure 2019033163
上記の関係から、比率ｒ＝（ｐ＋Ｘｊｎ）／Ｘｊｎは、以下の範囲にあることが好ましい。
Figure 2019033163
以上より、本実施の形態１において、比率ｒは式（１．２）、式（１．７）、および式（１．１３）を同時に満たすことが好ましい。
（寄生容量間での関係Ｃｂｔ＜Ｃｓｄについて）
上述した関係Ｃｂｔ＜Ｃｓｄが満たされることが好ましい理由について、以下に説明する。
寄生容量Ｃｂｔは前述した式（１．８）によって表され、寄生容量Ｃｓｄは前述した式（１．９）によって表される。これらの式中の構造パラメータを調整することによって、寄生容量ＣｂｔおよびＣｓｄの値が決定される。以下、２つのケースにおけるシミュレーション結果について説明する。
第１のケースとして、図２９は、トレンチＴＲ間の寸法が一定の下でトレンチＴＲの深さｄを変化させることによってトレンチＴＲの底面での寄生容量ＣｂｔとトレンチＴＲの側壁面での寄生容量Ｃｓｄとの関係が調整されるケースにおける、コレクタ電流Ｉｃおよびコレクタ−エミッタ間電圧Ｖｃｅのターンオフ波形のシミュレーション結果を示すグラフ図（Ａ）、および、ゲート−エミッタ間電圧Ｖｇｅおよび損失電力Ｐｏｆｆのターンオフ波形のシミュレーション結果を示すグラフ図（Ｂ）である。Ｃｂｔ＞Ｃｓｄの場合と、Ｃｂｔ＝Ｃｓｄの場合と、Ｃｂｔ＜Ｃｓｄの場合とについてシミュレーションがなされている。これらのうち、Ｃｂｔ＜Ｃｓｄの場合に、動特性が最も良好となり、オフ損失も最小となっている。
第２のケースとして、図３０は、トレンチＴＲの深さｄおよびトレンチＴＲのピッチが一定の下でトレンチＴＲの幅ｗと寸法ｐとの組を設定することによって、トレンチＴＲの底面での寄生容量ＣｂｔとトレンチＴＲの側壁面での寄生容量Ｃｓｄとの関係が調整されるケースにおける、総寄生容量Ｃｂｔ＋Ｃｓｄとターンオフ損失Ｅｏｆｆとの関係のシミュレーション結果を示すグラフ図（Ａ）および、総寄生容量Ｃｂｔ＋Ｃｓｄとコレクタ−エミッタ間ピーク電圧ＶＣＥ（ｐｅａｋ）との関係のシミュレーション結果を示すグラフ図（Ｂ）である。なお、本シミュレーションにおいて、ｎ型不純物層８の深さＸｊｎ、トレンチＴＲの側壁面上におけるゲート絶縁膜５の厚みｔｓｄ、ゲート絶縁膜５の比誘電率εｏｘ、トレンチＴＲの長さｚ、およびｎ−型ドリフト層１の厚みは一定とされている。また各要素の不純物濃度プロファイルは一定とされている。
図示されているように、６種類の大きさの総寄生容量Ｃｂｔ＋Ｃｓｄの各々について、Ｃｂｔ＜Ｃｓｄの場合（条件１）と、Ｃｂｔ＞Ｃｓｄ（条件２）の場合とがシミュレーションされている。図３０（Ａ）に示されているように、Ｃｂｔ＋Ｃｓｄが増加するとターンオフ損失Ｅｏｆｆが増大する。Ｃｂｔ＋Ｃｓｄが同一であれば、Ｃｂｔ＜Ｃｓｄの場合とＣｂｔ＞Ｃｓｄの場合との間でターンオフ損失Ｅｏｆｆの相違は小さい。一方、コレクタ−エミッタ間ピーク電圧ＶＣＥ（ｐｅａｋ）は、Ｃｂｔ＜Ｃｓｄの場合の方がＣｂｔ＞Ｃｓｄの場合よりも小さい。
図３１は、コレクタ電流Ｉｃおよびコレクタ−エミッタ間電圧Ｖｃｅのターンオフ波形のシミュレーション結果を、Ｃｂｔ＋Ｃｓｄ＝ＣＡ（図３０（Ａ）および図３０（Ｂ））の場合について示すグラフ図（Ａ）、Ｃｂｔ＋Ｃｓｄ＝ＣＢ（図３０（Ａ）および図３０（Ｂ））の場合について示すグラフ図（Ｂ）、および、Ｃｂｔ＋Ｃｓｄ＝ＣＣ（図３０（Ａ）および図３０（Ｂ））の場合について示すグラフ図（Ｃ）である。図３２は、図３１（Ａ）の拡大図（Ａ）、図３１（Ｂ）の拡大図（Ｂ）、および、図３１（Ｃ）の拡大図（Ｃ）である。図３３は、ゲート−エミッタ間電圧Ｖｇｅおよび損失電力Ｐｏｆｆのターンオフ波形のシミュレーション結果を、Ｃｂｔ＋Ｃｓｄ＝ＣＡ（図３０（Ａ）および図３０（Ｂ））の場合について示すグラフ図（Ａ）、Ｃｂｔ＋Ｃｓｄ＝ＣＢ（図３０（Ａ）および図３０（Ｂ））の場合について示すグラフ図（Ｂ）、および、Ｃｂｔ＋Ｃｓｄ＝ＣＣ（図３０（Ａ）および図３０（Ｂ））の場合について示すグラフ図（Ｃ）である。図３４は、コレクタ電流Ｉｃおよびコレクタ−エミッタ間電圧Ｖｇｅのターンオン波形のシミュレーション結果を、Ｃｂｔ＋Ｃｓｄ＝ＣＡ（図３０（Ａ）および図３０（Ｂ））の場合について示すグラフ図（Ａ）、Ｃｂｔ＋Ｃｓｄ＝ＣＢ（図３０（Ａ）および図３０（Ｂ））の場合について示すグラフ図（Ｂ）、および、Ｃｂｔ＋Ｃｓｄ＝ＣＣ（図３０（Ａ）および図３０（Ｂ））の場合について示すグラフ図（Ｃ）である。図３５は、ゲート−エミッタ間電圧Ｖｇｅおよび損失電力Ｐｏｎのターンオン波形のシミュレーション結果を、Ｃｂｔ＋Ｃｓｄ＝ＣＡ（図３０（Ａ）および図３０（Ｂ））の場合について示すグラフ図（Ａ）、Ｃｂｔ＋Ｃｓｄ＝ＣＢ（図３０（Ａ）および図３０（Ｂ））の場合について示すグラフ図（Ｂ）、および、Ｃｂｔ＋Ｃｓｄ＝ＣＣ（図３０（Ａ）および図３０（Ｂ））の場合について示すグラフ図（Ｃ）である。
Ｃｂｔ＜Ｃｓｄの場合とＣｂｔ＞Ｃｓｄの場合との間で、ゲート−エミッタ間電圧Ｖｇｅの波形はおおよそ同じである。一方、図３２（Ａ）〜図３２（Ｃ）に見られるように、コレクタ−エミッタ間電圧Ｖｃｅのピークは、Ｃｂｔ＜Ｃｓｄの場合の方がＣｂｔ＞Ｃｓｄの場合よりも抑制されている。また、図３４（Ｃ）に見られるように、大きなＣｂｔ＋Ｃｓｄが採用されている際において、Ｃｂｔ＞Ｃｓｄの場合は激しい発振が生じるが、Ｃｂｔ＜Ｃｓｄの場合は発振が抑制されている。以上から、Ｃｂｔ＜Ｃｓｄの場合の方がＣｂｔ＞Ｃｓｄの場合に比して優れた動特性を有していることがわかる。
以上、２つのケースのシミュレーション結果のいずれからも、動特性の観点から、構造パラメータをＣｂｔ＜Ｃｓｄの関係が満たされるように選択することが好ましいことがわかる。
なお図３０に示されているシミュレーションにおいては、寸法ｐおよび幅ｗが条件１の場合にｐ１およびｗ１とされかつ条件２の場合にｐ２およびｗ２とされ、これらｐ１、ｗ１、ｐ２、およびｗ２の値が、以下の（１）〜（８）のステップで設定されている。
（ステップ１） 上述した本実施の形態における好適な条件を満たすことができるような適当な寸法ｐ１が設定される。
（ステップ２） 式（１．９）より、条件１のＣｓｄであるＣｓｄ１が算出される。
（ステップ３） ｐ１およびＣｓｄ１と、式（１．８）とから、Ｃｂｔ１＜Ｃｓｄ１の関係を満たす幅ｗ１が設定される。なお、設定され得る幅ｗの下限は、プロセスの観点でゲート電極４を埋め込むことが可能な幅に、トレンチＴＲの側壁面上のゲート絶縁膜の厚みｔｓｄの２倍を加えた値である。また設定され得る幅ｗの上限は、トレンチＴＲのピッチ寸法から、プロセスの観点で許容され得るトレンチＴＲ間の最小寸法（すなわちトレンチＴＲ間における半導体基板７０のメサ部の寸法）を減じた値である。
（ステップ４） 上記のｐ１およびｗ１と、式（１．８）とから、条件１におけるＣｂｔであるＣｂｔ１が計算される。
（ステップ５） ｐ２＜ｐ１の関係を満たす寸法ｐ２が設定される。
（ステップ６） 式（１．９）より、条件２のＣｓｄであるＣｓｄ２が計算される。
（ステップ７） 条件１と条件２との間でＣｂｔ＋Ｃｓｄが同一とされるよう、条件２のＣｂｔであるＣｂｔ２が、Ｃｂｔ２＝Ｃｂｔ１＋Ｃｓｄ１−Ｃｓｄ２の式によって計算される。
（ステップ８） 上記のＣｂｔ２およびｐ２と、式（１．８）とから、ｗ２が計算される。
（トレンチゲート構造の製造方法）
図３６〜図４５は、ＩＧＢＴ９１が有するトレンチゲート構造の製造方法例の第１〜第１０の工程を示す部分断面図である。
図３６を参照して、まず半導体基板７０が準備される。図３７を参照して、半導体基板７０の基板上面ＳＳ１上において反応性イオンエッチング（ＲＩＥ：Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いたディープエッチングが行われることによってトレンチＴＲが形成される。図３８を参照して、熱酸化によって、トレンチＴＲの内面を含む基板上面ＳＳ１上に熱酸化膜５ａが形成される。図３９を参照して、熱酸化膜５ａを介してトレンチＴＲを埋めるポリシリコン層６０が形成される。図４０を参照して、ポリシリコン層６０に対してウェットエッチングによるエッチバックが行われることによって、ポリシリコン層６０がトレンチＴＲの底面上にのみ残存させられる。図４１を参照して、ポリシリコン層６０をマスクとして用いたウェットエッチングによって、熱酸化膜５ａがトレンチＴＲの底面上にのみ残存させられる。
図４２を参照して、熱酸化による犠牲層が形成されることによって、熱酸化膜５ａがトレンチＴＲの露出されている内面上にさらに形成される。次に、ポリシリコン層６０に覆われていない熱酸化膜５ａがウェットエッチングによって除去される。次にポリシリコン層６０がウェットエッチングによって除去される。図４３を参照して、これにより、熱酸化膜５ａがトレンチＴＲの底面上にのみ残存させられる。
図４４を参照して、トレンチＴＲの内面に対して熱酸化が行われる。これによって、熱酸化膜５ａ（図４２）を含む熱酸化膜からなるゲート絶縁膜５が形成される。ゲート絶縁膜５のうちトレンチＴＲの底面上の部分は、熱酸化膜５ａを含むため、他の部分よりも大きな厚みを有している。
図４５を参照して、ゲート絶縁膜５を介してトレンチＴＲを埋めるように、基板上面ＳＳ１上にポリシリコン層が堆積される。エッチバックによって、ポリシリコン層のうちトレンチＴＲの外の部分が除去されることによって、ゲート電極４が形成される。以上により、ＩＧＢＴ９１が有するトレンチゲート構造が得られる。
（効果のまとめ）
本実施の形態によれば、スイッチング特性を、他の重要な電気特性への悪影響を抑えつつ改善することができる。具体的には、ターンオフ/ターンオン時のゲート波形に表れるミラー領域の短縮によって、ターンオフ/ターンオン損失を低減することができる。また、発振現象およびスナップオフ現象を抑制することができる。
ゲート絶縁膜５とゲート電極４との界面の深さＸｇは、ｎ−型ドリフト層１とｎ型不純物層８との界面の深さＸｊｎよりも大きい。さらに、トレンチＴＲの底面の深さｄは、ｎ−型ドリフト層１とｎ型不純物層８との界面の深さＸｊｎよりも大きく、かつｎ−型ドリフト層１とｐ＋型不純物層１１との界面の深さＸｊｐよりも小さい。これにより、耐電圧をより十分に確保することができる。
ゲート絶縁膜５は一の材料、典型的には熱酸化膜、で作られている。これにより、ゲート絶縁膜５が複数の材料から作られている場合に比して、製造方法が簡略化される。
式（１．１３）が満たされていることによって、寄生容量に関してＣｂｔ＜Ｃｓｄの関係を満たすことができる。前述したシミュレーションの結果によれば、当該関係が満たされることによって、低いオン電圧と、良好なスイッチング特性とを得やすくなる。
上記関係において考慮される寄生容量Ｃｓｄは、ゲート電極４が埋め込まれたトレンチＴＲの側壁面上においてｎ−型ドリフト層１が構成する容量であり、オン電圧への大きな影響を及ぼすことなく調整可能なパラメータである。よって本実施の形態によれば、オン電圧への大きな悪影響なく、動特性を容易に向上させやすい。仮に、ゲート電極４が埋め込まれたトレンチＴＲの側壁面上において（ｎ−型ドリフト層１ではなく）ｎ型不純物層８が構成する寄生容量を大幅に調整したとすると、オン電圧への悪影響が大きくなりやすい。
トレンチＴＲの底面は、主部ＴＲｍにおいてｎ−型ドリフト層１から成る（図３参照）。これによってオン電圧をより低くすることができる。この理由について、以下に説明する。図４６を参照して、ターンオン動作が行われると、ゲート（Ｇ）−エミッタ（Ｅ）間に正電圧が印加されることによって、トレンチＴＲの側壁面上において、ゲート絶縁膜５と、ｎ−型ドリフト層１およびｎ型不純物層８の各々との界面に、電子蓄積層が形成される。この電子蓄積層からｎ−型ドリフト層１中へ電子が注入される（図中、実線矢印参照）。これによりｎ−型ドリフト層のエミッタ側（図中、上側）の電子濃度が上昇する。対応して、コレクタ側（図中、下側）から正孔が注入される（図中、破線矢印参照）。その結果、ｎ−型ドリフト層１中のキャリア濃度が増大し、よってオン電圧が低減される。仮に、図４６においてトレンチＴＲの底面にｐ型不純物層が設けられていたとすると、それによって、上述した電子注入が阻害されてしまう。よってオン電圧が上昇してしまう。
ｎ型不純物層８は基板上面ＳＳ１の面内方向において複数のトレンチＴＲの間をつないでいる。これによってオン電圧をより低くすることができる。この理由について、以下に説明する。再び図４６を参照して、トレンチＴＲ間をつないでいるｎ型不純物層８とｎ−型ドリフト層１との界面によって、正孔に対するポテンシャルバリアがトレンチＴＲ間に形成される。このポテンシャルバリアに、コレクタ側（図中、下側）から注入された正孔が蓄積される（図中、破線矢印参照）。その結果、ｎ−型ドリフト層１のエミッタ側のキャリア濃度が増大し、よってオン電圧が低減される。仮に、図４６においてトレンチＴＲ間にｎ型不純物層８を分断するようにｐ型不純物層が設けられていたとすると、それによって上記ポテンシャルバリアも分断されてしまう。よってオン電圧が上昇してしまう。
ｐ＋型不純物層１１（図３）が設けられることによって、トレンチＴＲの端部ＴＲｅの底面における電界集中を緩和することができる。なおトレンチＴＲの主部ＴＲｍの底面においては、隣接する他のトレンチＴＲによるフィールドプレート効果によって電界集中が緩和されるので、ｐ＋型不純物層１１が設けられていないことによる耐電圧への悪影響は小さい。逆に、端部ＴＲｅにおいては、隣接する他のトレンチＴＲによるフィールドプレート効果が小さいので、ｐ＋型不純物層１１が設けられていないと耐電圧が小さくなりやすい。
ゲート絶縁膜５のうちトレンチＴＲの側壁面に面しかつｎ−型ドリフト層１に面する部分の厚みｔｓｄは、ゲート絶縁膜５のうちトレンチＴＲの底面に面する部分の厚みｔｂｔよりも小さい。これによってオン電圧をより低くすることができる。この理由について、以下に説明する。再び図４６を参照して、トレンチＴＲの側壁面を成す半導体基板７０に形成される電子蓄積層が有する単位面積当たりの電荷量Ｑｅは、厚みｔｓｄ、ゲート絶縁膜５の比誘電率εｏｘ、真空中の誘電率ε０、および、ゲート−エミッタ間電圧Ｖｇｅとフラットバンド電圧Ｖｆｂとの差分を用いて、以下のように表される。
Figure 2019033163
オン電圧をより小さくするためには、電子蓄積層からより多くの電子が注入される必要がある。そのためには電荷量Ｑｅが大きいことが好ましい。よって、厚みｔｓｄは厚みｔｂｔよりも小さいことが好ましい。なお、ゲート絶縁膜５のうちトレンチＴＲの側壁面に面しかつｎ型不純物層８に面する部分の厚みも上記と同様に小さければ、オン電圧をより低減することができる。
端部ＴＲｅ（図３）の側壁面は、ｎ＋型エミッタ領域１０（図２）を有しておらず、典型的にはｐ＋型不純物層１１のみから成る。よって端部ＴＲｅはチャネルを構成していない。これにより、ｐ＋型不純物層１１によるチャネルを有する寄生ＭＩＳ構造が設けられてしまうことが避けられる。仮にこのような寄生ＭＩＳ構造が存在すると、ＩＧＢＴ９１内に、ｐ型ベース層７によるＭＩＳ構造と、ｐ＋型不純物層１１による寄生ＭＩＳ構造とが混在してしまう。これら２つのＭＩＳ構造は特性が異なっている。具体的には、ｐ型ベース層７の不純物濃度とｐ＋型不純物層１１の不純物濃度とは通常異なることから、ｐ型ベース層７によるＭＩＳ構造のしきい値電圧と、ｐ＋型不純物層１１による寄生ＭＩＳ構造のしきい値電圧とは異なっている。このため、端部ＴＲｅ近傍において意図しないタイミングでゲートがオン状態となることがあり、その結果、端部ＴＲｅ近傍での電流集中に起因してＩＧＢＴの熱破壊が生じることがある。本実施の形態によれば、端部ＴＲｅにチャネルが構成されないので、このような局所的電流集中を避けることができる。
（付記）
なお本実施の形態は、例えば３３００Ｖ程度の高耐電圧クラスのＩＧＢＴへの適用時に有効であり、また他の耐電圧クラスへの適用時にも同様に有効である。またＩＧＢＴは、上記において詳述された構成に限定されるわけではなく、例えば逆導通ＩＧＢＴ（ＲＣ−ＩＧＢＴ：Ｒｅｖｅｒｓｅ−Ｃｏｎｄｕｃｔｉｎｇ ＩＧＢＴ）であってもよい。また半導体基板の半導体材料は特に限定されない。また変形例として、第１の導電型としてのｎ型と、第２の導電型としてのｐ型とが、互いに入れ替えられてもよい。これらの事項は、後述する実施の形態２においても同様である。
＜実施の形態２＞
（構成の概要）
図４７は、本実施の形態２におけるＩＧＢＴ９２の構成を概略的に示す部分断面図である。図４８は、図４７の領域ＸＬＶＩＩＩの断面斜視図である。図４９は、図４７の線ＸＬＩＸ−ＸＬＩＸに沿う部分断面図である。なお図４８の領域ＥＸにおいては、半導体基板７０の基板上面ＳＳ１が見やすくなるように、基板上面ＳＳ１より上方の構成の図示が省略されている。
ＩＧＢＴ９２は、ゲート絶縁膜５（実施の形態１）に代わりゲート絶縁膜５０を有している。ゲート絶縁膜５の場合と同様、ゲート絶縁膜５０のうちトレンチＴＲの底面に面する部分の厚みは、ゲート絶縁膜５０のうちトレンチＴＲの側壁面に面しかつｎ−型ドリフト層１に面する部分の厚みよりも大きい。ゲート絶縁膜５０は、絶縁膜５１（第１の絶縁膜）と、絶縁膜５２（第２の絶縁膜）とを有している。絶縁膜５２は、トレンチＴＲの底面上に絶縁膜５１を介して設けられている。絶縁膜５２は、トレンチＴＲの側壁面上には設けられていない。よってトレンチＴＲの側壁面は、絶縁膜５２を介することなく絶縁膜５１のみを介してゲート電極４と対向している。
絶縁膜５１は、トレンチＴＲの各々の側壁面とｎ−型ドリフト層１との間で厚みｔｉ１を有している。厚みｔｉ１は、トレンチＴＲの側壁面上において実質的に均一であってよい。また本実施の形態においては、絶縁膜５１は、図４７に示されているように、トレンチＴＲの各々の底面とｎ−型ドリフト層１との間で、上記厚みｔｉ１と実質的に共通の厚みを有している。言い換えれば、本実施の形態においては、絶縁膜５１は、トレンチＴＲの内面を均一な厚みｔｉ１で覆っている。絶縁膜５２は、深さ方向（図中、ｘ方向）において、厚みｔｉ２を有している。
絶縁膜５１は第１の組成を有している。絶縁膜５２は、上記第１の組成と異なる第２の組成を有している。第１の組成は酸化物であってよい。特に、絶縁膜５１が、熱酸化によって形成された酸化膜である場合、ゲート絶縁膜の界面特性を良好なものとしやすい。具体的には、界面における欠陥密度が低くなり、よってゲートリークが低減される。絶縁膜５１および絶縁膜５２のそれぞれは、誘電率εｉ１および誘電率εｉ２を有している。誘電率εｉ２は、トレンチＴＲの底面における寄生容量Ｃｂｔの低減の観点で、誘電率εｉ１よりも低いことが好ましい。
次に、ＩＧＢＴ９２の要素が有する好ましい寸法の概要について以下に説明する。なお実施の形態１において定義された寸法と同様の寸法は同様の名称によって表されるものとする。また実施の形態１においてゲート絶縁膜５に関連して定義された比率ｒは、本実施の形態においてはゲート絶縁膜５０に関連して定義される。
実施の形態１と同様、深さＸｇは深さＸｊｎよりも大きい。また深さｄは、深さＸｊｎよりも大きく、かつ深さＸｊｐよりも小さい。さらに本実施の形態においては、後述するように、式（２．４）と、式（２．９）で定義された実効誘電率εｅｆを用いて表現された式（２．１５）とが満たされていることが好ましい。
なお、上記以外の構成については、上述した実施の形態１の構成とほぼ同じであるため、同一または対応する要素について同一の符号を付し、その説明を繰り返さない。
（深さｄと深さＸｊｎとの関係）
これについては、実施の形態１と同様に式（１．１）の関係が満たされることが好ましい。
（比率ｒ＝Ｘｇ／Ｘｊｎの好適値について）
これについては、実施の形態１と同様に式（１．２）の関係が満たされることが好ましい。
（深さＸｇと深さＸｊｎと幅ｗと厚みｔｓｄとの相関について）
図５０は、ＩＧＢＴ９２のトレンチゲート構造における寸法の定義を説明する部分断面斜視図である。トレンチＴＲは、図中ｙ軸方向の寸法として、幅ｗを有している。またトレンチＴＲは、図中ｚ軸方向の寸法として、長さｚを有している。またゲート電極４は、ｎ型不純物層８の深さＸｊｎからさらに寸法ｐほど深くまで設けられている。その他の寸法の定義は、前述したとおりである。深さ関係の寸法間において、それらの定義上、以下の関係がある。
Figure 2019033163
本実施の形態においては、図５０に示されているように厚みｔｉ２の絶縁膜５２が存在するので、ｔｉ２＞０である。よって上記の式（２．１）に鑑みれば、以下の式が満たされる。
Figure 2019033163
式（２．２）をｎ型不純物層８の深さＸｊｎによって規格化すると、以下の式が得られる。
Figure 2019033163
比率ｒは、実施の形態１と同様に、以下のようにも表される。
Figure 2019033163
この式と、前述した式（２．３）とから、以下の式が導かれる。
Figure 2019033163
図５１は、図５０の寄生容量の等価回路を示す説明図である。ゲート電極４のうち寸法ｐを有する部分と、ｎ−型ドリフト層１との間には、１対の寄生容量Ｃ’ｓｄと、寄生容量Ｃｉ１と、寄生容量Ｃｉ２とが形成される。１対の寄生容量Ｃ’ｓｄは、図中、トレンチＴＲの側壁面の右側および左側の各々の寄生容量に対応している。実施の形態１と同様、１対の寄生容量Ｃ’ｓｄの合計、すなわち寄生容量Ｃ’ｓｄの２倍、をＣｓｄと定義する。寄生容量Ｃｓｄは、以下のように表される。
Figure 2019033163
式（２．５）より、実施の形態１と同様、寄生容量Ｃｓｄは寸法ｐと正比例の関係を有している。
寄生容量Ｃｉ１はトレンチＴＲの底面における絶縁膜５１による寄生容量であり、寄生容量Ｃｉ２はトレンチＴＲの底面における絶縁膜５２による寄生容量である。これらの寄生容量は、以下のように表される。
Figure 2019033163
寄生容量Ｃｉ１および寄生容量Ｃｉ２は互いに直列に接続されているため、トレンチＴＲの底面における寄生容量Ｃｂｔは、以下のように表される。
Figure 2019033163
ここで、トレンチＴＲの底面上におけるゲート絶縁膜５０の厚みｔｂｔは、以下のように表される。
Figure 2019033163
トレンチＴＲの底面上における絶縁膜５１および絶縁膜５２の積層体を、厚みｔｂｔと均一な比誘電率εｅｆとを有する仮想的な絶縁膜であると見なすと、寄生容量Ｃｂｔは、以下のように表される。
Figure 2019033163
式（２．６）および式（２．８）から、以下のように比誘電率εｅｆが導かれる。
Figure 2019033163
再び図５０を参照して、トレンチＴＲの底面上における絶縁膜５１の厚みおよび絶縁膜５２の厚みの和は、以下のように表される。
Figure 2019033163
式（２．８）および式（２．１０）から、寄生容量Ｃｂｔは、以下のように表される。
Figure 2019033163
式（２．１１）より、寄生容量Ｃｂｔおよび寸法ｐは、一次関数の逆数関係を有しており、かつ、ｄ，Ｘｊｎ，およびｗとの相関性を有している。
本実施の形態においては、トレンチＴＲの底面に形成される寄生容量Ｃｂｔが小さくされることによってスイッチング特性がより優れたものとされる。具体的には、実施の形態１において述べた理由のため、Ｃｂｔ＜Ｃｓｄの関係が満たされるようにパラメータが選択される。この関係は、式（２．５）および式（２．１１）を用いれば、以下のように表される。
Figure 2019033163
式（２．１２）から、寸法ｐは、以下の範囲にある。
Figure 2019033163
図５２は、厚みｔｉ１が一定の下での寸法ｐと寄生容量との関係を示すグラフ図である。前述したように、寄生容量Ｃｓｄは寸法ｐと正比例の関係を有している。一方、寄生容量Ｃｂｔは、式（２．１３）で表わされることから、以下のケース１〜３に場合分けして示されている。
Figure 2019033163
この図５２のグラフに鑑みれば、前述したＣｂｔ＜Ｃｓｄの関係を満たすためには、ケース１が採用される必要がある。すなわち、以下の式が満たされる必要がある。
Figure 2019033163
上記条件の下、寸法ｐと深さＸｊｎとの和（すなわちゲート電極４の深さＸｇ）と、深さＸｊｎとの関係は、式（２．１３）より、以下のようになる。
Figure 2019033163
上記の関係から、比率ｒ＝（ｐ＋Ｘｊｎ）／Ｘｊｎは、以下の範囲にあることが好ましい。
Figure 2019033163
以上より、本実施の形態２において、比率ｒは式（１．２）、式（２．４）、および式（２．１５）を同時に満たすことが好ましい。
（トレンチゲート構造の製造方法）
図５３〜図６１は、ＩＧＢＴ９２が有するトレンチゲート構造の製造方法例の第１〜第９の工程を示す部分断面図である。
図５３を参照して、前述した図３６〜図３８（実施の形態１）と同様の工程によって、トレンチＴＲの内面を含む基板上面ＳＳ１上に熱酸化膜５１ａが形成される。図５４を参照して、熱酸化膜５１ａ上に絶縁膜５２ａが形成される。絶縁膜５２ａは、絶縁膜５２となる部分を有している。
図５５を参照して、熱酸化膜５１ａおよび絶縁膜５２ａを介してトレンチＴＲを埋めるポリシリコン層６０が形成される。図５６を参照して、ポリシリコン層６０に対してウェットエッチングによるエッチバックが行われることによって、ポリシリコン層６０がトレンチＴＲの底面上にのみ残存させられる。図５７を参照して、ポリシリコン層６０をマスクとして用いたウェットエッチングによって、熱酸化膜５１ａおよび絶縁膜５２ａがトレンチＴＲの底面上にのみ残存させられる。
図５８を参照して、熱酸化による犠牲層が形成されることによって、熱酸化膜５１ａがトレンチＴＲの露出されている内面上にさらに形成される。次に、ポリシリコン層６０に覆われていない熱酸化膜５１ａがウェットエッチングによって除去される。次にポリシリコン層６０がウェットエッチングによって除去される。図５９を参照して、これにより、熱酸化膜５１ａおよび絶縁膜５２ａがトレンチＴＲの底面上にのみ残存させられる。
図６０を参照して、トレンチＴＲの内面に対して熱酸化が行われる。これによって、熱酸化膜５１ａ（図５９）を含む熱酸化膜からなる絶縁膜５１が形成される。絶縁膜５１のうちトレンチＴＲの底面上の部分は、熱酸化膜５１ａを含むため、他の部分よりも大きな厚みを有している。
図６１を参照して、ゲート絶縁膜５を介してトレンチＴＲを埋めるように、基板上面ＳＳ１上にポリシリコン層が堆積される。エッチバックによって、ポリシリコン層のうちトレンチＴＲの外の部分が除去されることによって、ゲート電極４が形成される。以上により、ＩＧＢＴ９２が有するトレンチゲート構造が得られる。
上記工程をより容易に行うためには、絶縁膜５２ａの組成（すなわち絶縁膜５２の組成）は、高アスペクト比を有するトレンチＴＲの内面上にできるだけ均一に成膜を行うのに適したものであることが好ましい。また上記組成は、ｎ−型ドリフト層１の組成に比して高速でエッチン可能なもの、すなわちｎ−型ドリフト層１に対して高いエッチング選択比を有するもの、であることが好ましい。
（効果のまとめ）
本実施の形態によれば、トレンチＴＲの底面上に、第１の組成を有する絶縁膜５１を介して、第２の組成を有する第２の絶縁膜５２が設けられる。これにより、ゲート絶縁膜５０のうち底面上の部分を複数の材料で構成することができる。よって、ゲート絶縁膜５０のうち底面上の部分と他の部分との間の相異を、厚みによってだけでなく、材料物性によって設けることができる。特に、絶縁膜５１の誘電率εｉ１よりも低い誘電率εｉ２を有する絶縁膜５２が用いられることによって、トレンチＴＲ底面における寄生容量Ｃｂｔを顕著に小さくすることができる。これによってスイッチング特性の改善、特に発振現象の抑制、が可能となる。
特に、絶縁膜５１を熱酸化膜とし、絶縁膜５２を熱酸化膜以外の絶縁膜とすることによって、絶縁膜５１全体が熱酸化膜である場合に比して、熱酸化時に生じる応力を抑えることができる。これにより、上記応力に起因しての、トレンチ内面上の半導体基板７０のダメージまたは欠陥の発生を抑制することができる。よって、ゲートリークおよびしきい値電圧ばらつきを抑えることができ、また、ゲート絶縁膜の信頼性を高めることができる。
式（２．１４）が満たされることによって、寄生容量に関してＣｂｔ＜Ｃｓｄの関係を満たすことができる。前述したシミュレーションの結果によれば、当該関係が満たされることによって、低いオン電圧と、良好なスイッチング特性とを得やすくなる。
なお上記本実施の形態においては、トレンチＴＲの側壁面とｎ−型ドリフト層１との間での絶縁膜５１の厚みと、トレンチＴＲの底面とｎ−型ドリフト層１との間での絶縁膜５１の厚みとが実質的に共通とされているが、寄生容量についてＣｂｔ＜Ｃｓｄの条件が満たされていれば、これらの厚みが互いに異なるものとされていてもよい。
＜実施の形態３＞
本実施の形態３は、上述した実施の形態１、２またはそれら変形例にかかる半導体装置が電力変換装置に適用されたものである。本発明は特定の電力変換装置に限定されるものではないが、本実施の形態３として、三相のインバータに本発明を適用した場合について、以下に説明する。
図６２は、本発明の実施の形態３による電力変換装置２００が適用された電力変換システムの構成を概略的に示すブロック図である。
電力変換装置２００は、電源１００と負荷３００との間に接続された三相のインバータであり、電源１００から供給された直流電力を交流電力に変換し、負荷３００に交流電力を供給する。電力変換装置２００は、主変換回路２０１と、駆動回路２０２と、制御回路２０３とを有している。主変換回路２０１は、スイッチング素子として、ＩＧＢＴ９１（実施の形態１）またはＩＧＢＴ９２（実施の形態２）を有しており、入力される直流電力を交流電力に変換してそれを出力する。駆動回路２０２は、スイッチング素子としての半導体装置の各々を駆動する駆動信号を半導体装置に出力する。制御回路２０３は、駆動回路２０２を制御する制御信号を駆動回路２０２に出力する。
電源１００は、直流電源であり、電力変換装置２００に直流電力を供給する。電源１００は種々のもので構成することが可能であり、例えば、直流系統、太陽電池、蓄電池で構成することができるし、交流系統に接続された整流回路またはＡＣ／ＤＣコンバータで構成することとしてもよい。また、電源１００を、直流系統から出力される直流電力を所定の電力に変換するＤＣ／ＤＣコンバータによって構成することとしてもよい。
負荷３００は、電力変換装置２００から供給された交流電力によって駆動される三相の電動機である。なお、負荷３００は特定の用途に限られるものではなく、各種電気機器に搭載された電動機であり、例えば、ハイブリッド自動車、電気自動車、鉄道車両、エレベーター、または、空調機器向けの電動機として用いられる。
以下、電力変換装置２００の詳細を説明する。主変換回路２０１は、スイッチング素子および還流ダイオードを備えている（図示せず）。スイッチング素子がスイッチングすることによって、主変換回路２０１は、電源１００から供給される直流電力を交流電力に変換し、それを負荷３００に供給する。主変換回路２０１の具体的な回路構成は種々のものがあるが、本実施の形態にかかる主変換回路２０１は２レベルの三相フルブリッジ回路であり、６つのスイッチング素子と、それぞれのスイッチング素子に逆並列された６つの還流ダイオードとから構成することができる。６つのスイッチング素子は２つのスイッチング素子ごとに直列接続され上下アームを構成し、各上下アームはフルブリッジ回路の各相（Ｕ相、Ｖ相、Ｗ相）を構成する。そして、各上下アームの出力端子、すなわち主変換回路２０１の３つの出力端子は、負荷３００に接続される。
駆動回路２０２は、主変換回路２０１のスイッチング素子を駆動する駆動信号を生成し、主変換回路２０１のスイッチング素子の制御電極に供給する。具体的には、駆動回路２０２は、後述する制御回路２０３からの制御信号に従い、スイッチング素子をオン状態にする駆動信号と、スイッチング素子をオフ状態にする駆動信号とを各スイッチング素子の制御電極に出力する。スイッチング素子をオン状態に維持する場合、駆動信号はスイッチング素子のしきい値電圧以上の電圧信号（オン信号）であり、スイッチング素子をオフ状態に維持する場合、駆動信号はスイッチング素子のしきい値電圧以下の電圧信号（オフ信号）となる。
制御回路２０３は、負荷３００に所望の電力が供給されるよう主変換回路２０１のスイッチング素子を制御する。具体的には、制御回路２０３は、負荷３００に供給すべき電力に基づいて、主変換回路２０１の各スイッチング素子がオン状態となるべき時間（オン時間）を算出する。例えば、出力すべき電圧に応じてスイッチング素子のオン時間を変調するＰＷＭ制御によって主変換回路２０１を制御することができる。そして、各時点において、オン状態となるべきスイッチング素子にはオン信号が出力され、オフ状態となるべきスイッチング素子にはオフ信号が出力されるよう、制御回路２０３は駆動回路２０２に制御指令（制御信号）を出力する。駆動回路２０２は、この制御信号に従い、各スイッチング素子の制御電極にオン信号またはオフ信号を駆動信号として出力する。
本実施の形態によれば、主変換回路２０１は、スイッチング素子として、ＩＧＢＴ９１（実施の形態１）またはＩＧＢＴ９２（実施の形態２）を有している。これにより、主変換回路において、他の重要な電気特性への悪影響を抑えつつスイッチング特性を改善することができる。具体的には、ターンオフ/ターンオン時のゲート波形に表れるミラー領域の短縮によって、ターンオフ/ターンオン損失を低減することができる。また、発振現象およびスナップオフ現象を抑制することができる。これにより、電力変換装置の変換効率を高めることができ、また主変換回路からの出力波形を、より忠実に制御信号に対応したものとすることができる。
本実施の形態では、２レベルの三相インバータに本発明を適用する例を説明したが、本発明は、これに限られるものではなく、種々の電力変換装置に適用することができる。本実施の形態では、電力変換装置が２レベルの電力変換装置であるが、３レベルなどのマルチレベルの電力変換装置であっても構わない。また単相負荷に電力を供給する場合には、単相のインバータに本発明を適用しても構わない。また、直流負荷等に電力を供給する場合には、ＤＣ／ＤＣコンバータまたはＡＣ／ＤＣコンバータに本発明を適用することも可能である。
また、本発明が適用された電力変換装置は、上述した負荷が電動機の場合に限定されるものではなく、例えば、放電加工機、レーザー加工機、誘導加熱調理器および非接触器給電システムのいずれかの電源装置として用いることもでき、さらには太陽光発電システムまたは蓄電システム等のパワーコンディショナーとして用いることも可能である。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
ＳＬ１ 上面（第１の面）、ＳＬ２ 下面（第２の面）、ＴＲ トレンチ、ＳＳ１ 基板上面（第１の基板表面）、ＳＳ２ 基板下面（第２の基板表面）、ＴＲｅ 端部、ＴＲｍ 主部、１ ｎ−型ドリフト層、２ ｐ型コレクタ領域、４ ゲート電極、５，５０ ゲート絶縁膜、７ ｐ型ベース層、８ ｎ型不純物層（第１の不純物層）、９ ｎ型バッファ層、１０ ｎ＋型エミッタ領域（第１のエミッタ領域）、１１ ｐ＋型不純物層（第２の不純物層）、２１ エミッタ電極、２２ コレクタ電極、２３ 層間絶縁膜、２４ ゲート配線層、５１ 絶縁膜（第１の絶縁膜）、５２ 絶縁膜（第２の絶縁膜）、７０ 半導体基板、９１，９２ ＩＧＢＴ（半導体装置）、１００ 電源、２００ 電力変換装置、２０１ 主変換回路、２０２ 駆動回路、２０３ 制御回路、３００ 負荷。

Claims (7)

  1. 半導体装置であって、
    第１の基板表面と、前記第１の基板表面と反対の第２の基板表面とを有する半導体基板を備え、前記半導体基板は、
    第１の面と、前記第１の面と反対の第２の面とを有し、第１の導電型を有するドリフト層と、
    前記ドリフト層の前記第１の面上に設けられ、前記第１の導電型を有し、前記ドリフト層の不純物濃度よりも高い不純物濃度を有する第１の不純物層と、
    前記ドリフト層の前記第１の面上に設けられ、前記第１の導電型と異なる第２の導電型を有する第２の不純物層と、
    前記第１の不純物層上に設けられ、前記第２の導電型を有するベース層と、
    前記ベース層上に設けられ、前記第１の基板表面を部分的に成し、前記第１の導電型を有する第１のエミッタ領域と、
    前記ベース層上に設けられ、前記第１の基板表面を部分的に成し、前記第２の導電型を有する第２のエミッタ領域と、
    前記ドリフト層の前記第２の面上に直接的または間接的に設けられ、前記第２の基板表面を少なくとも部分的に成し、前記第２の導電型を有するコレクタ領域と、
    を含み、前記半導体基板の前記第１の基板表面には複数のトレンチが形成されており、前記複数のトレンチの各々は、底面および側壁面が設けられた内面を有しており、前記複数のトレンチの各々は、前記第１の基板表面に沿って延びる主部と、前記第１の基板表面に沿って前記主部につながる端部とを有しており、前記底面は前記主部において前記ドリフト層から成りかつ前記端部において前記第２の不純物層から成り、前記第１の不純物層は前記第１の基板表面の面内方向において前記複数のトレンチの間をつないでおり、前記半導体装置はさらに
    前記複数のトレンチの前記内面を覆うゲート絶縁膜を備え、前記ゲート絶縁膜は、前記側壁面と前記ドリフト層との間で第１の厚みを有しておりかつ前記底面と前記ドリフト層との間で第２の厚みを有しており、前記第２の厚みは前記第１の厚みよりも大きく、前記半導体装置はさらに
    前記複数のトレンチ内に前記ゲート絶縁膜を介して埋め込まれたゲート電極を備える、
    半導体装置。
  2. 前記ゲート絶縁膜と前記ゲート電極との界面の深さは、前記ドリフト層と前記第１の不純物層との界面の深さよりも大きく、
    前記複数のトレンチの前記底面の深さは、前記ドリフト層と前記第１の不純物層との界面の深さよりも大きく、かつ前記ドリフト層と前記第２の不純物層との界面の深さよりも小さい、
    請求項１に記載の半導体装置。
  3. 前記ゲート絶縁膜は一の材料で作られている、請求項１または２に記載の半導体装置。
  4. 前記ドリフト層と前記第１の不純物層との界面の深さをＸｊｎと定義し、
    前記ドリフト層と前記第１の不純物層との界面の深さに対する、前記ゲート絶縁膜と前記ゲート電極との界面の深さの比率をｒと定義し、
    前記トレンチの幅をｗと定義し、
    前記トレンチの前記底面の深さをｄと定義し、
    前記トレンチの前記側壁面上での前記ゲート絶縁膜の厚みをｔｓｄと定義すると、以下の関係
    Figure 2019033163
     および
    Figure 2019033163
     が満たされている、請求項３に記載の半導体装置。
  5. 前記ゲート絶縁膜は、前記複数のトレンチの前記内面を均一な厚みで覆い第１の組成を有する第１の絶縁膜と、前記複数のトレンチの前記底面上に前記第１の絶縁膜を介して設けられ第２の組成を有する第２の絶縁膜とを含み、前記第２の組成は前記第１の組成と異なる、請求項１または２に記載の半導体装置。
  6. 前記ドリフト層と前記第１の不純物層との界面の深さをＸｊｎと定義し、
    前記ドリフト層と前記第１の不純物層との界面の深さに対する、前記ゲート絶縁膜と前記ゲート電極との界面の深さの比率をｒと定義し、
    前記トレンチの幅をｗと定義し、
    前記トレンチの前記底面の深さをｄと定義し、
    前記第１の絶縁膜および前記第２の絶縁膜のそれぞれの厚みをｔｉ１およびｔｉ２と定義し、
    前記第１の絶縁膜および前記第２の絶縁膜のそれぞれの誘電率をεｉ１およびεｉ２と定義し、
    Figure 2019033163
     と定義すると、以下の関係
    Figure 2019033163
     および
    Figure 2019033163
     が満たされている、請求項５に記載の半導体装置。
  7. 請求項１から６のいずれか１項に記載の半導体装置を有し、入力される電力を変換して出力する主変換回路と、
    前記半導体装置を駆動する駆動信号を前記半導体装置に出力する駆動回路と、
    前記駆動回路を制御する制御信号を前記駆動回路に出力する制御回路と、
    を備える、電力変換装置。
JP2017152892A 2017-08-08 2017-08-08 半導体装置および電力変換装置 Active JP6820811B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2017152892A JP6820811B2 (ja) 2017-08-08 2017-08-08 半導体装置および電力変換装置
US16/004,748 US10529840B2 (en) 2017-08-08 2018-06-11 Semiconductor device and power converter
DE102018212720.4A DE102018212720B4 (de) 2017-08-08 2018-07-31 Halbleitervorrichtung und Leistungswandler
CN201810879693.4A CN109390395B (zh) 2017-08-08 2018-08-03 半导体装置及电力变换装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2017152892A JP6820811B2 (ja) 2017-08-08 2017-08-08 半導体装置および電力変換装置

Publications (3)

Publication Number Publication Date
JP2019033163A true JP2019033163A (ja) 2019-02-28
JP2019033163A5 JP2019033163A5 (ja) 2020-01-16
JP6820811B2 JP6820811B2 (ja) 2021-01-27

Family

ID=65084614

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2017152892A Active JP6820811B2 (ja) 2017-08-08 2017-08-08 半導体装置および電力変換装置

Country Status (4)

Country Link
US (1) US10529840B2 (ja)
JP (1) JP6820811B2 (ja)
CN (1) CN109390395B (ja)
DE (1) DE102018212720B4 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7442932B2 (ja) * 2020-03-09 2024-03-05 三菱電機株式会社 半導体装置
CN115954383B (zh) * 2023-03-14 2023-06-02 长鑫存储技术有限公司 一种半导体结构及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012098861A1 (ja) * 2011-01-17 2012-07-26 パナソニック株式会社 半導体装置およびその製造方法
JP2016219774A (ja) * 2015-05-15 2016-12-22 富士電機株式会社 半導体装置

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5751024A (en) * 1995-03-14 1998-05-12 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device
JP3764343B2 (ja) * 2001-02-28 2006-04-05 株式会社東芝 半導体装置の製造方法
JP3673231B2 (ja) 2002-03-07 2005-07-20 三菱電機株式会社 絶縁ゲート型半導体装置及びゲート配線構造の製造方法
JP3927111B2 (ja) * 2002-10-31 2007-06-06 株式会社東芝 電力用半導体装置
JP4082295B2 (ja) * 2003-07-11 2008-04-30 トヨタ自動車株式会社 半導体装置
JP3954541B2 (ja) 2003-08-05 2007-08-08 株式会社東芝 半導体装置及びその製造方法
WO2005065385A2 (en) * 2003-12-30 2005-07-21 Fairchild Semiconductor Corporation Power semiconductor devices and methods of manufacture
KR100625795B1 (ko) * 2005-08-25 2006-09-18 주식회사 하이닉스반도체 반도체 소자의 게이트 및 그 형성방법
CN101431097B (zh) * 2008-12-11 2010-10-13 电子科技大学 一种薄层soi ligbt器件
WO2010120704A2 (en) * 2009-04-13 2010-10-21 Maxpower Semiconductor Inc. Power semiconductor devices, methods, and structures with embedded dielectric layers containing permanent charges
US8330220B2 (en) * 2010-04-29 2012-12-11 Freescale Semiconductor, Inc. LDMOS with enhanced safe operating area (SOA) and method therefor
US8598654B2 (en) * 2011-03-16 2013-12-03 Fairchild Semiconductor Corporation MOSFET device with thick trench bottom oxide
CN102201440A (zh) * 2011-05-27 2011-09-28 上海宏力半导体制造有限公司 一种绝缘栅双极晶体管
JP5806535B2 (ja) * 2011-07-20 2015-11-10 株式会社 日立パワーデバイス 半導体装置及びそれを用いた電力変換装置
JP5995435B2 (ja) * 2011-08-02 2016-09-21 ローム株式会社 半導体装置およびその製造方法
US8901604B2 (en) * 2011-09-06 2014-12-02 Transphorm Inc. Semiconductor devices with guard rings
CN103187443B (zh) * 2011-12-30 2016-06-01 无锡华润上华半导体有限公司 横向双扩散金属氧化物半导体场效应晶体管
CN103855205A (zh) * 2012-12-05 2014-06-11 三垦电气株式会社 半导体装置及其驱动方法
US9627517B2 (en) * 2013-02-07 2017-04-18 Infineon Technologies Ag Bipolar semiconductor switch and a manufacturing method therefor
KR20150051067A (ko) * 2013-11-01 2015-05-11 삼성전기주식회사 전력 반도체 소자 및 그의 제조 방법
CN103560149B (zh) * 2013-11-01 2016-04-27 上海北车永电电子科技有限公司 绝缘栅双极型晶体管及其制造方法
JP5979184B2 (ja) * 2014-07-14 2016-08-24 トヨタ自動車株式会社 半導体装置及び電力変換装置
DE102014111981B4 (de) 2014-08-21 2020-08-13 Infineon Technologies Ag Halbleiterschaltvorrichtung mit Ladungsspeicherstruktur
CN106463504B (zh) * 2014-11-17 2019-11-29 富士电机株式会社 半导体装置以及半导体装置的制造方法
JP6715567B2 (ja) 2014-12-16 2020-07-01 富士電機株式会社 半導体装置
JP6720569B2 (ja) 2015-02-25 2020-07-08 株式会社デンソー 半導体装置
JP6448434B2 (ja) * 2015-03-25 2019-01-09 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10217738B2 (en) * 2015-05-15 2019-02-26 Smk Corporation IGBT semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2012098861A1 (ja) * 2011-01-17 2012-07-26 パナソニック株式会社 半導体装置およびその製造方法
JP2016219774A (ja) * 2015-05-15 2016-12-22 富士電機株式会社 半導体装置

Also Published As

Publication number Publication date
US10529840B2 (en) 2020-01-07
CN109390395A (zh) 2019-02-26
DE102018212720B4 (de) 2023-01-19
DE102018212720A1 (de) 2019-02-14
US20190051738A1 (en) 2019-02-14
JP6820811B2 (ja) 2021-01-27
CN109390395B (zh) 2021-10-29

Similar Documents

Publication Publication Date Title
JP5806535B2 (ja) 半導体装置及びそれを用いた電力変換装置
JP4644730B2 (ja) 半導体装置及びそれを用いた電力変換装置
JP5452195B2 (ja) 半導体装置及びそれを用いた電力変換装置
JP7055052B2 (ja) 半導体装置および電力変換装置
WO2011001588A1 (ja) 半導体装置
JP6820287B2 (ja) 半導体装置および電力変換装置
US20150303288A1 (en) Switching Device for Power Conversion and Power Conversion Device
JP6072445B2 (ja) 半導体装置およびそれを用いた電力変換装置
CN110678988B (zh) 半导体装置
JP6709062B2 (ja) 半導体装置、その製造方法、及びそれを用いた電力変換装置
US20160020309A1 (en) Semiconductor device and power conversion device using same
WO2018135224A1 (ja) 半導体装置、及びそれを用いた電力変換装置
CN116110959A (zh) 半导体装置、电力变换装置及半导体装置的驱动方法
JP6820811B2 (ja) 半導体装置および電力変換装置
JP2019033163A5 (ja)
JP2016012582A (ja) 半導体装置及びそれを用いた電力変換装置
CN110350023B (zh) 半导体装置以及电力变换装置
WO2023188577A1 (ja) 半導体装置および電力変換装置
WO2021240789A1 (ja) 半導体装置および電力機器
CN118073407A (en) Semiconductor device and power conversion device

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191127

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20191127

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200923

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20200929

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20201106

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20201208

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210105

R150 Certificate of patent or registration of utility model

Ref document number: 6820811

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250