KR100625795B1 - 반도체 소자의 게이트 및 그 형성방법 - Google Patents
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Abstract
본 발명은 게이트 선폭 및 게이트 간 간격의 감소에 따라 게이트 전극 간에 매립되는 층간절연막의 매립 특성 및 랜딩 플러그 물질의 매립 특성이 저하되는 문제를 해결할 수 있는 반도체 소자의 게이트 및 그 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 트렌치가 형성된 기판과, 상기 트렌치를 포함한 상기 기판 상부의 단차를 따라 형성된 게이트 절연막과, 상기 트렌치가 형성되지 않은 영역의 상기 게이트 절연막 상부로 돌출되지 않도록 상기 트렌치에 매립된 제1 게이트 전극층과, 일부분이 상기 제1 게이트 전극층과 접촉되도록 상기 제1 게이트 전극층 상에 형성된 제2 게이트 전극층을 포함하는 반도체 소자의 게이트를 제공한다.
리세스 게이트, 폴리 실리콘, 금속, 실리사이드, 높이 단차.
Description
도 1 내지 도 5는 종래 기술에 따른 폴리 메탈 게이트 전극을 구비하는 리세스 게이트 형성방법을 도시한 공정단면도.
도 6은 종래 기술에 따라 높은 종횡비를 갖는 게이트 전극의 적층구조를 도시한 SEM(Scanning Electron Microscope) 사진.
도 7은 본 발명의 바람직한 제1 실시예에 따라 형성된 반도체 소자의 게이트를 도시한 단면도.
도 8 내지 도 13은 도 7에 도시된 반도체 소자의 게이트 형성공정을 도시한 공정단면도.
도 14는 본 발명의 바람직한 제2 실시예에 따라 형성된 반도체 소자의 게이트를 도시한 단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
110 : 기판
112 : 트렌치
114 : 게이트 산화막
116, 116a : 제1 게이트 전극층
118 : 식각정지막
120 : 제2 게이트 전극층
122 : 하드마스크
122a : 하드마스크 패턴
124 : 게이트 전극
본 발명은 반도체 소자의 게이트 및 그 형성방법에 관한 것으로, 특히 100㎚ 이하의 선폭을 갖는 디램(DRAM; Dynamic Random Access Memory) 셀 트랜지스터의 리세스(recess) 게이트 및 그 형성방법에 관한 것이다.
최근에, 반도체 소자에 있어서 저전력과 고용량 특성을 더욱 더 요구함에 따라, 반도체 생산업자들은 반도체 소자의 고집적 및 고속화에 대한 연구 개발에 끊임없는 투자를 하고 있는 실정이다. 그에 따라, 제한된 반도체 칩 내에 보다 많은 반도체 소자를 집적하기 위하여 디자인 룰(design rule)이 계속적으로 축소되고 있다.
특히, 디램(DRAM; Dynamic Random Access Memory)의 집적도가 급속도로 향상 되면서 DRAM의 크기는 지속적으로 감소되어 디자인 룰이 100㎚ 이하로 축소되고 있으나, 단위소자 형성공정이 100㎚ 이하로 낮아짐에도 불구하고 동작속도의 증가, 저전력 특성 및 리프레쉬(refresh) 특성 등과 같은 반도체 소자의 성능 향상에 대한 요구는 더욱 증가하고 있다.
그러나, 디자인 룰이 100㎚ 이하로 축소됨에 따라 게이트 선폭이 감소되어 단채널 효과(short-channel effect)와 같은 문제점이 발생된다. 따라서, 문턱전압(Vth; threshold Voltage)이 감소하고 누설전류(leakage current)가 증가하여 리텐션 타임(retention time) 또는/및 리프레시 타임(refresh time)이 감소하는 문제가 발생된다.
따라서, 이러한 문제들을 해결하기 위하여, 반도체 기판 평면에 게이트 전극을 형성하는 평판 타입(planar type)과는 달리, 반도체 기판에 형성된 트렌치(trench)의 내부면에 게이트 절연막을 형성한 후, 트렌치 내에 폴리 실리콘 등의 도전막을 채운 형태의 리세스 게이트 구조가 본 분야에서 공지되어 있다. 이러한 리세스 게이트는 채널 길이를 증가시켜 리텐션 타임 또는/및 리프레시 타임을 증가시킬 수 있다.
한편, 최근에는 게이트 전극(예컨대, 워드라인)의 고저항에 의한 신호 전달지연을 감소시키기 위해 게이트 전극으로 폴리 실리콘 단일막 대신 매우 낮은 면저항(Rs)을 갖는 폴리 실리콘/실리사이드(silicide)층의 적층막(이하, 폴리 사이드라 함)으로 형성하거나 폴리 실리콘/금속(metal)층의 적층막(이하, 폴리 메탈이라 함)으로 형성하고 있다.
도 1 내지 도 5는 종래 기술에 따른 폴리 메탈 게이트 전극을 구비하는 리세스 게이트 형성방법을 도시한 공정단면도이다.
먼저, 도 1에 도시된 바와 같이, 기판(10)의 소정 영역에 트렌치(12)를 형성한 후, 도 2에 도시된 바와 같이, 트렌치(12, 도 1 참조)를 포함한 기판(10) 상부의 단차를 따라 게이트 산화막(14)을 형성한다.
이어서, 도 3에 도시된 바와 같이, 트렌치(12, 도 1 참조)가 매립되도록 게이트 산화막(14) 상에 제1 게이트 전극층으로 폴리 실리콘(16)을 증착한다.
이어서, 도 4에 도시된 바와 같이, 폴리 실리콘(16) 상에 제1 게이트 전극층으로 금속층(18)을 증착한 후, 금속층(18) 상에 하드마스크(20)를 증착한다.
이어서, 도 5에 도시된 바와 같이, 하드마스크(20, 도 4 참조) 상에 소정의 포토레지스트 패턴(미도시)을 형성한 후, 이를 이용한 식각공정을 통해 하드마스크(20)를 식각한다. 이로써, 하드마스크 패턴(20a)이 형성된다.
이어서, 하드마스크 패턴(20a)을 이용한 식각공정을 실시하여 금속층(18) 및 폴리 실리콘(16)을 순차적으로 식각한다. 이로써, 트렌치(12, 도 1 참조)가 형성되지 않은 영역의 기판(10) 상으로 일정 부분이 돌출되는 형태의 리세스 게이트 전극(22)이 형성된다. 통상, 트렌치(12)가 형성되지 않은 영역의 기판(10) 상으로 돌출되는 폴리 실리콘(16)의 높이는 500 내지 800Å이 된다.
그러나, 이처럼 게이트 전극을 폴리 사이드 또는 폴리 메탈로 형성하는 경우에는 게이트 전극의 선폭이 감소함에 따라 매우 높은 면저항(Rs)을 갖게 되어 RC(Resistance-Capacitance) 지연(delay)이 발생할 수 있다.
결국, 면저항을 감소시키기 위해서는 게이트 전극의 높이를 증가시켜야 한다.
그러나, 상기한 바와 같이 집적도의 향상으로 인해 게이트 선폭이 감소되는 상황에서 게이트 전극의 높이가 증가되면 도 6에서 보는 바와 같이 게이트 전극의 종횡비는 더욱 증가하게 된다. 더욱이, 근래에는 집적도의 향상으로 인해 게이트 선폭이 감소될 뿐만 아니라 게이트 전극 간 간격이 더욱 감소되고 있다. 따라서, 게이트 전극 간에 증착되는 층간절연막(ILD : Inter Layer Dielectric)의 매립(Gap-fill) 특성이 저하되거나 기판을 후속 컨택 플러그와 연결시키는 랜딩 플러그(landing plug) 형성시 플러그 물질의 매립 특성이 저하되는 등의 문제점이 발생한다. 이러한 문제점은, 후속공정을 통해 게이트 전극의 양측벽에 게이트 스페이서(spacer)를 형성하게 되면 더욱 큰 문제로 작용한다.
결국, 층간절연막의 매립 특성을 개선시키기 위해서는 게이트 전극의 양측벽에 스페이서를 형성한 후 선택적 에피택셜 성장법(Selective Epitaxial Growth; 이하, SEG라 함)을 이용하여 랜딩 플러그(landing plug)를 일정 두께로 형성한 후, 층간절연막을 형성하는 방법을 생각해 볼 수 있으나, 이는 SEG 공정의 높은 써멀 버짓(thermal budget) 및 양산성이 열약하므로 적합하지 않다.
또한, 게이트 전극을 폴리사이드 또는 폴리메탈과 같이 이중 스택 구조로 형성하는 대신 금속만으로 형성하여 높이를 감소시키는 방법을 생각해 볼 수 있으나, 이는 게이트 산화막의 신뢰성이 열화되는 문제가 있어 부적합하다. 즉, 금속만으로 게이트 전극을 형성(이하, 금속 게이트라 함)시킬 경우에는 금속 성분 또는 금속 증착시 사용된 전구체(precursor)에 들어있던 C, Cl, F 등의 불순물이 게이트 산화막에 침투하여 게이트 산화막의 신뢰성을 열화시킬 소지가 있기 때문이다. 또한, 금속 게이트와 게이트 산화막 간의 계면에서 실리사이드(silcide) 반응이 일어날 수 있는데, 이러한 실리사이드 반응 또한 게이트 산화막의 신뢰성을 열화시키는 요인이 되기도 한다.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 게이트 선폭 및 게이트 간 간격의 감소에 따라 게이트 전극 간에 매립되는 층간절연막의 매립 특성이 저하되는 문제를 해결할 수 있는 반도체 소자의 게이트 및 그 형성방법을 제공하는데 그 목적이 있다.
또한, 본 발명은 상기한 문제점을 해결하기 위하여 제안된 것으로, 게이트 선폭 및 게이트 간 간격의 감소에 따라 기판을 후속 컨택 플러그와 연결시키는 랜딩 플러그를 이루는 물질의 매립 특성이 저하되는 문제를 해결할 수 있는 반도체 소자의 게이트 및 그 형성방법을 제공하는데 그 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 트렌치가 형성된 기판과, 상기 트렌치를 포함한 상기 기판 상부의 단차를 따라 형성된 게이트 절연막과, 상기 트렌치가 형성되지 않은 영역의 상기 게이트 절연막 상부로 돌 출되지 않도록 상기 트렌치에 매립된 제1 게이트 전극층과, 일부분이 상기 제1 게이트 전극층과 접촉되도록 상기 제1 게이트 전극층 상에 형성된 제2 게이트 전극층을 포함하는 반도체 소자의 게이트를 제공한다.
여기서, 상기 제1 게이트 전극층은 상기 제2 게이트 전극층과의 접촉 영역에서 일정 깊이로 리세스됨으로써, 상기 제2 게이트 전극층과 접촉된다.
상기에서 설명한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 트렌치가 형성된 기판을 제공하는 단계와, 상기 트렌치를 포함한 상기 기판 상부의 단차를 따라 게이트 절연막을 형성하는 단계와, 상기 트렌치가 형성되지 않은 영역의 상기 게이트 절연막 상부로 돌출되지 않도록 상기 트렌치에 매립되는 제1 게이트 전극층을 형성하는 단계와, 일부분이 상기 제1 게이트 전극층과 접촉되도록 상기 제1 게이트 전극층 상에 제2 게이트 전극층을 형성하는 단계를 포함하는 반도체 소자의 게이트 형성방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호는 표시된 부분은 동일한 구성요소들을 나타 낸다.
실시예
1
도 7은 본 발명의 바람직한 제1 실시예에 따라 형성된 반도체 소자의 게이트를 도시한 단면도이다.
도 7을 참조하면, 본 발명의 바람직한 제1 실시예에 따른 반도체 소자의 게이트는, 트렌치(미도시)가 형성된 기판(110)과, 트렌치를 포함한 기판(110) 상부의 단차를 따라 형성된 게이트 절연막(114)과, 트렌치가 형성되지 않은 영역의 게이트 절연막(114) 상부로 돌출되지 않도록 트렌치에 매립된 제1 게이트 전극층(116a)과, 일부분이 제1 게이트 전극층(116a)과 접촉되도록 제1 게이트 전극층(116a) 상에 형성되어, 제1 게이트 전극층(116a)과 함께 하나의 게이트 전극(124)을 이루는 제2 게이트 전극층(120)을 포함한다. 이에 더하여, 트렌치가 형성되지 않은 영역의 게이트 절연막(114) 상에 형성된 식각정지막(118) 및 제2 게이트 전극층(120) 상에 형성된 하드마스크(122a)를 더 포함할 수 있다.
여기서, 제1 게이트 전극층(116a)은 폴리 실리콘 또는 Poly-SiXGe1 -X(X는 0.01 내지 0.99)로 형성되고, 제2 게이트 전극층(120)은 금속층으로 형성된다. 예컨대, 금속층은 WSiX, TiSiX, NiSiX, CoSiX, TaSiX, MoSiX, HfSiX, ZrSiX, PtSiX, W/WN, W/W-Si-N/WSiX, W/TiN/TiSiX, W/Ti-Si-N/TiSiX, Ti-Si-N, Ti-Al-N, Ta-Si-N, MoN, HfN, TaN 및 TiN(여기서, X=1.0 내지 3.0)의 일군에서 선택된 어느 하나로 이루어진다.
이때, 제1 및 제2 게이트 전극층(116a, 120) 간의 접촉 영역 폭(W2)은 제1 게이트 전극층(116a)의 폭(W1)보다 5 내지 10㎚ 작도록 한다.
식각정지막(118)은 트렌치가 형성되지 않은 영역의 게이트 절연막(114) 및 제1 및 제2 게이트 전극층(116a, 120)이 접촉되지 않는 영역의 제1 게이트 전극층(116a) 상에 걸쳐 형성될 수도 있다.
식각정지막(118)은 산화막 계열물질 또는 질화막 계열물질 또는 산화막 계열/ 질화막 계열물질의 적층막으로 형성된다. 예컨대, 산화막 계열물질은 SiO2, SiOxNy, HfO2, HfSixOy 및 HfSixOyNz(여기서, x,y,z는 0.1 내지 3.0)의 일군에서 선택된 어느 하나로 이루어지고, 질화막 계열물질은 Si3N4로 이루어진다.
게이트 절연막(114)은 SiO2, SiOxNy, HfO2, HfSixOy 및 HfSixOyNz(여기서, x,y,z는 0.1 내지 3.0)의 일군에서 선택된 어느 하나로 이루어진다.
도 8 내지 도 13은 도 7에 도시된 반도체 소자의 게이트 형성공정을 도시한 공정단면도이다.
먼저, 도 8에 도시된 바와 같이, 기판(110)의 소정 영역에 트렌치(112)를 형성한다. 이때, 기판(110)은 Si 기판, SiGe 기판, Strained-Si 기판, SOI(Silicon On Insulator) 기판 또는 GOI(Germanium On Insulator) 기판을 이용한다.
이어서, 도 9에 도시된 바와 같이, 산화공정(oxidation)을 실시하여 트렌치(112, 도 8 참조)를 포함한 기판(110) 상부의 단차를 따라 게이트 절연막으로서 게 이트 산화막(114)을 형성한다. 이때, 산화공정은 수증기와 같은 산화기체 내에서 기판(110)을 대략 900 내지 1000℃의 온도에서 가열하는 습식산화방식으로 실시하거나, 순수한 산소를 산화기체로 사용하여 약 1200℃의 온도에서 가열하는 건식산화방식으로 실시한다. 이를 통해, SiO2, SiOxNy, HfO2, HfSixOy 및 HfSixOyNz(x,y,z는 0.1 내지 3.0)의 일군에서 선택된 어느 하나의 물질로 이루어진 게이트 산화막(114)을 형성할 수 있다.
이어서, 도 9에 도시된 바와 같이, 트렌치(112, 도 8 참조)가 매립되도록 게이트 산화막(114) 상에 불순물이 도핑(doping)된 도프트(doped) 다결정 실리콘막과 같은 제1 게이트 전극층(116)을 증착한다. 예컨대, 제1 게이트 전극층(116)은 폴리 실리콘 또는 Poly-SixGe1-x(x는 0.01 내지 0.99)을 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착한다. 바람직하게는, SiH4에 PH3, PCl5, BCl3 또는 B2H6를 혼합시킨 기체를 이용한 LPCVD 방식으로 증착한다.
이어서, 도 10에 도시된 바와 같이, 트렌치(112, 도 8 참조)가 형성되지 않은 영역의 게이트 산화막(114) 상부로 제1 게이트 전극층(116a)이 돌출되지 않도록 에치백(Etch-back) 또는 CMP(Chemical Mechanical Polishing) 공정을 실시하여 제1 게이트 전극층(116a)을 평탄화한다. 일례로, 에치백 공정을 실시하는 경우에는 트렌치(112)가 형성되지 않은 영역의 게이트 산화막(114)을 식각정지막으로 이용한다. 다른 예로, CMP 공정을 실시하는 경우에는 트렌치(112)가 형성되지 않은 영역의 게이트 산화막(114)을 평탄화정지막으로 이용한다.
이어서, 도 11에 도시된 바와 같이, 제1 게이트 전극층(116a)을 포함한 전체 구조 상에 식각정지막(118)을 증착한다. 이때, 식각정지막(118)은 포토리소그래피 공정, 식각공정 또는 세정공정과 같은 후속공정시 게이트 산화막(114)이 열화되는 것을 방지하기 위하여 30 내지 300Å 두께로 증착한다. 예컨대, 식각정지막(118)은 산화막 계열물질, 질화막 계열물질 또는 산화막 계열/질화막 계열물질의 적층막으로 형성한다. 바람직하게는, 산화막 계열물질은 SiO2, SiOxNy, HfO2, HfSixOy 및 HfSixOyNz의 일군에서 선택된 어느 하나로 형성하고, 질화막 계열물질은 Si3N4로 형성한다.
이어서, 식각정지막(118) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(미도시)을 형성한다. 그런 다음, 포토레지스트 패턴을 식각마스크로 이용한 식각공정을 실시하여 식각정지막(118)의 일부분을 식각한다. 이로써, 제1 게이트 전극층(116a)의 일부 영역이 노출된다.
이때, 노출되는 제1 게이트 전극층(116a)의 일부 영역은 후속공정을 통해 형성될 제2 게이트 전극층(120; 도 12 참조)과의 접촉 영역으로, 제1 게이트 전극층(116a)의 폭(W1)보다 5 내지 10㎚ 정도 작은 폭(W2=W1-(5~10㎚))을 갖는다.
이어서, 도 12에 도시된 바와 같이, 통상적인 스트립(strip) 공정을 실시하여 포토레지스트 패턴(미도시)을 제거한다.
이어서, 식각정지막(118)을 포함한 전체 구조 상부에 제2 게이트 전극층 (120)을 증착한다. 이때, 제2 게이트 전극층(120)은 금속층 또는 실리사이드층으로 형성한다. 예컨대, 제2 게이트 전극층(120)은 WSiX, TiSiX, NiSiX, CoSiX, TaSiX, MoSiX, HfSiX, ZrSiX, PtSiX, W/WN, W/W-Si-N/WSiX, W/TiN/TiSiX, W/Ti-Si-N/TiSiX, Ti-Si-N, Ti-Al-N, Ta-Si-N, MoN, HfN, TaN 및 TiN(여기서, X=1.0 내지 3.0)의 일군에서 선택된 어느 하나로 형성한다. 바람직하게는, WSiX층으로 형성한다.
이어서, 제2 게이트 전극층(120) 상에 하드마스크(122)를 증착할 수 있다. 여기서, 하드마스크(122)는 후속 제2 게이트 전극층(120)의 식각공정시 하드마스크 스킴(scheme)을 이용하기 위해 증착되는 것으로, 하드마스크(122)의 증착 공정은 생략 가능하다.
이어서, 도 13에 도시된 바와 같이, 하드마스크(122, 도 12 참조) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 포토레지스트 패턴(미도시)을 형성한다.
이어서, 하드마스크 스킴을 이용하여 제2 게이트 전극층(120)의 일부를 식각한다. 예컨대, 포토레지스트 패턴을 식각마스크로 이용한 식각공정을 통해 하드마스크 패턴(122a)을 형성한 후, 포토레지스트 패턴을 제거하고 하드마스크 패턴(122a)을 식각마스크로 이용하여 제2 게이트 전극층(120)을 식각한다. 바람직하게는, 제2 게이트 전극층(120)이 제1 게이트 전극층(116a)과 중첩되도록 제2 게이트 전극층(120)을 식각한다.
이를 통해, 기판(110)의 트렌치(112, 도 8 참조) 내에 형성된 제1 게이트 전 극층(116a)과 제1 게이트 전극층(116a)과 일부 영역이 접촉되어 형성된 제2 게이트 전극층(120)이 하나의 게이트 전극(124)을 이루는 리세스 구조의 게이트를 형성할 수 있다.
즉, 본 발명의 바람직한 제1 실시예에 따르면, 기판 내의 트렌치에 매립되는 제1 게이트 전극층이 트렌치가 형성되지 않은 영역의 기판 상부로 돌출되지 않도록 하여 전체적으로 게이트 전극의 높이를 감소시킬 수 있다. 구체적으로, 기존에는 제1 게이트 전극층인 폴리 실리콘이 트렌치가 형성되지 않은 영역의 기판 상부로 500 내지 800Å이 돌출되는데 반해, 본 발명의 바람직한 제1 실시예에서는 제1 게이트 전극층이 트렌치가 형성되지 않은 영역의 기판 상부로 돌출되지 않게 된다. 결국, 본 발명의 바람직한 제1 실시예에 따르면 게이트 전극의 높이가 500 내지 800Å 감소된다.
따라서, 리세스 구조의 게이트 형성시 게이트 전극 및 게이트 전극 간 스페이스의 종횡비를 감소시킬 수 있다. 이를 통해, 게이트 전극 간에 매립되는 층간절연막의 매립 특성 및 랜딩 플러그 물질의 매립 특성을 개선시킬 수 있다.
실시예
2
본 발명의 바람직한 제2 실시예는 제1 게이트 전극층(116a)을 제1 및 제2 게이트 전극층(116a, 120) 간의 접촉 영역에서 일정 깊이(여기서는, 5~100㎚, 즉 트렌치의 깊이보다 낮다)로 리세스시키는 것이 그 구성상 특징이다. 따라서, 리세스된 깊이만큼 제1 및 제2 게이트 전극층(116a, 120) 간의 접촉 면적을 넓혀 두 도전층(116a, 120) 간에 전류가 잘 흐르도록 함으로써, 본 발명의 바람직한 제1 실시예 에서보다 게이트 전극(124) 내의 컨택 저항을 더욱 감소시킬 수 있다. 결국, 본 발명의 바람직한 제2 실시예는 본 발명의 바람직한 제1 실시예의 효과에 더하여 게이트 전극 내의 컨택 저항 감소 효과를 얻을 수 있다.
도 14는 본 발명의 바람직한 제2 실시예에 따라 형성된 반도체 소자의 게이트를 도시한 단면도이다.
도 14를 참조하면, 본 발명의 바람직한 제2 실시예에 따른 반도체 소자의 게이트는, 트렌치(미도시)가 형성된 기판(110)과, 트렌치를 포함한 기판(110) 상부의 단차를 따라 형성된 게이트 절연막(114)과, 트렌치가 형성되지 않은 영역의 게이트 절연막(114) 상부로 돌출되지 않도록 트렌치에 매립되되 일부 영역이 일정 깊이(H)로 리세스된 제1 게이트 전극층(116a)과, 리세스된 일부 영역에서 제1 게이트 전극층(116a)과 접촉되도록 제1 게이트 전극층(116a) 상에 형성되어 제1 게이트 전극층(116a)과 함께 하나의 게이트 전극(124)을 이루는 제2 게이트 전극층(120)을 포함한다.
도 14에 도시된 반도체 소자의 게이트를 형성하기 위해서는, 도 11의 공정이 완료된 후 식각정지막(118)을 식각마스크로 이용한 식각공정을 실시하여 제1 게이트 전극층(116a)의 일부 영역을 일정 깊이로 리세스시키는 공정이 추가되어야 한다. 이외의 공정단계는 본 발명의 바람직한 제1 실시예와 동일하므로 이에 대한 언급은 생략하기로 한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여 야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 기판 내의 트렌치에 매립되는 제1 게이트 전극층이 트렌치가 형성되지 않은 영역의 기판 상부로 돌출되지 않도록 하여 전체적으로 게이트 전극의 높이를 감소시킬 수 있다. 따라서, 리세스 구조의 게이트 형성시 게이트 전극 및 게이트 전극 간 스페이스의 종횡비를 감소시킬 수 있다. 이를 통해, 게이트 전극 간에 매립되는 층간절연막의 매립 특성 및 랜딩 플러그 물질의 매립 특성을 개선시킬 수 있다.
또한, 게이트 전극의 높이가 감소됨에 따라 게이트 전극과 소오스/드레인 컨택 플러그 간 또는 게이트 전극과 게이트 전극 간의 오버랩(overlap)에 의해 발생하는 기생 캐패시턴스(parasitic capacitance)를 감소시킬 수 있다. 따라서, RC 지연 감소 효과를 얻을 수 있을 뿐만 아니라, 특히 DRAM의 경우 센싱 마진(sensing margin) 및 리텐션 특성을 개선할 수 있는 효과가 발생한다.
이에 더하여, 제1 게이트 전극층을 제1 및 제2 게이트 전극층 간의 접촉 영역에서 일정 깊이로 리세스시킴으로써, 제1 및 제2 게이트 전극층으로 이루어진 게이트 전극 내의 컨택 저항을 더욱 감소시킬 수 있다.
Claims (25)
- 트렌치가 형성된 기판;상기 트렌치를 포함한 상기 기판 상부의 단차를 따라 형성된 게이트 절연막;상기 트렌치가 형성되지 않은 영역의 상기 게이트 절연막 상부로 돌출되지 않도록 상기 트렌치에 매립된 제1 게이트 전극층; 및일부분이 상기 제1 게이트 전극층과 접촉되도록 상기 제1 게이트 전극층 상에 형성된 제2 게이트 전극층을 포함하는 반도체 소자의 게이트.
- 제 1 항에 있어서,상기 제1 게이트 전극층은 상기 제2 게이트 전극층과의 접촉 영역에서 일정 깊이로 리세스되어 상기 제2 게이트 전극층과 접촉되는 반도체 소자의 게이트.
- 제 2 항에 있어서,상기 제1 및 제2 게이트 전극층 간의 접촉 영역 폭은 상기 제1 게이트 전극층의 전체 폭보다 5 내지 10㎚ 작은 반도체 소자의 게이트.
- 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,상기 제1 게이트 전극층은 폴리 실리콘 또는 Poly-SiXGe1 -X(X는 0.01 내지 0.99)로 형성된 반도체 소자의 게이트.
- 제 1 항에 있어서,상기 제2 게이트 전극층은 금속층 또는 실리사이드층으로 형성된 반도체 소자의 게이트.
- 제 1 항 또는 제 5 항에 있어서,상기 제2 게이트 전극층은 WSiX, TiSiX, NiSiX, CoSiX, TaSiX, MoSiX, HfSiX, ZrSiX, PtSiX, W/WN, W/W-Si-N/WSiX, W/TiN/TiSiX, W/Ti-Si-N/TiSiX, Ti-Si-N, Ti-Al-N, Ta-Si-N, MoN, HfN, TaN 및 TiN(여기서, X=1.0 내지 3.0)의 일군에서 선택된 어느 하나로 이루어진 반도체 소자의 게이트.
- 제 1 항에 있어서,상기 트렌치가 형성되지 않은 영역의 상기 게이트 절연막 상에 형성된 식각정지막을 더 포함하는 반도체 소자의 게이트.
- 제 1 항에 있어서,상기 식각정지막은 상기 트렌치가 형성되지 않은 영역의 상기 게이트 절연막 및 상기 제1 및 제2 게이트 전극층이 접촉되지 않는 영역의 상기 제1 게이트 전극층 상에 걸쳐 형성된 반도체 소자의 게이트.
- 제 7 항 또는 제 8 항에 있어서,상기 식각정지막은 산화막 계열물질 또는 질화막 계열물질 또는 산화막 계열/ 질화막 계열물질의 적층막으로 형성된 반도체 소자의 게이트.
- 제 9 항에 있어서,상기 산화막 계열물질은 SiO2, SiOxNy, HfO2, HfSixOy 및 HfSixOyNz(여기서, x,y,z는 0.1 내지 3.0)의 일군에서 선택된 어느 하나로 이루어지고, 상기 질화막 계열물질은 Si3N4로 이루어진 반도체 소자의 게이트.
- 제 1 항, 제 2 항, 제 3 항, 제 5 항, 제 6 항, 제 7 항 및 제 8 항 중 어느 하나의 항에 있어서,상기 게이트 절연막은 SiO2, SiOxNy, HfO2, HfSixOy 및 HfSixOyNz(여기서, x,y,z는 0.1 내지 3.0)의 일군에서 선택된 어느 하나로 이루어진 반도체 소자의 게이트.
- 제 1 항, 제 2 항, 제 3 항, 제 5 항, 제 6 항, 제 7 항 및 제 8 항 중 어느 하나의 항에 있어서,상기 제2 게이트 전극층 상에 형성된 하드마스크를 더 포함하는 반도체 소자의 게이트.
- 트렌치가 형성된 기판을 제공하는 단계;상기 트렌치를 포함한 상기 기판 상부의 단차를 따라 게이트 절연막을 형성하는 단계;상기 트렌치가 형성되지 않은 영역의 상기 게이트 절연막 상부로 돌출되지 않도록 상기 트렌치에 매립되는 제1 게이트 전극층을 형성하는 단계; 및일부분이 상기 제1 게이트 전극층과 접촉되도록 상기 제1 게이트 전극층 상에 제2 게이트 전극층을 형성하는 단계를 포함하는 반도체 소자의 게이트 형성방법.
- 제 13 항에 있어서, 상기 트렌치에 매립되는 상기 제1 게이트 전극층을 형성하는 단계는,상기 트렌치가 매립되도록 상기 게이트 절연막 상에 상기 제1 게이트 전극층을 증착하는 단계; 및에치백 또는 CMP 공정을 통해 상기 제1 게이트 전극층을 상기 트렌치가 형성되지 않은 영역의 상기 게이트 절연막 상부까지 식각하는 단계를 포함하는 반도체 소자의 게이트 형성방법.
- 제 14 항에 있어서,상기 제1 게이트 전극층을 상기 트렌치가 형성되지 않은 영역의 상기 게이트 절연막 상부까지 식각한 후, 상기 제1 및 제2 게이트 전극층의 접촉 영역에 대응되는 영역의 상기 제1 게이트 전극층을 일정 깊이로 리세스시키는 단계를 더 포함하는 반도체 소자의 게이트 형성방법.
- 제 13 항 내지 제 15 항 중 어느 하나의 항에 있어서,상기 제1 및 제2 게이트 전극층의 접촉 영역은 상기 제1 게이트 전극층의 전체 폭보다 5 내지 10㎚ 작은 폭을 갖는 반도체 소자의 게이트 형성방법.
- 제 13 항에 있어서, 상기 제1 게이트 전극층을 형성한 후,상기 제1 게이트 전극층 및 상기 게이트 절연막 상에 식각정지막을 증착하는 단계; 및상기 식각정지막을 부분적으로 식각하여 상기 제1 게이트 전극층의 일부를 노출시키는 단계를 더 포함하는 반도체 소자의 게이트 형성방법.
- 제 17 항에 있어서,상기 식각정지막은 산화막 계열물질 또는 질화막 계열물질 또는 산화막 계열/질화막 계열의 적층막으로 형성하는 반도체 소자의 게이트 형성방법.
- 제 18 항에 있어서,상기 산화막 계열물질은 SiO2, SiOxNy, HfO2, HfSixOy 및 HfSixOyNz(여기서, x,y,z는 0.1 내지 3.0)의 일군에서 선택된 어느 하나로 형성하고, 상기 질화막 계열물질은 Si3N4로 형성하는 반도체 소자의 게이트 형성방법.
- 제 13 항, 제 14 항, 제 15 항, 제 17 항, 제 18 항 및 제 19 항 중 어느 하나의 항에 있어서,상기 제1 게이트 전극층은 폴리 실리콘 또는 Poly-SiXGe1 -X(X는 0.01 내지 0.99)로 형성하는 반도체 소자의 게이트 형성방법.
- 제 13 항에 있어서,상기 제2 게이트 전극층은 금속층 또는 실리사이드층으로 형성하는 반도체 소자의 게이트 형성방법.
- 제 13 항 또는 제 21 항에 있어서,상기 제2 게이트 전극층은 WSiX, TiSiX, NiSiX, CoSiX, TaSiX, MoSiX, HfSiX, ZrSiX, PtSiX, W/WN, W/W-Si-N/WSiX, W/TiN/TiSiX, W/Ti-Si-N/TiSiX, Ti-Si-N, Ti-Al-N, Ta-Si-N, MoN, HfN, TaN 및 TiN(여기서, X=1.0 내지 3.0)의 일군에서 선택된 어느 하나로 이루어지는 반도체 소자의 게이트 형성방법.
- 제 13 항, 제 14 항, 제 15 항, 제 17 항, 제 18 항, 제 19 항, 제 21 항 및 제 22 항 중 어느 하나의 항에 있어서, 상기 제2 게이트 전극층을 형성하는 단계는,상기 제1 게이트 전극층을 포함한 전체 구조 상부에 상기 제2 게이트 전극층을 증착하는 단계; 및상기 제2 게이트 전극층의 일부를 식각하는 단계를 포함하는 반도체 소자의 게이트 형성방법.
- 제 23 항에 있어서,상기 제2 게이트 전극층의 일부를 식각하는 단계는 하드마스크 스킴을 이용하는 반도체 소자의 게이트 형성방법.
- 제 13 항, 제 14 항, 제 15 항, 제 17 항, 제 18 항, 제 19 항, 제 21 항 및 제 22 항 중 어느 하나의 항에 있어서,상기 게이트 절연막은 SiO2, SiOxNy, HfO2, HfSixOy 및 HfSixOyNz(여기서, x,y,z는 0.1 내지 3.0)의 일군에서 선택된 어느 하나로 형성하는 반도체 소자의 게이트 형성방법.
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