JP2005183954A - 窪んだゲート電極の形成方法 - Google Patents
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Abstract
【課題】導電膜のステップカバレッジの不良によるボイドまたはシームの発生を防止できるゲート電極の形成方法を提供する。
【解決手段】この発明の窪んだゲート電極の形成方法は、基板４００を選択的にエッチングしてゲート電極形成領域にオープン部４０１を形成する工程と、該オープン部が形成された形状に沿ってゲート酸化膜４０２を形成する工程と、該ゲート酸化膜上に最終パターン形成後に残留する厚さ以上の高さに渓谷が形成されるように導電性シリコン膜４０３を形成する工程と、最終パターン形成後に残留する厚さが残るように前記導電性シリコン膜を平坦化して前記渓谷を除去する工程と、平坦化された前記導電性シリコン膜上に導電膜４０５を形成する工程と該導電膜と前記導電性シリコン膜及び前記ゲート酸化膜を選択的にエッチングして窪んだゲート電極を形成する工程を含んでなる。
【選択図】図２Ｅ
【解決手段】この発明の窪んだゲート電極の形成方法は、基板４００を選択的にエッチングしてゲート電極形成領域にオープン部４０１を形成する工程と、該オープン部が形成された形状に沿ってゲート酸化膜４０２を形成する工程と、該ゲート酸化膜上に最終パターン形成後に残留する厚さ以上の高さに渓谷が形成されるように導電性シリコン膜４０３を形成する工程と、最終パターン形成後に残留する厚さが残るように前記導電性シリコン膜を平坦化して前記渓谷を除去する工程と、平坦化された前記導電性シリコン膜上に導電膜４０５を形成する工程と該導電膜と前記導電性シリコン膜及び前記ゲート酸化膜を選択的にエッチングして窪んだゲート電極を形成する工程を含んでなる。
【選択図】図２Ｅ
Description
この発明は、半導体素子の製造方法、特に、トランジスタにおける窪んだゲートの形成方法に関する。
半導体素子の集積度が増加するに連れて、トランジスタのチャンネルの長さも同時に非常に短くなっている。チャンネルの長さが短くなるにつれて、通常のトランジスタ構造としては、トランジスタのしきい電圧(threshold voltage)が急激に低くなる、いわゆる、短チャンネル効果(short channel effect)が顕著に増加するという問題点がある。このような問題を解決するために、シリコン基板に溝を形成して、窪んだゲート電極構造を有するトランジスタを製造することによって、チャンネルの長さを長く形成しようとする試みが行われてきた。
また、メモリ素子の一種であるＤＲＡＭ(Dynamic Random Access Memory)では、素子の集積度が増大するに伴って過多なイオン注入による電界(electric field)の増加現象により、接合漏れ電流(junction leakage)が増加して、データ記憶時間(data retention time)が減少するという致命的な問題が発生する。このような問題を解決するための一つの方法として、基板を所定の深さに窪ませた後、セルトランジスタを形成する方法がある。その結果、接合漏れ電流を減少させてデータ記憶時間を増加させることができる。
一方、素子の集積度が増加するにつれて、ゲート電極(gate electrode)として抵抗が非常に低い物質が要求され、代表的な低抵抗電極材料には、タングステンシリサイド、タングステンナイトライド、チタンナイトライドまたはタングステンなどがあり、通常、これらの物質をポリシリコン上に蒸着してゲート電極の全体抵抗を下げることができる。
図１Ａないし図１Ｄは、従来の技術に係る窪んだゲート電極の形成工程を示す断面図であって、これを参照しながら従来の窪んだゲート電極の形成工程を説明する。
図１Ａに示されたように、フィールド酸化膜およびウェルなど半導体素子を形成するための様々の要素が形成された基板１００の、トランジスタが形成される領域を、選択的にエッチングして、すなわち、基板１００を窪ませることによって、オープン部１０１を形成し、該オープン部１０１が形成された形状に沿ってゲート酸化膜１０２を形成する。
次に、図１Ｂに示されたように、ゲート酸化膜１０２上にポリシリコン膜１０３を形成する。ポリシリコン膜１０３の形成時に、ステップカバレージ(step coverage)が優れた低圧化学気相蒸着(low pressure chemical vapor deposition)（以下、「ＬＰＣＶＤ」と記す。）方式などを利用する。この場合、オープン部１０１がある下部形状によって蒸着特性上オープン部１０１の中間に該当する上部のポリシリコン膜１０３に渓谷１０４が形成される。
次いで、図１Ｃに示されたように、ポリシリコン膜１０３上に低抵抗の導電膜１０５を蒸着する。低抵抗の導電膜１０５は、タングステン、タングステンシリサイド、タングステンナイトライドまたはチタンナイトライドなどを含む。
一方、低抵抗の導電膜１０５は、ステップカバレージが不良であるため、渓谷１０４を全部満たさず、膜内にボイド(void)またはシーム(seam)１０６が形成される。
次いで、図１Ｄに示されたように、ゲート電極用マスクパターンを用いて、導電膜１０５およびポリシリコン膜１０３を選択的にエッチングすることによって、窪んだゲート電極を形成する。この際に、図１Ｄに示されたように、ゲート電極内にボイドまたはシーム１０６が発生してゲート電極の抵抗を増加させる。
この発明は、上述のような問題点を解決するためになされたもので、導電膜のステップカバレージ不良によるボイドまたはシーム発生を抑制できる、窪んだゲート電極の形成方法を提供する。
上記目的を達成するために、この発明は、基板を選択的にエッチングしてゲート電極形成領域にオープン部を形成する工程と、該オープン部が形成された形状に沿ってゲート酸化膜を形成する工程と、該ゲート酸化膜上に最終パターン形成後に残留する厚さ以上の高さに渓谷が形成されるように導電性シリコン膜を形成する工程と、最終パターン形成後に残留する厚さが残るように前記導電性シリコン膜を平坦化して前記渓谷を除去する工程と、平坦化された前記導電性シリコン膜上に導電膜を形成する工程と、該導電膜と前記導電性シリコン膜及び前記ゲート酸化膜を選択的にエッチングすることによって窪んだゲート電極を形成する工程とを含んでなることを特徴とする窪んだゲート電極の形成方法を提供する。
この発明は、窪んだ多層の導電膜を有するゲート電極形成時に、上部導電膜のステップカバレッジ不良にともなうボイドまたはシーム発生を抑制するために、最終パターン形成後に残る部分以上に渓谷が形成される程度に下部の導電膜を蒸着した後、最終パターン形成後に残る部分、すなわち、予定された下部導電膜の厚さが残るまで下部導電膜を平坦化して、上部に形成された渓谷を除去する。したがって、上部の導電膜形成時に、渓谷によるボイドまたはシームの発生を基本的に防止することができる。
上述したように、この発明は、ゲート電極の低抵抗化を実現することができて、窮極的に半導体素子の性能を向上させることができる効果がある。
以下、添付した図面を参照しながら、この発明の好ましい実施の形態を詳細に説明する。図２Ａないし図２Ｅは、この発明の一実施形態に係る窪んだゲート電極の形成工程を示す断面図であって、これを参照してこの発明の窪んだゲート電極の形成工程を説明する。
図２Ａに示されたように、フィールド酸化膜とウェルなど半導体素子を構成するための様々の要素が形成された基板４００の、トランジスタが形成される領域を選択的にエッチングして、すなわち基板４００を窪ませることによって、オープン部４０１を形成する。次いで、オープン部４０１が、形成された形状に沿ってゲート酸化膜４０２を形成する。
この場合、オープン部４０１の深さが１００ｎｍ〜２００ｎｍになるようにするのが好ましい。
この場合、オープン部４０１の深さが１００ｎｍ〜２００ｎｍになるようにするのが好ましい。
次いで、図２Ｂに示されたように、ゲート酸化膜４０２上に導電性シリコン膜４０３を形成する。導電性シリコン膜４０３は、ポリシリコン膜または非晶質シリコン膜を含み、不純物が含まれた形態に蒸着することもでき、蒸着後、不純物をドープすることもできる。
導電性シリコン膜４０３の形成時には、ステップカバレッジが優秀なＬＰＣＶＤ方式などを用いる。この場合、最終パターン形成後に残る厚さＴ以上の厚さに渓谷が形成される程度に導電性シリコン膜４０３を蒸着する。したがって、最終パターン形成後に残る厚さＴより上に、かつオープン部４０１の中間の位置に渓谷４０４が形成されることが分かる。導電性シリコン膜４０３の蒸着の厚さは、オープン部４０１の深さの１.５倍〜３倍程度になるようにすることが好ましい。
次いで、図２Ｃに示されたように、最終パターン形成時に導電性シリコン膜４０３の厚さＴが残るように、化学機械的研磨(chemical mechanical polishing)（以下、「ＣＭＰ」と記す）またはエッチバックなどの平坦化工程を実施することによって、上部の渓谷４０４を除去する。
次いで、図２Ｄに示されたように、導電性シリコン膜４０３上に低抵抗の導電膜４０５を蒸着する。低抵抗の導電膜４０５は、タングステン、タングステンシリサイド、タングステンナイトライドまたはチタンナイトライドなどを含む。渓谷４０４の除去結果、低抵抗の導電膜４０５のステップカバレッジが不良でも、導電性シリコン膜４０３に対して行った平坦化工程によりボイドまたはシームが発生しないことが分かる。
次いで、図２Ｅに示されたように、ゲート電極用マスクパターンを用いて導電膜４０５と導電性シリコン膜４０３及びゲート酸化膜４０２を選択的にエッチングして、窪んだゲート電極を形成する。
以上説明したようになされるこの発明は、多層であり、窪んだ構造を有するゲート電極形成時に、最終パターン形成後に残る部分の厚さ以上に渓谷が形成される程度に下部の導電膜を蒸着した後、最終パターン形成に後残る部分、すなわち、予定された下部導電膜の厚さが残るまで下部導電膜を平坦化して上部に形成された渓谷を除去することによって、上部の導電膜形成時に、渓谷によるボイドまたはシームの発生を基本的に防止することができて、ゲート電極の抵抗増加を防止することができる。
なお、この発明は、上記の実施形態に限定されるものではなく、この発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらはこの発明の技術的範囲に属する。
４００…基板、４０１…オープン部、４０２…ゲート酸化膜、４０３…導電性シリコン膜、４０５…導電膜
Claims (8)
- 基板を選択的にエッチングしてゲート電極形成領域にオープン部を形成する工程と、
該オープン部が形成された形状に沿ってゲート酸化膜を形成する工程と、
該ゲート酸化膜上に最終パターン形成後残に留する厚さ以上の高さに渓谷が形成されるように、導電性シリコン膜を形成する工程と、
最終パターン形成後に残留する厚さが残るように、前記導電性シリコン膜を平坦化することによって、前記渓谷を除去する工程と、
平坦化された前記導電性シリコン膜上に導電膜を形成する工程と、
該導電膜と前記導電性シリコン膜及び前記ゲート酸化膜を選択的にエッチングして窪んだゲート電極を形成する工程と
を含んでなることを特徴とする窪んだゲート電極の形成方法。 - 請求項１に記載の窪んだゲート電極の形成方法において、
前記導電性シリコン膜を前記オープン部の深さの１.５倍ないし３倍の厚さに蒸着する
ことを特徴とする方法。 - 請求項２に記載の窪んだゲート電極の形成方法において、
前記オープン部を１００ｎｍないし２００ｎｍの深さに形成する
ことを特徴とする方法。 - 請求項１に記載の窪んだゲート電極の形成方法において、
前記導電性シリコン膜を形成する工程で、不純物がドープされた導電性シリコン膜を蒸着するか、不純物がドープされてないシリコン膜を蒸着した後不純物をドープするかして、導電性を有するようにする
ことを特徴とする方法。 - 請求項１に記載の窪んだゲート電極の形成方法において、
前記導電性シリコン膜は、ポリシリコン膜または非晶質シリコン膜を含む
ことを特徴とする方法。 - 請求項１に記載の窪んだゲート電極の形成方法において、
前記導電膜は、タングステン、タングステンシリサイド、タングステンナイトライドおよびチタンナイトライドのうちの何れかを含む
ことを特徴とする方法。 - 請求項１に記載の窪んだゲート電極の形成方法において、
前記導電性シリコン膜を平坦化する工程で、化学機械的研磨またはエッチバック工程を用いる
ことを特徴とする方法。 - 請求項１または請求項２または請求項４または請求項５に記載の窪んだゲート電極の形成方法において、
前記導電性シリコン膜を蒸着する工程で、低圧化学気相蒸着方式を用いる
ことを特徴とする方法。
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