KR100668851B1 - 모스펫 소자 제조방법 - Google Patents

모스펫 소자 제조방법 Download PDF

Info

Publication number
KR100668851B1
KR100668851B1 KR1020050058086A KR20050058086A KR100668851B1 KR 100668851 B1 KR100668851 B1 KR 100668851B1 KR 1020050058086 A KR1020050058086 A KR 1020050058086A KR 20050058086 A KR20050058086 A KR 20050058086A KR 100668851 B1 KR100668851 B1 KR 100668851B1
Authority
KR
South Korea
Prior art keywords
film
conductive
forming
wsix
trench
Prior art date
Application number
KR1020050058086A
Other languages
English (en)
Other versions
KR20070002517A (ko
Inventor
김태균
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050058086A priority Critical patent/KR100668851B1/ko
Publication of KR20070002517A publication Critical patent/KR20070002517A/ko
Application granted granted Critical
Publication of KR100668851B1 publication Critical patent/KR100668851B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

폴리 밸리 및 이로 인해 야기되는 WSix 씸(seam) 발생을 근본적으로 제거할 수 있는 모스펫 소자 제조방법을 제공한다.
이 방법은, 반도체 기판 내의 소자분리영역에 필드산화막을 형성한다. 상기 기판 내의 액티브영역에 소정 깊이의 리세스 채널용 트랜치를 형성한다. 리세스 채널용 트랜치를 포함한 기판 상의 액티브영역에 게이트 절연막을 형성하고, 그 위에 폴리실리콘막을 전면 증착한다. W 박막 증착후, 이를 열처리하여 폴리실리콘막 상에 제 1 WSix막을 형성하고, 그 위에 CVD나 PVD법으로 제 2 WSix막을 형성한다. 게이트 전극이 형성될 부분을 한정하는 마스크로 이들 증착 막질들을 순차 식각하여, "폴리실리콘막/제 1 WSix막/제 2 WSix막" 적층 구조의 게이트 전극을 형성한다.
이처럼 모스펫 소자를 제조하면, W과 폴리실리콘 간의 열적 실리사이드화 반응(thermal silicidation)에 의해 폴리실리콘막 상부에 형성된 폴리 밸리를 완전히 제거할 수 있으므로, WSix 씸 발생을 방지하고, 워드 라인의 시트 저항 증가를 막으며, 소자의 동작속도를 향상시킬 수 있다.

Description

모스펫 소자 제조방법{METHOD FOR FABRICATING MOSFET}
도 1 내지 도 9는 종래의 리세스 채널을 갖는 모스펫 소자 제조방법을 도시한 공정순서도이다.
도 10은 도 7의 Ｉ 부분을 확대 도시한 요부상세도이다.
도 11 내지 도 도 20은 본 발명에 의한 리세스 채널을 갖는 모스펫 소자 제조방법을 도시한 공정순서도이다.
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 리세스 채널(Recess Channel)을 갖는 모스펫 소자 제조방법에 관한 것이다.
고집적 모스펫 소자의 다자인 룰이 sub-100nm급 레벨로 급격히 감소됨에 따라 그에 대응하는 셀 트랜지스터의 채널 길이(channel length)도 동시에 매우 짧아지고 있다. 따라서, 특정 소자에서 요구하는 셀 트랜지스터의 문턱전압 타겟(Vth Target)을 구현함에 있어, 기존의 플래너 채널(plannar channel) 모스펫 구조로는 그 한계점에 이르렀다는 것이 일반적인 견해이다.
이를 극복하기 위해 최근에는 다양한 형태의 리세스 채널을 갖는 모스펫 소 자 구현에 대한 연구가 활발히 진행되고 있다. 리세스 채널을 갖는 모스펫 소자는 유효 채널 길이(effective channel length)를 플래너 트랜지스터보다 충분히 길게 확보할 수 있어, 접합 누설전류를 획기적으로 감소시킬 수 있을 뿐 아니라 기존대비 2배 이상의 정보저장시간을 확보할 수 있다는 특징이 있다.
도 1 내지 도 9는 이러한 특성을 갖는 종래의 리세스 채널 모스펫 소자 제조방법을 도시한 공정순서도이다. 이를 참조하여, 그 제조방법을 간략하게 살펴보면 다음과 같다.
도 1과 같이, 반도체 기판(1)에 패드 산화막(2)과 패드 질화막(3)을 순차적으로 형성한다.
도 2와 같이, 트랜치가 형성될 부분을 한정하는 마스크로 상기 패드 질화막(3)과 패드 산화막(2)을 순차 식각한 후, 패터닝된 패드 질화막(3)과 패드 산화막(2)을 마스크로하여 반도체 기판(1)을 소정 깊이 식각한다. 그 결과 도시된 형태의 얕은 트랜치(t)가 형성된다. 여기서, 트랜치(t)가 형성된 부분은 소자분리영역에 해당하고, 반면 패드 질화막(3)과 패드 산화막(2)에 의해 블로킹(blocking)된 부분은 액티브영역에 해당한다.
도 3과 같이, 트랜치(t) 내부가 충분히 채워지도록 기판(1) 상에 산화막을 증착하고, 이를 CMP(Chemical Mechanical Polishing) 처리하여 트랜치(t) 내에 필드산화막(4)을 형성한다. 이어, 잔존 패드 질화막(3)과 패드 산화막(2)을 제거하여 액티브영역을 노출시킨다.
도 4와 같이, 기판(1) 상의 액티브영역에 문턱전압 조절용 스크린 산화막(5) 을 형성하고, 그 위로 불순물을 이온주입하여 기판(1) 내에 웰 및 채널영역을 각각 형성한다.
도 5와 같이, 스크린 산화막(5)을 제거하고, 상기 산화막(5)이 제거된 부위에 하드 마스크용 산화막(6)을 형성한다. 이어, 필드산화막(4)을 포함한 상기 산화막(6) 상에 하드 마스크용 폴리실리콘막(7)을 형성한다.
도 6과 같이, 리세스 채널이 형성될 부분을 한정하는 마스크로 상기 폴리실리콘막(7)과 산화막(6)을 순차 식각한 후, 패터닝된 폴리실리콘막(7)과 산화막(6)을 하드 마스크로해서 반도체 기판(1)을 소정 깊이 식각한다. 이 과정에서 필드산화막(4) 상에도 산화막 로스가 일정 부분 발생된다. 그 결과, 기판(1) 내의 액티브영역에 리세스 채널용 트랜치(8)가 형성된다. 이어, 하드 마스크로 사용된 잔존 폴리실리콘막(7)과 산화막(6)을 모두 제거한다.
도 7과 같이, 반도체 기판(1) 전면에 산화막 재질의 게이트 절연막(9)을 형성하고, 상기 게이트 절연막(9) 상에 도핑된 폴리실리콘 재질의 제 1 도전막(10), WSix 재질의 제 2 도전막(11), 임의막(12)을 순차적으로 형성한다.
도 8과 같이, 게이트 전극이 형성될 부분을 한정하는 마스크로 상기 임의막(12)을 식각한 후, 패터닝된 임의막(12)을 하드 마스크로해서 제 2 도전막(11)과 제 1 도전막(10) 및 게이트 절연막(9)을 순차 식각한다.
도 9와 같이, 하드 마스크로 사용된 잔존 임의막(12)을 제거하여, "제 1 도전막(10)/제 2 도전막(11)" 적층 구조의 게이트 전극을 형성한다.
하지만 상기 공정을 적용해서 리세스 채널을 갖는 모스펫 소자를 제조하면 게이트 전극 형성시 다음과 같은 불량이 수반된다. 이를 도 10을 참조하여 설명하면 다음과 같다. 도 10은 도 7의 Ｉ 부분을 확대 도시한 요부상세도이다.
리세스 채널용 트랜치(8) 형성후, 게이트 절연막(9) 위에 폴리실리콘 재질의 제 1 도전막(10)을 증착하면, 도 10에 도시된 바와 같이 트랜치(8) 영역을 갭-필(gap-fill)하고 있는 제 1 도전막(10) 표면에 폴리 밸리(13)가 형성된다. 폴리 밸리(13)는 통상, 리세스 채널의 중심점 근처에서 형성되며, 제 1 도전막(10)의 증착 두께를 조절하므로써, 그 밸리 깊이를 어느 정도 조절할 수 있기는 하나 폴리 밸리(13)를 완전히 제거하는 것은 불가능하다.
따라서, 이 상태에서 후속 막질 증착 공정을 진행하면, WSix 재질의 제 2 도전막(11) 내에 씸(seam)(14)이 형성된다. 이는 제 2 도전막(11)을 구성하는 WSix의 스텝 커버리지(step coverage) 특성이 좋지 않아 발생되는 현상이다. 상기 씸(14)은 도 9의 게이트 전극 형성후 후속 열공정을 거치면서 WSix의 결정화가 진행되어 자동적으로 소멸된다.
그러나, 전체 워드 라인 측면에서는 소정의 게이트 라인 선폭하에 포함되는 결정화된 WSix의 부피 감소로 인해 워드 라인의 시트 저항이 증가하는 문제가 발생된다. 워드 라인의 시트 저항이 증가하면 소자의 동작속도가 저하되는 결과가 초래된다. 게다가, 게이트 전극과 리세스 채널 간의 오버레이(overlay)가 심하게 틀어진 경우는 상기 씸(14)으로 인해 비정상적인 게이트 식각 공정이 발생할 가능성도 있다. 그러므로, 폴리 밸리(13)로 인한 WSix 씸(14) 발생 문제를 효과적으로 해결할 수 있는 공정 기술의 도출이 매우 절실한 상태이다.
본 발명이 이루고자 하는 기술적 과제는, 게이트 전극용 폴리실리콘막 증착후, W 박막을 추가적으로 증착 및 열처리하므로써, 폴리 밸리를 근본적으로 제거하고, 상기 폴리 밸리로 인해 야기되던 씸 발생 및 워드 라인의 시트 저항 증가를 막아 소자의 동작속도를 향상시킬 수 있도록 한 리세스 채널을 갖는 모스펫 소자 제조방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여 본 발명은 리세스 채널을 갖는 모스펫 소자 제조방법을 제공한다. 이 방법은, 반도체 기판 내의 소자분리영역에 소정 깊이의 트랜치를 형성하고, 상기 트랜치 내에 필드산화막을 형성한다. 상기 기판 내의 액티브영역에 소정 깊이의 리세스 채널용 트랜치를 형성한다. 리세스 채널용 트랜치를 포함한 기판 상의 액티브영역에 게이트 절연막을 형성하고, 게이트 절연막이 구비된 기판 전면에 제 1 도전막을 형성한다. 상기 제 1 도전막 상에 W 박막 증착후 이를 열처리하는 방식으로 제 1 도전막 상에 WSi 재질의 도전성 실리사이드막을 형성하고, 그 위에 제 2 도전막을 형성한다. 게이트 전극 형성부를 한정하는 마스크로 제 2 도전막, 도전성 실리사이드막, 제 1 도전막 및 게이트 절연막을 순차 식각하여, "제 1 도전막/도전성 실리사이드막/제 2 도전막" 적층 구조의 게이트 전극을 형성한다.
이때, 트랜치는 2000 ~ 3000Å의 깊이로 형성되고, 리세스 채널용 트랜치는 "산화막/폴리실리콘막" 적층 구조의 하드 마스크를 적용한 식각 공정에 의해 1000 ~ 1500Å 깊이로 형성된다. 하드 마스크용 산화막은 50 ~ 100Å 두께로 형성되고, 폴리실리콘막은 500 ~ 1000Å 두께로 형성된다.
제 1 도전막은 600 ~ 1000Å 두께의 도핑된 폴리실리콘 재질로 형성되고, WSix 재질의 도전성 실리사이드막은 100 ~ 300Å 두께의 W 박막 증착 후, 이를 700 ~ 1000℃, N2 RTP 조건에서 열처리하는 방식으로 제조되고, 제 2 도전막은 CVD(Chemical vapor Deposition) 또는 PVD(Physical vapor Deposition) 방식을 이용해 1000 ~ 1500Å 두께의 WSix 재질로 형성된다.
그리고, 게이트 전극은 2000 ~ 2500Å 두께의 임의막을 하드 마스크를 적용한 식각 공정으로 형성된다.
이와 같은 방법으로 리세스 채널을 갖는 모스펫 소자를 제조하면, W과 제 1 도전막을 이루는 폴리실리콘 간의 열적 실리사이드화 반응(thermal silicidation)에 의해 제 1 도전막의 상부에 형성된 폴리 밸리를 완전히 제거할 수 있으므로, WSix 씸 발생을 막을 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 11 내지 도 20은 본 발명에서 제안된 리세스 채널을 갖는 모스펫 소자 제조방법을 도시한 공정순서도이다. 이를 참조하여 그 제조방법을 구체적으로 설명하면 다음과 같다.
도 11과 같이, 반도체 기판(1)에 50 ~ 150Å 두께의 패드 산화막(2)과 500 ~ 1000Å 두께의 패드 질화막(3)을 순차적으로 형성한다.
도 12와 같이, 트랜치가 형성될 부분을 한정하는 마스크로 상기 패드 질화막(3)과 패드 산화막(2)을 순차 식각한 후, 패터닝된 패드 질화막(3)과 패드 산화막(2)을 마스크로해서 반도체 기판(1)을 소정 깊이 식각한다. 그 결과 도시된 형태의 얕은 트랜치(t)가 형성된다. 이때, 트랜치(t)는 2000 ~ 3000Å의 깊이로 형성하는 것이 바람직하다. 여기서, 트랜치(t)가 형성된 부분은 소자분리영역에 해당하고, 패드 질화막(3)과 패드 산화막(2)에 의해 블로킹(blocking)된 부분은 액티브영역에 해당한다.
도 13과 같이, 트랜치(t) 내부가 충분히 채워지도록 기판(1) 상에 산화막을 증착하고, 이를 CMP 처리하여 트랜치(t) 내에 필드산화막(4)을 형성한다. 이어, 잔존 패드 질화막(3)과 패드 산화막(2)을 제거하여 액티브영역을 노출시킨다.
도 14와 같이, 기판(1) 상의 액티브영역에 문턱전압 조절용 스크린 산화막(5)을 형성하고, 그 위로 불순물을 이온주입하여 기판(1) 내에 웰 및 채널영역을 각각 형성한다.
도 15와 같이, 스크린 산화막(5)을 제거하고, 상기 산화막(5)이 제거된 부위에 50 ~ 100Å 두께의 하드 마스크용 산화막(6)을 형성한다. 이어, 필드산화막(4)을 포함한 상기 산화막(6) 상에 500 ~ 1000Å의 두께의 하드 마스크용 폴리실리콘막(7)을 형성한다.
도 16과 같이, 리세스 채널이 형성될 부분을 한정하는 마스크로 폴리실리콘막(7)과 산화막(6)을 순차 식각한 후, 패터닝된 폴리실리콘막(7)과 산화막(6)을 하드 마스크로해서 반도체 기판(1)을 소정 깊이 식각한다. 이때, 필드산화막(4) 상에 도 산화막 로스가 일정 부분 발생된다. 그 결과, 기판(1) 내의 액티브영역에 소정 깊이의 리세스 채널용 트랜치(8)가 형성된다. 이어, 하드 마스크로 사용된 잔존 폴리실리콘막(7)과 산화막(6)을 모두 제거한다.
도 17과 같이, 상기 트랜치(8)를 포함한 기판(1) 상의 액티브영역에 30 ~ 50Å 두께의 게이트 절연막(9)을 형성한다. 게이트 절연막(9)을 포함한 반도체 기판(1) 상에 도핑된 폴리실리콘 재질의 제 1 도전막(10)을 형성한다. 제 1 도전막(10)은 600 ~ 1000Å의 두께로 형성된다. 제 1 도전막(10) 상에 W 박막을 증착하고, 이를 급속 열처리하여 WSix 재질의 새로운 도전성 실리사이드막(15)을 형성한다. 이때, W 박막은 100 ~ 300Å 두께로 형성되며, 급속 열처리는 700 ~ 1000℃, N2 RTP 조건에서 진행된다.
도 18과 같이, 도전성 실리사이드막(15) 상에 WSix 재질의 제 2 도전막(11)을 1000 ~ 1500Å의 두께로 형성한다. 이때, 제 2 도전막(11)은 CVD 또는 PVD법으로 형성된다. 이어, 제 2 도전막(11) 상에 하드 마스크용 임의막(12)을 2000 ~ 2500Å의 두께로 형성한다.
도 19와 같이, 게이트 전극이 형성될 부분을 한정하는 마스크로 상기 임의막(12)을 식각한 후, 패터닝된 임의막(12)을 하드 마스크로해서 제 2 도전막(11), 도전성 실리사이드막(15), 제 1 도전막(10) 및 게이트 절연막(9)을 순차 식각한다.
도 20과 같이, 하드 마스크로 사용된 잔존 임의막(12)을 제거하여, "제 1 도전막(10)/도전성 실리사이드막(15)/제 2 도전막(11)" 적층 구조의 게이트 전극을 형성한다.
이와 같이, 공정을 진행하면 W 박막을 이루는 W과 제 1 도전막(10)을 이루는 폴리실리콘 간의 열적 실리사이드화 반응에 의해 제 1 도전막(10)의 상부에 형성된 폴리 밸리를 완전히 제거할 수 있다.
따라서, WSix 재질의 제 2 도전막(11) 형성시 폴리 밸리로 인해 야기되던 씸 발생을 막을 수 있을 뿐 아니라 이로 인해 워드 라인의 시트 저항이 증가되는 것을 방지할 수 있다. 그 결과, 소자의 동작속도를 향상시킬 수 있게 된다.
게다가, 본 발명의 경우 단순히 2개의 공정 단계를 추가하는 것만으로도 기 언급된 효과를 얻을 수 있으므로, 공정 구현성 측면에서 매우 유리하고, 제조 단가 측면에서 기존대비 큰 상승요인이 없다는 부가적인 효과 또한 얻을 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 설명하였지만, 본 발명은 상기 실시예들에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위 내에서 당업자에 의해 다양하게 변형 실시될 수 있음은 물론이다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 폴리 밸리가 형성되어 있는 제 1 도전막 상부에 W 박막을 추가적으로 증착 및 열처리하므로써, 제 1 도전막 상부에 형성된 폴리 밸리를 완전히 제거할 수 있으므로, 폴리 밸리로 인해 야기되던 WSix 씸 및 워드 라인의 시트 저항 증가 문제를 근본적으로 해결할 수 있고, 소자의 동작속도를 향상시킬 수 있다.

Claims (12)

  1. 반도체 기판 내의 소자분리영역에 트랜치를 형성하는 단계;
    상기 트랜치 내에 필드산화막을 형성하는 단계;
    상기 기판 내의 액티브영역에 리세스 채널용 트랜치를 형성하는 단계;
    상기 리세스 채널용 트랜치를 포함한 상기 기판 상의 액티브영역에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막을 포함한 상기 기판 상에 제 1 도전막을 형성하는 단계;
    상기 제 1 도전막 상에 W 박막 증착후 이를 열처리하는 방식으로 상기 제 1 도전막 상에 WSix 재질의 도전성 실리사이드막을 형성하는 단계;
    상기 도전성 실리사이드막 상에 제 2 도전막을 형성하는 단계; 및
    상기 제 2 도전막, 도전성 실리사이드막, 제 1 도전막 및 게이트 절연막을 게이트 전극 형성부를 한정하는 마스크를 이용해서 순차 식각하여 "제 1 도전막/도전성 실리사이드막/제 2 도전막" 적층 구조의 게이트 전극을 형성하는 단계;
    를 포함하는 것을 특징으로 하는 모스펫 소자 제조방법.
  2. 제 1항에 있어서,
    상기 트랜치는 2000 ~ 3000Å의 깊이로 형성하는 것을 특징으로 하는 모스펫 소자 제조방법.
  3. 제 1항에 있어서,
    상기 리세스 채널용 트랜치는 1000 ~ 1500Å의 깊이로 형성하는 것을 특징으로 하는 모스펫 소자 제조방법.
  4. 제 1항에 있어서,
    상기 리세스 채널용 트랜치는 "산화막/폴리실리콘막" 적층 구조의 하드 마스크를 적용한 식각 공정으로 형성하는 것을 특징으로 하는 모스펫 소자 제조방법.
  5. 제 4항에 있어서,
    상기 산화막은 50 ~ 100Å의 두께로 형성하는 것을 특징으로 하는 모스펫 소자 제조방법.
  6. 제 4항에 있어서,
    상기 폴리실리콘막은 500 ~ 1000Å의 두께로 형성하는 것을 특징으로 하는 모스펫 소자 제조방법.
  7. 제 1항에 있어서,
    상기 제 1 도전막은 600 ~ 1000Å 두께의 도핑된 폴리실리콘 재질로 형성하는 것을 특징으로 하는 모스펫 소자 제조방법.
  8. 삭제
  9. 제 8항에 있어서,
    상기 도전성 실리사이드막은 100 ~ 300Å 두께의 W 박막 증착 후, 이를 700 ~ 1000℃, N2 RTP 조건에서 열처리하여 형성하는 것을 특징으로 하는 모스펫 소자 제조방법.
  10. 제 1항에 있어서,
    상기 제 2 도전막은 1000 ~ 1500Å 두께의 WSix 재질로 형성하는 것을 특징으로 하는 모스펫 소자 제조방법.
  11. 제 10항에 있어서,
    상기 제 2 도전막은 CVD(Chemical vapor Deposition) 또는 PVD(Physical vapor Deposition)법으로 형성하는 것을 특징으로 하는 모스펫 소자 제조방법.
  12. 제 1항에 있어서,
    상기 게이트 전극은 2000 ~ 2500Å 두께의 임의막을 하드 마스크를 적용한 식각 공정으로 형성하는 것을 특징으로 하는 모스펫 소자 제조방법.
KR1020050058086A 2005-06-30 2005-06-30 모스펫 소자 제조방법 KR100668851B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050058086A KR100668851B1 (ko) 2005-06-30 2005-06-30 모스펫 소자 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050058086A KR100668851B1 (ko) 2005-06-30 2005-06-30 모스펫 소자 제조방법

Publications (2)

Publication Number Publication Date
KR20070002517A KR20070002517A (ko) 2007-01-05
KR100668851B1 true KR100668851B1 (ko) 2007-01-16

Family

ID=37869497

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050058086A KR100668851B1 (ko) 2005-06-30 2005-06-30 모스펫 소자 제조방법

Country Status (1)

Country Link
KR (1) KR100668851B1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100979338B1 (ko) * 2008-05-08 2010-08-31 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US8168521B2 (en) 2009-03-17 2012-05-01 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices having low resistance buried gate structures

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100972911B1 (ko) * 2008-01-23 2010-07-28 주식회사 하이닉스반도체 반도체 소자 및 그 형성 방법

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10173072A (ja) 1996-12-09 1998-06-26 Sony Corp 半導体装置の製造方法および半導体装置
KR20050052027A (ko) * 2003-11-28 2005-06-02 삼성전자주식회사 리세스된 게이트를 갖는 반도체소자 및 그 제조방법
KR20050052643A (ko) * 2003-11-28 2005-06-03 삼성전자주식회사 리세스 채널을 갖는 트랜지스터 형성방법
KR100566303B1 (ko) 2003-12-15 2006-03-30 주식회사 하이닉스반도체 리세스된 게이트 전극 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10173072A (ja) 1996-12-09 1998-06-26 Sony Corp 半導体装置の製造方法および半導体装置
KR20050052027A (ko) * 2003-11-28 2005-06-02 삼성전자주식회사 리세스된 게이트를 갖는 반도체소자 및 그 제조방법
KR20050052643A (ko) * 2003-11-28 2005-06-03 삼성전자주식회사 리세스 채널을 갖는 트랜지스터 형성방법
KR100566303B1 (ko) 2003-12-15 2006-03-30 주식회사 하이닉스반도체 리세스된 게이트 전극 형성 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100979338B1 (ko) * 2008-05-08 2010-08-31 주식회사 하이닉스반도체 반도체 소자의 형성 방법
US8168521B2 (en) 2009-03-17 2012-05-01 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices having low resistance buried gate structures

Also Published As

Publication number Publication date
KR20070002517A (ko) 2007-01-05

Similar Documents

Publication Publication Date Title
KR100741467B1 (ko) 반도체 장치 및 그 제조방법
KR100456314B1 (ko) 반도체 소자의 게이트전극 형성 방법
JPH1174508A (ja) 半導体装置及びその製造方法
KR100671627B1 (ko) 플래쉬 메모리소자의 소스 콘택 형성방법
KR100668851B1 (ko) 모스펫 소자 제조방법
KR100695868B1 (ko) 소자 분리막과 그 제조 방법, 이를 갖는 반도체 장치 및 그제조 방법
KR100444492B1 (ko) 반도체소자의 제조 방법
US20090053889A1 (en) Method for forming a metal line in a semiconductor device
KR20040007949A (ko) 반도체 소자의 제조 방법
KR100598172B1 (ko) 리세스 게이트를 갖는 트랜지스터의 제조 방법
KR100642409B1 (ko) 비대칭 리세스된 스텝 게이트를 갖는 ｍｏｓｆｅｔ 제조방법
KR20050122475A (ko) 리세스 게이트를 갖는 트랜지스터 및 그 제조 방법
KR20110001585A (ko) 반도체 소자의 게이트 패턴 및 그 형성방법
KR100713927B1 (ko) 반도체 소자의 제조방법
KR100637102B1 (ko) 반도체 소자의 게이트 전극 형성방법
KR100341588B1 (ko) 실리사이드층의 저항 및 누설전류 감소를 위한 반도체소자 제조 방법
KR100562744B1 (ko) 반도체 소자의 층간 절연막 제조방법
KR100598170B1 (ko) 리세스 게이트를 갖는 트랜지스터 및 그 제조 방법
KR100609035B1 (ko) 반도체 장치의 모스트랜지스터 게이트 제조방법
KR20050067451A (ko) 반도체 소자 및 제조방법
KR100842747B1 (ko) 반도체 소자의 듀얼 폴리게이트 형성방법
KR100459930B1 (ko) 부분적으로 셀프 얼라인 된 살리사이드 콘택 형성 방법
KR100548524B1 (ko) 반도체 소자의 트랜지스터 제조방법
KR100902578B1 (ko) 반도체 장치의 제조 방법
KR20070027811A (ko) 반도체 소자의 층간절연막 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101224

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee