KR100842747B1 - 반도체 소자의 듀얼 폴리게이트 형성방법 - Google Patents

반도체 소자의 듀얼 폴리게이트 형성방법 Download PDF

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Abstract

본 발명의 반도체 소자의 듀얼 폴리게이트 형성방법은, 제1 영역 및 제2 영역을 갖는 반도체 기판 상에 게이트 절연막을 형성하는 단계; 제1 영역에는 제1 도전형의 폴리실리콘막을 형성하고, 제2 영역에는 제2 도전형의 폴리실리콘막을 형성하는 단계; 폴리실리콘막 위에 게이트 금속막 및 하드마스크막을 증착하는 단계; 하드마스크막을 패터닝하여 하드마스크막 패턴을 형성하는 단계; 하드마스크막 패턴을 마스크로 폴리실리콘막의 표면이 노출될 때까지 식각 공정을 수행하는 단계; 하드마스크막 패턴을 이온주입배리어막으로 폴리실리콘막 내에 불활성 이온을 주입하여 비정질실리콘막을 형성하는 단계; 및 하드마스크막 패턴을 마스크로 폴리실리콘막 및 게이트 절연막을 식각하여 게이트 스택을 형성하는 단계를 포함한다.
결정화 구조, 비정질실리콘막, 게이트 프로파일

Description

반도체 소자의 듀얼 폴리게이트 형성방법{Method for fabricating dual poly gate in semiconductor device}
도 1은 종래 기술의 게이트 브릿지 현상을 설명하기 위해 나타내보인 셈(SEM) 사진이다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 듀얼 폴리게이트 형성방법을 설명하기 위해 나타내보인 도면들이다.
본 발명은 반도체 소자에 관한 것으로서, 보다 상세하게는 게이트 프로파일을 개선할 수 있는 반도체 소자의 듀얼 폴리게이트 형성방법에 관한 것이다.
디램(DRAM; Dynamic random access memory)과 같은 반도체 소자는 셀 영역과 주변회로영역을 갖는데, 특히 주변회로영역은 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor)로 구성된다. 일반적인 상보형 모스에 있어서, p형의 모스트랜지스터는 매몰된 채널구조(buried channel structure)를 갖는데, 이 매몰된 채널구조는 소자의 집적도가 증가함에 따라 채널길이가 감소되고, 그에 따라 높 은 전계인가로 누설전류(leakage current)특성을 열화시킨다. 따라서 최근에는 표면 채널구조의 p형의 모스트랜지스터를 구현하기 위해 듀얼 폴리 게이트(Dual poly gate) 구조를 채용하고 있다. 듀얼 폴리 게이트 구조는, p형의 모스트랜지스터가 형성되는 영역에는 p형 불순물을 주입한 p형 폴리게이트가 배치되고, n형의 모스트랜지스터가 형성되는 영역에는 n형 불순물을 주입한 n형 폴리게이트가 배치되는 구조를 의미한다.
도 1은 종래 기술의 게이트 브릿지 현상을 설명하기 위해 나타내보인 셈(SEM) 사진이다.
도 1을 참조하면, 듀얼 폴리게이트를 형성하는 과정에서 주입된 불순물을 활성화시키기 위해 열처리를 실시한다. 이러한 열처리를 진행하는 과정에서 불순물이 주입된 게이트 도전막의 결정화가 이루어지는데 이후 반도체 기판 상에 폴리게이트를 형성하기 위한 식각 공정에서 비정질 폴리게이트에 비하여 급속도로 식각 속도(etch rate)가 느려지게 된다. 이와 같이 식각 속도가 느려지면서 게이트 도전막이 폭이 넓어지는 등의 게이트 프로파일이 변화하는 현상이 일어날 수 있다. 게이트 도전막의 폭이 넓어지게 되면 후속 게이트 스택 사이에 형성될 랜딩플러그와 연결되는 브릿지(bridge, 100) 결함이 발생하여 소자의 특성을 저하시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 게이트 프로파일을 개선하여 게이트 브릿지 현상을 억제할 수 있는 반도체 소자의 듀얼 폴리게이트 형성방법을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 듀얼 폴리게이트 형성방법은, 제1 영역 및 제2 영역을 갖는 반도체 기판 상에 게이트 절연막을 형성하는 단계; 상기 제1 영역에는 제1 도전형의 폴리실리콘막을 형성하고, 제2 영역에는 제2 도전형의 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 위에 게이트 금속막 및 하드마스크막을 증착하는 단계; 상기 하드마스크막을 패터닝하여 하드마스크막 패턴을 형성하는 단계; 상기 하드마스크막 패턴을 마스크로 상기 폴리실리콘막의 표면이 노출될 때까지 식각 공정을 수행하는 단계; 상기 하드마스크막 패턴을 이온주입배리어막으로 상기 폴리실리콘막 내에 불활성 이온을 주입하여 비정질실리콘막을 형성하는 단계; 및 상기 하드마스크막 패턴을 마스크로 폴리실리콘막 및 게이트 절연막을 식각하여 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 폴리실리콘막을 형성하는 단계는, 상기 게이트 절연막 위에 제1 도전형 불순물 이온이 도핑된 비정질실리콘막을 형성하는 단계; 상기 비정질실리콘막 위에 상기 제1 영역을 노출시키는 마스크막 패턴을 형성하는 단계; 상기 마스크막 패턴을 이온주입배리어막으로 제1 영역의 비정질실리콘막 내에 제2 도전형의 불순물이온을 주입하는 단계; 및 상기 반도체 기판에 열처리를 수행하는 단계를 포함하는 것이 바람직하다.
상기 하드마스크막은 2500-3000Å의 두께로 형성하는 것이 바람직하다.
상기 불활성 이온은 아르곤(Ar) 이온 또는 질소(N2) 이온을 포함할 수 있으며, 2-5E15atoms/㎠의 도즈량과 25-50keV의 이온주입에너지로 틸트 각을 0°의 각도로 하면서 주입하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 듀얼 폴리게이트 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
도 2a를 참조하면, 제1 영역(A) 및 제2 영역(B)을 갖는 반도체 기판(200) 내에 트렌치(202)를 형성한다. 계속해서 반도체 기판(200) 상에 게이트 절연막(204) 및 비정질실리콘막(206)을 형성한다.
구체적으로, 반도체 기판(200)위에 감광막을 도포 및 패터닝하여 반도체 기판(200)의 소정 영역을 노출시키는 감광막 패턴(미도시함)을 형성한다. 다음에 감광막 패턴을 마스크로 식각 공정을 수행하여 반도체 기판(200) 내에 소정 깊이의 트렌치(202)를 형성한다. 다음에 트렌치(202)를 포함하는 반도체 기판(200) 상에 게이트 절연막(204) 및 비정질실리콘막(206)을 형성한다. 여기서 제1 영역(A)은 p 형 모스트랜지스터가 배치되는 영역이고, 제2 영역(B)은 n형 모스트랜지스터가 배치되는 영역이다. 게이트 절연막(204)은 산화막으로 형성할 수 있다. 비정질실리콘막(206)에는 불순물이 도핑되어 있을 수도 있고, 또는 불순물이 도핑되어 있지 않을 수도 있다. 불순물이 도핑되어 있는 경우, 포스포러스(P)가 도핑되어 있을 수 있다.
도 2b를 참조하면, 제1 영역(A)을 노출시키는 마스크막 패턴(208)을 형성한다. 마스크막 패턴(208)은 감광막으로 형성할 수 있다. 다음에 도면에서 화살표로 나타낸 바와 같이, 마스크막 패턴(208)을 이온주입배리어막으로 한 이온주입공정을 수행하여 제1 영역(A)의 비정질실리콘막 내에 p형의 불순물이온, 예를 들어 보론(B)이온 또는 불화붕소(BF2) 이온을 주입한다. 이 이온주입공정에 의해, 제1 영역(A)에는 p형 불순물이온이 주입된 비정질실리콘막이 형성되고, 제2 영역(B)에는 n형 불순물이온이 주입된 비정질실리콘막이 형성된다. 상기 이온주입공정을 수행한 후에는 마스크막 패턴(208)은 제거한다.
다음에 비정질실리콘막 내에 주입된 불순물이온들을 활성화시키기 위해 열처리를 수행한다. 이러한 열처리에 의해 제1 영역(A)에는 p형 폴리실리콘막(210)이 형성되고, 제2 영역(B)에는 n형 폴리실리콘막(206)이 형성된다. 여기서 열처리는 급속열처리(RTA; Rapid thermal anneal)를 이용하여 수행할 수 있다.
한편, 이온주입된 불순물 이온을 활성화시키기 위해 진행하는 어닐링 공정시 폴리실리콘의 상(phase)은 비정질 구조에서 결정 구조로 변하면서 결정화한다. 이 와 같이 상 구조가 결정화하면서 불순물에 의해 경계가 형성되어 결정립계(grain boundary)가 형성된다. 그런데 이와 같이 결정화된 폴리실리콘막에 의해 이후 게이트 스택을 형성하기 위해 진행하는 식각 공정에서 비정질 구조의 폴리실리콘막과 비교하여 급속도로 식각 속도가 느려지고, 이에 따라 폴리실리콘막의 폭이 넓어지는 등의 게이트 프로파일이 변화되는 현상이 일어나게 된다. 이와 같이 게이트 프로파일이 변화하면, 이후 랜딩플러그를 형성하는 과정에서 게이트 스택과 인접하는 랜딩플러그와 연결되는 브릿지 현상(100, 도 1참조)이 발생할 수 있다. 이러한 브릿지 현상은 소자의 특성을 저하시킬 수 있으므로 브릿지 현상을 억제할 수 있는 방법이 요구된다.
도 2c를 참조하면, p형 폴리실리콘막(210) 및 n형 폴리실리콘막(206) 위에 게이트 금속막(212), 버퍼산화막(214) 및 하드마스크막(216)을 순차적으로 증착한다. 게이트 금속막(212)은 금속실리사이드막 또는 금속막으로 증착한다. 또는 금속실리사이드막 및 금속막의 2중층 구조로 형성할 수 있다. 이 경우, 금속실리사이드막은 텅스텐실리사이드(WSix)막으로 형성할 수 있고, 금속막은 텅스텐(W)막으로 형성할 수 있다. 버퍼산화막(214)은 게이트 금속막(212)과 하드마스크막(216) 사이에 위치하며, 후속 반도체 소자 제조공정에서 하드마스크막(216)이 리프팅(lifting)되는 것을 방지하는 역할을 한다. 하드마스크막(216)은 질화막으로 형성할 수 있으며, 종래의 경우 2600Å의 두께로 형성하는 경우보다 100-200Å의 두께 정도 더 두꺼운 두께, 예를 들어 2600-2800Å의 두께로 증착한다. 이와 같이 두껍게 증착한 하드마스크막(216)은 후속 이온주입공정을 진행하는 과정에서 손상될 하드마스크막(216)의 마진을 높이기 위해서이다.
도 2c 및 2d를 참조하면, 하드마스크막(216)을 패터닝하여 하드마스크막 패턴(218)을 형성한다.
구체적으로, 하드마스크막(216) 위에 감광막을 도포 및 패터닝하여 하드마스크막(216)의 소정 영역을 노출시키는 감광막 패턴(미도시함)을 형성한다. 감광막 패턴에 의해 차단된 영역은 이후 식각 공정을 진행하여 게이트 스택이 형성될 부분이다. 다음에 감광막 패턴을 마스크로 하드마스크막(216)을 식각하여 하드마스크막 패턴(218)을 형성한다. 하드마스크막 패턴(218)을 형성한 다음에 감광막 패턴은 스트립(strip) 공정을 진행하여 제거한다.
도 2e를 참조하면, 하드마스크막 패턴(218)을 식각 마스크로 p형 폴리실리콘막(210) 및 n형 폴리실리콘막(206)의 표면이 노출될 때까지 식각 공정을 수행한다. 이러한 식각 공정으로 버퍼산화막 및 게이트 금속막이 식각되어 버퍼산화막 패턴(220) 및 게이트 금속막 패턴(222)이 형성된다.
도 2f를 참조하면, 노출된 p형 폴리실리콘막(210) 및 n형 폴리실리콘막(206) 내에 불순물을 주입하여 p형 비정질실리콘막(210') 및 n형 비정질실리콘막(206')을 형성한다.
구체적으로, 하드마스크막 패턴(218)을 이온주입배리어막으로 도면에서 화살표로 나타낸 바와 같이, 이온주입공정을 수행하여 노출된 p형 폴리실리콘막(210) 및 n형 폴리실리콘막(206) 내에 불활성 이온을 주입한다. 여기서 불활성 이온은 아 르곤(Ar) 이온 또는 질소(N2) 이온을 포함하여 주입할 수 있다. 이때, 불활성 이온은 2-5E15atoms/㎠의 도즈(dose)량과 25-50keV의 이온주입에너지로 틸트 각은 0°의 각도로 유지한 상태에서 p형 폴리실리콘막(210) 및 n형 폴리실리콘막(206) 내에 주입한다. 이러한 불활성 이온을 이용한 이온주입공정에 의해, p형 폴리실리콘막(210) 및 n형 폴리실리콘막(206)의 결정화된 구조가 비정질(amorphous) 구조로 변하면서 p형 비정질실리콘막(210') 및 n형 비정질실리콘막(206')이 형성된다.
이와 같이, 폴리실리콘막 내에 불활성 이온을 주입하여 비정질실리콘막으로 형성함으로써 이후 게이트 스택을 형성하기 위한 식각 공정에서 게이트 프로파일이 변화하는 것을 억제할 수 있다. 이에 따라 게이트 도전막의 폭이 넓어지는 것을 방지하여 이후 인접하는 랜딩플러그와 연결되는 브릿지 현상이 발생하는 것을 억제할 수 있다.
도 2g를 참조하면, 하드마스크막 패턴(218)을 식각마스크로 p형 비정질실리콘막(210'), n형 비정질실리콘막(206') 및 게이트 절연막(204)을 식각하여 게이트 도전막 패턴(224, 226) 및 게이트 절연막 패턴(228)을 형성한다.
구체적으로, 반도체 기판(200)을 식각 장치에 로딩시킨다. 다음에 식각 장치 내에 식각 가스를 공급하여 1차 식각 및 2차 식각을 진행한다. 1차 식각은 질소(N2) 가스, 산소(O2) 가스 및 수산화브롬(HBr) 가스를 주입하면서 이와 함께 적절한 파워를 인가하여 수행할 수 있다. 이러한 1차 식각은, 식각 장치 내부를 15-25mTorr의 압력으로 유지한 상태에서 질소(N2) 가스는 5sccm의 유량으로 공급하고, 산소(O2) 가스는 7sccm의 유량으로 공급하며, 수산화브롬(HBr) 가스는 180sccm의 유량으로 공급한다. 이와 함께 식각 장치 내의 사이드 파워(side power)는 400W의 파워로 인가하고, 바텀 파워(bottom power)는 130W로 인가하면서 1차 식각을 수행한다.
2차 식각은 헬륨(He) 가스, 산소(O2) 가스 및 수산화브롬(HBr) 가스를 공급하면서 이와 함께 적절한 파워를 인가하여 수행할 수 있다. 이러한 2차 식각은 식각 장치 내부를 60-70mTorr의 압력으로 유지한 상태에서 헬륨(He) 가스는 80sccm의 유량으로 공급하고, 산소(O2) 가스는 5sccm의 유량으로 공급하며, 수산화브롬(HBr) 가스는 300sccm의 유량으로 공급한다. 이와 함께 식각 장치 내의 사이드 파워는 250W의 파워로 인가하고, 바텀 파워는 130W로 인가하면서 진행할 수 있다.
이때, 하드마스크막 패턴(218)은 상술한 불활성 이온은 폴리실리콘막 내에 주입하는 이온주입공정시 이온주입배리어막 역할을 함에 따라 손상을 받아 식각 속도(etch rate)가 빨라지면서 손실(loss)되는 양이 많아지게 된다. 그러나 하드마스크막 패턴(218)의 두께를 기존의 증착하는 두께보다 두꺼운 2500-3000Å의 두께로 증착함으로써 하드마스크막 패턴(218)이 과도하게 손실되는 것을 방지할 수 있다.
이러한 식각 공정에 의해 제1 영역(A)의 반도체 기판(200)상에는 p형 폴리게이트 스택(230)이 형성되며, 제2 영역(B)의 반도체 기판(200) 상에는 n형 폴리게이트 스택(232)이 형성된다.
본 발명에 따른 반도체 소자의 듀얼 폴리게이트 형성방법은, 결정화된 폴리실리콘막내에 불활성 이온을 주입하여 비정질실리콘막으로 형성함으로써 결정질 폴 리실리콘막에 의한 게이트 프로파일 문제를 개선할 수 있다. 이에 따라 이후 형성될 랜딩플러그와 연결되는 브릿지 현상을 억제할 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 듀얼 폴리게이트 형성방법에 의하면, 결정질 폴리실리콘막에 의해 식각 공정에서 폴리실리콘막의 폭이 넓어지는 것을 방지할 수 있다. 이에 따라 이후 형성될 인접하는 랜딩플러그와 연결되는 브릿지 현상을 억제할 수 있다.

Claims (5)

  1. 제1 영역 및 제2 영역을 갖는 반도체 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치 및 반도체 기판 상에 게이트 절연막을 형성하는 단계;
    상기 제1 영역에는 제1 도전형의 폴리실리콘막을 형성하고, 상기 제2 영역에는 제2 도전형의 폴리실리콘막을 형성하는 단계;
    상기 제1 도전형 및 제2 도전형의 폴리실리콘막 위에 게이트 금속막 및 하드마스크막을 증착하는 단계;
    상기 하드마스크막을 패터닝하여 하드마스크막 패턴을 형성하는 단계;
    상기 하드마스크막 패턴을 마스크로 상기 제1 도전형 및 제2 도전형의 폴리실리콘막의 표면이 노출될 때까지 식각 공정을 수행하는 단계;
    상기 하드마스크막 패턴을 이온주입배리어막으로 상기 제1 도전형 및 제2 도전형의 폴리실리콘막 내에 불활성 이온을 주입하여 제1 도전형 및 제2 도전형의 비정질실리콘막을 형성하는 단계; 및
    상기 하드마스크막 패턴을 마스크로 폴리실리콘막 및 게이트 절연막을 식각하여 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리게이트 형성방법.
  2. 제1항에 있어서, 상기 제1 및 제2 도전형의 폴리실리콘막을 형성하는 단계는,
    상기 제1 영역 및 제2 영역의 게이트 절연막 위에 제2 도전형 불순물 이온이 도핑된 비정질실리콘막을 형성하는 단계;
    상기 비정질실리콘막 위에 상기 제1 영역을 노출시키는 마스크막 패턴을 형성하는 단계;
    상기 마스크막 패턴을 이온주입배리어막으로 제1 영역의 비정질실리콘막 내에 제1 도전형의 불순물이온을 주입하는 단계; 및
    상기 반도체 기판에 열처리를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리게이트 형성방법.
  3. 제1항에 있어서,
    상기 하드마스크막은 2600-2800Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리게이트 형성방법.
  4. 제1항에 있어서,
    상기 불활성 이온은 아르곤(Ar) 이온 또는 질소(N2) 이온을 포함하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리게이트 형성방법.
  5. 제1항에 있어서,
    상기 불활성 이온은 2-5E15atoms/㎠의 도즈량과 25-50keV의 이온주입에너지로 틸트 각을 0°의 각도로 하면서 주입하는 것을 특징으로 하는 반도체 소자의 듀얼 폴리게이트 형성방법.
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