KR100902578B1 - 반도체 장치의 제조 방법 - Google Patents
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Abstract
반도체 장치의 제조 방법이 제공된다. 상기 반도체 장치의 제조 방법은 협소한 폭을 갖는 게이트 전극들 사이에 박막을 충분하게 매립시키기 위한 방법에 관한 것으로서, 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계, 상기 기판, 게이트 전극 및 스페이스 상에 언도프드-폴리 실리콘막을 형성하는 단계, 및 열산화 공정을 수행하여 상기 언도프드-폴리 실리콘막을 산화막으로 성장시킴에 의해 상기 게이트 전극의 스페이서들 사이를 상기 성장된 산화막으로 매립시키는 단계를 포함한다.
Description
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정단면도.
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 플레시 메모리 소자에서 협소한 폭을 갖는 게이트 전극들 사이에 박막을 충분하게 매립시키기 위한 반도체장치의 제조방법에 관한 것이다.
반도체 장치의 디자인 룰이 미세화됨에 따라 여러 가지의 문제점들을 갖는다. 상기 문제점 중의 하나가 반도체 장치를 구성하는 구조물 사이에서 발생하는 보이드(void)이다. 반도체 장치의 제조에서 상기 보이드가 발생하는 구조물의 예를 들면, 임베디드(embedded) 플레시 메모리소자의 게이트 전극들 사이를 들 수 있다.
상기 임베디드 플레시 메모리 소자는 그것을 제조할 때 로직 트렌지스터의 고유 특성을 변화시키는 않고, 제조 단가를 낮추기 위하여 게이트 전극의 측벽에 스페이서를 형성한다. 이때, 로직 트렌지스터가 형성되는 부위에서는 상기 게이트 전극들 사이의 폭이 다소 여유가 있지만, 플레시 셀 어레이 부위에서는 상기 게이트 전극들 사이의 폭이 여유가 없다. 따라서, 상기 게이트 전극들을 갖는 기판 상에 비피에스지막(BPSG layer)을 적층할 경우 상기 게이트 전극들 사이를 충분하게 매립시키지 못함에 따라 상기 보이드가 발생하는 것이다.
이와 같이, 상기 보이드가 발생할 경우 기생 커패시턴스로 작용하고, 플레시 메모리 소자의 특성을 저하시키는 원인으로 작용한다. 또한, 바이어스에 의한 스트레스 및 리키지 포인트로 작용하기도 한다.
따라서, 종래의 임베디드 플레시 메모리 소자에서의 게이트 전극들 사이와 같이 협소한 폭을 갖는 구조물들 사이를 충분하게 매립시키기 못함에 따라 전술한 문제점들이 빈번하게 발생한다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 본 발명의 목적은, 반도체 장치의 구조물들 사이 특히, 임베디드 플레시 메모리 소자의 플레시 셀 어래이 부위에 형성된 게이트 전극들 사이를 충분하게 매립시키기 위한 반도체장치의 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 반도체장치의 제조 방법은 기판 상에 게이트 전극을 형성하는 단계, 상기 게이트 전극의 측벽에 스페이서를 형성하는 단계, 상기 기판, 게이트 전극 및 스페이스 상에 언도프드-폴리 실리콘막을 형성하는 단계, 및 열산화 공정을 수행하여 상기 언도프드-폴리 실리콘막을 산화막으로 성장시킴에 의해 상기 게이트 전극의 스페이서들 사이를 상기 성장된 산화막으로 매립시키는 단계를 포함한다.
상기 게이트 전극 및 상기 기판의 일부 표면 상에 실리사이드막을 형성하는 단계를 더 포함하는 것이 바람직한데, 상기 기판의 일부 표면은 소스/드레인 전극이 형성된 영역의 표면이다.
상기 기판의 표면에 장벽 금속층을 더 형성하는 것이 바람직한데, 이는 후속 공정에서 콘택을 형성하고, 상기 장벽 금속층과 전기적으로 연결하기 위함이다. 그리고, 상기 콘택을 형성하기 위하여 상기 열처리시킨 후, 상기 기판 상에 절연막을 형성하고, 상기 절연막을 식각하여 일부 영역에서의 기판 표면을 노출시키는 콘택을 형성하는 단계를 더 포함한다.
또한, 상기 게이트 전극은, 플레시 메모리 소자로 한정할 경우, 플로팅 게이트, 유전막 및 콘트롤 게이트로 이루어진 것이 바람직하다.
이와 같이, 본 발명에 의하면, 언도프드-폴리 실리콘막을 형성하고, 이를 열산화 공정을 통하여 산화막으로 성장시킴으로서 상기 게이트 전극들 특히, 스페이서가 형성되어 그것들의 폭이 매우 협소한 게이트 전극들 사이를 충분하게 매립시킬 수 있다. 따라서, 상기 산화막 성장을 통한 충분한 매립을 통하여 보이드와 같은 불량의 발생을 현저하게 줄일 수 있다.
이하, 본 발명의 바람직한 실시예에 따른 반도체장치의 제조방법을 첨부한 도면에 의거하여 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 나타낸다.
여기서, 본 발명의 방법은 게이트 전극을 갖는 반도체 장치 또는 상기 게이트 전극과 상기 게이트 전극의 측벽에 스페이서를 갖는 반도체 장치에 모두 적용할 수 있다. 다만, 실시예에서는 상기 반도체 장치 중에서 플레시 메모리 소자를 예를 들어 설명하기로 한다.
도 1a를 참조하면, 기판(10)에 깊은-웰(12) 및 얕은 웰(14)을 형성한다. 상기 깊은-웰(12) 및 얕은 웰(14)은 이온 주입에 의해 형성하는데, 그것의 구분은 이온을 주입시킬 때 에너지에 의해 조정된다. 이때, 상기 깊은-웰(12)이 n-타입의 이온 주입에 의해 형성될 경우, 상기 얕은 웰(14)은 p-타입의 이온 주입에 의해 형성된다.
그리고, 상기 기판(10)에 트렌지스터를 형성한다. 상기 트랜지스터는 플레시 메모리 소자의 셀 어레이 부위에 형성되는 트렌지스터로서 게이트 전극(16)은 게이트 산화막(16a), 플로팅 게이트(16b), 유전막(16c) 및 콘트롤 게이트(16d)로 형성된다. 그리고, 상기 게이트 전극(16)과 연결되는 기판(10)에는 소스/드레인 전극(18)이 형성된다. 상기 트렌지스터의 게이트 전극(16)은 박막 형성 공정과 사진 식각 공정을 반복적으로 실시함에 따라 형성되고, 상기 소스/드레인 전극(18)은 이온 주입 공정을 실시함으로서 형성된다.
이어서, 상기 게이트 전극(16)의 측벽에 스페이서(16a)를 형성한다. 상기 스페이서(16a)는 주로 실리콘 질화막이다. 상기 스페이서(16a)는 박막 형성 공정과 전면 식각 공정을 순차적으로 실시함에 따라 형성된다.
그리고, 상기 게이트 전극(16)의 표면과 상기 소스/드레인 전극(18)이 형성 된 기판(10)의 표면 상에 실리사이드막(20)을 형성한다. 상기 실리사이드막(20)은 실리사이드막(20)으로 형성하기 위한 박막을 적층한 후, 살리사데이션 반응 공정을 실시함에 따라 형성된다. 여기서, 상기 반응 공정에 의해 반응이 일어나지 않은 부위에 적층된 박막을 제거된다.
다음에, 게이트 전극(16)과 스페이서(16a)를 제외한 기판(10)의 표면 상에 장벽 금속층(22)을 형성한다. 상기 장벽 금속층(22)은 후속 공정을 통하여 형성하는 콘택과 전기적으로 연결되는 부분에 형성되는 것이 바람직하다.
도 1b 및 도 1c를 참조하면, 상기 기판(10), 게이트 전극(16) 및 스페이서(16a)에 균일한 두께를 갖는 언도프드-폴리(undoped-poly) 실리콘막(24)을 형성한다.
그리고, 상기 언도프드-폴리 실리콘막(24)을 갖는 기판(10)에 대하여 열산화 (thermal oxidation) 공정을 수행한다. 이때, 상기 열산화 공정은 주로 퍼니스에서 실시한다. 이와 같이, 상기 열산화 공정을 수행함에 따라 상기 언도프드 폴리 실리콘막(24)은 산화막으로 성장하게 된다. 이때, 상기 스페이서(16a)가 형성된 부위들 사이(A)에 형성된 언도프드-폴리 실리콘막(24)도 산화막으로 성장하게 된다. 이와 같이, 상기 언도프드-폴리 실리콘막(24)을 산화막으로 성장시킴에 따라 상기 스페이서(16a) 즉, 게이트 전극(16)들 사이(A)가 충분하게 매립된다. 이와 같이, 상기 열산화 공정에 의한 산화막 성장을 통하여 상기 게이트 전극(16)들 사이(A)를 충분하게 매립시키는 것이다. 따라서, 상기 게이트 전극(16)들과 같은 구조물 사이의 폭이 협소하여도 충분하게 매립시킬 수 있다. 이때, 성장이 이루어진 산화막은 막질이 우수하기 때문에 이온의 침투 즉, 확산에 의한 이온 이동의 저지에 대해서도 우수한 특성을 갖는다.
도 1d 및 도 1e를 참조하면, 상기 결과물 상에 층간 절연막(26)으로서 비피에스지막을 형성한다. 그리고, 사진 식각 공정을 통하여 상기 층간 절연막(26)에 콘택(28)을 형성한다. 이때, 상기 콘택(28)에 의해 노출되는 부위는 상기 반도체 장치의 동작을 위하여 전기적으로 연결되는 부위이다.
이와 같이, 상기 언도프드-폴리 실리콘막을 형성하고, 이를 열산화시켜 상기 게이트 전극들 사이를 충분하게 매립시킨 후, 상기 층간 절연막을 적층함으로서 상기 게이트 전극들 사이에서 빈번하게 발생하는 보이드를 현저하게 줄일 수 있다
상기한 바와같이, 본 발명에 의하면, 협소한 구조물들 사이에서 발생하는 보이드와 같은 문제점을 용이하게 해결할 수 있다. 때문에, 상기 보이드로 인한 불량이 발생하지 않는다. 특히, 상기 방법은 협소한 폭을 갖는 플레시 메모리 소자의 셀 어레이 영역에서의 게이트 전극들 사이에 적용할 경우 보다 효과적이다.
이와 같이, 본 발명의 방법은 반도체 장치의 제조에 따른 신뢰도가 향상되는 효과를 기대할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (5)
- 기판 상에 게이트 전극을 형성하는 단계;상기 게이트 전극의 측벽에 스페이서를 형성하는 단계;상기 기판, 게이트 전극 및 스페이스 상에 언도프드-폴리 실리콘막을 형성하는 단계; 및열산화 공정을 수행하여 상기 언도프드-폴리 실리콘막을 산화막으로 성장시킴에 의해 상기 게이트 전극의 스페이서들 사이를 상기 성장된 산화막으로 매립시키는 단계를 포함하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 스페이서 형성 이전에 상기 게이트 전극과 연결되는 기판에 이온 주입 공정을 실시하여 소스/드레인 전극을 형성하는 단계를 더 포함하는 반도체 장치의 제조 방법.
- 제2항에 있어서,상기 스페이서를 형성하는 단계 및 상기 언도프드-폴리 실리콘막을 형성하는 단계 사이에 상기 게이트 전극 및 상기 소스/드레인 전극이 형성된 기판의 표면 상에 실리사이드막을 형성하는 단계; 및상기 게이트 전극과 상기 스페이서를 제외한 기판의 표면 상에 장벽 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 열산화 공정 수행 후 상기 기판 상에 절연막을 형성하는 단계; 및상기 절연막을 식각하여 일부 영역에서의 기판 표면을 노출시키는 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제1항에 있어서,상기 게이트 전극은 플로팅 게이트, 유전막 및 콘트롤 게이트로 이루어진 플레시 메모리 소자의 구조를 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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