KR20010004294A - 스트레스 완충을 위한 비도핑 폴리실리콘 스페이서를 구비하는강유전체 메모리 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은, 비교적 낮은 온도에서 형성할 수 있으며 스트레스를 감소시킬 수 있는 강유전체 메모리 소자 및 그 제조 방법에 관한 것으로, 트랜지스터 형성이 완료된 반도체 기판, 상기 반도체 기판 상에 형성된 하부전극, 강유전체막 패턴 및 상부전극으로 이루어지는 캐패시터 및 상기 캐패시터 측벽에 스트레스 완충을 위하여 형성된 비도핑 폴리실리콘막 스페이서를 포함하는 강유전체 메모리 소자 및 그 제조 방법을 제공한다.
Description
본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로서, 특히 스트레스 완충을 위한 비도핑 폴리실리콘 스페이서를 구비하는 강유전체 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. FeRAM(ferroelectric random access memory) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
강유전체 기억소자의 축전물질로는 SrBi2Ta2O9(이하 SBT)와 Pb(Zr,Ti)O3(이하 PZT) 박막이 주로 사용된다. 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하는 원리를 이용한다.
FeRAM 소자에서 캐패시터의 강유전체 재료로서 PZT, SBT, SrxBiy(TaiNbj)2O9(이하 SBTN) 등의 페롭스카이트(perovskite) 구조를 갖는 강유전체를 사용하는 경우 통상적으로 Pt, Ir, Ru, Pt 합금 등의 금속으로 상부전극을 형성한다.
일반적으로 강유전체는 압전소자의 일종으로서, 외부에서 가해지는 압력에 의하여 강유전체가 가지고 있는 성질이 변화될 수 있다. 강유전체 메모리 소자의 경우에 있어서는 이러한 외부에 의한 압력 즉, 스트레스(stress)에 의하여 강유전체가 가지고 있어야 할 스위칭(switching) 특성이 저하되고, 누설전류가 증가하는 등의 열화 현상이 발생한다.
강유전체 메모리 소자를 형성하기 위해서는 강유전체 캐패시터를 형성한 후, 후속 금속배선 형성 공정을 진행하기 전에 층간 절연막을 필수적으로 형성하여야 한다. 고집적 메모리의 경우는 금속배선간 절연막 또한 필수적으로 형성하여야 한다. 이러한 공정은 일반적인 DRAM 등과 동일하다. 그러나, DRAM과 달리 외부에서 가해지는 힘에 의해 성질이 변화되는 특성을 갖는 강유전체를 사용하는 강유전체 메모리 소자의 경우에 있어서는 이러한 층간 절연막으로서 어떠한 물질을 선택하느냐는 중요한 문제가 된다. 그러므로, DRAM과는 달리 층간 절연막의 스트레스 상태와 열공정에 따른 스트레스 거동 등이 소자 특성의 중요한 변수가 된다.
따라서, 강유전체 메모리 소자의 경우에 있어서는 층간절연막의 낮은 유전상수 (low dielectric constant) 문제보다 오히려 스트레스 상태 및 스트레스 제어(stress control) 가능성이 더 중요한 문제로 인식되고 있다.
종래 사용되던 층간 절연막은 크게 두 종류로 분류되는데, 첫째는 USG(undoped silicate glass) 등과 같이 플로우 특성이 없는 것이고, 둘째는 BPSG(borophospho silicate glass), PSG(phospho silicate glass) 등과 같이 플로우 특성을 갖는 것이다.
첨부된 도면 도1은 종래 기술에 따라 형성된 FeRAM 소자의 단면도로서, 게이트 절연막(12), 게이트 전극(13) 및 소오스·드레인(15)으로 이루어지는 트랜지스터 형성이 완료된 반도체 기판(10) 상부에 제1 층간절연막(16)을 형성하고, 제1 층간절연막(16) 상에 하부전극(17), 강유전체막(18) 및 상부전극(19)으로 이루어지는 캐패시터를 형성한 다음, 제2 층간절연막(20)을 형성하고, 제2 층간절연막(20)을 선택적으로 식각하여 캐패시터의 상부전극(19)을 노출시키는 제1 콘택홀을 형성하고, 제2 층간절연막(20) 및 제1 층간절연막(16)을 선택적으로 식각하여 소오스·드레인(15)을 노출시키는 제2 콘택홀을 형성한 다음, 캐패시터와 트랜지스터 연결을 위한 제1 금속배선(21), 금속배선간 절연막(22), 제2 금속배선 및 보호막(24)을 형성한 상태를 보이고 있다. 도1에서 미설명 도면부호 '11'은 필드산화막, '14'는 절연막 스페이서를 각각 나타낸다.
유전막으로서 PZT를 사용하는 강유전체 메모리 소자의 경우는 600 ℃ 이상의 고온 공정을 진행할수 없기 때문에 일반적으로 플로우 특성이 없는 USG 계열을 사용하여 왔으나, SBT를 사용하는 강유전체 메모리 소자의 경우에 있어서는 800 ℃ 이상의 고온 공정을 필요로 하기 때문에 BPSG등과 같이 플로우 특성을 갖는 산화막을 사용할 수 있다. 특히 BPSG의 경우에는 고유한 플로우 특성 때문에 후속 열처리 공정 등에서 발생하는 것으로 생각되는 스트레스를 어느 정도 완화시키는 것으로 생각되고 있어 층간 절연막으로서 만족할만하다. 그러나, BPSG의 경우 충분한 플로우 특성을 보이기 위해서는 870 ℃ 이상의 온도에서 열처리 공정을 진행하여야 하므로, PZT의 경우는 사용 불가능하고 SBT의 경우에 있어서도 Pt 전극의 열화를 가속화시켜 누설 특성을 악화시킬 수 있다.
따라서, 낮은 온도에서 공정을 진행할 수 있으며 스트레스를 완화시켜 줄 수 있는 층간절연막 형성 공정의 개발이 필요하다.
한편, 현재까지 보고된 결과에 의하면 강유전체 캐패시터의 면적이 클 경우 스트레스에 의한 열화 현상은 거의 관찰되지 않고, 강유전체 캐패시터의 면적이 감소할수록, 즉 전체 면적에서 차지하는 측면의 비율이 커질수록 스트레스에 의한 영향이 크게 나타난다. 따라서, 강유전체 캐패시터의 측면 스트레스를 완화할 수 있는 방법이 필요하다.
금속배선간 절연막(IMD, inter metal dielectric) 형성 공정에서 많이 사용하는 SOG(spin on glass)의 경우 액상에서 고상으로 상전이를 하기 때문에 비교적 큰 스트레스를 유발하게 되고 이에 따라서 강유전체의 열화가 심하게 발생한다. SOG를 사용하지 않을 경우 이중 금속배선(DLM, double layer mentalization) 공정에서 평탄화 문제가 발생하여 상층 금속배선 형성을 위한 식각 공정시 공정 여유도가 감소하게 되며, 금속간 연결(metal bridge)이 발생할 확률이 증가하게 된다.
따라서, SOG를 사용하면서도 그에 따른 스트레스를 감소시킬 수 있는 방법이 제시되어야 한다.
상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은, 비교적 낮은 온도에서 형성할 수 있으며 스트레스를 감소시킬 수 있는 강유전체 메모리 소자 및 그 제조 방법을 제공하는데 목적이 있다.
도1은 종래 기술에 따라 형성된 FeRAM 소자의 단면도,
도2a 내지 도2d는 본 발명의 일실시예에 따른 강유전체 메모리 소자 제조 공정 단면도,
도3a 내지 도3d는 본 발명의 다른 실시예에 따른 강유전체 메모리 소자 제조 공정 단면도.
* 도면의 주요 부분에 대한 도면 부호의 설명
32, 52: 하부전극 33, 53: 강유전체막 패턴
34, 54: 상부전극
35A, 35B, 55A, 55B: 비도핑 폴리실리콘막 스페이서
상기와 같은 목적을 달성하기 위한 본 발명은, 트랜지스터 형성이 완료된 반도체 기판; 상기 반도체 기판 상에 형성된 하부전극, 강유전체막 패턴 및 상부전극으로 이루어지는 캐패시터; 및 상기 캐패시터 측벽에 스트레스 완충을 위하여 형성된 비도핑 폴리실리콘막 스페이서를 포함하는 강유전체 메모리 소자를 제공한다.
또한, 상기 목적을 달성하기 위한 본 발명은, 트랜지스터 형성이 완료된 반도체 기판 상에 하부전극을 이룰 제1 전도막, 강유전체막 및 상부전극을 이룰 제2 전도막을 차례로 형성하는 제1 단계; 상기 제2 전도막, 상기 강유전체막 및 상기 제1 전도막을 선택적으로 식각하여 캐패시터 패턴을 형성하는 제2 단계; 상기 제2 단계가 완료된 전체 구조 상에 비도핑 폴리실리콘막을 증착하는 제3 단계; 상기 비도핑 폴리실리콘막을 전면식각하여 상기 캐패시터 패턴 측벽에 스트레스 완충을 위한 비도핑 폴리실리콘막 스페이서를 형성하는 제4 단계를 포함하는 강유전체 메모리 소자 제조 방법을 제공한다.
상기 제2 단계에서, 상기 제2 전도막 및 상기 강유전체막을 동시에 식각하고, 상기 제1 전도막을 별도로 식각하며, 상기 제4 단계에서, 상기 하부전극 측벽에 제1 비도핑 폴리실리콘막 스페이서를 형성하고, 상기 상부전극 및 상기 강유전체막 패턴 측벽에 제2 비도핑 폴리실리콘막 스페이서를 형성한다.
또한, 상기 제2 단계에서, 상기 제2 전도막을 별도로 식각하고, 상기 강유전체막 및 상기 제1 전도막을 동시에 식각하며, 상기 하부전극 및 상기 강유전체막 패턴 측벽에 제1 비도핑 폴리실리콘막 스페이서를 형성하고, 상기 상부전극 측벽에 제2 비도핑 폴리실리콘막 스페이서를 형성할 수도 있다.
본 발명은 스트레스에 의한 소자의 열화를 방지하고자 스트레스 완충층(stress buffer layer)을 형성하는데 특징이 있다. 즉, 외부 힘을 제거하거나 완화시켜줄 수 있는 재료를 강유전체에 적용시킴으로서 열화를 방지하는 방법으로, 이러한 방법은 강유전체를 사용하는 모든 소자에 적용할 수 있다.
본 발명에서는 압전체 물질인 강유전체에 가해지는 스트레스를 감소시키기 위해 도핑되지 않은 폴리실리콘(비도핑 폴리실리콘)으로 버퍼층을 형성한다.
폴리실리콘은 일반 반도체 공정에서 워드라인(word line) 등의 배선 재료로 사용되며, 도핑되지 않은 상태에서는 절연체로서의 역할한다. 따라서, 도핑되지 않은 폴리실리콘을 스트레스 완충층으로서 강유전체 캐패시터 측면에 스페이서(spacer) 형태로 형성한다. 즉, 비도핑 폴리실리콘을 강유전체 캐패시터의 스페이서로 형성하여 후속 층간 절연막에서 발생하는 스트레스를 완화시키고자 하였다. 비도핑 폴리실리콘 증착시 온도에 의해 강유전체 특성이 열화되지 않기 때문에 특히 SBT를 사용하는 강유전체 메모리 소자에 쉽게 적용할 수 있다.
이하, 도2a 내지 도2d를 참조하여 본 발명의 일실시예에 따른 강유전체 메모리 소자 제조 방법을 상세히 설명한다.
먼저, 도2a에 도시한 바와 같이 트랜지스터(도시하지 않음) 등이 형성된 반도체 기판(30) 상에 제1 층간절연막(31)을 형성하고, 제1 층간절연막(31) 상에 하부전극(32), 강유전체막 패턴(33) 및 상부전극(34)으로 이루어지는 캐패시터를 형성한다. 도2a는 상부전극과 강유전체막 패턴 형성을 위한 식각을 동시에 식각하고, 하부전극 형성을 위한 식각은 별도로 진행하여 캐패시터를 형성한 상태를 보이고 있다.
다음으로, 도2b에 도시한 바와 같이 일정한 두께의 비도핑 폴리실리콘막을 증착하고 전면식각(blanket etch)하여 하부전극(32) 측벽에 제1 비도핑 폴리실리콘막 스페이서(35A)를 형성하고, 강유전체막 패턴(33) 및 상부전극(34) 측벽에 제2 비도핑 폴리실리콘막 스페이서(35B)를 형성한다.
다음으로, 도2c에 도시한 바와 같이 제2 층간절연막(36)을 형성하고, 캐패시터와 트랜지스터를 연결시키기 위한 제1 금속배선(37)을 형성한다.
이어서, 도2d에 도시한 바와 같이 전체 구조 상에 금속배선간 절연막(38)을 형성하고, 제2 금속배선(39)을 형성한다.
이후, 보호막(passivation layer) 형성 공정 등을 진행한다.
이하, 도3a 내지 도3d를 참조하여 본 발명의 다른 실시예에 따른 강유전체 메모리 소자 제조 방법을 상세히 설명한다.
먼저, 도3a에 도시한 바와 같이 트랜지스터(도시하지 않음) 등이 형성된 반도체 기판(50) 상에 제1 층간절연막(51)을 형성하고, 제1 층간절연막(51) 상에 하부전극(52), 강유전체막 패턴(53) 및 상부전극(54)으로 이루어지는 캐패시터를 형성한다. 도3a는 상부전극을 형성을 위한 식각 공정을 별도로 실시하고, 유전체막 패턴 및 하부전극을 형성을 위한 식각을 동시에 실시하여 캐패시터를 형성한 상태를 보이고 있다.
다음으로, 도3b에 도시한 바와 같이 일정한 두께의 비도핑 폴리실리콘막을 증착하고 전면식각(blanket etch)하여 하부전극(52) 및 강유전체막 패턴(53) 측벽에 제1 비도핑 폴리실리콘막 스페이서(55A)를 형성하고, 상부전극(54) 측벽에 제2 비도핑 폴리실리콘막 스페이서(55B)를 형성한다.
다음으로, 도3c에 도시한 바와 같이 제2 층간절연막(56)을 형성하고, 캐패시터와 트랜지스터를 연결시키기 위한 제1 금속배선(57)을 형성한다.
이어서, 도3d에 도시한 바와 같이 전체 구조 상에 금속배선간 절연막(58)을 형성하고, 제2 금속배선(59)을 형성한다.
이후, 보호막(passivation layer) 형성 공정 등을 진행한다.
전술한 본 발명의 일실시예 및 다른 실시예에서, 강유전체 캐패시터 형성을 위한 식각 과정에서 발생한 손상을 회복시키기 위한 열처리는 비도핑 폴리실리콘막 형성 전에 실시하거나 또는 비도핑 폴리실리콘막 스페이서 형성 이후에 실시할 수도 있다. 이러한 열처리 공정은 산소 분위기에서 진행되기 때문에 비도핑 폴리실리콘막 스페이서를 형성한 후 열처리를 실시할 경우 비도핑 폴리실리콘막 스페이서의 표면이 산화되기는 하지만 비도핑 폴리실리콘막 전체를 산화시키지는 않기 때문에 스트레스 버퍼층의 역할에는 지장이 없다.
이와 같이 형성된 비도핑 폴리실리콘 스페이서는 스트레스 완충층으로서 역할을 할뿐만 아니라, 폴리실리콘에 대한 산화막의 식각 선택비가 높기 때문에 후속되는 콘택홀 형성 공정의 여유도를 증가시키는 역할을 하게 된다.
강유전체 캐패시터의 전체 면적에서 차지하는 측면의 비율이 커질수록 커지는 스트레스에 의한 영향이 크게 나타난다. 따라서, 본 발명과 같이 강유전체 캐패시터의 측면을 비도핑 폴리실리콘을 사용하여 스트레스 완충막을 형성함으로서 작은 면적을 갖는 캐패시터에서도 후속 공정에서 발생하는 스트레스에 의한 열화를 방지할 수 있다.
이와 같이 폴리실리콘 스페이서를 형성하여 스트레스를 완화시킴으로써 층간절연막 및 금속배선간 절연막 물질의 선택을 보다 자유롭게 할 수 있다. 즉, 발생하는 스트레스를 폴리실리콘 스페이서에서 완화할 수 있기 때문에 종래와 같이 층간절연막 및 금속배선간 절연막과 스트레스 관계 등을 고려할 필요가 없다.
상기와 같이 이루어지는 본 발명은 다음과 같은 세 가지 효과를 얻을 수 있다.
첫째, 비도핑 폴리실리콘 스페이서를 스트레스 완충층으로 사용함으로서 층간 절연막에 대한 선택을 자유롭게 할 수 있다.
둘째, 비교적 스트레스가 큰 것으로 알려진 SOG를 층간절연막으로 이용할 수 있어 이중 배선 형성 공정에 따른 단차 문제를 해소하여 공정상의 여유도를 확보할 수 있다.
셋째, 비도핑 폴리실리콘 스페이서에 대한 산화막의 고선택비를 이용하여 후속 콘택홀 형성 공정시 콘택홀과 캐패시터 간의 공정 여유도를 확보할 수 있다.
Claims (7)
- 강유전체 메모리 소자에 있어서,트랜지스터 형성이 완료된 반도체 기판;상기 반도체 기판 상에 형성된 하부전극, 강유전체막 패턴 및 상부전극으로 이루어지는 캐패시터; 및상기 캐패시터 측벽에 스트레스 완충을 위하여 형성된 비도핑 폴리실리콘막 스페이서;를 포함하는 강유전체 메모리 소자.
- 제 1 항에 있어서,상기 하부전극 측벽에 형성된 제1 비도핑 폴리실리콘막 스페이서; 및상기 상부전극 및 상기 강유전체막 패턴 측벽에 형성된 제2 비도핑 폴리실리콘막 스페이서를 포함하는 것을 특징으로 하는 강유전체 메모리 소자.
- 제 1 항에 있어서,상기 하부전극 및 상기 강유전체막 패턴 측벽에 형성된 제1 비도핑 폴리실리콘막 스페이서; 및상기 상부전극 측벽에 형성된 제2 비도핑 폴리실리콘막 스페이서를 포함하는 것을 특징으로 하는 강유전체 메모리 소자.
- 강유전체 메모리 소자 제조 방법에 있어서,트랜지스터 형성이 완료된 반도체 기판 상에 하부전극을 이룰 제1 전도막, 강유전체막 및 상부전극을 이룰 제2 전도막을 차례로 형성하는 제1 단계;상기 제2 전도막, 상기 강유전체막 및 상기 제1 전도막을 선택적으로 식각하여 캐패시터 패턴을 형성하는 제2 단계;상기 제2 단계가 완료된 전체 구조 상에 비도핑 폴리실리콘막을 증착하는 제3 단계;상기 비도핑 폴리실리콘막을 전면식각하여 상기 캐패시터 패턴 측벽에 스트레스 완충을 위한 비도핑 폴리실리콘막 스페이서를 형성하는 제4 단계를 포함하는 강유전체 메모리 소자 제조 방법.
- 제 4 항에 있어서,상기 제2 단계에서,상기 제2 전도막 및 상기 강유전체막을 동시에 식각하고, 상기 제1 전도막을 별도로 식각하며,상기 제4 단계에서,상기 하부전극 측벽에 제1 비도핑 폴리실리콘막 스페이서를 형성하고,상기 상부전극 및 상기 강유전체막 패턴 측벽에 제2 비도핑 폴리실리콘막 스페이서를 형성하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.
- 제 4 항에 있어서,상기 제2 단계에서,상기 제2 전도막을 별도로 식각하고, 상기 강유전체막 및 상기 제1 전도막을 동시에 식각하며,상기 하부전극 및 상기 강유전체막 패턴 측벽에 제1 비도핑 폴리실리콘막 스페이서를 형성하고,상기 상부전극 측벽에 제2 비도핑 폴리실리콘막 스페이서를 형성하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.
- 제 4 항 내지 제 6 항 중 어느 한 항에 있어서,상기 제4 단계 후,상기 전체 구조 상에 제1 층간절연막을 형성하는 제5 단계;상기 트랜지스터와 상기 캐패시터를 연결하는 금속배선을 형성하는 제6 단계; 및상기 제6 단계가 완료된 전체 구조 상에 금속배선간 절연막을 형성하는 제7 단계를 더 포함하는 것을 특징으로 하는 강유전체 메모리 소자 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990024917A KR20010004294A (ko) | 1999-06-28 | 1999-06-28 | 스트레스 완충을 위한 비도핑 폴리실리콘 스페이서를 구비하는강유전체 메모리 소자 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990024917A KR20010004294A (ko) | 1999-06-28 | 1999-06-28 | 스트레스 완충을 위한 비도핑 폴리실리콘 스페이서를 구비하는강유전체 메모리 소자 및 그 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20010004294A true KR20010004294A (ko) | 2001-01-15 |
Family
ID=19596335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990024917A KR20010004294A (ko) | 1999-06-28 | 1999-06-28 | 스트레스 완충을 위한 비도핑 폴리실리콘 스페이서를 구비하는강유전체 메모리 소자 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20010004294A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100902578B1 (ko) * | 2002-12-30 | 2009-06-11 | 동부일렉트로닉스 주식회사 | 반도체 장치의 제조 방법 |
-
1999
- 1999-06-28 KR KR1019990024917A patent/KR20010004294A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100902578B1 (ko) * | 2002-12-30 | 2009-06-11 | 동부일렉트로닉스 주식회사 | 반도체 장치의 제조 방법 |
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