KR20010004364A - 막 들림을 방지할 수 있는 반도체 메모리 소자 제조 방법 - Google Patents

Abstract

본 발명은 FeRAM 등의 반도체 소자의 MIM(Metal/Insulator/Metal) 캐패시터 구조에서 야기되는 유전체와 금속 전극간의 취약한 결합력에 의한 막 분리 현상을 해결하여 집적 공정에 따른 공정 안정성 및 신뢰성을 유지하여 전기적 특성을 향상시킬 수 있는 반도체 메모리 소자 제조 방법에 관한 것으로, MIM 구조의 캐패시터 형성을 위하여 절연막층 내에 트렌치를 형성하여 하부전극 영역을 정의하고, 하부전극을 이룰 제1 금속막을 증착하고 화학적 기계적 연마하여 절연층 내의 트렌치 내부에만 제1 금속막이 남도록 함으로써 매립된 하부전극을 형성하는데 그 특징이 있다. 매립된 하부전극 형성 후, 유전막을 증착하거나 도포한다. 유전막은 산소 화합물로서 하부 실리콘 산화막과 열팽창 계수도 비슷하여 접착력도 향상된다.

Description

막 들림을 방지할 수 있는 반도체 메모리 소자 제조 방법{Method for forming semiconductor memory device capable of preventing layer lifting}

본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로, 특히 열처리 공정에 의한 막들림을 방지할 수 있는 반도체 메모리 소자 제조 방법에 관한 것이다.

반도체 메모리 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. FeRAM(ferroelectric random access memory) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.

강유전체 기억소자의 축전물질로는 SrBi₂Ta₂O₉(이하 SBT)와 Pb(Zr,Ti)O₃(이하 PZT) 박막이 주로 사용된다. 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하는 원리를 이용한다.

FeRAM 소자에서 캐패시터의 강유전체 재료로서 PZT, SBT, Sr_xBi_y(Ta_iNb_j)₂O₉(이하 SBTN) 등의 페롭스카이트(perovskite) 구조를 갖는 강유전체를 사용하는 경우 통상적으로 Pt, Ir, Ru, Pt 합금 등의 금속으로 상부전극을 형성한다.

종래 FeRAM 등의 반도체 소자의 캐패시터 형성에서 NPP(Non Poly Plug) 구조를 적용할 경우 BPSG(borophospho silicate glass) 및 MTO(medium temperature) 실리콘 옥사이드층 상에 캐패시터가 형성된다

FeRAM 반도체 소자의 유전체로 주로 사용되는 산소 화합물로는 Sr-Bi-Ta-O 화합물의 SBT계와 Pb-Zr-Ti-O 화합물의 PZT계가 있다. 이러한 유전체는 고온 산소 분위기 공정을 거쳐 강유전체로서 특성을 가지게 된다. 그러므로 산소 산화물인 유전체의 전극 물질의 필수적인 요건은 비산화성의 특성을 가져야 한다. 이에 따라 여러 전극 재료중 Pt는 산소와 반응하지 않는 금속으로 전극 재료로 가장 추천되어 왔다. 전극으로 Pt를 사용하게 될 경우 캐패시터 구조는 이른바 MIM(Metal/Insulator/Metal)의 적층 구조가 된다.

첨부된 도1은 종래 기술에 따라 형성된 FeRAM 소자의 단면도로서, 게이트 절연막(11), 게이트 전극(워드 라인)(11) 및 소오스·드레인(13)으로 이루어지는 트랜지스터 형성이 완료된 반도체 기판(10) 상부에 실리콘 산화막 등으로 제1 층간절연막(14)을 형성하고, 제1 층간절연막(14) 상에 Ti 접착층(15)을 형성한 다음, Pt 하부전극(16), 강유전체막(17) 및 Pt 상부전극(18)으로 이루어지는 캐패시터를 형성하고, 제2 층간절연막(19)을 형성하고, 제2 층간절연막(19)을 선택적으로 식각하여 캐패시터의 상부전극(18)을 노출시키는 제1 콘택홀을 형성하고, 제2 층간절연막(19) 및 제1 층간절연막(15)을 선택적으로 식각하여 소오스·드레인(14)을 노출시키는 제2 콘택홀을 형성한 다음, 캐패시터와 트랜지스터 연결을 위한 금속배선(20)을 형성한 상태를 보이고 있다.

Pt는 전극 재료로 우수한 특성을 갖지만, 산소 분위기의 고온 열처리 공정을 거치게 되면, 전극과 유전체 간의 큰 열팽창 계수 차이에 의해 Pt전극과 유전체와의 계면은 쉽게 들림(lifting)이 일어난다.

한편, Pt 하부 전극(16)과 그 하부의 실리콘 산화막으로 이루어지는 제1 층간절연막(14) 사이에는 접착층으로 Ti층(15)을 형성한다. 그러나, 유전체막 특성을 만들기 위한 고온의 산소 분위기 열처리 동안 접착층인 Ti층이 산화되면서 부피가 팽창하고 불균일 산화 반응이 생기면서 큰 스트레스를 하부 전극에 가하게 된다.

또한, 유전체의 계면에 접한 전극은 고온 열처리 공정 동안 열팽창 계수 차이에 의해 유기되는 박막의 스트레스로 인해 전극과 유전체 계면이 매우 거칠어지거나 계면이 벌어지는 등의 현상으로 이어져 반도체 소자 제조에 큰 어려움을 초래한다.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 FeRAM 등의 반도체 소자의 MIM(Metal/Insulator/Metal) 캐패시터 구조에서 야기되는 유전체와 금속 전극간의 취약한 결합력에 의한 막 분리 현상을 해결하여 집적 공정에 따른 공정 안정성 및 신뢰성을 유지하여 전기적 특성을 향상시킬 수 있는 반도체 메모리 소자 제조 방법을 제공하는데 그 목적이 있다.

도1은 종래 기술에 따라 형성된 FeRAM 소자의 단면도,

도2a 내지 도2e는 본 발명의 일실시예에 따른 FeRAM 소자 제조 공정 단면도.

*도면의 주요부분에 대한 도면 부호의 설명*

35: 층간절연막 36: 하부전극

37: 강유전체막 패턴 38: 상부전극

상기와 같은 목적을 달성하기 위한 본 발명은, 트랜지스터 형성이 완료된 반도체 기판 상부에 제1 층간절연막을 형성하는 제1 단계; 상기 제1 층간절연막 상에 식각정지막을 형성하는 제2 단계; 상기 식각정지막 상에 제2 층간절연막을 형성하는 제3 단계; 상기 제2 층간절연막을 선택적으로 식각하여 상기 제2 층간절연막 내에 하부전극 영역을 정의하는 트렌치를 형성하는 제4 단계; 상기 제4 단계가 완료된 전체 구조 상에 캐패시터의 하부전극을 이룰 제1 금속막을 형성하고, 상기 제1 금속막을 연마하여 상기 트렌치 내에 상기 하부전극을 형성하는 제5 단계; 상기 제3 단계가 완료된 전체 구조 상에 유전막을 형성하는 제6 단계; 상기 유전막 상에 캐패시터의 상부전극을 이룰 제2 금속막을 형성하는 제7 단계; 및 상기 제2 전도막 및 상기 유전막을 선택적으로 식각하여, 상기 하부전극 과 상기 하부전극에 이웃하는 상기 제2 층간절연막을 덮는 유전막 패턴 및 상기 유전막 패턴 보다 면적이 작은 상부전극 패턴을 형성하는 제8 단계를 포함하는 반도체 메모리 소자 제조 방법을 제공한다.

본 발명은 MIM 구조의 캐패시터 형성을 위하여 절연막층 내에 트렌치(trench)를 형성하여 하부전극 영역을 정의하고, 하부전극을 이룰 제1 금속막을 증착하고 화학적 기계적 연마하여 절연층 내의 트렌치 내부에만 제1 금속막이 남도록 함으로써 매립된 하부전극을 형성하는데 그 특징이 있다.

매립된 하부전극 형성 후, 유전막을 증착하거나 도포(coating) 한다. 유전막은 산소 화합물로서 하부 실리콘 산화막과 열팽창 계수도 비슷하여 접착력도 향상된다.

유전막 상에 상부 전극 이룰 제2 금속막을 증착하고, 제2 금속막 및 유전막을 패터닝하여 캐패시터를 형성한다. 이때, 유전막이 하부전극과 하부전극 주변의 절연층을 덮도록 한다. 이에 따라, 유전막이 상부 및 하부전극을 이루는 제1 금속막 및 제2 금속막 사이에 있으면서 그 상부 및 하부의 절연막과도 접촉되어 고온 열처리 공정 등에서도 우수한 결합력을 갖게 되어 캐패시터 형성 공정을 안정적으로 수행할 수 있다.

이하, 첨부된 도면 도2a 내지 도2e를 참조하여 본 발명의 일실시예에 따른 FeRAM 소자 제조 방법을 상세히 설명한다.

먼저, 도2a에 도시한 바와 같이 FeRAM 소자를 구성하기 위해 반도체 기판(30) 상에 게이트 절연막(31), 게이트 전극(32) 및 소오스·드레인(33)을 형성하여 트랜지스터를 완성한다. 이어서, 전체 구조 상에 BPSG막 및 MTO 등으로 제1 층간절연막(34)을 형성하고, 제1 층간절연막(34) 상에 식각 정지층으로서 SiON 또는 SiN 등의 실리콘 질화막(35)을 형성한 다음, 실리콘 질화막(35) 상에 1000 Å 내지 3000 Å 두께의 제2 층간절연막(36)을 형성한다. 다음으로, 제2 층간절연막(36)을 선택적으로 식각하여 제2 층간절연막(36) 내에 하부전극 영역을 정의하는 트렌치를 형성한다.

이후, 트렌치 형성이 완료된 전체 구조 상에 연마방지막으로서 SiON 또는 Si₃N₄등의 조밀한 구조를 갖는 실리콘 질화막을 300 Å 내지 1000 Å의 두께로 전면 증착하여 이후에 실시되는 화학기계적 연마과정에서 제2 층간절연막이 연마되는 것을 방지하기도 한다.

다음으로, 도2b에 도시한 바와 같이 전체 구조 상에 하부전극을 이룰 제1 Pt막(37)을 형성한다.

제1 Pt막은 물리기상증착법(PVD)이나 화학기상증착법(CVD)으로 증착하며 고온 열공정시 열적 스트레스를 줄이기 위해 웨이퍼 온도를 300 ℃ 내지 600 ℃ 정도로 승온시키면서 증착한다. 한편, 제1 Pt막의 두께는 트렌치의 깊이 보다 두껍게 증착하여 트렌치 내부를 완전히 매립한다.

다음으로, 도2c에 도시한 바와 같이 제2 층간절연막(36)이 노출될 때까지 제1 Pt막(37)을 화학기계적 연마(Chemical Mechanical Polishing)하여 트렌치 내부에만 Pt막이 남도록 함으로써 Pt 하부전극을 형성한다.

다음으로, 도2d에 도시한 바와 같이 1000 Å 내지 3000 Å 두께의 강유전체막(38) 및 상부전극을 이룰 제2 Pt막(39)을 증착한다.

상기 강유전체막은 물리기상증착법, 화학기상증착법으로 증착하거나 졸-겔(sol-gel) 방식으로 코팅하여 형성한다. 또한, 강유전체막 형성 후 급속 열처리(RTP) 또는 퍼니스(furnace)를 이용하여 600℃ 내지 900 ℃에서 고온 산소 분위기로 열처리를 실시하여 유전체의 캐패시터 특성을 확보한다.

제2 Pt막 증착시 열공정에 의한 열적 스트레스를 줄이기 위해 웨이퍼 온도를 300 ℃ 내지 600 ℃ 정도로 승온시키면서 증착한다. 물리기상증착 방식으로 증착시 Ar과 O₂가 혼합된 가스를 사용하여 스퍼터링(sputtering) 방법으로 증착하여 Pt막내에 산소가 포함되도록 함으로써 이후 열처리 공정시 상부 전극 Pt층의 결정립 증대로 인한 표면 거칠기를 억제할 수도 있다.

다음으로, 도2e에 도시한 바와 같이 강유전체막(38) 및 제2 Pt막(39)을 패터닝하여 강유전체막 패턴 및 상부전극을 형성한다. 이때, 강유전체막(38)의 면적이 상부전극 및 하부전극의 면적보다 크도록 패터닝한다. 이후, 식각에 의해 저하된 캐패시터 특성을 복원하기 위한 열처리 공정을 실시할 수도 있다.

이어서, 전체 구조 상에 제3 층간절연막(40)을 형성하고, 제3 층간절연막(40)을 선택적으로 식각하여 캐패시터의 상부전극(39)을 노출시키는 제1 콘택홀을 형성하고, 제3 층간절연막(40), 제2 층간절연막(36), 실리콘질화막(35) 및 제1 층간절연막(34)을 선택적으로 식각하여 소오스·드레인(33)을 노출시키는 제2 콘택홀을 형성한 다음, 캐패시터와 트랜지스터 연결을 위한 금속배선(41)을 형성한다.

전술한 바와 같이 이루어지는 본 발명은 유전막과 그 하부 및 상부의 절연막의 접촉 면적이 크게 증가하고, 하부전극 및 상부 전극은 절연막에 싸여 있는 구조이므로 고온 열공정시 유기되는 스트레스에 대해 저항력이 큰 캐패시터 구조를 이루게 된다.

이러한 방법은 DRAM의 폴리실리콘 플러그 형성 공정에서도 응용할 수 있다. 이때 절연막 내에 트렌치를 형성한 다음 폴리실리콘막 및 하부전극을 이룰 전도막을 증착하고 화학적 기계적 연마 공정을 실시한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명에 따라 형성된 MIM 구조의 캐패시터는 고온 열공정후에도 물리적으로 안정적 특성을 나타낸다. 즉, 열처리 공정 후에 스트레스에 의해 전극과 유전체 계면의 떨어짐이나 벌어짐 현상을 억제하며 또한 고온 열공정시 전극 Pt의 이주(migration)를 최대한 억제할 수 있어 공정 신뢰성 및 전기적 특성이 우수한 소자 개발을 꾀할 수 있다.

Claims (6)

1. 반도체 메모리 소자 제조 방법에 있어서,

   트랜지스터 형성이 완료된 반도체 기판 상부에 제1 층간절연막을 형성하는 제1 단계;

   상기 제1 층간절연막 상에 식각정지막을 형성하는 제2 단계;

   상기 식각정지막 상에 제2 층간절연막을 형성하는 제3 단계;

   상기 제2 층간절연막을 선택적으로 식각하여 상기 제2 층간절연막 내에 하부전극 영역을 정의하는 트렌치를 형성하는 제4 단계;

   상기 제4 단계가 완료된 전체 구조 상에 캐패시터의 하부전극을 이룰 제1 금속막을 형성하고, 상기 제1 금속막을 연마하여 상기 트렌치 내에 상기 하부전극을 형성하는 제5 단계;

   상기 제3 단계가 완료된 전체 구조 상에 유전막을 형성하는 제6 단계;

   상기 유전막 상에 캐패시터의 상부전극을 이룰 제2 금속막을 형성하는 제7 단계; 및

   상기 제2 전도막 및 상기 유전막을 선택적으로 식각하여, 상기 하부전극 과 상기 하부전극에 이웃하는 상기 제2 층간절연막을 덮는 유전막 패턴 및 상기 유전막 패턴 보다 면적이 작은 상부전극 패턴을 형성하는 제8 단계

   를 포함하는 반도체 메모리 소자 제조 방법.
2. 제 1 항에 있어서,

   상기 제8 단계 후,

   상기 제8 단계가 완료된 전체 구조 상에 제3 층간절연막을 형성하는 제9 단계; 및

   상기 트랜지스터와 상기 캐패시터를 연결하는 금속배선을 형성하는 제10 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 제1 금속막 및 상기 제2 금속막을 각각 Pt로 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
4. 제 3 항에 있어서,

   상기 제4 단계는,

   상기 트렌치 형성이 완료된 전체 구조 상에 연마방지막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
5. 제 4 항에 있어서,

   상기 제1 층간절연막 및 상기 제2 층간절연막을 산화막으로 형성하고,

   상기 식각정지막 및 상기 연마방지막을 실리콘질화막으로 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
6. 제 5 항에 있어서,

   상기 유전막을 강유전체로 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.