KR20050002028A - 배리어메탈의 산화를 방지하기 위한 하부전극을 구비한강유전체 캐패시터 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 후속 열처리 공정시 인가되는 스트레스로 인한 배리어메탈의 산화 및 하부전극의 리프팅을 방지할 수 있는 강유전체 캐패시터 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 강유전체 캐패시터는 반도체 기판, 상기 반도체 기판 상부에 상기 반도체 기판의 표면을 노출시키는 홀을 갖고 형성된 층간절연막, 상기 층간절연막의 홈에 리세스 형태로 매립된 플러그, 상기 플러그의 리세스 부분에 끼워지는 오목부를 갖고 상기 플러그 및 상기 층간절연막 상부에 적층된 배리어메탈과 하부전극, 및 상기 하부전극 상부에 적층된 강유전체막과 상부전극을 포함한다.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 강유전체 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자에서 강유전체(Ferroelectric) 박막을 강유전체 캐패시터에 사용함으로써 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(Refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. 이러한 강유전체 박막을 이용하는 강유전체 메모리 소자(Ferroelectric Random Access Memory; 이하 'FeRAM'이라 약칭함) 소자는 비휘발성 메모리 소자(Nonvolatile Memory device)의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
최근에는 고밀도 강유전체 메모리 소자 제작시 MTP(Merged Top electrode Plateline) 구조를 적용하고 있다.
도 1은 종래기술의 일예에 따른 MTP 구조의 캐패시터를 도시한 소자 단면도이다.
도 1을 참조하면, 반도체 기판(11) 내에 트랜지스터의 소스/드레인과 같은 접합영역(12)이 형성되고, 반도체 기판(11) 상부에 제1층간절연막(13)이 형성되며, 제1층간절연막(13)을 관통하여 접합영역(12)에 콘택되는 스토리지노드콘택이 제1배리어메탈(14a), 텅스텐플러그(15) 및 제2배리어메탈(14b)의 구조로 형성된 매립형(buried) 플러그 구조이다.
그리고, 스토리지노드콘택에 연결되는 하부전극(16)이 제1층간절연막(14) 상부에 형성되고, 이웃한 하부전극(16)간 격리를 위해 표면이 평탄화된 제2층간절연막(17)이 하부전극(16)을 에워싸고 있으며, 여기서, 제2층간절연막(17)과 하부전극(16)은 그 표면이 실질적으로 평탄하다.
그리고, 제2층간절연막(17)과 하부전극(16) 상에 강유전체막(18)이 형성되고, 강유전체막(18) 상에 상부전극(19)이 형성된다. 여기서, 강유전체막(18)은 셀영역의 전면에 형성되는 것이고, 상부전극(19)만을 패터닝하여 강유전체 캐패시터를 형성한다.
도 1과 같은 종래 기술의 MTP 구조의 캐패시터는 제1층간절연막(13) 표면과 매립형 플러그의 표면을 평탄하게 유지하기 위해 제1배리어메탈(14a) 및 텅스텐을 순차적으로 증착하고 리세스시켜 텅스텐플러그(15)를 형성시킨 후, 제2배리어메탈(14b)을 리세스된 텅스텐플러그 상부에 충분히 증착하도록 화학기상증착법을 이용하여 증착한 후 화학적기계적연마(CMP)를 진행한다.
그러나, 종래 기술은 강유전체막(18) 증착후에 필수적으로 진행되는 열처리공정시 하부전극(16) 아래의 제2배리어메탈(14b)이 측면으로부터 쉽게 산화되는 단점이 있다. 즉, 후속 열처리 공정시 인가되는 스트레스가 제1,2층간절연막(13, 17)과 하부전극(16)간 계면으로 집중됨에 따라 제1,2층간절연막(13, 17)과 하부전극(16)간 열팽창도 차이에 의해 틈(gap)이 발생하므로써 제2배리어메탈(14b)의 산화를 더욱 가속시키는 문제가 있다. 이와 같이, 제2배리어메탈(14b)의 산화가 가속되면 하부전극(16)이 리프팅(Lifting)되는 문제를 초래한다.
도 2는 종래기술에 따른 하부전극의 리프팅 현상을 도시한 사진으로서, 후속 열처리시의 스트레스(압축응력)와 제2배리어메탈의 산화에 의해 하부전극이 리프팅되고 있음을 알 수 있다.
이러한 하부전극의 리프팅 현상은 MTP 구조의 캐패시터 제조공정외에도 하부전극, 강유전체막 및 상부전극을 증착 및 열처리하여 한꺼번에 마스크 및 식각하는 강유전체 캐패시터 제조시에도 강유전성 회복을 위한 열처리공정 중에 발생할 수 있다.
아우러, 종래 기술은 하부전극의 리프팅을 방지하기 위해 접착층(adhesion layer)을 추가로 도입해야만 하므로 공정이 복잡하다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 안출한 것으로, 후속 열처리 공정시 인가되는 스트레스로 인한 배리어메탈의 산화 및 하부전극의 리프팅을 방지할 수 있는 강유전체 캐패시터 및 그 제조 방법을 제공하는데 목적이 있다.
도 1은 종래기술의 일예에 따른 MTP 구조의 캐패시터를 도시한 소자 단면도,
도 2는 종래기술에 따른 하부전극의 리프팅 현상을 도시한 사진,
도 3은 본 발명의 제1실시예에 따른 엠티피 구조의 강유전체캐패시터를 도시한 구조 단면도,
도 4a 내지 도 4e는 도 3에 도시된 강유전체 캐패시터의 제조 방법을 도시한 공정 단면도,
도 5는 본 발명의 제1실시예에 따른 하부전극의 리프팅이 억제된 상태를 도시한 사진,
도 6은 본 발명의 제2실시예에 따른 강유전체 캐패시터의 구조를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 접합영역
23 : 제1층간절연막 24 : 제1배리어메탈
25a : 텅스텐플러그 26 : 제2배리어메탈
27a : 하부전극 28 : 제2층간절연막
29 : 강유전체막 30 : 상부전극
상기 목적을 달성하기 위한 본 발명의 강유전체 캐패시터는 반도체 기판, 상기 반도체 기판 상부에 상기 반도체 기판의 표면을 노출시키는 홀을 갖고 형성된 층간절연막, 상기 층간절연막의 홈에 리세스 형태로 매립된 플러그, 상기 플러그의 리세스 부분에 끼워지는 오목부를 갖고 상기 플러그 및 상기 층간절연막 상부에 적층된 배리어메탈과 하부전극, 및 상기 하부전극 상부에 적층된 강유전체막과 상부전극을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 강유전체 캐패시터의 제조 방법은 반도체 기판 상부에 제1층간절연막을 형성하는 단계, 상기 제1층간절연막을 식각하여 상기 반도체 기판의 표면을 노출시키는 홀을 형성하는 단계, 상기 홀에 리세스 형태의 플러그를 매립시키는 단계, 상기 제1층간절연막 상부에 상기 플러그에 연결되면서 중심부분이 상기 플러그의 리세스 부분에 채워져 오목한 형태를 갖는 배리어메탈과 하부전극의 적층 패턴을 형성하는 단계, 상기 적층패턴의 표면을 노출시키면서 상기 적층패턴을 에워싸는 제2층간절연막을 형성하는 단계, 및 상기 적층패턴과 상기 제2층간절연막 상부에 강유전체막과 상부전극을 차례로 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 제1실시예에 따른 엠티피 구조의 강유전체 캐패시터의 구조를 도시한 도면이다.
도 3에 도시된 바와 같이, 반도체 기판(21) 내에 트랜지스터의 소스/드레인과 같은 접합영역(22)이 형성되고, 반도체 기판(21) 상부에 제1층간절연막(23)이 형성되며, 제1층간절연막(23)을 관통하여 접합영역(22)에 콘택되는 스토리지노드콘택이 제1배리어메탈(24), 텅스텐플러그(25a)의 리세스 구조로 형성된 매립형 플러그 구조이다.
그리고, 스토리지노드콘택에 연결되는 제2배리어메탈(26)과 하부전극(27a)의 적층구조가 제1층간절연막(24) 상부에 형성되고, 이웃한 하부전극(27)간 격리를 위해 표면이 평탄화된 제2층간절연막(28)이 제2배리어메탈(26)과 하부전극(27a)의 적층구조를 에워싸고 있다. 여기서, 제2층간절연막(28)과 하부전극(27a)은 그 표면이 실질적으로 평탄하다.
그리고, 제2층간절연막(28)과 하부전극(27a) 상에 강유전체막(29)이 형성되고, 강유전체막(29) 상에 상부전극(30)이 형성된다. 여기서, 강유전체막(29)은 셀영역의 전면에 형성되는 것이고, 상부전극(30)만을 패터닝하여 MTP 구조의 강유전체 캐패시터를 형성한다.
도 3에 도시된 바에 따르면, 제2배리어메탈(26)이 텅스텐플러그(25a) 상부에 완전히 매립되는 형태가 아니고, 리세스된 텅스텐플러그(25a) 상부를 매립하면서 하부전극(27)과 제1층간절연막(23) 사이에 존재한다. 즉, 중심부분이 리세스된 텅스텐플러그(25a) 상부에 매립되는 오목부를 갖고 제2배리어메탈(26)이 형성된다. 따라서, 제2배리어메탈(26) 상부에 형성되는 하부전극(27a)도 오목한 형태를 갖고형성되어 있다.
이와 같이, 제2배리어메탈(26)과 하부전극(27a) 적층구조의 오목한 부분이 텅스텐플러그(25a) 상부의 리세스 부분으로 끼워지는 형태를 가지므로 후속 열처리 공정시 인가되는 스트레스가 오목한 부분에 집중되어 하부전극(27a)이 리프팅되지 않는다. 자세한 설명은 후술하는 제조 방법을 통해 설명하기로 한다.
도 4a 내지 도 4e는 도 3에 도시된 강유전체 캐패시터의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체 기판(21)의 활성영역 내에 트랜지스터의 소스/드레인과 같은 접합영역(22)을 형성한 후, 반도체 기판(21) 상부에 제1층간절연막(23)을 증착 및 평탄화한다.
이어서, 콘택마스크(도시 생략)로 제1층간절연막(23)을 식각하여 접합영역(22)을 노출시키는 스토리지노드콘택홀(도시 생략)을 형성한 후, 스토리지노드콘택홀을 포함한 제1층간절연막(23) 상부에 제1배리어메탈(24)과 텅스텐막(25)을 순차적으로 증착한다. 이때, 제1배리어메탈(24)은 스토리지노드콘택홀의 표면을 따라 얇게 증착되며, 텅스텐막(25)은 제1배리어메탈(24) 상에 스토리지노드콘택홀을 완전히 채울때까지 증착된다. 여기서, 제1배리어메탈(24)은 티타늄과 티타늄나이트라이드의 적층막(TiN/Ti)을 이용한다.
도 4b에 도시된 바와 같이, 제1배리어메탈(24)과 텅스텐막(25)을 선택적으로 제거하여 제1층간절연막(23) 표면보다 낮게 스토리지노드콘택홀 내부에 100Å∼2000Å 깊이로 리세스(recess)된 텅스텐플러그(25a) 구조를 형성한다.
텅스텐플러그(25a) 구조를 형성하기 위한 다양한 방법을 설명하면 다음과 같다. 제1방법은 에치백을 통해 텅스텐막(25)과 제1배리어메탈(24)을 순차적으로 제거하면서 과도 에치백(over etchback)하여 리세스시킨다. 제2방법은 텅스텐막(25)을 화학적기계적연마(CMP)를 통해 평탄화한 후, 이후 에치백을 통해 제1배리어메탈(24)을 제거하면서 과도 에치백하여 리세스시킨다. 제3방법은 텅스텐막(25)과 제1배리어메탈(24)을 화학적기계적연마하여 층간절연막(23) 표면과 평탄화시킨 후 추가로 에치백을 통해 리세스시킨다.
한편, 텅스텐플러그(25a) 위에 배리어메탈을 다시 증착하는 경우를 예로 들 수 있는데, 이때에도 텅스텐막과 제1배리어메탈을 과도 에치백하여 리세스시킨 후 배리어메탈을 다시 증착 및 화학적기계적연마하고 이를 습식식각을 통해 리세스시킨다.
도 4c에 도시된 바와 같이, 리세스된 텅스텐플러그(25a) 상부에 후속 열처리공정시 하부전극을 관통하는 산소확산에 의한 텅스텐플러그(25a)의 산화를 방지하기 위한 제2배리어메탈(26)을 증착한다. 이때, 제2배리어메탈(26)은 TiN, TiAlN, TiSiN 및 RuTiN로 이루어진 그룹중에서 선택된 하나이고, 이 제2배리어메탈(26)은 스퍼터링법을 이용하여 증착한다.
위 제2배리어메탈(26) 증착후에 텅스텐플러그(25a) 상부에는 여전히 리세스 구조가 형성된다. 따라서, 종래 기술과 같이 리세스된 텅스텐플러그(25a) 상부를 완전히 채우기 위해 화학기상증착공정을 도입하지 않아도 되고, 더욱이 평탄화 공정을 진행하지 않아도 되므로 비용부담이 큰 화학적기계적연마 공정을 도입할 필요가 없다.
다음으로, 제2배리어메탈(26) 상부에 하부전극 역할을 하는 도전막(27)을 증착한다. 이때, 도전막(27)은 화학기상증착법(CVD), 물리기상증착법(PVD), 원자층증착법(ALD) 및 플라즈마원자층증착법(PEALD) 중에서 선택된 하나의 증착법을 이용하여 증착되며, 백금(Pt), 이리듐(Ir), 루테늄(Ru), 레늄(Re) 및 로듐(Rh) 중에서 선택된 하나이거나 이들의 복합구조물을 이용한다. 예를 들어, 도전막(27)은 이리듐(Ir), 이리듐산화막(IrO2) 및 백금(Pt)의 순서로 적층된 Pt/IrO2/Ir막이고, 이때, 이리듐(Ir)은 100Å∼3000Å, 이리듐산화막(IrO2)은 10Å∼500Å, 백금(Pt)은 100Å∼5000Å 두께로 형성된다.
전술한 바에 따르면, 본 발명은 제2배리어메탈(26) 형성후 화학적기계적연마 공정을 실시하지 않으며, 제2배리어메탈(26)을 리세스된 텅스텐플러그(25a) 상부를 완전히 채우는 형태가 아닌 리세스 프로파일을 그대로 따라간 오목한 형태로 형성한다.
도 4d에 도시된 바와 같이, 도전막(27)을 한 비트씩 식각하여 하부전극(27a)을 형성한다. 이때, 하부전극(27a) 형성시 도전막(27) 아래의 제2배리어메탈(26)도 동시에 식각된다.
위와 같은 일련의 식각 공정에 의해 형성되는 하부전극(27a)은 가운데 부분이 오목한 형태이고, 이로써 후속 열처리 공정시 발생하는 스트레스가 하부전극(27a)과 제1,2층간절연막(23, 28)간 계면으로 작용하지 않고 오목한 부분으로 작용하도록 하여 하부전극(27a)과 제1,2층간절연막(23, 28)간 계면에 틈이 발생하는 것을 억제하며, 아울러 하부전극(27a)의 오목한 부분에 스트레스가 집중되도록 하므로써 하부전극(27a)과 제2배리어메탈(26)이 더욱 강하게 밀착시켜 하부전극(27a)이 리프팅되는 것을 방지한다. 따라서, 오목한 형태로 리세스된 텅스텐플러그(25a) 상부에 형성되는 제2배리어메탈(26)은 접착층 역할을 하며, 이로써 종래 기술과 같이 별도의 접착층을 도입할 필요가 없다.
도 5는 본 발명의 실시예에 따른 하부전극의 리프팅이 억제된 상태를 도시한 사진으로서, 후속 열처리 공정시 하부전극의 오목한 부분이 플러그 방향으로 변형되도록 하여 리프팅이 방지되고 있다.
도 4e에 도시된 바와 같이, 하부전극(27a)을 포함한 전면에 제2층간절연막(28)을 3000Å∼10000Å 두께로 형성한 후, 하부전극(27a) 표면이 드러날때까지 제2층간절연막(28)을 화학적기계적연마하여 평탄화시킨다. 이때, 제2층간절연막(28)은 HDP(High Density Plasma) 산화막, BPSG(Boro Phospho Silicate Glass), PSG(Phosphorous Silicate Glass), MTO(Middle Temperature Oixde), HTO(High Temperature Oxide) 및 TEOS(Tetra Ethyl Ortho Silicate) 중에서 선택된 하나이다.
전술한 바와 같은 제2층간절연막(28)의 화학적기계적연마 공정에 의해, 하부전극(27a)은 그 표면이 드러나면서 제2층간절연막(28)에 의해 에워싸이는 형태를 갖는다.
다음으로, 제2층간절연막(28)에 에워싸이는 하부전극(27a)의 전면에 강유전체막(29)과 상부전극(30)용 도전막을 차례로 증착한 후, 상부전극(30)용 도전막만을 선택적으로 식각하여 상부전극(30)을 형성한다.
이때, 강유전체막(29)은 물리기상증착법(PVD), 화학기상증착법(CVD), 원자층증착법(ALD) 또는 금속유기물(MOD) 및 졸겔(Sol-gel)을 이용한 스핀코팅법(Spin coating) 중에서 선택된 하나의 증착법을 이용하여 증착하며, 통상의 SBT, PZT 및 BLT 중에서 선택된 하나이거나 불순물이 첨가되거나 조성 변화된 SBT, PZT, SBTN 및 BLT 중에서 선택된 하나를 이용한다.
그리고, 강유전체막(29) 증착후에 유전특성 확보를 위해 후속 열처리 공정을 진행한다.
한편, 상부전극(30)용 도전막은 하부전극(27a)으로 적용된 도전막을 선택하여 사용할 수 있고, 상부전극(30)은 몇 개의 셀을 동시에 연결시키는 플레이트라인 형태로 패터닝된다.
전술한 실시예에서는 MTP 구조의 캐패시터를 예로 들었으나, 하부전극, 강유전체막 및 상부전극을 증착 및 열처리하여 한꺼번에 마스크 및 식각하는 적층형(stack) 강유전체 캐패시터 제조시에도 적용 가능하다.
도 6은 본 발명의 제2실시예에 따른 적층형 강유전체 캐패시터의 구조를 도시한 도면이다.
도 6에 도시된 바와 같이, 반도체 기판(41) 내에 트랜지스터의 소스/드레인과 같은 접합영역(42)이 형성되고, 반도체 기판(41) 상부에 층간절연막(43)이 형성되며, 층간절연막(43)을 관통하여 접합영역(42)에 콘택되는 스토리지노드콘택이제1배리어메탈(44), 텅스텐플러그(45)의 리세스 구조로 형성된 매립형 플러그 구조이다.
그리고, 스토리지노드콘택에 연결되는 제2배리어메탈(46), 하부전극(47), 강유전체막(48) 및 상부전극(49)의 적층구조가 층간절연막(44) 상부에 형성된다.
도 6에 도시된 바에 따르면, 제2배리어메탈(46)이 텅스텐플러그(45) 상부에 완전히 매립되는 형태가 아니고, 리세스된 텅스텐플러그(45) 상부를 매립하면서 하부전극(47)과 층간절연막(43) 사이에 존재한다. 즉, 리세스된 텅스텐플러그(45) 상부에 매립되는 오목부를 갖고 형성된다. 따라서, 제2배리어메탈(46) 상부에 형성되는 하부전극(47)도 오목한 형태를 갖고 형성되어 있다.
이와 같이, 제2배리어메탈(46)과 하부전극(47) 적층구조의 오목한 부분이 텅스텐플러그(45) 상부의 리세스 부분으로 끼워지는 형태를 가지므로 후속 열처리 공정시 인가되는 스트레스가 오목한 부분에 집중되어 하부전극(47)이 리프팅되지 않는다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리세스된 플러그 상부에 오목한 형태의 하부전극을 형성하므로써 후속 열처리시 압축응력이 하부전극의 오목한 부분으로 작용하도록 하여 하부전극의 리프팅을 방지함과 동시에 하부전극 아래의 배리어메탈의 산화를 방지할 수 있는 효과가 있다.
또한, 하부전극 아래의 배리어메탈을 증착하기 위한 화학기상증착공정 및 평탄화를 위한 화학적기계적연마 공정을 도입하지 않아도 되므로 비용을 절감할 수 있는 효과가 있다.
또한, 별도의 접착층을 도입하지 않아도 되므로 공정을 단순화시킬 수 있는 효과가 있다.
Claims (10)
- 반도체 기판;상기 반도체 기판 상부에 상기 반도체 기판의 표면을 노출시키는 홀을 갖고 형성된 층간절연막;상기 층간절연막의 홈에 리세스 형태로 매립된 플러그;상기 플러그의 리세스 부분에 끼워지는 오목부를 갖고 상기 플러그 및 상기 층간절연막 상부에 적층된 배리어메탈과 하부전극; 및상기 하부전극 상부에 적층된 강유전체막과 상부전극을 포함하는 강유전체 캐패시터.
- 제1항에 있어서,상기 적층된 배리어메탈과 하부전극의 주변을 에워싸는 절연막을 더 포함하고, 상기 강유전체막은 상기 하부전극과 상기 절연막 상부를 덮는 것을 특징으로 하는 강유전체 캐패시터.
- 제1항에 있어서,상기 배리어메탈은,TiN, TiAlN, TiSiN 및 RuTiN로 이루어진 그룹중에서 선택된 하나인 것을 특징으로 하는 강유전체 캐패시터.
- 제1항에 있어서,상기 플러그의 리세스 깊이는 100Å∼2000Å인 것을 특징으로 하는 강유전체 캐패시터.
- 반도체 기판 상부에 제1층간절연막을 형성하는 단계;상기 제1층간절연막을 식각하여 상기 반도체 기판의 표면을 노출시키는 홀을 형성하는 단계;상기 홀에 리세스 형태의 플러그를 매립시키는 단계;상기 제1층간절연막 상부에 상기 플러그에 연결되면서 중심부분이 상기 플러그의 리세스 부분에 채워져 오목한 형태를 갖는 배리어메탈과 하부전극의 적층 패턴을 형성하는 단계;상기 적층패턴의 표면을 노출시키면서 상기 적층패턴을 에워싸는 제2층간절연막을 형성하는 단계; 및상기 적층패턴과 상기 제2층간절연막 상부에 강유전체막과 상부전극을 차례로 형성하는 단계를 포함하는 강유전체 캐패시터의 제조 방법.
- 제5항에 있어서,상기 배리어메탈과 하부전극의 적층 패턴을 형성하는 단계는,상기 플러그 및 상기 제1층간절연막 상부에 상기 플러그의 리세스 부분에 끼워지는 오목부를 갖도록 배리어메탈과 하부전극을 적층하는 단계; 및상기 하부전극과 배리어메탈을 동시에 패터닝하는 단계를 포함하는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
- 제6항에 있어서,상기 배리어메탈은 스퍼터링법으로 증착하고, 상기 하부전극은 스퍼터링법 또는 화학기상증착법을 이용하여 증착하는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
- 제5항 내지 제7항 중 어느 한 항에 있어서,상기 배리어메탈은 TiN, TiAlN, TiSiN 및 RuTiN로 이루어진 그룹중에서 선택된 하나인 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
- 제5항에 있어서,상기 홀에 리세스 형태의 플러그를 매립시키는 단계는,상기 홀을 완전히 채울때까지 상기 제1층간절연막 상에 플러그용 도전막을 증착하는 단계; 및상기 플러그용 도전막을 과도 에치백하거나 또는 화학적기계적연마 및 과도에치백의 순차 과정을 진행하여 상기 리세스 형태의 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
- 제9항에 있어서,상기 플러그용 도전막은 텅스텐막인 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
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| US10381263B1 (en) | 2018-05-04 | 2019-08-13 | International Business Machines Corporation | Method of forming via contact with resistance control |
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