KR100418573B1 - 반도체소자의 제조 방법 - Google Patents

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Abstract

본 발명은 마스크공정의 오정렬에 따른 인접한 스토리지노드와 스토리지노드콘택플러그 사이, 및 비트라인과 스토리지노드콘택플러그 사이의 브릿지 발생을 방지하며, 요철(MPS)의 외측성장에 따른 이중 비트 불량을 억제하는데 적합한 캐패시터의 제조 방법을 제공하기 위한 것으로, 본 발명의 캐패시터의 제조 방법은 스토리지노드콘택플러그가 매립될 콘택홀의 측벽에 질화막스페이서를 형성하는 단계, 콘택홀에 스토리지노드콘택플러그 형성후 식각배리어막과 절연막을 차례로 형성하는 단계, 절연막과 식각배리어막을 순차적으로 식각하여 개구부를 형성하는 단계, 개구부내에 에치백에 의한 스토리지노드를 형성하는 단계, 스토리지노드 표면에 요철을 형성하는 단계를 포함한다.

Description

반도체소자의 제조 방법{Method for fabricating semiconductor device}
본 발명은 반도체소자의 제조 방법에 관한 것으로, 특히 플러그를 구비하는 반도체소자의 제조 방법에 관한 것이다.
반도체 소자의 고집적화, 소형화 및 고속화에 따라 캐패시터가 차지하는 면적이 감소하고 있으며, 비록 반도체 소자가 고집적화 및 소형화되더라도 반도체 소자를 구동시키기 위한 캐패시터의 정전 용량은 최소한 확보되어야한다.
캐패시터의 정전 용량을 확보하기 위한 한 방안으로 캐패시터의 하부 전극을 실린더(Cyclinder) 구조, 스택(Stack) 구조, 핀(Pin) 구조, 오목(Concave) 구조 등 다양한 구조로 형성하여 제한된 면적 하에서 캐패시터 하부 전극의 유효 표면적을 극대화시키고 있다.
캐패시터의 정전 용량을 확보하기 위한 다른 방안으로 캐패시터 유전체막으로 BST, Ta2O5등과 같은 고유전체를 적용하고 있으며, BST, Ta2O5등과 같은 고유전체를 적용할 경우, 전기적 특성 측면에서 캐패시터의 상/하부전극으로는 백금(Pt), 루테늄(Ru), TiN 등의 전도성 금속이 적용되고 있는 상태이다.
특히, 이와 같은 전도성 금속을 이용하여 캐패시터 하부 전극을 형성할 때, 워드라인, 비트라인과 같은 트랜지스터 제조 공정이 완료된 반도체기판 상에 트랜지스터와의 접속을 위해 캐패시터 콘택 플러그를 먼저 형성하고, 캐패시터 콘택 플러그에 하부전극을 접속시키는 PP(Polysilicon Plug) 구조를 적용하고 있다.
상술한 PP 구조는 고밀도 반도체소자를 제조하는데 적합한 것으로 알려져 있다.
도 1은 종래기술에 따른 반도체소자의 레이아웃도로서, 반도체기판(11)상에 워드라인(WL)과 비트라인(BL)이 서로 교차하는 방향으로 형성되며, 이들이 교차하는 부분의 반도체기판(11)에 스토리지노드가 콘택될 스토리지노드콘택플러그(SNC)가 형성된다.
도 2a 내지 도 2d는 도 1의 A-A'선에 따른 반도체소자의 제조 방법을 도시한 공정 단면도로서, COB(Capacitor Over Bitline) 구조를 도시하고 있다.
도 2a에 도시된 바와 같이, 워드라인, 소스/드레인을 포함하는 트랜지스터(도시 안됨) 제조 공정이 완료된 반도체기판(11)상에 제1층간절연막(12)을 증착 및 평탄화한다.
다음으로, 제1층간절연막(12)을 선택적으로 식각하여 반도체기판(11)의 소정 표면(소스 또는 드레인)이 노출되는 콘택홀을 형성한 후, 콘택홀에 제1폴리실리콘플러그(13)를 매립시킨다.
한편, 제1폴리실리콘플러그(13)의 다른 형성 방법은, 워드라인을 포함한 전면에 폴리실리콘을 증착한 후, 라인(Line) 패턴으로 식각하고 전면에 제1층간절연막(12)을 증착한 후, 워드라인의 표면이 드러날때까지 화학적기계적연마하여 형성할 수 있다.
여기서, 제1폴리실리콘플러그(13)는 후속 비트라인 및 스토리지노드콘택이 접속될 콘택플러그로서 도면에서는 스토리지노드콘택이 접속될 부분만 도시되어 있다.
계속해서, 제1폴리실리콘플러그(13)가 매립된 제1층간절연막(12)상에 제2층간절연막(14)을 증착 및 평탄화한 후, 제2층간절연막(14)상에 소정간격을 두고 다수의 비트라인(15)을 형성한다.
다음으로, 비트라인(15)의 양측벽에 스페이서(16)를 형성한 후, 비트라인(15)을 포함한 전면에 제3층간절연막(17)을 증착 및 평탄화한다. 연속해서, 평탄화된 제3층간절연막(17)상에 배리어질화막(18), 버퍼산화막(19)을 차례로 형성한다.
다음으로, 버퍼산화막(19)상에 감광막을 이용한 스토리지노드콘택마스크(20)를 형성한다.
도 2b에 도시된 바와 같이, 스토리지노드콘택마스크(20)로 버퍼산화막(19)과배리어질화막(18)을 먼저 식각하고 연속해서 제3층간절연막(17)과 제2층간절연막(14)을 식각하여 비트라인(15)사이의 제1폴리실리콘플러그(13) 표면을 노출시키는 스토리지노드 콘택홀(21)을 형성한다(이상, '자기정렬콘택식각(Self Aligned Contact)'이라 함).
다음으로, 스토리지노드콘택마스크(20)을 제거한다.
도 2c에 도시된 바와 같이, 스토리지노드 콘택홀(21)을 포함한 전면에 폴리실리콘을 증착한 후, 폴리실리콘을 에치백하여 제1폴리실리콘플러그(13)에 수직 접속되는 제2폴리실리콘플러그(이하, '스토리지노드콘택플러그'라 약칭함)(22)를 형성한다.
계속해서, 스토리지노드콘택플러그(22)를 포함한 버퍼산화막(20)상에 스토리지노드의 높이 및 형태를 결정짓는 산화막(이하, '캐패시터산화막'이라 약칭함)(23), 하드마스크(24) 및 반사방지막(25)을 차례로 증착한다.
다음으로, 반사방지막(25)상에 감광막을 이용한 스토리지노드 마스크(도시 생략)를 형성한 후, 스토리지노드 마스크로 반사방지막(25), 하드마스크(24), 캐패시터산화막(23)을 식각하여 스토리지노드콘택플러그(22)의 표면을 노출시키는 오목부(26)를 형성한다.
도 2d에 도시된 바와 같이, 스토리지노드 마스크를 제거하고, 오목부(26)내에만 스토리지노드(27)를 형성한 후, 스토리지노드(27)의 표면에 MPS(Metastable PolySilicon)(28)과 같은 요철을 성장시킨다.
여기서, 스토리지노드(27) 및 MPS(28)를 성장시키는 공정은, 먼저 이웃한 셀간 격리를 시키지 않은 상태에서 스토리지노드(27)의 표면에 MPS(28)를 성장시킨 후, 화학적기계적연마를 통해 스토리지노드(27)를 격리시키거나, 또는 스토리지노드(27)를 먼저 격리시킨 후 그 표면에 MPS(28)를 성장시킨다.
다음으로, 서로 격리된 스토리지노드(27)을 포함한 전면에 유전막(29), 플레이트노드(30)을 차례로 증착한다.
그러나, 상술한 종래기술은 캐패시터산화막의 식각시 버퍼산화막도 식각되어 배리어질화막 상부로 스토리지노드콘택플러그가 1000Å 정도 돌출(도 3a의 B 참조)되기 때문에 실제로 스토리지노드 면적이 감소하는 문제점이 있으며, 특히 스토리지노드마스크 공정시 오정렬이 발생하면 서로 인접한 스토리지노드와 스토리지노드콘택플러그간에 브릿지(도 3b의 B' 참조)가 발생하는 문제점을 내포하고 있다.
또한, 스토리지노드콘택플러그를 형성할 때 콘택마스크공정에서 오정렬이 발생할 경우, 비트라인과 스토리지노드콘택플러그간에 누설전류가 발생하여 자기정렬콘택식각(SAC)의 수율이 저하되는 문제점이 있다. 특히, 미세 배선폭이 적용되는 0.13㎛ 제품군에서는 이러한 현상이 더욱 심하다.
그리고, 상술한 종래기술은 MPS가 형성된 상태에서 스토리지노드를 격리시키기 위한 화학적기계적연마(CMP)가 진행되기 때문에 MPS 알갱이가 부러지고, 부러진 MPS 알갱이들이 후속 습식세정과정에서 완전히 제거되지 않아 스토리지노드에 박힌 상태로 잔류하게 되고, 후속 화학기상증착법(CVD)법에 의한 유전막이나 상부전극의 단차피복성으로 인해 캐패시터의 누설전류가 증가하거나 스토리지노드와 노드 사이에 MPS 알갱이가 박히는 경우 브릿지(Bridge)를 형성하므로써 이중 비트 불량을 유발하는 문제점이 있다.
이러한 MPS가 형성된 후 진행되는 화학적기계적연마의 문제점을 해결하기 위해 화학적기계적연마를 통해 스토리지노드를 격리시킨 후 스토리지노드의 표면에 MPS를 성장시키는 방법이 제안되었다.
그러나, 전술한 방법은 화학적기계적연마(CMP)에 의한 MPS 알갱이 부러짐 현상을 원천적으로 방지할 수는 있으나, MPS 형성시 하부전극인 스토리지노드 최상부면의 비정질실리콘상에 MPS 시드가 부분적으로 성장하게 된다(이상 'MPS 외측성장(out-growing)'이라 함). 그 결과 스토리지노드와 노드 사이의 공간이 좁아지거나 심할 경우 노드간 브릿지가 형성되어서 이중 비트 불량을 유발하는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 마스크공정의 오정렬에 따른 인접한 스토리지노드와 스토리지노드콘택플러그 사이, 및 비트라인과 스토리지노드콘택플러그 사이의 브릿지 발생을 방지하는데 적합한 반도체소자의 제조 방법을 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 스토리지노드 최상부면에서의 MPS 성장 및 MPS 외측성장에 따른 스노리지노드간의 브릿지 발생을 억제하는데 적합한 캐패시터의 제조 방법을 제공하는데 있다.
또한, 본 발명의 또 다른 목적은 캐패시터산화막 식각후 스토리지노드콘택플러그가 드러남에 따른 스토리지노드 면적 감소를 최소화시키는데 적합한 캐패시터의 제조 방법을 제공하는데 있다.
도 1은 일반적인 반도체 소자의 평면도,
도 2a 내지 도 2d는 종래기술에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도,
도 3a는 종래기술에 따른 스토리지노드콘택플러그의 돌출현상을 도시한 도면,
도 3b는 종래기술에 따른 스토리지노드와 이웃한 스토리지노드콘택플러그간 숏트를 도시한 도면,
도 4a 내지 도 4d는 본 발명의 제1실시예에 따른 콘택플러그의 제조 방법을 도시한 공정 단면도,
도 5a 내지 도 5h는 본 발명의 제2실시예에 따른 반도체 소자의 제조 방법을 도시한 공정 단면도,
도 6은 본 발명의 제3실시예에 따라 제조된 반도체 소자를 도시한 도면,
도 7은 본 발명의 제4실시예에 따라 제조된 반도체 소자를 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
51 : 반도체 기판 52 : 워드라인
53 : 소스/드레인 55 : 제1콘택플러그
57 : 비트라인 60 : 질화막스페이서
62 : 제2콘택플러그 63 : 제2질화막
64 : 캐패시터산화막 70 : 스토리지노드
71 : MPS 72 : 유전막
73 : 플레이트노드
상기의 목적을 달성하기 위한 본 발명의 캐패시터의 제조 방법은 반도체 기판 상부에 비트라인을 형성하는 단계, 상기 비트라인 상부를 덮는 제1절연막을 형성하는 단계, 상기 제1절연막을 식각하여 상기 비트라인 사이의 반도체 기판의 일부를 노출시키는 콘택홀을 형성하는 단계, 상기 콘택홀의 측벽에 질화막스페이서를 형성하는 단계, 상기 콘택홀에 콘택플러그를 매립시키 단계, 상기 제1절연막상에 식각배리어막과 제2절연막을 차례로 형성하는 단계, 상기 제2절연막과 상기 식각배리어막을 순차적으로 식각하여 상기 콘택플러그를 노출시키는 개구부를 형성하는 단계, 상기 개구부를 포함한 상기 제2절연막상에 도전막을 형성하는 단계, 상기 제2절연막보다 상대적으로 과식각되도록 상기 도전막을 선택적으로 식각하여 상기 개구부내에서 스토리지노드를 형성하는 단계, 상기 스토리지노드 표면에 요철을 형성하는 단계, 및 상기 요철이 형성된 스토리지노드상에 유전막, 플레이트노드를 차례로 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 반도체기판상에 제1절연막을 형성하는 단계, 상기 제1절연막상에 다수의 비트라인을 형성하는 단계, 상기 비트라인 사이의 상기 제1절연막을 관통하여 상기 반도체기판에 이르는 콘택홀을 형성하는 단계, 상기 콘택홀의 측벽에 스페이서를 형성하는 단계, 상기 콘택홀을 통해 상기 반도체기판에 콘택되는 제1콘택플러그를 형성하는 단계, 상기 제1콘택플러그를 포함한 상기 제1절연막상에 식각배리어막과 제2절연막을 차례로 형성하는 단계, 상기 제2절연막과 상기 식각배리어막을 순차적으로 식각하여 상기 제1콘택플러그를 노출시키는 개구부를 형성하는 단계, 상기 개구부를 포함한 전면에 제1도전막을 형성하는 단계, 상기 제1도전막이 상기 제2절연막보다 상대적으로 더 식각되도록 상기 제1도전막을 선택적으로 식각하여 상기 개구부내에 스토리지노드를 형성하는 단계, 및 상기 스토리지노드상에 유전막, 플레이트노드를 순차적으로 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 4a 내지 도 4d는 본 발명의 제1실시예에 따른 콘택플러그의 형성 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체기판(41)상에 게이트산화막(도시 생략)이 개재된 워드라인(42)을 형성한 후, 워드라인(42) 양측의 반도체기판(41)내에 이온주입을 통해 LDD(Lightly Doped Drain) 접합(43)을 형성하고, 워드라인(42)을 포함한 전면에 스페이서 절연막을 증착한다.
계속해서, 스페이서 절연막을 에치백하여 워드라인(42)의 양측벽에 접하는 워드라인스페이서(44)를 형성한 다음, 워드라인스페이서(44) 및 워드라인(42)을 마스크로 이용한 불순물 이온주입을 통해 LDD 접합(43)에 전기적으로 접속되는 소스/드레인(45)을 형성한다.
계속해서, 워드라인(42) 및 소스/드레인(45)이 형성된 반도체기판(41)상에 층간절연막(Inter Layer Dielectric; ILD)(46)을 증착 및 평탄화한 후, 층간절연막(46)상에 감광막을 이용한 콘택마스크(47)를 형성한다.
도 4b에 도시된 바와 같이, 콘택마스크(47)로 층간절연막(46)을 식각하여 소스/드레인(45)의 소정 표면이 노출되는 콘택홀을 형성한 다음, 콘택마스크(47)를 제거한다.
다음으로, 콘택홀을 포함한 전면에 질화막(48)을 증착한다.
도 4c에 도시된 바와 같이, 질화막(48)을 전면식각하여 콘택홀의 내벽에만 접하는 질화막스페이서(48a)를 형성한다.
이 때, 질화막스페이서(48a)는 100Å∼200Å의 두께로 형성되며, 질화막의 전면식각시 30%의 과도식각을 실시하여 소스/드레인(45) 표면에 질화막이 잔류하는 것을 방지한다.
도 4d에 도시된 바와 같이, 질화막스페이서(48a)가 형성된 콘택홀을 포함한 층간절연막(46)상에 플러그용 도전물을 증착한 후, 에치백 또는 화학적기계적연마하여 콘택홀에 매립되는 플러그(49)를 형성한다.
여기서, 플러그용 도전물로는 폴리실리콘외에 텅스텐(W), 텅스텐실리사이드(W-silicide), TiN, TiAlN, TaSiN, TiSiN, TaN, TaAlN, TiSi 및 TaSi 중에서 선택되는 적어도 하나 또는 하나 이상이 조합된 것을 이용하고, 플러그용 도전막은 화학적기상증착법(CVD), 물리적기상증착법(PVD) 또는 원자층증착법(ALD) 중 어느 하나를 이용하여 증착된다.
특히, 플러그용 도전물로 폴리실리콘을 증착시, 저압화학기상증착법(LP-CVD) 또는 급속열처리(RTP)장치를 이용하여 2×1020atoms/cc 이상의 인(P)이 도핑된 도우프드 폴리실리콘을 증착한다.
상술한 제1실시예는, 플러그 형성전에 플러그가 매립될 콘택홀의 내벽에 질화막스페이서를 형성하므로써 콘택마스크 공정시 오정렬이 발생하더라도 플러그와 워드라인간 누설전류 발생을 억제할 수 있다.
도 5a 내지 도 5h는 본 발명의 제2실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 5a에 도시된 바와 같이, 워드라인스페이서(52a)를 구비하는 워드라인(52)과 LDD 접합(53a) 구조의 소스/드레인(53)을 포함한 트랜지스터 제조 공정이 완료된 반도체기판(51)상에 제1층간절연막(54)을 증착한 후, 제1층간절연막(54)상에 감광막을 이용한 콘택마스크(도시 생략)를 형성한다.
다음으로, 콘택마스크로 제1층간절연막(54)을 식각하여 워드라인(52) 사이의 소스/드레인(53)을 노출시키는 콘택홀을 형성한 후, 전면에 플러그용 제1도전막을 증착하고 제1층간절연막(54)의 표면이 드러날때까지 제1도전막을 선택적으로 제거(에치백 또는 화학적기계연마)하여 제1콘택플러그(55)를 형성한다. 여기서, 제1콘택플러그(55)는 후속 비트라인 및 스토리지노드콘택이 접속될 콘택플러그로서 도면에서는 스토리지노드콘택이 접속될 부분만 도시되어 있다.
다음으로, 전면에 제2층간절연막(56)을 형성한 후, 제2층간절연막(56)상에 워드라인(52)과 교차하는 방향으로 비트라인스페이서(57a)가 구비된 비트라인(57)을 형성한다. 한편, 비트라인(57) 형성전에 제1콘택플러그(55)의 표면이 노출되는 비트라인 콘택홀을 형성하여 비트라인(57)을 반도체기판(51)에 콘택시키는 비트라인콘택(도시 생략)을 형성할 수 있다.
다음으로, 비트라인(57)을 포함한 전면에 제3층간절연막(58)을 형성한 다음, 제3층간절연막(58)상에 감광막을 이용한 스토리지노드콘택마스크(도시 생략)를 형성하고, 스토리지노드콘택마스크로 제3층간절연막(58)과 제2층간절연막(56)을 식각하여 비트라인(57) 사이 및 워드라인(52) 사이의 제1콘택플러그(55) 표면을 노출시키는 스토리지노드콘택플러그를 위한 콘택홀을 형성한다.
이 때, 콘택홀을 형성하기 위한 제2 및 제3 층간절연막(56,58)의 식각시 30%의 과도식각을 진행하여 제1콘택플러그(55)를 완전히 노출시킨다.
다음으로, 콘택홀을 포함한 전면에 제1질화막(59)을 증착한다.
도 5b에 도시된 바와 같이, 제1질화막(59)을 전면 식각하여 콘택홀의 측벽에 질화막스페이서(60)를 형성한 다음, 질화막스페이서(60)를 포함한 전면에 제2도전막(61)을 증착한다.
이 때, 제1질화막(59)의 전면식각시 30%의 과도식각을 진행하고,제1도전막(61)은 텅스텐 또는 폴리실리콘을 이용하는데, 특히 폴리실리콘을 이용할 경우 저압화학기상증착법(LP-CVD) 또는 급속열처리(RTP)장치를 이용하여 2×1020atoms/cc이상의 인(P)이 도핑된 도우프드 폴리실리콘을 증착한다.
도 5c에 도시된 바와 같이, 제2도전막(61)을 에치백하여 제1콘택플러그(55)에 수직 접속되는 제2콘택플러그(이하, '스토리지노드콘택플러그'라 약칭함)(62)를 형성한다.
계속해서, 스토리지노드콘택플러그(62)를 포함한 제3층간절연막(58)상에 제2질화막(63)을 형성한다.
이 때, 제2질화막(63)은 후속 캐패시터산화막의 건식식각 및 습식식각시 식각배리어역할을 하며, 저압화학기상증착법(LP-CVD), 플라즈마화학기상증착법(PE-CVD) 또는 급속열처리(RTP)장치를 사용하여 200Å∼800Å의 두께로 증착된다.
도 5d에 도시된 바와 같이, 제2질화막(63)상에 스토리지노드의 높이 및 형태를 결정짓는 캐패시터산화막(64), 하드마스크(65) 및 반사방지막(66)을 차례로 증착한다.
여기서, 캐패시터산화막(64)으로는 PE-TEOS, PSG막을 원하는 두께만큼 증착하여 사용하는데, 일반적으로 0.16㎛이하의 배선 공정이 적용되는 제품군의 경우 25fF/cell 이상의 캐패시터 정전용량을 얻는데 필요한 스토리지노드 면적을 확보하기 위해 12,000Å 이상의 증착두께가 요구된다.
그리고, 하드마스크(65)로는 500℃∼650℃ 온도범위내에서 500Å∼2000Å 두께를 갖는 도우프드 폴리실리콘 또는 언도우프드 폴리실리콘을 증착한다.
그리고, 반사방지막(66)으로는 후속 마스크 작업을 용이하게 하기 위하여 SiON과 같은 무기물(inorganic) 또는 유기물(organic)을 300Å∼1000Å 두께로 증착하거나 코팅(coating)한다.
다음으로, 반사방지막(66)상에 감광막을 이용한 스토리지노드 마스크(67)를 형성한 후, 스토리지노드 마스크(67)로 반사방지막(66), 하드마스크(65), 캐패시터산화막(64)을 식각한다.
이 때, 캐패시터산화막(64) 식각시 제2질화막(63)을 식각배리어로 하기 위해 캐패시터산화막(64)과 제2질화막(63)과의 식각선택비는 5∼20:1을 유지한다.
도 5e에 도시된 바와 같이, 스토리지노드마스크(67)인 감광막을 스트립(strip)한다. 이 때, 감광막과 유사한 물질로 이루어진 반사방지막(66)도 동시에 제거된다.
다음으로, 반사방지막(66) 제거후 잔류하는 하드마스크(65)를 식각마스크로 하여 캐패시터산화막(64) 식각후 드러난 제2질화막(63)을 식각하여 스토리지노드콘택플러그(62)의 표면을 노출시키는 오목부(도시 생략)를 형성한다.
이 때, 제2질화막(63)을 10%∼50% 정도 과도식각하여 스토리지노드콘택플러그(62)의 표면을 완전히 노출시킨다.
한편, 제2질화막(63)을 식각한 후에 스토리지노드콘택플러그(62) 표면의 오염된 불순물을 한번 더 완전히 제거해서 스토리지노드와 스토리지노드콘택플러그의계면 저항 증가를 방지할 목적으로 산소 플라즈마(O2plasma)를 이용해 가볍게 건식각(lightly dry etch)한다.
도 5f에 도시된 바와 같이, 잔류하는 하드마스크(65)를 제거하되, 셀지역과 주변회로지역에 잔존하는 하드마스크를 완전히 제거하기 위해 전면 에치백을 실시한다.
다음으로, 오목부를 포함한 전면에 제3도전막(68)을 증착한 후, 제3도전막(68)을 포함한 전면에 0.5㎛∼1.5㎛두께의 감광막(69)을 도포한 다음, 에치백하여 제3도전막(68)의 상단부가 드러날 정도로 감광막(69)을 오목부내에만 잔류시킨다.
도 5g에 도시된 바와 같이, 잔류하는 감광막(69)을 제거하지 않은 상태에서 제3도전막(68)을 에치백하여 인접한 스토리지노드간 서로 오목부내에만 잔류하는 스토리지노드(70)를 형성한 다음, 감광막(69)을 제거한다.
이 때, 스토리지노드(70)로 이용되는 제3도전막(68)은 도우프드 폴리실리콘(D-poly si) 및 도우프드 비정질실리콘을 포함하는 실리콘계 물질, TiN, TaN, W, WN, Ru, Ir 및 Pt을 포함하는 금속 물질, RuO2및 IrO2를 포함하는 금속산화물 및 WSi를 포함한 실리사이드로 이루어진 전극물질중에서 선택된 적어도 하나 또는 이들의 조합막을 포함한다.
특히, 스토리지노드(70)로 폴리실리콘을 이용하는 경우, 스토리지노드(70) 형성시 폴리실리콘을 300Å∼1000Å정도까지만 식각한다.
상술한 바와 같은 스토리지노드(70) 형성시, 캐패시터산화막과 제1도전막()인 폴리실리콘의 선택비로 인해 에치백시 폴리실리콘이 더 식각됨에 따라 캐패시터산화막이 돌출된 형태를 갖는다.
계속해서, 스토리지노드(70)의 표면에 MPS(71)와 같은 요철을 성장시킨다.
MPS(71) 성장후 인이 함유된 가스 분위기에서 도핑처리한다. 여기서, 도핑처리는, 음의 바이어스를 인가하였을 때 스토리지노드(70) 부피에 비해 상대적으로 인(P) 농도가 적어지는 공핍영역이 형성됨에 따른 캐패시턴스 저하를 방지하기 위해, 도핑 공정을 실시한다.
이러한 도핑처리의 제1예는 인 가스 분위기(1%∼5% PH3/N2또는 PH3/H3의 50sccm∼2000sccm)에서 열도핑(thermal doping)한다.
이 때, 열도핑은 600±50℃ 범위의 저온 조건하에서 30분∼120분동안 전기로에서 1torr∼100torr의 범위내에서 압력을 일정하게 유지하면서 실시한다.
도핑처리의 제2예는, 매엽식 챔버내의 PH3분위기하에서 플라즈마(RF 파워:100W∼500W)를 30초∼120초동안 방전시키므로써 이루어진다.
마지막으로, 도핑처리의 제3예는, 급속열처리(Rapid Thermal Process; RTP)를 이용하되, 750℃∼950℃의 온도범위의 PH3분위기하에서 30초∼120초동안 방사열을 이용하여 도핑시킨다.
한편, MPS(71) 성장후 스토리지노드(70)상의 MPS(71) 표면에 유기성분 또는 금속성분을 포함한 불순물 및 자연산화막을 제거하여 도핑 효과를 극대화할 목적으로 도핑처리전에 황산 용액으로 1차 세정한 후 불산용액이 함유된 세정액을 사용해서 2차 세정해주므로써 불순물과 자연산화막을 효과적으로 제거해주는 습식세정처리를 실시한다.
도 5h에 도시된 바와 같이, MPS(71)가 형성된 스토리지노드(70)상에 유전막(72)을 형성하고, 유전막(72)상에 플레이트노드(73)를 형성하여 오목형 캐패시터를 완성한다.
여기서, 플레이트노드(73)는 스토리지노드(70)와 동일하게, 도우프드 폴리실리콘(D-poly si) 및 도우프드 비정질실리콘을 포함하는 실리콘계 물질, TiN, TaN, W, WN, Ru, Ir 및 Pt을 포함하는 금속 물질, RuO2및 IrO2를 포함하는 금속산화물 및 WSi를 포함한 실리사이드로 이루어진 전극물질중에서 선택된 적어도 하나 또는 이들의 조합막을 포함한다.
한편, 플레이트노드(73)로 TiN을 적용하는 경우, 구조적인 안정성을 확보하고 열적 또는 전기적 충격에 대해 TiN의 내구성을 향상시키기 위해 완충층으로 도우프드 폴리실리콘을 적층할 수 있다.
상술한 스토리지노드(70)는 충전용량을 확보하기 위해 실린더 구조를 기본으로 하는 이중 및 삼중 구조와 같은 다양한 3차원 구조를 갖거나, MPS와 같은 요철이 추가로 형성된 구조를 갖는다.
한편, 유전막(72)으로는 Ta2O5, STO(SrTiO3), BST, PZT, PLZT((Pb, La) (Zr, Ti)O3), BTO(BaTiO3), PMN(Pb(Ng1/3Nb2/3)O3), SBTN((Sr,Bi)(Ta, Nb)2O9), SBT((Sr,Bi)Ta2O9), BLT((Bi, La)Ti3O12), BT(BaTiO3), ST(SrTiO3), PT(PbTiO3)를 포함하는 강유전막 또는 고유전막을 이용하며, 이러한 유전막(72)은 금속유기증착법(MOD), 졸겔법, 스핀온법, 화학기상증착법(CVD), 원자층증착법(ALD) 또는 물리기상증착법(PVD)중에서 선택되는 하나의 증착법으로 증착된다.
도 6은 본 발명의 제3실시예에 따라 제조된 반도체소자를 도시한 도면이다.
도 6을 참조하면, MPS(71) 형성까지는 제2실시예에와 동일하게 진행되며, 유전막(72)을 형성하기전에 캐패시터산화막을 습식제거하여 스토리지노드(70)만을 잔류시킨 후, 유전막(72), 플레이트노드(73)를 증착한 실린더형 캐패시터를 도시하고 있다.
도 7은 본 발명의 제4실시예에 따라 제조된 반도체소자를 도시한 도면이다.
도 7을 참조하면, 제 4 실시예에 따른 제조 방법은 제2실시예에에 동일하며, 단지, 스토리지노드(70)에 콘택되는 제2콘택플러그(62)는 물론 제1콘택플러그(55)가 매립될 콘택홀 내벽에 질화막스페이서(74)를 형성하고 있다.
이와 같이, 제1콘택플러그(55) 및 제2 콘택플러그(62) 형성전에 제1 및 제2콘택플러그가 매립될 콘택홀의 내벽에 질화막스페이서(60,74)를 형성하므로써 콘택마스크 공정시 오정렬이 발생하더라도 제1콘택플러그(55)와 워드라인(52) 또는 제2콘택플러그(62)와 비트라인(57)간 누설전류 발생을 억제할 수 있다.
한편, 제3 및 제4실시예에서, 유전막은 Ta2O5, STO(SrTiO3), BST, PZT, PLZT((Pb, La) (Zr, Ti)O3), BTO(BaTiO3), PMN(Pb(Ng1/3Nb2/3)O3), SBTN((Sr,Bi)(Ta,Nb)2O9), SBT((Sr, Bi)Ta2O9), BLT((Bi, La)Ti3O12), BT(BaTiO3), ST(SrTiO3), PT(PbTiO3)를 포함하는 강유전막 또는 고유전막을 이용하며, 이러한 유전막(72)은 금속유기증착법(MOD), 졸겔법, 스핀온법, 화학기상증착법(CVD), 원자층증착법(ALD) 또는 물리기상증착법(PVD)중에서 선택되는 하나의 증착법으로 증착된다.
그리고, 스토리지노드 및 플레이트노드는 도우프드 폴리실리콘(D-poly si) 및 도우프드 비정질실리콘을 포함하는 실리콘계 물질, TiN, TaN, W, WN, Ru, Ir 및 Pt을 포함하는 금속 물질, RuO2및 IrO2를 포함하는 금속산화물 및 WSi를 포함한 실리사이드로 이루어진 전극물질중에서 선택된 적어도 하나 또는 이들의 조합막을 포함한다. 특히, 플레이트노드로 TiN을 적용하는 경우, 구조적인 안정성을 확보하고 열적 또는 전기적 충격에 대해 TiN의 내구성을 향상시키기 위해 완충층으로 도우프드 폴리실리콘을 적층할 수 있다.
상술한 스토리지노드는 충전용량을 확보하기 위해 실린더 구조를 기본으로 하는 이중 및 삼중 구조와 같은 다양한 3차원 구조를 갖거나, MPS와 같은 요철이 추가로 형성된 구조를 갖는다.
본 발명은 트랜지스터의 소스/드레인에 접속되는 캐패시터외에 트랜지스터의 게이트전극과 같은 도전막에 접속되는 캐패시터의 제조에도 적용 가능하며, 비트라인위에 캐패시터가 형성되는 COB(Capacitor Over Bitline) 구조나, 캐패시터상에 비트라인이 형성되는 CUB(Capacitor Under Bitline) 구조의 반도체소자에 적용가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 스토리지노드 콘택마스크공정에서 오정렬이 발생하더라도 비트라인과 스토리지노드콘택플러그간에 누설전류가 발생하는 것을 억제하여 수율을 향상시킬 수 있는 효과가 있다.
또한, 스토리지노드간 분리를 위한 에치백을 실시한 후 MPS를 형성시키므로써 스토리지노드간 브릿지를 억제하여 이중비트 불량과 같은 전기적 불량을 방지할 수 있는 효과가 있다.

Claims (21)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 반도체 기판 상부에 비트라인을 형성하는 단계;
    상기 비트라인 상부를 덮는 제1절연막을 형성하는 단계;
    상기 제1절연막을 식각하여 상기 비트라인 사이의 반도체 기판의 일부를 노출시키는 콘택홀을 형성하는 단계;
    상기 콘택홀의 측벽에 질화막스페이서를 형성하는 단계;
    상기 콘택홀에 콘택플러그를 매립시키 단계;
    상기 제1절연막상에 식각배리어막과 제2절연막을 차례로 형성하는 단계;
    상기 제2절연막과 상기 식각배리어막을 순차적으로 식각하여 상기 콘택플러그를 노출시키는 개구부를 형성하는 단계;
    상기 개구부를 포함한 상기 제2절연막상에 도전막을 형성하는 단계;
    상기 제2절연막보다 상대적으로 과식각되도록 상기 도전막을 선택적으로 식각하여 상기 개구부내에서 스토리지노드를 형성하는 단계
    상기 스토리지노드 표면에 요철을 형성하는 단계; 및
    상기 요철이 형성된 스토리지노드상에 유전막, 플레이트노드를 차례로 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  7. 제 6 항에 있어서,
    상기 스토리지노드를 형성하는 단계는,
    상기 도전막상에 감광막을 도포하는 단계;
    상기 감광막을 에치백하여 상기 개구부내에만 잔류시키는 단계;
    상기 잔류하는 감광막을 그대로 두고 상기 도전막을 에치백하여 상기 스토리지노드를 형성하는 단계; 및
    상기 감광막을 제거하는 단계
    를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  8. 제 6 항에 있어서,
    상기 개구부를 형성하는 단계는,
    상기 제2절연막상에 하드마스크를 형성하는 단계;
    상기 하드마스크상에 마스크를 형성하는 단계;
    상기 마스크를 식각마스크로 하여 상기 식각배리어막에서 식각이 정지되도록 상기 하드마스크와 상기 제2절연막을 식각하는 단계,
    상기 마스크를 제거하는 단계;
    상기 하드마스크를 식각마스크로 하여 상기 식각배리어막을 식각하는 단계; 및
    상기 식각배리어막 식각 후 노출된 상기 콘택플러그 표면을 플라즈마처리하는 단계
    를 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  9. 제 8 항에 있어서,
    상기 하드마스크는,
    500℃∼650℃에서 500Å∼2000Å의 두께를 갖는 도우프드 또는 언도우프드 폴리실리콘을 증착하는 것을 특징으로 하는 캐패시터의 제조 방법.
  10. 제 6 항에 있어서,
    상기 요철을 형성하는 단계는,
    상기 스토리지노드 표면에 실리콘이 함유된 요철을 성장시키는 단계;
    상기 요철이 성장된 상기 스토리지노드 표면을 습식세정하는 단계; 및
    상기 습식세정된 상기 스토리지노드에 인을 도핑시키는 단계
    를 포함함을 특징으로 하는 캐패시터의 제조 방법.
  11. 제 10 항에 있어서,
    상기 습식세정은,
    황산 용액으로 1차 세정한 후 불산용액이 함유된 세정액을 사용하여 2차 세정하는 것을 특징으로 하는 캐패시터의 제조 방법.
  12. 제 10 항에 있어서,
    상기 인을 도핑하는 단계는,
    50sccm∼2000sccm의 유량을 갖는 1%∼5% PH3/N2또는 PH3/He 중 어느 한 가스분위기에서 열도핑하는 것을 특징으로 하는 캐패시터의 제조 방법.
  13. 제 12 항에 있어서,
    상기 열도핑은 600℃±50℃의 온도와 1torr∼100torr의 압력을 유지하는 전기로에서 30분∼120분동안 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  14. 제 10 항에 있어서,
    상기 인을 도핑하는 단계는,
    매엽식 챔버내의 PH3분위기하에서 플라즈마(RF 파워:100W∼500W)를 30초∼120초동안 방전시켜 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  15. 제 10 항에 있어서,
    상기 인을 도핑하는 단계는,
    750℃∼950℃의 온도와 PH3분위기를 유지하는 급속열처리장치에서 30초∼120초동안 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
  16. 제 6 항에 있어서,
    상기 감광막은 0.5㎛∼1.5㎛의 두께로 도포되는 것을 특징으로 하는 캐패시터의 제조 방법.
  17. 제 6 항에 있어서,
    상기 도전막은 300Å∼600Å의 두께로 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
  18. 제 6 항에 있어서,
    상기 도전막은 도우프드 폴리실리콘 및 도우프드 비정질실리콘을 포함하는 실리콘계 물질, TiN, TaN, W, WN, Ru, Ir 및 Pt을 포함하는 금속 물질, RuO2및 IrO2를 포함하는 금속산화물 및 WSi를 포함한 실리사이드로 이루어진 전극물질중에서 선택된 적어도 하나 또는 이들의 조합막을 포함함을 특징으로 하는 캐패시터의 제조 방법.
  19. 반도체기판상에 제1절연막을 형성하는 단계;
    상기 제1절연막상에 다수의 비트라인을 형성하는 단계;
    상기 비트라인 사이의 상기 제1절연막을 관통하여 상기 반도체기판에 이르는 콘택홀을 형성하는 단계;
    상기 콘택홀의 측벽에 스페이서를 형성하는 단계;
    상기 콘택홀을 통해 상기 반도체기판에 콘택되는 제1콘택플러그를 형성하는단계;
    상기 제1콘택플러그를 포함한 상기 제1절연막상에 식각배리어막과 제2절연막을 차례로 형성하는 단계;
    상기 제2절연막과 상기 식각배리어막을 순차적으로 식각하여 상기 제1콘택플러그를 노출시키는 개구부를 형성하는 단계;
    상기 개구부를 포함한 전면에 제1도전막을 형성하는 단계;
    상기 제1도전막이 상기 제2절연막보다 상대적으로 더 식각되도록 상기 제1도전막을 선택적으로 식각하여 상기 개구부내에 스토리지노드를 형성하는 단계; 및
    상기 스토리지노드상에 유전막, 플레이트노드를 순차적으로 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
  20. 제 19 항에 있어서,
    상기 스페이서를 형성하는 단계는,
    상기 콘택홀을 포함한 전면에 질화막을 증착하는 단계; 및
    상기 질화막을 전면식각하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
  21. 제 19 항에 있어서,
    상기 스토리지노드를 형성하는 단계는,
    상기 제1도전막상에 감광막을 도포하는 단계;
    상기 감광막을 에치백하여 상기 개구부내에만 잔류시키는 단계;
    상기 잔류하는 감광막을 그대로 두고 상기 제1도전막을 에치백하여 상기 스토리지노드를 형성하는 단계; 및
    상기 감광막을 제거하는 단계
    를 포함하여 이루어짐을 특징으로 하는 캐패시터의 제조 방법.
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