CN100517648C - 用于蚀刻的系统和方法 - Google Patents

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Abstract

一种用于蚀刻的系统和方法。根据一实施例，本发明提供一种用于制造集成电路器件的方法。所述方法包括提供具有接触区的衬底的步骤，接触区设置在第一字线和第二字线之间。接触区以上具有一种塞结构，塞结构设置在一定厚度的第一电介质层内。第一电介质层包括塞结构以上的部分。第一电介质层具有平坦化的表面区。所述方法还包括形成第一线和第二线以及设置在第一字线和第二字线之间的间隔的步骤。间隔设置在塞结构以上的区域内。

Description

用于蚀刻的系统和方法
技术领域
本发明涉及集成电路和用于半导体器件制造的工艺。更为具体地，本发明提供一种用于集成电路制造的接触蚀刻工艺的方法和装置。例如，本发明已应用到用于集成电路制造的孔蚀刻工艺。但是将认识到本发明具有更广的应用范围。例如，本发明可以应用到用于形成接触结构的深沟槽工艺。
背景技术
集成电路或“IC”已从制造在硅单芯片上的少数互连器件发展到数百万的器件。传统的IC提供了远远超过最初想象的性能和复杂度。为了实现复杂度和电路密度(即，能封装到给定芯片面积上的器件数目)的提高，也称作器件“几何形状”的器件最小特征尺寸已随着每一代IC而变小。现在正以小于1/4微米的特征尺寸来制造半导体器件。
提高电路密度不仅提高了IC的复杂度和性能，还向消费者提供了更低成本的部件。IC制造设备可价值数亿甚至数十亿美元。每个制造设备会具有一定的晶片产量，并且在每个晶片上会具有一定数目的IC。因此，通过使IC的单个器件更小，可在每个晶片上制造更多的器件，由此增加了制造设备的产量。由于在IC制造中使用的每个工艺都具有局限性，所以使器件更小很有挑战性。也就是说，给定的工艺通常仅适于确定的特征尺寸，因此，需要改变工艺或者器件布局。该限制的一个实例是以节约成本和高效的方式来进行用于集成电路制造的化学干法蚀刻工艺。
集成电路的制造涉及各种工艺。例如，这些工艺包括：晶片生长、光刻、掺杂、氧化、沉积、蚀刻去除、以及外延生长。
通常，光刻工艺用于限定晶片的特定区域并将其成形以适合集成电路的具体设计。通常，利用布局设计来建立光掩膜(或标记图案，取决于应用)。晶片表面通常覆盖有光致抗蚀剂层。然后晶片通过光掩膜而曝光。在曝光之后，使用化学工艺将被曝光的光致抗蚀剂区域去除。结果，晶片包含清除区域(光致抗蚀剂被去除)和被光致抗蚀剂保护的区域。接着，执行仅影响清除区域的各种工艺(如蚀刻、氧化、扩散等)。在完成各工艺后，去除光致抗蚀剂材料。
蚀刻是半导体制造中的重要工艺。蚀刻涉及使用物理工艺、化学工艺、或其组合从晶片表面去除所选区域。通常蚀刻的目的是如实地再现掩膜图案。为了实现此目的，往往期望蚀刻工艺在图案和深度两项上是高度选择性的，这通常是通过化学干法蚀刻实现的。
化学干法蚀刻通常涉及在等离子体中产生反应物质，将这些物质扩散到被蚀刻材料的表面，物质被吸收，在该表面上使这些物质反应以形成不稳定的副产品，由表面吸收该副产品，以及将解析物扩散到气体中。有许多各种干法蚀刻系统来完成这些步骤。例如，干法蚀刻系统包括桶式蚀刻设备、下游蚀刻设备、并行电极(平面)反应蚀刻设备、堆叠并行电极蚀刻设备、六极批蚀刻设备、磁控管离子蚀刻设备等。
随着集成电路变得更小，已经开发了各种常规技术。近些年，自对准接触(SAC)蚀刻工艺已经用于各个领域。更具体地，SAC工艺广泛用于制造存储器件，其中使用用于地址线的间隔物来对准接触区。SAC工艺在这些应用中具有许多优点。不幸地，如SAC工艺的传统技术往往是不够的。
因此，期望一种用于蚀刻工艺的改进方法。
发明内容
本发明涉及集成电路和用于半导体器件制造的工艺。更为具体地，本发明提供一种用于集成电路制造的接触蚀刻工艺的方法和装置。例如，本发明已应用到用于集成电路制造的孔蚀刻工艺。但是应认识到本发明具有更广的应用范围。例如，本发明可以应用到用于形成接触结构的深沟槽工艺。
根据一实施例，本发明提供一种用于制造集成电路器件的方法。该方法包括提供具有接触区的衬底的步骤，该接触区位于在第一字线和第二字线之间。接触区以上具有设置在一定厚度的第一电介质层内的塞结构。第一电介质层包括塞结构以上的一部分。第一电介质层具有平坦化的表面区。该方法也包括形成第一线和第二线以及设置在第一字线和第二字线之间的间隔的步骤。该间隔设置在塞结构以上的一个区域内。另外，该方法包括形成多个间隔物的步骤，其包括第一线上的第一间隔物和第二线上的第二间隔物。例如，第一间隔物的特征在于宽度和高度。该方法还包括用于形成多个间隔物上的第二电介质层的步骤。该方法还包括将第二电介质层平坦化的步骤。另外，该方法包括形成硬掩膜的步骤。另外，该方法包括图案化硬掩膜以形成第一暴露区的步骤。另外，该方法包括用于形成一定厚度的间隔物材料的步骤。该方法还包括对一定厚度的间隔物材料进行各向异性蚀刻以形成第一暴露区内的第二暴露区的步骤。第二暴露区由第一暴露区的第一边上的第一侧壁间隔物和第一暴露区的第二边上的第二侧壁间隔物来限定。该方法还进一步包括在第二暴露区内执行蚀刻工艺至一深度以形成开口的步骤。另外，该方法包括在开口内形成接触的步骤。
根据一实施例，本发明提供一种用于制造集成电路器件的方法。该方法包括用于提供具有接触区的衬底的步骤，所述接触区设置在第一字线和第二字线之间。接触区以上具有一种塞结构，其设置在一定厚度的第一电介质层内。第一电介质层包括塞结构以上的一部分。第一电介质层具有平坦化的表面区。该方法还包括形成第一线和第二线以及设置在第一字线和第二字线之间的间隔的步骤。该间隔设置在塞结构以上的区域内。另外，该方法包括形成多个间隔物的步骤，其包括第一线上的第一间隔物和第二线上的第二间隔物。例如，第一间隔物的特征在于宽度和高度。该方法还包括形成多个间隔物上的第二电介质层的步骤。该方法还包括平坦化第二电介质层的步骤。该方法还包括形成电介质层上的硬掩膜的步骤。另外，该方法包括图案化硬掩膜以形成第一暴露区的步骤。该方法进一步包括用于形成一定厚度的间隔物材料的步骤。该方法还包括形成第一暴露区内的第二暴露区的步骤，第二暴露区由第一暴露区的第一边上的第一侧壁间隔物和第一暴露区的第二边上的第二侧壁间隔物来限定。另外，该方法包括在第二暴露区内执行蚀刻工艺至一深度以形成开口的步骤。另外，该方法包括在开口内形成接触的步骤。另外，该方法包括用于去除硬掩膜的步骤。
通过本发明实现了超过传统技术的许多优势。例如，本技术提供了使用依赖于传统技术的工艺的便利。在某些实施例中，本方法提供了蚀刻工艺，其中与传统技术相比可以以更小尺寸来制造器件。例如，通过减小用于地址线的间隔物的尺寸来实现较小的尺寸。另外，与传统工艺相比，本发明的各实施例提供了更大的工艺容差并且减少了热预算。此外，本方法提供了与传统工艺兼容的工艺，而无需对传统设备和工艺进行实质性的改变。依赖本实施例，可以获得这些好处中的一个或多个。本说明书并且更具体地在下面将更详细地描述这些和其它好处。
通过参考后面的描述和附图可以更完整地理解本发明的另外的目的、特征和优点。
附图说明
图1是说明根据传统技术的自对准接触工艺的简化图。
图2是说明根据本发明实施例的用于形成接触的工艺的简化流程图。
图3是说明部分处理的集成电路的简化图。
图4是说明根据本发明实施例的部分处理的集成电路的简化图。
图5是说明根据本发明实施例的部分处理的集成电路的简化图。
图6是说明根据本发明实施例的部分处理的集成电路的简化图。
图7是说明根据本发明实施例的部分处理的集成电路的简化图。
图8是说明根据本发明实施例的部分处理的集成电路的简化图。
图9是说明根据本发明实施例的部分处理的集成电路的简化图。
图10是根据本发明实施例形成的接触结构的扫描电子显微镜图。
具体实施方式
本发明涉及集成电路和用于半导体器件制造的工艺。更为具体地，本发明提供一种用于集成电路制造的接触蚀刻工艺的方法和装置。例如，本发明已应用到用于集成电路制造的孔蚀刻工艺。但是应认识到本发明具有更广的应用范围。例如，本发明可以应用到用于形成接触结构的深沟槽工艺。
如上面解释的，已经开发了用于蚀刻的各种传统技术。为了形成地址线之间的接触孔已经广泛采用了上面提到的SAC工艺。尽管自对准工艺具有各种优点，但由于各种原因这些工艺往往不够的。
图1是说明根据传统技术的自对准接触工艺的简化图。在部分处理的集成电路100中，一层或多层的电介质材料形成在衬底109上。在电介质材料层108内提供具有接触101的接触区。在层108上沉积另一电介质材料层110。在层110内，地址线104和105形成在间隔物102和103内。
在SAC工艺中，用于地址线的间隔物经常起到两个或更多的作用。除提供用于地址线的隔离之外，间隔物还在执行蚀刻工艺以形成接触孔时提供对准。
如图1中所示，硬掩膜107在层110上。硬掩膜107具有宽的开口区106。在各向异性蚀刻工艺期间，间隔物102和103引导着蚀刻，于是在间隔物之间形成接触孔。
自对准接触结构已经得到广泛地使用。不幸地，存在各种缺点。其中，用于形成SAC结构的工艺具有很小的误差裕度。如从图1中看到的，在接触蚀刻工艺期间，把地址线绝缘的那部分间隔物材料的被蚀刻掉。结果，通常需要使间隔物相对较大，以使蚀刻工艺不暴露地址线。例如，间隔物材料的厚度经常大于300埃。相比之下，如下面所示，本发明的各实施例不依赖间隔物来提供蚀刻引导，从而允许在地址线之间形成更紧凑的间隔。
图2是说明根据本发明实施例的用于形成接触的工艺的简化流程图。此图仅是一实例，不应不适当地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替换、以及修改。作为实例，各个步骤可以被增加、去除、重复、更换、重新设置、重叠、和/或部分地重叠。
在步骤201中，提供衬底材料。典型地，衬底材料基本由纯的硅材料构成。依赖于应用，各种掺杂和/或杂质可以出现在衬底材料中。
在步骤202中，形成接触区。根据一实施例，接触区形成在衬底材料上的一层或多层电介质材料上。例如，具有各种结构的一层或多层电介质材料形成在衬底材料上。接触区被限定在若干电介质材料层内。
图3是说明部分处理的集成电路的简化图。此图仅是一实例，不应不适当地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替换、以及修改。如图3中所示，部分处理的集成电路300包括衬底301。在衬底301上是电介质材料层302。依赖于应用，可以在层302内形成各种结构。在层302内限定了接触区。例如，接触区包括导电材料。
现在回到图2。在步骤203，形成了地址线。依赖于应用，可以形成各种类型的线。例如，可以形成不同类型的地址线，例如位线、字线等。
在步骤204，形成用于线的间隔物。根据各实施例，提供间隔物以便将这些线绝缘并进行保护。例如，在根据本发明的接触孔工艺中，间隔物不用于对准接触，且因此与SAC工艺中的间隔物厚度相比，根据本发明的间隔物的厚度小得多。
图4是说明根据本发明实施例的部分处理的集成电路的简化图。此图仅是一实例，不应不适当地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替换、以及修改。如图4中所示，线406和407由间隔物404和405包围。作为实例，间隔物404和405特征在于大约100埃的间隔物宽度。
现在回见图2。在步骤205，沉积电介质层。依赖于应用，可以使用各种沉积方法。例如，可以使用高密度等离子体工艺来沉积电介质材料。应该理解也可以使用其它类型的材料和/或方法。
由于处理的集成电路不是平的(例如在各个位置处的地址线等)，可能导致表面不平坦。
图5是说明根据本发明实施例的部分处理的集成电路的简化图。此图仅是一实例，不应不适当地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替换、以及修改。如所示，电介质材料层501沉积在线和层502上。形成通常与线的间隔一致的轮廓。
现在回见图2。在步骤206，将新沉积的电介质材料层平坦化。根据一实施例，执行化学机械抛光(CMP)工艺以将新沉积的电介质层平坦化。依赖于应用，可以执行其它类型工艺以平坦化新沉积的电介质层。
在步骤207，沉积一层硬掩膜。依赖于应用，各种类型的材料可以用于形成硬掩膜。例如，多晶硅材料可以用于形成硬掩膜。
在步骤208，在硬掩膜上形成暴露区。例如通过蚀刻工艺来形成该暴露区。
图6是说明根据本发明实施例的部分处理的集成电路的简化图。此图仅是一实例，不应不适当地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替换、以及修改。如图6中所示，暴露区601通过蚀刻工艺而形成在硬掩膜层602上。如能够看到的，由于各种原因(例如标记分辨率)等，暴露区601的尺寸大于下面的接触和两个线之间的间隔。应该理解本发明的各实施例允许减小暴露区的尺寸。
现在回见图2。在步骤209，形成间隔物材料层。根据特定实施例，间隔物材料基本由与用于硬掩膜的材料(例如多晶硅材料)相同的材料构成。
图7是说明根据本发明实施例的部分处理的集成电路的简化图。此图仅是一实例，不应不适当地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替换、以及修改。如图7中所示，由于硬掩膜层704中的暴露区处的开口，间隔物层703呈现与暴露区一致的轮廓。
现在回见图2。在步骤210，执行蚀刻以形成用于暴露区的间隔物。根据各实施例，执行各向异性的蚀刻(例如自对准蚀刻)。作为蚀刻工艺的结果，间隔物形成在暴露区处，减小了暴露区的大小。例如，间隔物的大小由在步骤209形成的间隔物层的厚度来控制。在特定实施例中，新限定的暴露区基本小于下面的地址线之间的间隔。
图8是说明根据本发明实施例的部分处理的集成电路的简化图。此图仅是一实例，不应不适当地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替换、以及修改。如图8中所示，层801内的暴露区805由间隔物803和804重新限定并且变窄。例如，暴露区805比地址线之间的间隔窄并且直接设置在位于在电介质层805中的接触806上。
现在回见图2。在步骤211，执行接触蚀刻。根据一实施例，接触蚀刻通过由硬掩膜限定的暴露区来执行。例如，硬掩膜材料(例如多晶硅材料)和电介质层材料(例如氧化物材料)之间的选择性较高。结果，在蚀刻工艺期间形成尺寸近似等于暴露区的接触孔。
图9是说明根据本发明实施例的部分处理的集成电路的简化图。此图仅是一实例，不应不适当地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替换、以及修改。如图9中所示，接触开口903形成在电介质层902内。开口903的大小由硬掩膜确定并且小于地址线之间的间隔。例如，为了进行接触蚀刻，不将地址间隔物用作“掩膜”。
现在回见图2。在步骤212形成接触。根据各种实施例，可以使用各种类型的导电材料以便形成接触。例如，使用钨来形成接触。在另一实例中，使用多晶硅材料来形成接触。在形成接触之后可以执行其它工艺。例如形成接触之后可以去除硬掩膜。
应该理解本发明的各种实施例提供了超过传统技术的优点。为了进一步示范本发明的优点和实用性，提供了图10。图10是根据本发明实施例的接触结构形成的扫描电子显微镜图。如所示，地址线的间隔物不用作掩膜并且在接触蚀刻工艺期间不被触及。
根据一实施例，本发明提供一种用于制造集成电路器件的方法。该方法包括提供具有接触区的衬底的步骤，接触区设置在第一字线和第二字线之间。接触区以上具有一种塞结构，其设置在一定厚度的第一电介质层内。第一电介质层包括塞结构以上的一部分。第一电介质层具有平坦化的表面区。该方法还包括步骤形成第一线和第二线以及设置在第一字线和第二字线之间的间隔的步骤。该间隔设置在塞结构以上的区域内。另外，该方法包括形成多个间隔物的步骤，其包括第一线上的第一间隔物和第二线上的第二间隔物。例如，第一间隔物的特征在于宽度和高度。该方法还包括形成多个间隔物上的第二电介质层的步骤。该方法还包括将第二电介质层平坦化的步骤。另外，该方法包括形成硬掩膜的步骤。另外，该方法包括用于图案化硬掩膜以形成第一暴露区的步骤。另外，该方法包括用于形成一定厚度的间隔物材料的步骤。该方法还包括对一定厚度的间隔物材料执行各向异性的蚀刻以形成第一暴露区内的第二暴露区的步骤。第二暴露区由第一暴露区的第一边上的第一侧壁间隔物和第一暴露区的第二边上的第二侧壁间隔物而限定。该方法还包括在第二暴露区内执行蚀刻工艺至一深度以形成开口的步骤。另外，该方法包括在开口内形成接触的步骤。例如，根据图2说明的实施例。
根据另一实施例，本发明提供一种用于制造集成电路器件的方法。该方法包括用于提供具有接触区的衬底的步骤，该接触区设置在第一字线和第二字线之间。接触区以上具有一种塞结构，其设置在一定厚度的第一电介质层内。第一电介质层包括塞结构以上的一部分。第一电介质层具有平坦化的表面区。该方法还包括形成第一线和第二线以及设置在第一字线和第二字线之间的间隔的步骤。该间隔设置在塞结构以上的区域内。另外，该方法包括形成多个间隔物的步骤，其包括第一线上的第一间隔物和第二线上的第二间隔物。例如，第一间隔物的特征在于宽度和高度。该方法还包括形成多个间隔物上的第二电介质层的步骤。该方法还包括平坦化第二电介质层的步骤。该方法还包括形成电介质层上的硬掩膜的步骤。另外，该方法包括图案化硬掩膜以形成第一暴露区的步骤。该方法还包括用于形成一定厚度的间隔物材料的步骤。该方法还包括形成第一暴露区内的第二暴露区的步骤，第二暴露区由第一暴露区的第一边上的第一侧壁间隔物和第一暴露区的第二边上的第二侧壁间隔物来限定。另外，该方法包括在第二暴露区内执行蚀刻工艺至一深度以形成开口的步骤。另外，该方法包括在开口内形成接触的步骤。另外，该方法包括用于去除硬掩膜的步骤。例如，根据图2而说明的实施例。
通过本发明实现了超过传统技术的许多优势。例如，本技术提供了使用依赖于传统技术的工艺的便利。在某些实施例中，本发明提供了一种蚀刻工艺，其中可以制造与传统技术相比尺寸较小的器件。例如，较小的尺寸是通过减小用于地址线的间隔物的尺寸而实现的。另外，与传统工艺相比，本发明的各实施例提供了更大的工艺容差并且减少了热预算。此外，本方法提供了与传统工艺兼容的工艺，而无需对传统设备和工艺进行实质性的改变。依赖本实施例，可以获得这些好处中的一个或多个。本说明书并且更具体地在下面将更详细地描述这些和其它好处。
还应该理解，在此描述的例子和实施例仅用于说明，因此，将启示本技术领域内技术人员进行各种显而易见的修改或变化，且这些修改或变化应包括在本申请的精神和范围内并包括在所附权利要求的范围内。

Claims (13)

1.一种用于制造集成电路器件的方法，所述方法包括：
提供具有接触区的衬底，所述接触区设置在第一字线和第二字线之间，所述接触区以上具有一种塞结构，所述塞结构设置在一定厚度的第一电介质层内，所述第一电介质层包括位于所述塞结构以上的部分，所述第一电介质层具有平坦化的表面区；
形成第一线和第二线以及设置在所述第一字线和所述第二字线之间的间隔，所述间隔设置在所述塞结构以上；
形成多个间隔物，所述多个间隔物包括所述第一线上的第一间隔物和所述第二线上的第二间隔物，所述第一间隔物的特征在于宽度和高度；
形成所述多个间隔物上的第二电介质层；
平坦化所述第二电介质层；
在第二电介质层上形成硬掩膜；
图案化所述硬掩膜以形成暴露第二电介质层的第一暴露区；
形成一定厚度的间隔物材料；
对所述一定厚度的间隔物材料进行各向异性蚀刻以形成所述第一暴露区内的第二暴露区，所述第二暴露区通过所述第一暴露区的第一边上的第一侧壁间隔物和所述第一暴露区的第二边上的第二侧壁间隔物而限定；
在所述第二暴露区内执行蚀刻工艺至一深度以形成开口；
在所述开口内形成接触。
2.如权利要求1的方法，其中所述接触包括多晶硅材料。
3.如权利要求1的方法，其中所述第一线包括位线。
4.如权利要求1的方法，其中所述第一线包括字线。
5.如权利要求1的方法还包括去除所述硬掩膜。
6.如权利要求1的方法还包括去除所述第一侧壁间隔物。
7.如权利要求1的方法，其中所述蚀刻工艺不去除所述接触材料。
8.一种用于制造集成电路器件的方法，所述方法包括：
提供具有接触区的衬底，所述接触区设置在第一字线和第二字线之间，所述接触区以上具有一种塞结构，所述塞结构设置在一定厚度的第一电介质层内，所述第一电介质层包括位于所述塞结构以上的部分，所述第一电介质层具有平坦化的表面区；
形成第一线和第二线以及设置在所述第一字线和所述第二字线之间的间隔，所述间隔设置在所述塞结构以上；
形成多个间隔物，所述多个间隔物包括所述第一线上的第一间隔物和所述第二线上的第二间隔物，所述第一间隔物的特征在于宽度和高度；
形成所述多个间隔物上的第二电介质层；
形成所述第二电介质层上的硬掩膜；
图案化所述硬掩膜以形成暴露第二电介质层的第一暴露区；
形成一定厚度的间隔物材料；
形成所述第一暴露区内的第二暴露区，所述第二暴露区由所述第一暴露区的第一边上的第一侧壁间隔物和所述第一暴露区的第二边上的第二侧壁间隔物来限定；
在所述第二暴露区内执行蚀刻工艺至一深度以形成开口；
在所述开口内形成接触；以及
去除所述硬掩膜。
9.如权利要求8的方法，其中所述接触包括多晶硅材料。
10.如权利要求8的方法，其中所述接触包括钨材料。
11.如权利要求8的方法，其中所述第二电介质层包括氧化硅材料。
12.如权利要求8的方法，其中所述第一侧壁间隔物包括多晶硅材料。
13.如权利要求8的方法，其中所述硬掩膜包括多晶硅材料。
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