CN110504268A - 半导体装置及减低半导体装置中扭结效应的方法 - Google Patents

半导体装置及减低半导体装置中扭结效应的方法 Download PDF

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Abstract

本发明实施例涉及一种半导体装置及减低半导体装置中扭结效应的方法。在一些实施例中，提供一种用于形成半导体装置的方法。所述方法包含在半导体衬底上方形成垫堆叠，其中所述垫堆叠包含下垫层及上垫层。在所述半导体衬底中形成具有在第一方向上通过所述垫堆叠分离的一对隔离区段的隔离结构。去除所述上垫以形成开口，其中所述隔离区段分别具有在所述开口中按第一角度倾斜的相对侧壁。执行第一蚀刻，其在所述开口中部分去除所述下垫层及隔离区段，因此所述相对侧壁按大于所述第一角度的第二角度倾斜。执行第二蚀刻以修圆所述相对侧壁且从所述开口去除所述下垫层。在所述开口中形成浮动栅极。

Description

半导体装置及减低半导体装置中扭结效应的方法
技术领域
本发明实施例涉及一种半导体装置及减低半导体装置中扭结效应的方法。
背景技术
闪速存储器为可电擦除且重新编程的电子非易失性计算机存储媒体。其用于广泛多种电子装置及设备中。为了存储信息，闪速存储器包含通常由浮动栅极晶体管制成的可寻址存储器单元阵列。常见类型的闪速存储器单元包含堆叠栅极存储器单元及分裂栅极闪速存储器单元(例如，第三代超闪速(SUPERFLASH)(ESF3)存储器单元)。分裂栅极闪速存储器单元具有优于堆叠栅极存储器单元的若干优点，例如较低功率消耗、较高注入效率、对短通道效应的较小敏感性及过擦除抗性。
发明内容
本发明的一实施例涉及一种用于形成半导体装置的方法，所述方法包括：在半导体衬底上方形成垫堆叠，其中所述垫堆叠包括下垫层及上垫层；将所述上垫层及所述下垫层分别图案化成图案化上垫层及图案化下垫层；在所述半导体衬底中形成隔离结构，其中所述隔离结构包括由所述图案化上垫层及所述图案化下垫层分离的一对隔离区段；去除所述图案化上垫层以在所述隔离区段之间形成开口，其中所述隔离区段的侧壁按相对于所述图案化下垫层的上表面的第一角度倾斜且分别界定所述开口的侧；执行第一蚀刻以部分去除从所述开口暴露的所述图案化下垫层，且透过所述开口部分去除所述隔离区段，因此所述隔离区段的所述侧壁按大于所述第一角度的第二角度倾斜；执行第二蚀刻以修圆所述隔离区段的所述侧壁且去除从所述开口暴露的所述图案化下垫层；及在所述开口中形成浮动栅极。
本发明的一实施例涉及一种用于形成半导体装置的方法，所述方法包括：在半导体衬底上方形成垫堆叠，其中所述垫堆叠包括下垫层及上垫层；将所述上垫层及所述下垫层分别图案化成图案化上垫层及图案化下垫层；在所述半导体衬底中形成隔离结构，其中所述隔离结构包括由所述图案化上垫层及所述图案化下垫层分离的第一隔离结构区段及第二隔离结构区段；去除所述图案化上垫层以在所述第一隔离结构区段与所述第二隔离结构区段之间形成开口，其中所述开口由所述第一隔离结构区段及所述第二隔离结构区段的相对侧壁界定；执行第一蚀刻以部分去除所述第一隔离结构区段与所述第二隔离结构区段之间的所述图案化下垫层，且透过所述开口部分去除所述第一隔离结构区段及所述第二隔离结构区段，其中所述第一蚀刻对所述相对侧壁之间的横向分离的增加在所述开口的顶部处多于在所述开口的底部处；执行第二蚀刻以使所述相对侧壁成弓形且去除所述第一隔离结构区段与所述第二隔离结构区段之间的所述图案化下垫层；及在所述第一隔离结构区段与所述第二隔离结构区段之间形成第一浮动栅极。
本发明的一实施例涉及一种半导体装置，其包括：半导体衬底，其具有第一源极/漏极区及第二源极/漏极区，其中所述第一源极/漏极区及所述第二源极/漏极区在第一方向上隔开；擦除栅极，其放置于所述第一源极/漏极区上方；控制栅极，其放置于所述半导体衬底上方且介于所述第一源极/漏极区与所述第二源极/漏极区之间；选择栅极，其放置于所述半导体衬底上方且介于所述第二源极/漏极区与所述控制栅极之间；及浮动栅极，其放置于所述控制栅极下方且介于所述选择栅极与所述擦除栅极之间，其中所述浮动栅极具有在横向于所述第一方向的第二方向上基本上平坦的底表面，且其中所述浮动栅极具有在所述第二方向上隔开的第一对弓形侧壁。
附图说明
当结合附图阅读时根据以下详细描述最好地理解本揭露的方面。应注意，根据行业中的标准实践，各种构件未按比例绘制。事实上，为了清楚论述起见，可任意增大或减小各种构件的尺寸。
图1绘示具有包括具有基本上平坦底表面的浮动栅极的多个存储器单元的存储器单元阵列的一些实施例的俯视图。
图2A绘示沿着图1的线A-A’获取的存储器单元阵列的一区的一些实施例的剖面图。
图2B绘示沿着图1的线B-B’获取的存储器单元阵列的一区的一些实施例的剖面图。
图2C绘示图2B中绘示的存储器单元阵列的区的一部分的一些实施例的放大剖面图。
图3A及3B到图26A及26B绘示用于形成包括具有基本上平坦底表面的浮动栅极的存储器单元对的方法的一些实施例的一系列剖面图。
图27绘示图3A及3B到图26A及26B的方法的一些实施例的流程图。
具体实施方式
现将参考图式描述本揭露，其中贯穿全文使用相同参考数字来指代相同元件，且其中所绘示结构不一定按比例绘制。应了解，这种详细描述及对应图不以任何方式限制本揭露的范围，且详细描述及图仅提供数个实例来绘示发明概念可表达其自身的一些方式。
本揭露提供用于实施本揭露的不同特征的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭露。当然，这些仅为实例且不旨在限制。举例来说，在下列描述中的第一构件形成于第二构件上方或上可包含其中所述第一构件及所述第二构件经形成直接接触的实施例，且还可包含其中额外构件可形成在所述第一构件与所述第二构件之间，使得所述第一构件及所述第二构件可不直接接触的实施例。另外，本揭露可在各种实例中重复元件符号及/或字母。这种重复出于简化及清楚的目的，且本身不指示所论述的各个实施例及/或配置之间的关系。
此外，为便于描述，可在本文中使用例如“在…下面”、“在…下方”、“下”、“在…上方”、“上”及类似者的空间相对术语来描述一个元件或构件与另一(些)元件或构件的关系，如图中绘示。空间相对术语旨在涵盖除在图中描绘的定向以外的使用或操作中的装置的不同定向。设备可以其它方式经定向(旋转90度或按其它定向)且本文中使用的空间相对描述符同样可相应地解释。
一些分裂栅极闪速存储器单元包含布置于半导体衬底上方放置于半导体衬底中且在第一方向上分离的一对源极/漏极区之间的选择栅极及浮动栅极。擦除栅极布置于源极/漏极区的一者上方，且浮动栅极布置于擦除栅极与选择栅极之间。控制栅极布置于浮动栅极上方。为了防止泄漏电流不利地影响邻近存储器单元(或其它集成式装置)的操作，浅沟槽隔离(STI)结构可放置于半导体衬底内且分离个别分裂栅极闪速存储器单元。
根据用于形成浮动栅极的过程，下垫层(例如，垫氧化物)及上垫层(例如，垫氮化物)经堆叠于衬底上方，且随后使用STI结构的布局图案化。在下垫层及上垫层处于适当位置中的情况下蚀刻衬底以形成沟槽，且使用一或多种介电材料(例如二氧化硅或氮化硅)形成沟槽以形成STI结构。在一对STI结构之间去除上垫层以形成开口，且随后通过湿式蚀刻从开口去除下垫层。形成导电层以覆盖STI结构且填充开口，且随后对导电层执行平坦化直到到达STI结构。接着通过蚀刻过程将导电层图案化成浮动栅极。
擦除分裂栅极闪速存储器单元的速度是分裂栅极闪速存储器单元的性能的重要准则。改进分裂栅极闪速存储器单元的擦除速度的一个方法为增加浮动栅极在横向于第一方向的第二方向上的临界宽度。通过增加浮动栅极的临界宽度，可增加浮动栅极与擦除栅极之间的福勒-诺德汉(Fowler-Nordheim)穿隧的发生。通常而言，通过增加用于去除下垫层的湿式蚀刻的蚀刻时间而增加临界宽度。举例来说，可利用非等向性湿式蚀刻以去除下垫层。可执行非等向性湿式蚀刻达第一蚀刻时间。第一蚀刻时间可足以去除下垫层，但不足以将开口的宽度增加到临界宽度。因此，可将第一蚀刻时间延长到第二蚀刻时间以容许非等向性湿式蚀刻将开口的宽度增加到临界宽度。然而，通过将蚀刻时间延长到第二蚀刻时间，可因非等向性湿式蚀刻去除下垫层及过蚀刻到STI结构中而在STI结构的上表面中形成凹坑。
凹坑可负面地影响邻近存储器单元(及/或装置)的电行为(例如，阈值及次阈值电压)，从而导致不可预测性能。举例来说，浮动栅极可填充凹坑，从而引起浮动栅极具有尖锐边缘，所述尖锐边缘可增强在分裂栅极存储器单元的操作期间所产生的电场。经增强电场降低分裂栅极存储器单元的阈值电压，从而导致称为扭结效应(例如，由漏极电流对栅极电压关系中的双峰定义)的问题。扭结效应具有数个负面结果，例如不利地影响分裂栅极存储器单元的可靠性(例如，编程/擦除循环期间的增加误差)及难以模型化(例如，在SPICE曲线拟合及/或参数提取时)。
在一些实施例中，本揭露涉及一种形成包括具有增加的临界宽度的浮动栅极的半导体装置同时减低半导体装置对由邻近隔离结构中的凹坑引起的性能降级(例如，扭结效应)的易感性的方法。所述方法包括在半导体衬底中形成隔离结构，其中隔离结构包含在第一方向上通过垫堆叠分离的一对隔离区段。垫堆叠包含下垫层及上垫层。去除上垫层以形成开口，其中隔离区段在开口中具有按相对于下垫层的顶表面的第一角度倾斜的相对侧壁。执行第一蚀刻以在开口中部分去除下垫层及隔离区段，使得相对侧壁按大于第一角度的第二角度倾斜。执行第二蚀刻以修圆相对侧壁且从开口去除下垫层。形成导电层以填充开口。
由于第一蚀刻在开口中部分去除下垫层及隔离区段且第二蚀刻去除下垫层并修圆开口的相对侧壁，故开口可在第二方向上具有增加宽度及基本上平坦底表面。由于第一蚀刻在第二蚀刻之前扩大开口，故可执行第二蚀刻达足以去除下垫层且也足以将开口的宽度增加到经增加临界宽度的蚀刻时间。因此，第二蚀刻可增加开口的宽度且去除下垫层而不过蚀刻到隔离结构中。相应地，增加浮动栅极在第二方向上的临界宽度同时还减低凹坑可对半导体装置(或邻近半导体装置)引起的不利效应。
图1绘示具有包括具有基本上平坦底表面的浮动栅极的多个存储器单元的存储器单元阵列的一些实施例的俯视图。
如图1中展示，提供集成电路(IC)，其包括布置于半导体衬底102上方/内的存储器单元阵列101。存储器单元阵列101包括多个存储器单元104。在一些实施例中，多个存储器单元104可布置为存储器单元对106。在其它实施例中，存储器单元阵列101可为分裂栅极闪速存储器单元阵列，且多个存储器单元104可为多个分裂栅极闪速存储器单元。此外，多个存储器单元104可布置成多个列及行。举例来说，多个存储器单元104可布置成多个存储器单元行104a到104e。
隔离结构108放置于半导体衬底102内及存储器单元104之间。在一些实施例中，隔离结构108包括横向分离多个存储器单元列104a到104e的多个隔离区段108a到108d。在其它实施例中，虚设多环(poly ring)110可包围存储器单元阵列101。
图2A绘示沿着图1的线A-A’获取的存储器单元阵列的一区的一些实施例的剖面图。图2B绘示沿着图1的线B-B’获取的存储器单元阵列的一区的一些实施例的剖面图。图2C绘示图2B中绘示的存储器单元阵列的区的一部分242的一些实施例的放大剖面图。
如图2A中展示，存储器单元对106布置于半导体衬底102上方/内。存储器单元对106包括两个存储器单元104。在一些实施例中，存储器单元104彼此类似。因此，为了易于图解，可仅在两个存储器单元104的一者上标记存在于两个存储器单元104中的构件。此外，为了清楚起见，线B/B’绘示线B-B’在其上切断存储器单元对106的平面。
存储器单元104包括一对个别源极/漏极区202及共同源极/漏极区204。个别源极/漏极区202及共同源极/漏极区204放置于半导体衬底102中。此外，个别源极/漏极区202在第一方向上在共同源极/漏极区204的相对侧上与共同源极/漏极区204间隔。在一些实施例中，个别源极/漏极区202及共同源极/漏极区204可包括第一掺杂类型(例如，n型或p型)。
一对浮动栅极介电层206、一对浮动栅极208、一对控制栅极介电层210、一对控制栅极212及一对控制栅极硬掩模214分别堆叠于个别源极/漏极区202的第一者与共同源极/漏极区204之间以及个别源极/漏极区202的第二者与共同源极/漏极区204之间。浮动栅极介电层206分别放置于半导体衬底102上方且可包括(例如)氧化物、某一其它适合介电质或前述的组合。浮动栅极208分别放置于浮动栅极介电层206上方且可包括(例如)金属、掺杂多晶硅或某一(些)其它适合导体。控制栅极介电层210分别放置于浮动栅极208上方且可包括(例如)氧化物、氮化物、某一其它适合介电质或前述的组合。控制栅极212分别放置于控制栅极介电层210上方且可包括(例如)金属、掺杂多晶硅或某一其它适合导体。控制栅极硬掩模214分别放置于控制栅极212上方且可包括(例如)氧化物、氮化物、某一其它适合介电质或前述的组合。
控制栅极间隔件216分别放置于各浮动栅极208上方，且控制栅极间隔件216包括分别加衬里于控制栅极介电层210的侧壁、控制栅极212的侧壁及控制栅极硬掩模214的侧壁的多个区段。控制栅极间隔件216可包括(例如)氧化物、氮化物、某一其它适合介电质或前述的组合。
擦除栅极218放置于共同源极/漏极区204上方且介于浮动栅极208之间。此外，通过擦除栅极介电层220使擦除栅极218与共同源极/漏极区204及浮动栅极208分离。擦除栅极介电层220加衬里于擦除栅极208，使得擦除栅极介电层220加衬里于擦除栅极218的底表面及擦除栅极218的侧壁。擦除栅极218可包括(例如)金属、掺杂多晶硅或某一其它适合导电材料。擦除栅极介电层220可包括(例如)二氧化物、某一其它适合介电质或前述的组合。
一对选择栅极222放置于半导体衬底102上方。选择栅极222分别放置于个别源极/漏极区202的第一者与浮动栅极208的第一者之间以及个别源极/漏极区202的第二者与浮动栅极208的第二者之间。此外，选择栅极222分别通过浮动栅极间隔件224与浮动栅极208横向间隔。浮动栅极间隔件224的各者包括分别加衬里于分别面对选择栅极222的浮动栅极介电层206的侧壁、浮动栅极208的侧壁及控制栅极间隔件216的侧壁的多个区段。再者，通过一对选择栅极介电层226使选择栅极222与半导体衬底102垂直分离。选择栅极222可包括(例如)金属、掺杂多晶硅或某一其它适合导电材料。浮动栅极间隔件224可包括(例如)氧化物、氮化物、某一其它适合介电质或前述的组合。选择栅极介电层226可包括(例如)氧化物、某一其它适合介电质或前述的组合。
互连结构228放置于存储器单元104上方。互连结构228可包括层间介电质(ILD)层230及放置于ILD层230上方的金属间介电质(IMD)层232。ILD层230及IMD层232可包括(例如)氧化物、氮化物、氮氧化物、低介电系数介电质、某一(些)其它适合介电质或前述的组合。在一些实施例中，接触蚀刻停止层(CESL)236放置于存储器单元104上方且适形于存储器单元104，使得CESL 236放置于存储器单元104的顶表面与ILD层230之间。在其它实施例中，IMD层232包括多个IMD层。在其它实施例中，钝化层(未展示)放置于多个IMD层上方，且可包括(例如)氧化物、氮化物、氮氧化物、聚合物、某一其它适合材料或前述的组合。
多个导电线237及多个导电通路238放置于互连结构228内。导电通路238分别从导电线237延伸通过ILD层230到个别源极/漏极区202、选择栅极222及擦除栅极218。导电线237放置于IMD层232中及ILD层230上方。导电线237及导电通路238可包括(例如)铜、铝、钨、某一其它适合导体或前述的组合。
在一些实施例中，多个硅化物垫240放置于个别源极/漏极区202的顶表面、选择栅极222的顶表面及擦除栅极218的顶表面上。硅化物垫240可包括(例如)硅化镍、硅化钛、硅化钴、硅化钨或某一其它适合硅化物。
如图2B中展示，隔离结构108放置于半导体衬底102内且延伸超出半导体衬底102的上表面。隔离结构可(例如)为浅沟槽隔离(STI)结构、深沟槽隔离(DTL)结构或某一(些)其它适合隔离结构。为了清楚起见，线A/A’绘示线A/A’在其上切断存储器单元对106的平面。
多个隔离区段108a到108d在横向于第一方向(例如，横向于其中个别源极/漏极区202与共同源极/漏极区204间隔的方向)的第二方向上分别横向分离多个存储器单元列104a到104e。在一些实施例中，多个隔离区段108a到108d具有与浮动栅极208的上表面及浮动栅极介电层206的上表面基本上齐平的上表面。在其它实施例中，隔离结构的顶表面接触控制栅极介电层210的底表面。
通过浮动栅极介电层206使浮动栅极208分别与多个隔离区段108a到108d及半导体衬底102分离。在一些实施例中，浮动栅极介电层206保形地加衬里于浮动栅极208的侧壁。在其它实施例中，浮动栅极介电层206的底表面接触半导体衬底102的顶表面。在其它实施例中，浮动栅极介电层206的底表面基本上平坦。
如图2C中展示，浮动栅极208具有基本上平坦底表面208bs。关于底表面208bs，基本上平坦被定义为在第一底表面208bs的最高点与第一底表面208bs的最低点之间具有小于约十埃的变动。浮动栅极208具有在第二方向上间隔且从浮动栅极208的平坦底表面208bs延伸到上表面的相对侧壁。在一些实施例中，相对侧壁按钝角从基本上平坦底表面208bs延伸且朝向浮动栅极的上表面成弓形。浮动栅极208具有在相对侧壁的最外点之间测量的临界宽度WC。此外，浮动栅极208具有在约280埃与约430埃之间的高度。更具体而言，浮动栅极208可具有在浮动栅极208的第一端附近测量的介于约290埃与430埃之间的第一高度h1、在浮动栅极208的中心点附近测量的介于约280埃与420埃之间的第二高度h2及在与浮动栅极208的第一端相对的第二端附近测量的介于约290埃与约430埃之间的第三高度h3。如此后所见，减少或消除隔离结构108中的凹坑形成，使得浮动栅极208具有基本上平坦底表面208bs。相应地，可减少由形成于隔离区段108a到108d中且随后引起浮动栅极208具有具备尖锐边缘的底表面的凹坑引起的对存储器单元104(及/或其它邻近装置)的电行为的负面效应。
图3A及3B到图26A及26B绘示用于形成包括具有基本上平坦底表面的浮动栅极的存储器单元对的方法的一些实施例的一系列剖面图。具有后缀“A”的图是沿着图1的线A-A’获取的。具有后缀“B”的图是沿着图1的线B-B’获取的。
如图3A到3B中展示，在半导体衬底102上方形成垫堆叠302。半导体衬底102可包括(例如)块状硅衬底、绝缘体上硅(SOI)衬底或某一(些)其它适合半导体衬底。垫堆叠302包括将上垫层306与半导体衬底102分离的下垫层304。在一些实施例中，用于形成垫堆叠302的过程包括在半导体衬底102上沉积下垫层304，且在下垫层304上进一步沉积上垫层306。可通过(例如)化学气相沉积(CVD)、物理气相沉积(PVD)、热氧化或某一其它适合沉积过程而沉积下垫层304及上垫层306。下垫层304不同于上垫层306的材料且可包括(例如)氧化物或某一其它适合介电质。上垫层306可包括(例如)氮化物或某一其它适合介电质。
如图4A到4B中展示，将上垫层306图案化及蚀刻成图案化上垫层402。图案化上垫层402可留下待形成为隔离结构的半导体衬底102的暴露部分。在一些实施例中，可通过(例如)光刻/蚀刻过程或某一其它适合图案化/蚀刻过程执行用于图案化及蚀刻上垫层306的过程。
关于形成包括具有经配置以改进装置性能的形状的浮动栅极的存储器对，光刻/蚀刻过程可包括(例如)在衬底上沉积光致抗蚀剂层，且随后使用图案来图案化光致抗蚀剂层。可(例如)通过旋涂或某一其它适合沉积过程而执行沉积。可通过(例如)光刻或某一其它适合图案化过程执行图案化。此外，光刻/蚀刻过程可包括(例如)在图案化光致抗蚀剂处于适当位置中的情况下对衬底执行蚀刻以将图案转印到衬底，且随后去除图案化光致抗蚀剂层。可(例如)通过等离子体灰化或某一其它适合去除过程而执行去除。
如图5A到5B中展示，去除未由图案化上垫层402覆盖的下垫层304的部分以形成图案化下垫层502，且部分去除未由图案化上垫层402覆盖的半导体衬底的部分以在半导体衬底102中形成多个沟槽(未展示)。随后，在半导体衬底102上方/内形成介电层504，使得介电层504覆盖图案化上垫层402且填充半导体衬底102中的沟槽。
在一些实施例中，用于在半导体衬底102上方/内形成介电层504的过程包括执行第一蚀刻，所述第一蚀刻蚀刻穿过下垫层304以形成图案化下垫层502且部分去除半导体衬底的区以在半导体衬底102中形成沟槽(未展示)。在其它实施例中，执行多个蚀刻步骤以在半导体衬底102中形成图案化下垫层502及沟槽(未展示)。随后，可通过(例如)CVD、PVD、热氧化、某一其它适合沉积过程或前述的组合而在半导体衬底102上方/内沉积介电层504。在其它实施例中，介电层504通过不同于下垫层304的过程沉积及/或不同于下垫层304的材料。
如图6A到6B中展示，平坦化介电层504及图案化上垫层402，使得具有隔离区段108a到108d的一隔离结构108形成于半导体衬底102中。在一些实施例中，隔离区段108a到108d的上表面与图案化上垫层402的上表面共面。在其它实施例中，用于平坦化介电层504及图案化上垫层402的一过程可包括(例如)对介电层504执行一化学机械平坦化(CMP)过程直到图案化上垫层402暴露于CMP过程。
如图7A到7B中展示，去除图案化上垫层402以形成分别布置于隔离区段108a到108d之间的开口702a到702c。在一些实施例中，开口702a到702c的相对侧壁分别按第一锐角从图案化下垫层502延伸，使得隔离区段(例如，108b)的第一补角704为第一钝角。在其它实施例中，第一锐角基本上类似。在其它实施例中，用于去除图案化上垫层402的过程可包括(例如)执行蚀刻过程或某一其它适合去除过程。蚀刻过程可包括(例如)湿式蚀刻剂，所述湿式蚀刻剂包括稀氢氟酸(DHF)或某一(些)其它适合蚀刻剂。
如图8A到8B中展示，对半导体衬底102执行第二蚀刻802以增加开口702a到702c的宽度及高度。第二蚀刻802部分去除图案化下垫层502的部分以增加开口702a到702c的高度。第二蚀刻802去除隔离区段108a到108d的部分以增加开口702a到702c的宽度。在一些实施例中，开口702a到702c的宽度比开口702a到702c的高度增加得多。此外，第二蚀刻802在开口702a到702c的顶部附近增加开口702a到702c的宽度多于第二蚀刻802在开口的底表面附近增加开口702a到702c的宽度。在一些实施例中，开口702a到702c的顶部附近的宽度的增加多达开口702a到702c的底部附近的宽度的增加的两倍。
再者，第二蚀刻802将开口702a到702c的相对侧壁分别从图案化下垫层502延伸的第一锐角增加到大于第一锐角的第二锐角，使得隔离区段(例如，108b)的第二补角804a为小于第一钝角的第二钝角。在一些实施例中，图案化下垫层502的侧壁按第一锐角从图案化下垫层502的底表面延伸到图案化下垫层的顶表面，使得隔离区段(例如，108a)的第三补角806基本上类似于第一钝角。在其它实施例中，第二锐角基本上类似。
在一些实施例中，第二蚀刻802为化学氧化物去除(COR)蚀刻。COR蚀刻为包括第一化学过程及第二化学过程的无等离子体气态蚀刻过程。第一化学过程可包括在第一处理腔室中将半导体衬底102暴露于铵(NH3)及/或氟化氢(HF)以引起NH3及/或HF吸附到半导体衬底102上且在隔离区段108a到108d及/或图案化下垫层502的表面上产生副产物。第二化学过程可包括在氮气(N2)环境中加热半导体衬底102以蒸镀半导体衬底102的表面上的副产物，使得蒸镀副产物蚀刻隔离区段108a到108d的部分及图案化下垫层502的部分。在一些实施例中，第一处理腔室经配置以将半导体衬底102的温度维持于约20℃与约85℃之间。在一些实施例中，第二处理腔室经配置以将半导体晶片加热到约100℃与200℃之间的温度。在其它实施例中，COR蚀刻为自限制蚀刻。在其它实施例中，在CertasTM蚀刻系统中执行COR蚀刻。
图8C到8D绘示在执行第二蚀刻之后开口702a到702c的轮廓的各个其它实施例。如由图8C到8D展示，第二蚀刻802可修圆开口702a到702c的相对侧壁，使得相对侧壁分别从开口702a到702c的底表面到开口702a到702c的顶部成弓形。在这一实施例中，第二蚀刻802可在开口702a到702c的中点附近增加开口702a到702c的宽度多于第二蚀刻802在开口的底表面附近增加开口702a到702c的宽度。开口702a到702c的中点附近的宽度的增加可多达开口702a到702c的底部附近的宽度的增加的两倍。此外，第二蚀刻802可将开口702a到702c的相对侧壁分别从图案化下垫层502延伸的第一锐角增加到中间钝角，使得隔离区段(例如，108b)的第四补角804b为锐角。另外，中间钝角可基本上类似。
如图9A到9B中展示，对半导体衬底102执行第三蚀刻902以进一步增加开口702a到702c的宽度及高度。第三蚀刻902去除图案化下垫层502以进一步增加开口702a到702c的高度。第三蚀刻902去除隔离区段108a到108d的部分以进一步增加开口的宽度。此外，第三蚀刻902修圆开口702a到702c的侧壁，使得开口(例如，702a)的侧壁按钝角904从开口的底表面到隔离区段(例如，108b)的顶表面成弓形。在一些实施例中，开口702a到702c的侧壁分别按基本上类似钝角从开口702a到702c的底表面延伸到隔离区段108a到108d的顶表面。在一些实施例中，第三蚀刻902为各向同性湿式蚀刻。各向同性湿式蚀刻可包括(例如)湿式蚀刻剂，所述湿式蚀刻剂包括稀氢氟酸(DHF)或某一(些)其它适合蚀刻剂。
第三蚀刻902将开口702a到702c扩展到促进高擦除速度的临界宽度。此外，由于相对于开口702a到702c的高度，第二蚀刻802优先增加开口702a到702c的宽度，故第三蚀刻902不需要持续太久使得第三蚀刻902形成凹坑。相应地，开口702a到702c经形成具有基本上平坦底表面702bs。关于底表面702bs，基本上平坦被定义为在第一开口(例如，702a)的第一底表面702bs的最高点与所述第一开口(例如，702a)的第一底表面702bs的最低点之间具有小于约十埃的变动。
因此，通过在实施第三蚀刻902以将开口702a到702c扩展到促进高擦除速度的临界宽度之前实施相对于开口702a到702c的高度优先增加开口702a到702c的宽度的第二蚀刻802，减少隔离结构108中的凹坑形成。更具体而言，通过在实施湿式蚀刻以将开口702a到702c扩展到促进高擦除速度的临界宽度之前实施相对于开口702a到702c的高度优先增加开口702a到702c的宽度的COR蚀刻，减少隔离结构108中的凹坑形成。相应地，在增加浮动栅极208的临界宽度时可减少由形成于隔离区段108a到108d中且随后引起浮动栅极208具有具备尖锐边缘的底表面的凹坑引起的对存储器单元104(及/或其它邻近装置)的电行为的负面效应。
如图10A到10B中展示，在隔离区段108a到108d上方且在开口702a到702c中形成保形介电层1002。由于开口702a到702c具有基本上平坦底表面702bs，故保形介电层在开口702a到702c中具有基本上平坦底表面及顶表面。保形介电层1002可包括(例如)氧化物、某一其它适合介电质或前述的组合。在一些实施例中，用于形成保形介电层1002的过程包括通过(例如)CVD、PVD或某一其它适合沉积过程沉积保形介电层1002。
如图11A到11B中展示，在保形介电层1002上方形成浮动栅极层1102，使得浮动栅极层1102填充开口702a到702c。浮动栅极层1102可包括(例如)金属、掺杂多晶硅或某一(些)其它适合导体。在一些实施例中，用于形成浮动栅极层1102的过程可包括通过(例如)CVD、PVD、无电式电镀、电镀或某一其它适合沉积或镀覆过程沉积浮动栅极层1102。
如图12A到12B中展示，平坦化浮动栅极层1102及保形介电层1002。在一些实施例中，用于平坦化浮动栅极层1102及保形介电层1002的过程可包括(例如)对浮动栅极层1102及保形介电层1002执行CMP过程直到浮动栅极层1102、保形介电层1002及隔离区段108a到108d的上表面共面。
如图13A到13B中展示，在浮动栅极层1102、保形介电层1002及隔离结构108上堆叠第一介电层1302、控制栅极层1304及控制栅极硬掩模层1306。控制栅极层1304形成于第一介电层1302上方，且控制栅极硬掩模层1306形成于控制栅极层1304上方。控制栅极层1304可包括(例如)金属、掺杂多晶硅或某一其它适合导体。在一些实施例中，可通过(例如)CVD、PVD、无电式电镀、电镀或某一其它适合沉积或镀覆过程而形成控制栅极层1304。第一介电层1302及控制栅极硬掩模层1306可包括(例如)氧化物、氮化物或某一其它适合介电质或前述的组合。在一些实施例中，第一介电层1302及控制栅极硬掩模层1306可包括通过氮化物层而与第二氧化物层分离的第一氧化物层。在其它实施例中，可通过(例如)CVD、PVD或某一其它适合沉积过程而形成第一介电层1302及控制栅极硬掩模层1306。
如由图14A到14B展示，将第一介电层1302、控制栅极层1304及控制栅极硬掩模层1306分别图案化且蚀刻成控制栅极介电层210、控制栅极212及控制栅极硬掩模214。在一些实施例中，可(例如)通过一(若干)光刻/蚀刻过程或某一其它蚀刻图案化/蚀刻过程执行用于图案化及蚀刻第一介电层1302、控制栅极层1304及控制栅极硬掩模层1306的过程。
如图15A到15B中展示，在浮动栅极层1102上方沿着控制栅极介电层210的侧壁、沿着控制栅极212的侧壁且沿着控制栅极硬掩模214的侧壁形成控制栅极间隔件层1502。在一些实施例中，控制栅极间隔件层1502可包括氧化物、氮化物、某一其它介电质或前述的组合。在其它实施例中，控制栅极间隔件层1502可包括通过氮化物层而与第二氧化物层分离的第一氧化物层。在其它实施例中，可通过(例如)CVD、PVD或某一其它适合沉积过程而形成控制栅极间隔件层1502。
如图16A到16B中展示，蚀刻控制栅极间隔件层1502以在浮动栅极层1102上方分别形成一对控制栅极间隔件216。控制栅极间隔件216包括分别在控制栅极介电层210的侧壁、控制栅极212的侧壁及控制栅极硬掩模214的侧壁上的多个区段。控制栅极间隔件216可包括氧化物、氮化物、某一其它介电质或前述的组合。在其它实施例中，控制栅极间隔件216可包括通过氮化物层而与第二氧化物层分离的第一氧化物层。在其它实施例中，用于形成控制栅极间隔件216的过程包括回蚀过程，所述回蚀过程去除控制栅极间隔件层1502的水平区段而不去除控制栅极间隔件层1502的垂直区段，且剩余垂直区段对应于控制栅极间隔件216。
如图17A到17B中展示，将浮动栅极层1102及保形介电层1002分别图案化及蚀刻成浮动栅极208及浮动栅极介电层206。通过浮动栅极介电层206使浮动栅极208分别与多个隔离区段108a到108d及半导体衬底102分离。在一些实施例中，可通过(例如)光刻/蚀刻过程或某一其它适合图案化/蚀刻过程而执行用于图案化及蚀刻浮动栅极层1102及保形介电层1002的过程。
如图18A到18B中展示，形成浮动栅极间隔件224。浮动栅极间隔件224包括分别在控制栅极间隔件216的侧壁、浮动栅极208的侧壁及浮动栅极介电层206的侧壁上的多个区段。浮动栅极间隔件224可包括(例如)氧化物、氮化物、氮氧化物、某一其它适合介电质或前述的组合。
在一些实施例中，用于形成浮动栅极间隔件224的过程包括沉积覆盖且加衬里于图17A及17B的结构的间隔件层，且随后对间隔件层执行回蚀。可通过(例如)CVD、PVD或某一其它适合沉积过程而执行沉积。在其它实施例中，将间隔件层沉积为保形层。回蚀去除间隔件层的水平区段而不去除间隔件层的垂直区段，且剩余垂直区段对应于浮动栅极间隔件224。
图18A到18B中也展示，在半导体衬底102中且在浮动栅极208之间形成共同源极/漏极区204。共同源极/漏极区204为半导体衬底102的掺杂区且可具有(例如)与半导体衬底102的邻接区的掺杂类型相反的掺杂类型。在一些实施例中，用于形成共同源极/漏极区204的过程包括形成覆盖图17A及17B的结构的光致抗蚀剂层。使用光刻过程图案化光致抗蚀剂层以在浮动栅极208之间界定暴露衬底的开口。接着在图案化光致抗蚀剂处于适当位置中的情况下执行掺杂过程以透过开口形成共同源极/漏极区204。掺杂过程可包括(例如)离子植入或某一其它适合掺杂过程。随后，去除光致抗蚀剂层。
如图19A到19B中展示，形成擦除栅极介电层220以覆盖共同源极/漏极区204且加衬里于浮动栅极介电层206、浮动栅极208及控制栅极间隔件216的面对共同源极/漏极区204的侧壁。擦除栅极介电层220可包括(例如)氧化物、氮化物或某一其它适合介电质。
在一些实施例中，用于形成擦除栅极介电层220的过程包括去除与共同源极/漏极区204接界的浮动栅极间隔件224。接着沉积介电层以覆盖图19A及19B的结构(在与共同源极/漏极区204接界的浮动栅极间隔件224未处于适当位置中的情况下)。可通过(例如)热氧化、CVD、PVD、某一其它适合沉积过程或前述的组合而沉积介电层。接着将介电层图案化及蚀刻成擦除栅极介电层220。可通过(例如)光刻/蚀刻过程或某一其它适合图案化/蚀刻过程而执行图案化及蚀刻。
如由图20A到20B展示，将第二介电层2002形成在半导体衬底102上且到浮动栅极间隔件224的侧。第二介电层2002可包括氧化物、氮化物或某一其它适合介电质。在一些实施例中，可通过热氧化、CVD、PVD或某一其它适合沉积过程而形成第二介电层2002。
如图20A到20B中也展示，形成栅极层2004以覆盖图19A到19B的结构(在第二介电层2002处于适当位置中的情况下)。栅极层2004可包括(例如)金属、掺杂多晶硅或某一其它适合导体。在一些实施例中，可通过(例如)CVD、PVD、无电式电镀、电镀或某一其它适合沉积或镀覆过程而形成栅极层2004。
如图21A到21B中展示，图案化及蚀刻第二介电层2002及栅极层2004以分别形成选择栅极222及选择栅极介电层226。此外，栅极层2004的图案化及蚀刻形成擦除栅极218。选择栅极222分别上覆于选择栅极介电层226且与浮动栅极间隔件224的侧壁接界。擦除栅极218上覆于共同源极/漏极区204且通过擦除栅极介电层220而与共同源极/漏极区204分离。
在一些实施例中，用于图案化及蚀刻第二介电层2002及栅极层2004的过程包括对栅极层2004执行第一蚀刻以回蚀栅极层2004，且去除栅极层2004的水平区段而不去除栅极层2004的垂直区段。剩余垂直区段对应于选择栅极222及擦除栅极218。此外，在存储器选择栅极222处于适当位置中的情况下对第二介电层2002执行第二蚀刻以形成选择栅极介电层226。第二蚀刻可(例如)在半导体衬底102上停止及/或选择栅极222可充当第二蚀刻的掩模。
如图22A到22B中展示，在半导体衬底102中形成个别源极/漏极区202。个别源极/漏极区202分别与选择栅极222接界且分别通过浮动栅极208与共同源极/漏极区204间隔。此外，个别源极/漏极区202可具有与共同源极/漏极区204相同的掺杂类型。在一些实施例中，可通过(例如)离子植入或某一其它适合掺杂过程而形成个别源极/漏极区。
如图23A到23B中展示，在个别源极/漏极区202、选择栅极222及擦除栅极218的顶表面上形成硅化物垫240。硅化物垫240可包括(例如)硅化镍、硅化钛、硅化钴、硅化钨或某一其它适合硅化物。在一些实施例中，可通过(例如)硅化过程或某一其它适合硅化过程而形成硅化物垫240。
图23A到23B中也展示，在一些实施例中，形成接触蚀刻停止层(CESL)236以覆盖图22A及22B的结构(在硅化物垫240处于适当位置中的情况下)。CESL 236可包括(例如)氮化物、氮氧化物、碳化物、某一其它适合介电质或前述的组合。在一些实施例中，可通过(例如)CVD、PVD或某一其它适合沉积过程而形成CESL 236。在其它实施例中，CESL 236沉积为保形层。
如图24A到24B中展示，形成层间介电质(ILD)层230以覆盖CESL 236。在一些实施例中，ILD层230经形成具有基本上平坦顶表面。ILD层230可包括(例如)氧化物、低κ介电质或某一其它适合介电质。在其它实施例中，用于形成ILD层230的过程包括沉积ILD层230，且随后平坦化ILD层230的顶表面。可通过(例如)CVD、PVD或某一其它适合沉积过程沉积ILD层230。可通过(例如)CMP过程或某一其它适合平坦化过程平坦化ILD层230。
如图25A到25B中展示，形成从ILD层230的顶表面延伸通过ILD层230到个别源极/漏极区202、选择栅极222及擦除栅极218的导电通路238。为了易于图解，仅标记一些导电通路238。导电通路238可包括(例如)钨、铝、铜、某一其它适合导体。
在一些实施例中，用于形成导电通路238的过程包括形成光致抗蚀剂层以覆盖ILD层230。使用导电通路238的布局图案化光致抗蚀剂层，且在图案化光致抗蚀剂层处于适当位置中的情况下对ILD层230执行蚀刻以形成对应于导电通路238的接触开口。可(例如)通过光刻或某一其它适合图案化过程执行图案化。接着沉积导电层以覆盖ILD层230且填充接触开口。对导电层执行平坦化过程直到到达ILD层230。可通过(例如)CVD、PVD、无电式电镀、电镀或某一其它适合沉积或镀覆过程而沉积导电层。平坦化过程可为(例如)CMP过程或某一其它适合平坦化过程。
如图26A到26B中展示，在导电通路238上方形成导电线237且使导电线237与导电通路238接触。导电线237可包括(例如)铜、铝或某一其它适合导体。在一些实施例中，用于形成导电线237的过程包括沉积金属间介电质(IMD)层232以覆盖ILD层230及导电通路238。可通过(例如)CVD、PVD或某一其它适合沉积过程而沉积IMD层232。接着平坦化IMD层232。接着使用导电线237的布局图案化及蚀刻IMD层232以形成多个开口。可通过光刻/蚀刻过程或某一其它适合图案化/蚀刻过程而执行图案化及蚀刻。形成导电层以覆盖IMD层232且填充开口，且对导电层执行另一平坦化过程以在开口中形成导电线237。可通过(例如)CVD、PVD、无电式电镀、电镀或某一其它适合沉积或镀覆过程而沉积导电层。可通过(例如)CMP过程或某一其它适合平坦化过程而执行IMD层232及导电层的平坦化。在其它实施例中，CESL 236、ILD层230、IMD层232、导电通路238及导电线237界定互连结构228。
如图27中绘示，提供图3A及3B到图26A及26B的方法的一些实施例的流程图2700。虽然本文中将图27的流程图2700绘示且描述为一系列动作或事件，但将了解，不应以限制意义解译这些动作或事件的所绘示顺序。举例来说，一些动作可按不同顺序及/或与除了本文中绘示及/或描述的动作或事件之外的其它动作或事件同时发生。此外，实施本文中的描述的一或多个方面或实施例可能无需全部所绘示动作，且可在一或多个单独动作及/或阶段中实行本文中描绘的一或多个动作。
在2702处，在半导体衬底上方形成垫堆叠，其中垫堆叠包括放置于下垫层上方的上垫层。图3A到3B绘示对应于动作2702的一些实施例的剖面图。
在2704处，通过图案化及蚀刻上垫层而形成图案化上垫层。图4A到4B绘示对应于动作2704的一些实施例的剖面图。
在2706处，在半导体衬底上方/内形成介电层。图5A到5B绘示对应于动作2706的一些实施例的剖面图。
在2708处，在半导体衬底中形成具有隔离区段的隔离结构。图6A到6B绘示对应于动作2708的一些实施例的剖面图。
在2710处，去除图案化上垫层以在隔离区段之间形成开口。图7A到7B绘示对应于动作2710的一些实施例的剖面图。
在2712处，执行增加开口的宽度及高度的第一蚀刻，其中第一蚀刻部分去除下垫层的部分及隔离区段的部分。图8A到8B绘示对应于动作2712的一些实施例的剖面图。
在2714处，执行进一步增加开口的宽度及高度的第二蚀刻，其中第二蚀刻去除下垫层且修圆开口的侧壁。相应地，在增加浮动栅极的临界宽度时可减少由形成于隔离区段中且随后引起浮动栅极具有具备尖锐边缘的底表面的凹坑引起的对存储器单元(及/或其它邻近装置)的电行为的负面效应。图9A到9B绘示对应于动作2714的一些实施例的剖面图。
在2716处，在开口中且在隔离区段上方形成保形介电层。图10A到10B绘示对应于动作2716的一些实施例的剖面图。
在2718处，在保形介电层上方形成浮动栅极层。图11A到11B绘示对应于动作2718的一些实施例的剖面图。
在2720处，平坦化浮动栅极层及保形介电层。图12A到12B绘示对应于动作2720的一些实施例的剖面图。
在2722处，在浮动栅极层上方形成控制栅极介电层、控制栅极及控制栅极硬掩模。图13A及13B到图14A及14B绘示对应于动作2722的一些实施例的剖面图。
在2724处，在浮动栅极层上方且分别沿着控制栅极介电层、控制栅极及控制栅极硬掩模的侧壁形成控制栅极层对。图15A及15B到图16A及16B绘示对应于动作2724的一些实施例的剖面图。
在2726处，在半导体衬底上方形成浮动栅极及浮动介电质，其中浮动栅极介电质分别使浮动栅极与隔离结构分离。图17A到17B绘示对应于动作2726的一些实施例的剖面图。
在2728处，在半导体衬底上方形成浮动栅极间隔件，且在半导体衬底中形成共同源极/漏极区。图18A到18B绘示对应于动作2728的一些实施例的剖面图。
在2730处，在共同源极/漏极区上方形成擦除栅极介电层。图19A到19B绘示对应于动作2730的一些实施例的剖面图。
在2732处，在半导体衬底上方形成擦除栅极、选择栅极介电质及选择栅极。图20A及20B到图21A及21B绘示对应于动作2732的一些实施例的剖面图。
在2734处，在半导体衬底中形成个别源极/漏极区。图22A到22B绘示对应于动作2734的一些实施例的剖面图。
在2736处，在半导体衬底上方形成互连结构。图23A及23B到图26A及26B绘示对应于动作2736的一些实施例的剖面图。
在一些实施例中，本申请案提供一种用于形成半导体装置的方法。所述方法包含在半导体衬底上方形成垫堆叠，其中所述垫堆叠包括下垫层及上垫层。将所述上垫层及所述下垫层分别图案化成图案化上垫层及图案化下垫层。在所述半导体衬底中形成隔离结构，其中所述隔离结构包含由所述图案化上垫层及所述图案化下垫层分离的一对隔离区段。去除所述图案化上垫层以在所述隔离区段之间形成开口，其中所述隔离区段的侧壁按相对于所述图案化下垫层的上表面的第一角度倾斜。执行第一蚀刻以部分去除从所述开口暴露的所述图案化下垫层，且透过所述开口部分去除所述隔离区段，因此所述隔离区段的所述侧壁按大于所述第一角度的第二角度倾斜。执行第二蚀刻以修圆所述隔离区段的所述侧壁且去除从所述开口暴露的所述图案化下垫层。在所述开口中形成浮动栅极。
在其它实施例中，本申请案提供一种用于形成半导体装置的方法。在半导体衬底上方形成垫堆叠，其中所述垫堆叠包含下垫层及上垫层。将所述上垫层及所述下垫层分别图案化成图案化上垫层及图案化下垫层。在所述半导体衬底中形成隔离结构，其中所述隔离结构包含由所述图案化上垫层及所述图案化下垫层分离的第一隔离结构区段及第二隔离结构区段。去除所述图案化上垫层以在所述第一隔离结构区段与所述第二隔离结构区段之间形成开口，其中所述开口由所述第一隔离结构区段及所述第二隔离结构区段的相对侧壁界定。执行第一蚀刻以部分去除所述第一隔离结构区段与所述第二隔离结构区段之间的所述下垫层，且透过所述开口部分去除所述第一隔离结构区段及所述第二隔离结构区段，其中所述第一蚀刻使所述相对侧壁之间的横向分离在所述开口的顶部处比在所述开口的底部处增加更多。执行第二蚀刻以使所述相对侧壁成弓形且去除所述第一隔离结构区段与所述第二隔离结构区段之间的所述图案化下垫层。在所述第一隔离结构区段与所述第二隔离结构区段之间形成第一浮动栅极。
在其他实施例中，本申请案提供一种半导体装置。所述半导体装置包含半导体衬底，所述半导体衬底具有第一源极/漏极区及第二源极/漏极区，其中所述第一源极/漏极区及所述第二源极/漏极区在第一方向上隔开。擦除栅极放置于所述第一源极/漏极区上方。控制栅极放置于所述半导体衬底上方且介于所述第一源极/漏极区与所述第二源极/漏极区之间。选择栅极放置于所述半导体衬底上方且介于所述第二源极/漏极区与所述控制栅极之间。浮动栅极放置于所述控制栅极下方且介于所述选择栅极与所述擦除栅极之间，其中所述浮动栅极具有在横向于所述第一方向的第二方向上基本上平坦的底表面，且其中所述浮动栅极具有在所述第二方向上隔开的第一对弓形侧壁。
上文概述若干实施例的特征，使得本领域的技术人员可较好地理解本揭露的方面。本领域的技术人员应了解，其可容易使用本揭露作为用于设计或修改用于实行相同目的及/或达成本文中介绍的实施例的相同优点的其它过程及结构的基础。本领域的技术人员还应意识到这些等效构造不脱离本揭露的精神及范围且其可在本文中做出各种改变、替代及更改而不脱离本揭露的精神及范围。
符号说明
101 存储器单元阵列
102 半导体衬底
104 存储器单元
104a到104e 存储器单元列
106 存储器单元对
108 隔离结构
108a到108d 隔离区段
110 虚设多环
202 个别源极/漏极区域
204 共同源极/漏极区域
206 浮动栅极介电层
208 浮动栅极
208bs 底表面
210 控制栅极介电层
212 控制栅极
214 控制栅极硬掩模
216 控制栅极间隔件
218 擦除栅极
220 擦除栅极介电层
222 选择栅极
224 浮动栅极间隔件
226 选择栅极介电层
228 互连结构
230 层间介电质(ILD)层
232 金属间介电质(IMD)层
236 接触蚀刻停止层(CESL)
237 导电线
238 导电通路
240 硅化物垫
242 部分
302 垫堆叠
304 下垫层
306 上垫层
402 图案化上垫层
502 图案化下垫层
504 介电层
702a到702c 开口
702bs 底表面
704 第一补角
802 第二蚀刻
804a 第二补角
804b 第四补角
806 第三补角
902 第三蚀刻
904 钝角
1002 保形介电层
1102 浮动栅极层
1302 第一介电层
1304 控制栅极层
1306 控制栅极硬掩模层
1502 控制栅极间隔件层
2002 第二介电层
2004 栅极层
2700 流程图
2702 动作
2704 动作
2706 动作
2708 动作
2710 动作
2712 动作
2714 动作
2716 动作
2718 动作
2720 动作
2722 动作
2724 动作
2726 动作
2728 动作
2730 动作
2732 动作
2734 动作
2736 动作
h1 第一高度
h2 第二高度
h3 第三高度
WC 临界宽度

Claims (10)

1.一种用于形成半导体装置的方法，所述方法包括：
在半导体衬底上方形成垫堆叠，其中所述垫堆叠包括下垫层及上垫层；
将所述上垫层及所述下垫层分别图案化成图案化上垫层及图案化下垫层；
在所述半导体衬底中形成隔离结构，其中所述隔离结构包括由所述图案化上垫层及所述图案化下垫层分离的一对隔离区段；
去除所述图案化上垫层以在所述隔离区段之间形成开口，其中所述隔离区段的侧壁按相对于所述图案化下垫层的上表面的第一角度倾斜且分别界定所述开口的侧；
执行第一蚀刻以部分去除从所述开口暴露的所述图案化下垫层，且透过所述开口部分去除所述隔离区段，因此所述隔离区段的所述侧壁按大于所述第一角度的第二角度倾斜；
执行第二蚀刻以修圆所述隔离区段的所述侧壁且去除从所述开口暴露的所述图案化下垫层；及
在所述开口中形成浮动栅极。
2.根据权利要求1所述的方法，其中在所述第二蚀刻之后，所述开口暴露所述半导体衬底的基本上平坦上表面。
3.根据权利要求1所述的方法，其中所述第一蚀刻为化学氧化物去除COR蚀刻且所述第二蚀刻为湿式蚀刻。
4.根据权利要求3所述的方法，其中所述COR蚀刻包括将所述半导体衬底暴露于铵或氟化氢，且接着在氮气环境中加热所述半导体衬底，且其中所述湿式蚀刻包括稀氢氟酸DHF蚀刻剂。
5.根据权利要求1所述的方法，其中所述浮动栅极的所述形成包括：
沉积导电层以填充所述开口；及
对所述导电层执行化学机械平坦化CMP过程，使得所述导电层及所述隔离区段的上表面基本上平坦。
6.根据权利要求5所述的方法，其进一步包括：
在所述开口中形成介电层，其中所述介电层沿着所述隔离区段的所述修圆侧壁、沿着放置于所述隔离区段的所述修圆侧壁之间的所述半导体衬底的上表面且在所述隔离区段上方连续延伸，其中所述导电层形成于所述介电层上方，且其中对所述介电层执行所述CMP。
7.根据权利要求1所述的方法，其中所述第一蚀刻使所述开口的第一宽度增加大于所述开口的第二宽度，其中所述第一宽度是在所述开口的顶部附近测量且所述第二宽度是在所述开口的底部附近测量。
8.根据权利要求1所述的方法，其中所述隔离区段的所述修圆侧壁按钝角从所述半导体衬底的上表面延伸且分别成弓形到所述隔离区段的上表面。
9.一种用于形成半导体装置的方法，所述方法包括：
在半导体衬底上方形成垫堆叠，其中所述垫堆叠包括下垫层及上垫层；
将所述上垫层及所述下垫层分别图案化成图案化上垫层及图案化下垫层；
在所述半导体衬底中形成隔离结构，其中所述隔离结构包括由所述图案化上垫层及所述图案化下垫层分离的第一隔离结构区段及第二隔离结构区段；
去除所述图案化上垫层以在所述第一隔离结构区段与所述第二隔离结构区段之间形成开口，其中所述开口由所述第一隔离结构区段及所述第二隔离结构区段的相对侧壁界定；
执行第一蚀刻以部分去除所述第一隔离结构区段与所述第二隔离结构区段之间的所述图案化下垫层，且透过所述开口部分去除所述第一隔离结构区段及所述第二隔离结构区段，其中所述第一蚀刻使所述相对侧壁之间的横向分离在所述开口的顶部处比在所述开口的底部处增加更多；
执行第二蚀刻以使所述相对侧壁成弓形且去除所述第一隔离结构区段与所述第二隔离结构区段之间的所述图案化下垫层；及
在所述第一隔离结构区段与所述第二隔离结构区段之间形成第一浮动栅极。
10.一种半导体装置，其包括：
半导体衬底，其具有第一源极/漏极区及第二源极/漏极区，其中所述第一源极/漏极区及所述第二源极/漏极区在第一方向上隔开；
擦除栅极，其放置于所述第一源极/漏极区上方；
控制栅极，其放置于所述半导体衬底上方且介于所述第一源极/漏极区与所述第二源极/漏极区之间；
选择栅极，其放置于所述半导体衬底上方且介于所述第二源极/漏极区与所述控制栅极之间；及
浮动栅极，其放置于所述控制栅极下方且介于所述选择栅极与所述擦除栅极之间，其中所述浮动栅极具有在横向于所述第一方向的第二方向上基本上平坦的底表面，且其中所述浮动栅极具有在所述第二方向上隔开的第一对弓形侧壁。
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