CN104916641A - 通过原位蒸汽氧化形成嵌入式闪存的共源极氧化物 - Google Patents
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Abstract
本发明涉及具有设置在共源极区域和共擦除区域之间的、带有基本平坦的顶面的共源极氧化物层的嵌入式闪存单元及其形成方法。在一些实施例中，该嵌入式闪存单元具有半导体衬底，该半导体衬底带有通过第一沟道区域与第一漏极区域间隔开且通过第二沟道区域与第二漏极区域间隔开的共源极区域。通过原位蒸汽生成(ISSG)工艺在共源极区域上面的位置处形成高质量共源极氧化物层。第一和第二浮置栅极在第一和第二沟道区域上方设置在共擦除栅极的相对侧上，其中，该共擦除栅极具有的基本平坦的底面与共源极氧化物层的基本平坦的顶面邻接。
Description
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及闪存单元及其形成方法。
背景技术
现今的电子器件(例如，计算机、数码相机、电子游戏等)通常包括用于存储数据(例如，文件、图片等)的电子存储器。电子存储器出现多种不同类型。广泛使用的一种电子存储器是闪存。闪存是一种非易失性存储器(即，在不通电时保持数据的存储器)，其提供了简易和快速的数据存储。
闪存将信息存储在存储单元中，这些存储单元具有通过绝缘层与上面的控制栅极以及下面的晶体管沟道区域间隔开的浮置栅极。由于浮置栅极通过绝缘层与沟道区域电隔离，所以其上的电荷被俘获。被俘获的电荷表示存储在存储单元中的数据状态。例如，为了读取闪存单元，通过向控制栅极施加电压来测试沟道区域的导电性(例如，其是导电的还是绝缘的)。由于沟道区域的导电性受到浮置栅极上的电荷的影响，所以可以测量流经沟道区域的电流并且用于再现存储的数据状态。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种存储单元，包括：共源极氧化物层，位于沿着半导体衬底的顶面设置的源极区域上方；第一漏极区域，沿着所述半导体衬底的所述顶面设置在通过第一沟道区域与所述源极区域横向地间隔开的位置处；以及共擦除栅极，设置在所述共源极氧化物层上，其中，所述共擦除栅极包括的基本平坦的底面与所述共源极氧化物层的基本平坦的顶面邻接。
在该存储单元中，所述源极区域包括的掺杂浓度大于或等于1E19cm-3。
在该存储单元中，所述共源极氧化物层的密度大于使用湿式炉氧化工艺所形成的氧化物的密度。
该存储单元还包括：第二漏极区域，沿着所述半导体衬底的顶面在所述源极区域的与所述第一漏极区域相对侧上，设置在通过第二沟道区域与所述源极区域横向地间隔开的位置处；以及第一浮置栅极，通过邻接所述共源极氧化物层的第一浮置栅极氧化物层与所述第一沟道区域间隔开；以及第二浮置栅极，通过邻接所述共源极氧化物层的第二浮置栅极氧化物层与所述第二沟道区域间隔开。
该存储单元还包括：第一控制栅极，设置在所述第一浮置栅极上方；以及第二控制栅极，设置在所述第二浮置栅极上方。
在该存储单元中，所述第一控制栅极通过附加的介电材料和邻接所述第一控制栅极的第一间隔件结构与所述共擦除栅极间隔开，其中，所述第一间隔件结构的厚度大约等于介于所述第一控制栅极和所述共擦除栅极之间的所述附加的介电材料的厚度。
在该存储单元中，所述共源极氧化物层包括与所述基本平坦的顶面相对并且邻接所述源极区域的弯曲的底面。
该存储单元还包括：第一选择栅极，沿着所述第一浮置栅极的与所述共擦除栅极的相对侧进行设置，其中，所述第一选择栅极与第一字线相连接；以及第二选择栅极，沿着所述第二浮置栅极的与所述共擦除栅极的相对侧进行设置，其中，所述第二选择栅极与第二字线相连接。
根据本发明的另一方面，提供了一种嵌入式闪存单元，包括：半导体衬底，包括通过第一沟道区域与第一漏极区域间隔开并且通过第二沟道区域与第二漏极区域间隔开的共源极区域；共源极氧化物层，具有顶面和与所述共源极区域邻接的底面；第一浮置栅极，通过第一浮置栅极氧化物层与所述第一沟道区域间隔开，所述第一浮置栅极氧化物层在所述半导体衬底上面位于与所述共源极氧化物层邻接的第一位置处；第二浮置栅极，通过第二浮置栅极氧化物层与所述第二沟道区域间隔开，所述第二浮置栅极氧化物层在所述半导体衬底上面位于与所述共源极氧化物层邻接的第二位置处；以及共擦除栅极，设置在所述共源极氧化物层上且具有与所述共源极氧化物层的基本平坦的顶面邻接的基本平坦的底面。
在该闪存单元中，所述共源极氧化物层包括与所述基本平坦的顶面相对的并且与所述共源极区域邻接的弯曲的底面。
在该闪存单元中，所述共源极氧化物层在所述共擦除栅极下方位于大约10nm和大约40nm之间的范围内的高度处。
根据本发明的又一方面，提供了一种形成存储单元的方法，包括：在半导体衬底内形成源极区域和漏极区域；实施原位蒸汽生成(ISSG)工艺以在所述源极区域上方形成共源极氧化物层；以及在所述共源极氧化物层上形成栅极结构，其中，所述栅极结构具有的基本平坦的底面与所述共源极氧化物层的基本平坦的顶面邻接。
该方法还包括：在第一浮置栅极氧化物层上方形成第一浮置栅极，所述第一浮置栅极氧化物层在所述半导体衬底上设置在所述源极区域和第一漏极区域之间的第一位置处；在第二浮置栅极氧化物层上方形成第二浮置栅极，所述第二浮置栅极氧化物层在所述半导体衬底上设置在所述源极区域和第二漏极区域之间的第二位置处，其中，所述第二漏极区域位于所述源极区域的与所述第一漏极区域的相对侧上；以及在所述共源极氧化物层上形成共擦除栅极，所述共擦除栅极具有的所述基本平坦的底面与所述共源极氧化物层的所述基本平坦的顶面邻接。
该方法还包括：在所述第一浮置栅极上方形成第一控制栅极，并且在所述第二浮置栅极上方形成第二控制栅极；以及沿着所述浮置栅极的与所述共擦除栅极的相对侧形成与第一字线相连接的第一选择栅极，并且沿着所述浮置栅极的与所述共擦除栅极的相对侧形成与第二字线相连接的第二选择栅极。
该方法还包括：形成与所述第一控制栅极邻接且通过附加的介电材料与所述共擦除栅极间隔开的第一间隔件结构，其中，所述第一间隔件结构的厚度大约等于介于所述第一控制栅极和所述共擦除栅极之间的所述附加的介电材料的厚度。
在该方法中，所述共源极氧化物层包括与所述顶面相对的弯曲的底面。
在该方法中，实施所述ISSG工艺包括：将所述半导体衬底提供至保持在第一压力下的处理室；操作加热元件以提高所述半导体衬底的温度；并且将包括氢气和氧气的气体混合物引入所述处理室中，其中，所述气体混合物在与加热的所述半导体衬底相接触的情况下，形成氢氧化物(OH)和原子氧，所述氢氧化物(OH)和所述原子氧与所述半导体衬底发生反应以形成氧化硅。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1A是具有共源极氧化物层的嵌入式闪存单元的一些实施例的截面图，该共源极氧化物层带有基本平坦的顶面；
图1B示出了具有多个存储单元(对应于图1A)的嵌入式闪存阵列的一些实施例的示意图；
图2示出了具有共源极氧化物层的嵌入式闪存单元的一些附加实施例的截面图，该共源极氧化物层带有基本平坦的顶面；
图3是形成具有使用原位蒸汽生成工艺(ISSG)所生成的共源极氧化物层的嵌入式闪存单元的方法的一些实施例的流程图；以及
图4和图5示出了与形成具有使用原位蒸汽生成(ISSG)工艺所生成的共源极氧化物的嵌入式闪存单元的示例性方法相对应的截面图的一些实施例。
具体实施方式
以下公开提供了多种不同实施例或实例，用于实现所提供的主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，并且也可以包括在第一部件和第二部件之间形成附加的部件，使得第一部件和第二部件不直接接触的实施例。此外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是用于简单和清楚的目的，并且其本身不表示所讨论各个实施例和/或配置之间的关系。
此外，为了便于描述，在此可使用诸如“在…之下”、“在…下面”、“下部”、“在…之上”以及“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除图所示的方位之外，空间相对术语旨在包括器件在使用或操作过程中的不同方位。装置可以以其它方式进行定位(旋转90度或处于其他方位)，并且在此使用的空间相对描述符可以同样地进行相应的解释。
一些闪存单元配置包括共享位于半导体衬底内的共源极区域的一对存储单元。存储单元分别具有设置在漏极区域和共享的共源极区域之间的浮置栅极。在擦除操作期间，将来自浮置栅极的电荷提供给共源极区域或上面的共擦除栅极。共擦除栅极通过共源极氧化物层与共源极区域间隔开，该共源极氧化物层被配置成提供介于共擦除栅极和共源极区域之间的电隔离。
通常使用湿式炉氧化(wet furnace oxidation)工艺在半导体衬底上方形成共源极氧化物层，该湿式炉氧化工艺提供比干式氧化工艺明显更高的生长速率。湿式炉氧化工艺将硅衬底暴露于具有水蒸汽的高温环境中。水蒸汽中的水通过氧化物层扩散到氧化物/硅界面，其中，水与硅相互作用以形成二氧化硅(例如，Si(固体)+H2O(气体)->SiO2(固体)+2H2(气体))。
然而，湿式炉氧化工艺导致共源极氧化物层从半导体衬底向外凸起，以提供底面具有凸曲率的上面的共擦除栅极，从而在由共擦除栅极所生成的电场中形成非均匀性(当施加电压时)。电场中的非均匀性会导致较低的击穿电压(Vbd)和可靠性的问题。此外，湿式炉氧化工艺也由于未反应硅中的悬空键而提供劣质氧化物。劣质氧化物增大了介于共源极氧化物层和上面的共擦除栅极之间的界面处的粗糙度，并且会导致擦除电流波动。
因此，本发明涉及设置在共源极和共擦除栅极之间的具有基本平坦的顶面的共源极氧化物层的嵌入式闪存单元及其形成方法。在一些实施例中，嵌入式闪存单元具有带有共源极区域的半导体衬底，共源极区域通过第一沟道区域与第一漏极区域间隔开且通过第二沟道区域与第二漏极区域间隔开。通过原位蒸汽生成(ISSG)工艺在共源极区域上面的位置处形成高质量共源极氧化物层。第一和第二浮置栅极在位于共源极氧化物层上的共擦除栅极的相对两侧上被设置在第一和第二沟道区域上方。共擦除栅极的基本平坦的底面与共源极氧化物层的基本平坦的顶面邻接。共源极氧化物的基本平坦的顶面改善了闪存单元的击穿电压和可靠性。
图1A是嵌入式闪存单元100(即，集成在包括逻辑元件的集成电路中的非独立的闪存单元)的一些实施例的截面图。
嵌入式闪存单元100包括半导体衬底102，该半导体衬底具有位于第一漏极区域106a和第二漏极区域106b之间的共源极区域104。沿着半导体衬底102的顶面设置共源极区域104、第一漏极区域106a以及第二漏极区域106b。第一沟道区域105a在共源极区域104和第一漏极区域106a之间延伸。第二沟道区域105b在共源极区域104和第二漏极区域106b之间延伸。在一些实施例中，共源极区域104可以包括重掺杂浓度(例如，大于或等于1E19cm-3)。在一些实施例中，共源极区域104可以包括硼或磷掺杂物。
包括多个栅极结构的栅极区域107设置在半导体衬底102上方。栅极区域107通过介电层114与半导体衬底102间隔开。在一些实施例中，介电层114可以包括氧化物层(例如，SiO2、GeO2、Ga2O3等)。介电层114将一个或多个栅极结构与沟道区域105a和105b以及共源极区域104电隔离。栅极区域107包括第一数据存储区域108a和第二数据存储区域108b，第一数据存储区域108a和第二数据存储区域108b被配置成共享共源极区域104和上面的共擦除栅极110。
第一数据存储区域108a包括设置在第一沟道区域105a上方的第一浮置栅极112a。第一浮置栅极112a可以被配置成存储与第一数据状态(例如，“1”或“0”)相关联的电荷。第一浮置栅极112a通过浮置栅极氧化物层114b(设置在半导体衬底102和浮置栅极112a之间的介电层114的一部分)与下面的半导体衬底102间隔开并且通过附加的介电材料118与上面的第一控制栅极116a间隔开。第一选择栅极120a设置在第一浮置栅极112a的第一侧上。共擦除栅极110设置在第一浮置栅极112a的与第一侧相对的第二侧上。附加的介电材料118将第一浮置栅极112a与第一选择栅极120a和共擦除栅极110间隔开。
第二数据存储区域108b包括设置在第二沟道区域105b上方的第二浮置栅极112b。第二浮置栅极112b可以被配置成存储与第二数据状态相关联的电荷。第二浮置栅极112b通过浮置栅极氧化物层114b与下面的半导体衬底102间隔开并且通过附加的介电材料118与上面的第二控制栅极116b间隔开。第二选择栅极120b设置在第二浮置栅极112b的第一侧上。共擦除栅极110设置在第二浮置栅极112b的与第一侧相对的第二侧上。附加的介电材料118将第二浮置栅极112b与第二选择栅极120b和共擦除栅极110间隔开。
共源极氧化物层114a(介电层114的设置在共源极区域104和共擦除栅极110之间的一部分)在横向地设置在第一浮置栅极112a和第二浮置栅极112b之间的位置处在共擦除栅极110和共源极区域104之间进行延伸。共源极氧化物层114a被配置成提供介于共擦除栅极110和共源极区域104之间电隔离。共源极氧化物层114a具有弯曲的底面，该底面在界面112处与共源极区域104的顶面邻接。使用原位蒸汽生成(ISSG)工艺形成共源极氧化物层114a，该工艺在半导体衬底102的顶部界面处提供氧和氢自由基，从而导致共源极氧化物层114a具有很小的向上体积膨胀，从而提供具有基本平坦的顶面的共源极氧化物层114a。共源极氧化物层114a的基本平坦的顶面在界面124处与共擦除栅极110的基本平坦的底面邻接。
与通过湿式炉氧化方法所形成的具有弯曲的顶面的共源极氧化物层相比，共源极氧化物层114a的基本平坦的顶面提供了更好的成品率和可靠性。例如，共源极氧化物层114a的基本平坦的顶面提供了共擦除栅极110的基本平坦的底面，从而防止在向具有弯曲的底面的共擦除栅极施加电压时会发生的电场中的非均匀性的性能降低。
图1B示出了具有多个嵌入式闪存单元110a至110f(对应于图1A)的闪存阵列126的示意图。
闪存阵列126包括多行嵌入式闪存单元(例如，100a、100b、100c等)，多行嵌入式闪存单元与共字线128ax和128bx以及共电源线130a和130b相连接。闪存阵列126还包括多列嵌入式闪存单元(例如，100a、100d等)，多列嵌入式闪存单元与共位线132a至132c相连接。例如，嵌入式闪存单元100a具有与第一字线128al相连接的第一选择栅极(例如，120a)、与第二字线128bl相连接的第二选择栅极(例如，120b)、与电源线130a相连接的源极区域(例如，104a)、与第一共位线132a相连接的第一漏极区域(例如，106a)以及与第二共位线132b相连接的第二漏极区域(例如，106b)。
在操作期间，通过浮置栅极112和选择栅极120的一系列组合来控制沟道区域105(例如，105a或105b)内的电荷载流子的传导。例如，可以通过以下步骤对闪存单元100进行编程(写入)：向控制栅极116施加高电压以在浮置栅极112和沟道区域105之间形成电场以及向选择栅极120同时施加电压。注入来自沟道区域105的电子作为热载流子穿过浮置栅极氧化物层114b(沿着如图1A所示的线134)以对浮置栅极112进行充电。该注入的电荷改变浮置栅极阈值电压，以表示逻辑“0”状态(而未充电的浮置栅极表示“1”状态)。可以通过向共擦除栅极110施加负电压以通过隧道效应(Fowler–Nordheim tunneling，又称福勒诺德海姆隧道效应)的工艺将存储的电荷从浮置栅极112驱至共擦除栅极110(沿着如图1A所示的线136)来实现擦除闪存单元100。
一旦编程完毕，可以通过向选择栅极120(通过字线128)和漏极区域106(通过位线132)施加参考电压而将共源极区域104接地来读取闪存单元100。例如，施加给字线128的参考电压使选择栅极120和沟道区域105的相关联部分导通。如果浮置栅极被擦除(低阈值状态)且嵌入式闪存单元100输出逻辑“1”，则嵌入式闪存单元100传导电流。然而，如果对浮置栅极112进行编程(高阈值状态)且嵌入式闪存单元100输出逻辑“0”，则嵌入式闪存单元100不导电。
图2示出了嵌入式闪存单元200的一些更为详细的实施例的截面图。
闪存单元200包括设置在半导体衬底102上方的介电层114。在各个实施例中，半导体衬底102可以包括硅或其他已知的半导体材料。浮置栅极112a和112b位于介电层114上方。浮置栅极112a和112b可以包括多晶硅、金属、金属硅化物、金属氮化物或诸如氮化硅的具有高陷阱密度的电介质。
介电层114包括共源极氧化物层114a和浮置栅极氧化物层114b。共源极氧化物层114a设置在共源极区域104和共擦除栅极110之间。浮置栅极氧化物层114b设置在半导体衬底102和浮置栅极112a和112b之间。共源极氧化物层114a的高度随着横向位置而变化。在一些实施例中，共源极氧化物层114a在共擦除栅极110的中心下方的位置处可以具有第一高度h1，该第一高度大于共擦除栅极110的边缘处的第二高度h2。例如，在一些实施例中，第一高度h1可以在大约10nm和大约40nm之间的范围内，而第二高度h2可以在大约7nm和大约15nm之间的范围内。
共源极氧化物层114a由ISSG工艺形成。ISSG工艺在形成期间提供了氧化物层的最小的向上体积膨胀，这导致共源极氧化物层114a具有基本平坦的上表面。由于最小的向上体积膨胀减小了浮置栅极氧化物层114b的在其边缘处的膨胀，所以共源极氧化物层114a的平坦的上表面改善了浮置栅极氧化物层114b的均匀性。在各个实施例中，浮置栅极氧化物层114b可以具有的厚度在浮置栅极112的外边缘和浮置栅极112的中心之间变化介于大约3nm至4nm之间。例如，浮置栅极氧化物层114b在浮置栅极112a和112b的边缘处可以具有的第三高度h3在大约11nm和12nm之间的范围内，并且在浮置栅极112a和112b的中心处可以具有的第四高度h4在大约7nm和9nm之间的范围内。由于用于对浮置栅极112a和112b进行编程的电荷载流子从下面的沟道区域105a和105b被注入到浮置栅极112a和112b中，所以浮置栅极氧化物层114b的高度均匀性提供了浮置栅极112a和112b的精确编程。
由于共源极氧化物层114a的密度和低缺陷水平，共源极氧化物层114a(通过ISSG工艺形成)可以进一步与使用湿式炉氧化工艺所形成的氧化物层区分开。例如，共源极氧化物层114a比使用湿式炉氧化工艺所形成的氧化物层具有更大的密度。共源极氧化物层114a的较大密度允许更薄的共源极氧化物层114a提供介于共擦除栅极110和共源极区域104之间的电隔离。例如，在一些实施例中，共源极氧化物层114a被配置成提供的击穿电压与使用湿式炉氧化工艺所形成氧化物(其厚度是共源极氧化物层114a的两倍)的击穿电压类似。
共源极氧化物层114a与使用湿式炉氧化工艺所形成的氧化物层相比还包括更少的缺陷。例如，由于共源极氧化物层114a覆盖共源极区域104，所以用于形成共源极氧化物层114a的氧化工艺将消耗来自共源极区域104的掺杂的半导体材料。由湿式炉氧化工艺生成的氧化物具有来自共源极区域104的掺杂杂质(例如，磷酸盐、硼、砷等)，从而降低了氧化物的击穿电压。由于ISSG工艺在形成氧化物期间去除了这种掺杂杂质(例如，通过在高温下燃烧掉掺杂杂质)，所以共源极氧化物层114a具有较低浓度的这种杂质。由于非反应性硅(即，不被氧化的硅)，共源极氧化物层114a也包括更少的缺陷。
控制栅极116a和116b设置在浮置栅极112a和112b上方，而选择栅极120a和120b分别设置为紧邻浮置栅极112a和112b。控制栅极116a和116b以及选择栅极120a和120b被配置成控制存储在邻近的浮置栅极112a和112b中的数据状态。在一些实施例中，间隔件结构202可以设置在控制栅极116和浮置栅极112之间、控制栅极116和共擦除栅极110之间以及控制栅极116和选择栅极120之间。例如，间隔件结构202可以包括介电材料，诸如氮化硅、氧化硅、正硅酸乙酯(TEOS)或高温氧化物(HTO)。
浮置栅极112、控制栅极116、共擦除栅极110以及选择栅极120通过设置在半导体衬底102上方的附加的介电材料118间隔开。在一些实施例中，间隔件结构202也可以设置在控制栅极116和选择栅极120、共擦除栅极110以及浮置栅极112之间。
在一些实施例中，设置在控制栅极116和共擦除栅极110之间的第一间隔件结构202a的厚度t1大约等于介于控制栅极116和共擦除栅极110之间的附加的介电材料118的厚度t2。在一些实施例中，第一间隔件结构202a的厚度t1小于介于控制栅极116和共擦除栅极110之间的附加的介电材料118的厚度t2。在一些实施例中，控制栅极116和共擦除栅极110之间的附加的介电材料118的厚度t2小于介于浮置栅极112和共擦除栅极110之间的附加的介电材料118的厚度t3。
在一些实施例中，覆盖层204可以设置在控制栅极116a和116b上方。覆盖层204可以包括能够在制造闪存单元200期间图案化控制栅极116a和116b的硬掩模材料。在一些实施例中，保护涂层206可以设置在附加的介电材料118上方。保护涂层206可以包括诸如氧化硅、氮化硅或它们的组合的介电层。
虽然在闪存单元的背景下在图1A至图2中描述了共源极氧化物层114a(通过ISSG工艺形成)，但是应该理解，所公开的共源极氧化物层并不限于这种应用。相反，所公开的共源极氧化物层可以应用于氧化物层覆盖着重掺杂区域(例如，具有掺杂浓度大于或等于大约1E19的区域)的任何器件。由于低缺陷的共源极氧化物层会减少通常出现在这种重掺杂区域之上的缺陷的数量(例如，通过ISSG工艺所形成的高密度、低缺陷的共源极氧化物层会燃烧掉缺陷，从而提供具有改善的隔离的氧化物)，所以使用重掺杂区域上方的高密度、低缺陷的共源极氧化物层改善了共源极氧化物层的隔离，。
图3是形成具有使用原位蒸汽生成(ISSG)工艺所生成的共源极氧化物层的存储单元(例如，嵌入式闪存单元)的方法300的一些实施例的流程图。
虽然下面将所公开的方法300示出和描述为一系列的步骤或事件，但是应该理解，这些步骤或事件的所示出的顺序不应解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或除了在此示出和/或描述的步骤或事件之外，其他步骤或事件还会同时发生。此外，实现在此的描述的一个或多个方面或实施例不一定需要所有示出的步骤。另外，可以在一个或多个单独的步骤和/或阶段中实施在此描述的一个或多个步骤。
在步骤302中，在半导体衬底内形成源极区域和漏极区域。半导体衬底可以包括任何类型的半导体主体(例如，硅、硅锗、绝缘体上硅)，诸如，半导体晶圆和/或一个或多个晶圆上管芯以及任意其他类型的半导体和/或与其相关的外延层。共源极区域可以包括重掺杂的源极区域(例如，具有的掺杂浓度大于或等于1E19cm-3)。可以通过将掺杂物种类选择性地注入半导体衬底来形成源极和漏极区域。在一些实施例中，可以在注入之后实施高温扩散以将掺杂物种类驱至半导体衬底中。
在一些使用方法300形成嵌入式闪存单元的实施例中，源极区域可以包括在半导体衬底内的横向地位于第一漏极区域和第二漏极区域之间的位置处形成的共源极区域。
在步骤304处，可以在半导体衬底上方形成薄氧化物层。在一些实施例中，薄氧化物层可以包括核心氧化物层(例如，具有的厚度在5nm和10nm之间的范围内)，在与嵌入式闪存单元相同的集成电路上形成逻辑器件的过程中使用该核心氧化物层。在其他实施例中，薄氧化物层可以包括通过将半导体衬底暴露于周围环境所形成的原生氧化物(例如，具有的厚度在1nm和2nm之间的范围内)。
在步骤306处，可以在薄氧化层上方形成位于共源极区域的相对两侧上第一浮置栅极和第二浮置栅极。
在步骤308处，实施原位蒸汽生成(ISSG)工艺以在共源极区域上面的位置处形成具有基本平坦的顶面的共源极氧化物层。在各个实施例中，根据半导体衬底的材料，共源极氧化物层可以包括氧化硅(SiO2)、氧化锗(GeO2)、氧化镓(Ga2O3)或一些其他氧化物。ISSG工艺是低压快速热氧化工艺，其中氢气和氧气被引入到保持降低的压力的处理室中，以在加热的半导体衬底的表面处形成蒸汽(例如，水蒸汽H2O)。ISSG工艺通过硅和氧与半导体衬底的界面氧化形成共源极氧化物层，从而导致生成的氧化物层在半导体衬底内膨胀至更大的深度，同时保持与半导体衬底相对的基本平坦的顶面。
在步骤310处，在共源极氧化物层上形成具有基本平坦的底面的栅极结构。共擦除栅极的基本平坦的底面邻接共源极氧化物层的基本平坦的顶面。在一些实施例中，可以通过汽相沉积技术(例如，化学汽相沉积，物理汽相沉积等)沉积共擦除栅极。在一些实施例中，栅极结构可以包括位于横向地设置在第一漏极区域和第二漏极区域之间的共源极区域上方的共擦除栅极。
在步骤312处，可以在第一和第二浮置栅极上方形成第一和第二控制栅极。第一控制栅极形成在第一浮置栅极上方，而第二控制栅极形成在第二浮置栅极上方。在一些实施例中，可以通过汽相沉积技术形成第一和第二选择栅极。在一些实施例中，可以在实施ISSG工艺(步骤308)之前形成第一和第二控制栅极。
在步骤314处，可以紧邻第一和第二浮置栅极形成第一和第二选择栅极。沿着浮置栅极的与共擦除栅极相对的一侧形成第一选择栅极(与第一字线相连接)，并且沿着浮置栅极的与共擦除栅极相对的一侧形成第二选择栅极(与第二字线相连接)。在一些实施例中，可以通过汽相沉积技术形成第一和第二选择栅极。
图4和图5示出了与形成具有使用原位蒸汽生成(ISSG)工艺所生成的共源极氧化物层的嵌入式闪存单元的示例性方法相对应的截面图的一些实施例。
图4示出了原位蒸汽生成(ISSG)工艺(与步骤308相对应)的一些实施例的截面图400。
如截面图400所示，半导体衬底102被提供至位于处理室402内的支撑结构404。半导体衬底102包括设置在第一漏极区域106a和第二漏极区域106b之间的共源极区域104。薄氧化物层406(例如，核心氧化物或原生氧化物)可以在半导体衬底102的顶面上设置在共源极区域104上面的位置处。在一些实施例中，处理室402包括冷壁快速热退火(RTP)处理室。在一些实施例中，处理室402具有的第一压力在大约1托尔和大约20托尔之间的范围内。
氢气源408和氧气源410与处理室402连通。氢气源408被配置成向没有预燃烧的处理室402提供氢气(H2)。氧气源被配置成向没有预燃烧的处理室402提供氧气(O2)。在一些实施例中，氢气源408和氧气源410与保持在大于第一压力的第二压力下的混合罐412相连接。混合罐412通过入口414与处理室402相连接。H2和O2气体在输入到处理室402之前，可以在混合罐412内混合。在一些实施例中，氢气源408和氧气源410可以被配置成通过包括在大约1％和50％之间的H2和在大约99％和50％之间的O2的气体混合物充满处理室402。
处理室402包括被配置成加热半导体衬底102的加热元件416。在一些实施例中，加热元件416可以包括灯(例如，钨卤素灯)。加热元件416可以被配置成生成热量418，热量418将半导体衬底102的顶面温度升高至在大约800℃和大约1100℃之间的范围内的温度。在一些实施例中，温度测量装置420可以被配置成测量半导体衬底102的顶面处的温度并且生成调节加热元件416的操作的控制信号Sctrl，直到半导体衬底102的顶面达到所需温度。
当H2和O2气体与被加热的半导体衬底102接触时，半导体衬底102作为点火源进行操作，该点火源使得H2和O2气体原位发生反应且形成氢氧化物(OH)和原子氧(AO)。氢氧化物(OH)和原子氧(AO)与半导体衬底102发生反应以形成氧化硅。在形成共源极氧化物层之后，可以快速冷却半导体衬底102并且将其从处理室402中移除。在一些实施例中，冷却元件(未示出)可以设置在处理室402内的允许半导体衬底102快速冷却的位置处。在一些实施例中，冷却元件可以包括液体冷却系统。
图5示出了半导体衬底102的截面图500和504，其示出使用ISSG工艺形成共源极氧化物层的一些实施例。
如截面图500所示，氢氧化物(OH)和原子氧(AO)扩散到半导体衬底102中到达位于薄氧化物层406和半导体衬底102之间的界面502。氢氧化物(OH)和原子氧(AO)与半导体衬底102发生反应以形成共源极氧化物层。在一些实施例中，可以在10秒和180秒之间的处理时间段内实施ISSG工艺。应该理解，可以根据共源极氧化物层的所需厚度来增加或减少处理时间。
还应该理解，通过ISSG工艺所生长的氧化物的位置和方向可以根据氢含量和/或ISSG工艺的处理时间而变化。例如，在H2含量为20％时，共源极氧化物生长可以限于由箭头506所示出的向下方向。增加ISSG工艺的处理时间和/或增大H2含量(例如，至大于20％)可以导致共源极氧化物生长如箭头508和510所示的那样附加地发生在浮置栅极下面。
如截面图504所示，ISSG工艺形成共源极氧化物层114a。如箭头506所示，共源极氧化物层主要在共源极区域104之上的区域中在向下方向上生长，使得共源极氧化物层114a在顶面上的凸起较小。共源极氧化物层的很小的向上膨胀减少了浮置栅极112a和112b上的氧化物的侵蚀(由于较少的向外的氧化物体积膨胀)，并且因此使得第一间隔件结构202a具有更竖直的定向(即，较小的间隔件侧壁角Φ)。
因此，本发明涉及具有设置在共源极区域和共擦除栅极之间的、带有基本平坦的顶面的共源极氧化物层的闪存单元及其形成方法。
在一些实施例中，本发明涉及一种存储单元。该存储单元包括位于沿着半导体衬底的顶面设置的源极区域上方的共源极氧化物层。该存储单元还包括沿着半导体衬底的顶面设置在通过第一沟道区域与源极区域横向地间隔开的位置处的第一漏极区域。该存储单元还包括设置在共源极氧化物层上的共擦除栅极，其中，共擦除栅极包括的基本平坦的底面与共源极氧化物层的基本平坦的顶面邻接。
在其他实施例中，本发明涉及一种嵌入式闪存单元。该嵌入式闪存单元包括半导体衬底，该半导体衬底包括通过第一沟道区域与第一漏极区域间隔开并且通过第二沟道区域与第二漏极区域间隔开的共源极区域。该嵌入式闪存单元还包括的共源极氧化物层具有与共源极区域邻接的底面和顶面。该嵌入式闪存单元还包括通过第一浮置栅极氧化物层与第一沟道区域间隔开的第一浮置栅极，以及通过第二浮置栅极氧化物层与第二沟道区域间隔开的第二浮置栅极，其中，第一浮置栅极氧化物层在半导体衬底上面位于与共源极氧化物层邻接的第一位置处，第二浮置栅极氧化物层在半导体衬底上面位于与共源极氧化物层邻接的第二位置处。该嵌入式闪存单元还包括设置在共源极氧化物层上且具有与共源极氧化物层的顶面邻接的基本平坦的底面的共擦除栅极。
在又一些实施例中，本发明涉及一种形成存储单元的方法。该方法包括在半导体衬底内形成源极区域和漏极区域。该方法还包括实施原位蒸汽生成(ISSG)工艺以在源极区域上方形成共源极氧化物层。该方法还包括在共源极氧化物层上形成栅极结构，其中，栅极区域具有的基本平坦的底面与共源极氧化物层的基本平坦的顶面邻接。
以上已概述了几个实施例的特征，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域的技术人员应该理解，他们可以容易地使用本发明作为基础来设计或更改用于实施与在此所介绍实施例相同的目的和/或实现相同的优点的其他工艺和结构。本领域的技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出各种改变、替换和更改。
Claims (10)
1.一种存储单元，包括：
共源极氧化物层，位于沿着半导体衬底的顶面设置的源极区域上方；
第一漏极区域，沿着所述半导体衬底的所述顶面设置在通过第一沟道区域与所述源极区域横向地间隔开的位置处；以及
共擦除栅极，设置在所述共源极氧化物层上，其中，所述共擦除栅极包括的基本平坦的底面与所述共源极氧化物层的基本平坦的顶面邻接。
2.根据权利要求1所述的存储单元，其中，所述源极区域包括的掺杂浓度大于或等于1E19cm-3。
3.根据权利要求1所述的存储单元，其中，所述共源极氧化物层的密度大于使用湿式炉氧化工艺所形成的氧化物的密度。
4.根据权利要求1所述的存储单元，还包括：
第二漏极区域，沿着所述半导体衬底的顶面在所述源极区域的与所述第一漏极区域相对侧上，设置在通过第二沟道区域与所述源极区域横向地间隔开的位置处；以及
第一浮置栅极，通过邻接所述共源极氧化物层的第一浮置栅极氧化物层与所述第一沟道区域间隔开；以及
第二浮置栅极，通过邻接所述共源极氧化物层的第二浮置栅极氧化物层与所述第二沟道区域间隔开。
5.根据权利要求4所述的存储单元，还包括：
第一控制栅极，设置在所述第一浮置栅极上方；以及
第二控制栅极，设置在所述第二浮置栅极上方。
6.根据权利要求5所述的存储单元，其中，所述第一控制栅极通过附加的介电材料和邻接所述第一控制栅极的第一间隔件结构与所述共擦除栅极间隔开，其中，所述第一间隔件结构的厚度大约等于介于所述第一控制栅极和所述共擦除栅极之间的所述附加的介电材料的厚度。
7.根据权利要求1所述的存储单元，其中，所述共源极氧化物层包括与所述基本平坦的顶面相对并且邻接所述源极区域的弯曲的底面。
8.根据权利要求1所述的存储单元，还包括：
第一选择栅极，沿着所述第一浮置栅极的与所述共擦除栅极的相对侧进行设置，其中，所述第一选择栅极与第一字线相连接；以及
第二选择栅极，沿着所述第二浮置栅极的与所述共擦除栅极的相对侧进行设置，其中，所述第二选择栅极与第二字线相连接。
9.一种嵌入式闪存单元，包括：
半导体衬底，包括通过第一沟道区域与第一漏极区域间隔开并且通过第二沟道区域与第二漏极区域间隔开的共源极区域；
共源极氧化物层，具有顶面和与所述共源极区域邻接的底面；
第一浮置栅极，通过第一浮置栅极氧化物层与所述第一沟道区域间隔开，所述第一浮置栅极氧化物层在所述半导体衬底上面位于与所述共源极氧化物层邻接的第一位置处；
第二浮置栅极，通过第二浮置栅极氧化物层与所述第二沟道区域间隔开，所述第二浮置栅极氧化物层在所述半导体衬底上面位于与所述共源极氧化物层邻接的第二位置处；以及
共擦除栅极，设置在所述共源极氧化物层上且具有与所述共源极氧化物层的基本平坦的顶面邻接的基本平坦的底面。
10.一种形成存储单元的方法，包括：
在半导体衬底内形成源极区域和漏极区域；
实施原位蒸汽生成(ISSG)工艺以在所述源极区域上方形成共源极氧化物层；以及
在所述共源极氧化物层上形成栅极结构，其中，所述栅极结构具有的基本平坦的底面与所述共源极氧化物层的基本平坦的顶面邻接。
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Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105428270A (zh) * | 2015-11-11 | 2016-03-23 | 武汉新芯集成电路制造有限公司 | 一种测试闪存电荷聚集的版图结构 |
| CN108054121A (zh) * | 2017-12-14 | 2018-05-18 | 武汉新芯集成电路制造有限公司 | 一种改善隧穿氧化层生长工艺中晶圆抖动的方法 |
| CN109585274A (zh) * | 2018-11-30 | 2019-04-05 | 上海华力微电子有限公司 | 半导体结构的制备方法 |
| CN110504268A (zh) * | 2018-05-16 | 2019-11-26 | 台湾积体电路制造股份有限公司 | 半导体装置及减低半导体装置中扭结效应的方法 |
| WO2023216367A1 (zh) * | 2022-05-10 | 2023-11-16 | 北京知存科技有限公司 | 半导体器件及其制造方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6238235B2 (ja) * | 2014-06-13 | 2017-11-29 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US9276005B1 (en) * | 2014-12-04 | 2016-03-01 | Silicon Storage Technology, Inc. | Non-volatile memory array with concurrently formed low and high voltage logic devices |
| US9917165B2 (en) * | 2015-05-15 | 2018-03-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory cell structure for improving erase speed |
| US9780101B1 (en) * | 2016-11-24 | 2017-10-03 | United Microelectronics Corp. | Flash cell structure and method of fabricating the same |
| US9966380B1 (en) * | 2016-12-12 | 2018-05-08 | Texas Instruments Incorporated | Select gate self-aligned patterning in split-gate flash memory cell |
| TWI642925B (zh) * | 2017-05-17 | 2018-12-01 | 台達電子工業股份有限公司 | 用於空氣感測裝置的測試系統與方法 |
| US10170488B1 (en) * | 2017-11-24 | 2019-01-01 | Taiwan Semiconductor Manfacturing Co., Ltd. | Non-volatile memory of semiconductor device and method for manufacturing the same |
| US11164881B2 (en) * | 2018-09-11 | 2021-11-02 | Globalfoundries Singapore Pte. Ltd. | Transistor device, memory arrays, and methods of forming the same |
| US11018151B2 (en) | 2018-09-26 | 2021-05-25 | Sandisk Technologies Llc | Three-dimensional flat NAND memory device including wavy word lines and method of making the same |
| US10985171B2 (en) | 2018-09-26 | 2021-04-20 | Sandisk Technologies Llc | Three-dimensional flat NAND memory device including wavy word lines and method of making the same |
| US10762966B2 (en) * | 2018-10-30 | 2020-09-01 | Globalfoundries Singapore Pte. Ltd. | Memory arrays and methods of forming the same |
| TWI700819B (zh) * | 2018-11-09 | 2020-08-01 | 物聯記憶體科技股份有限公司 | 非揮發性記憶體及其製造方法 |
| US10700090B1 (en) | 2019-02-18 | 2020-06-30 | Sandisk Technologies Llc | Three-dimensional flat NAND memory device having curved memory elements and methods of making the same |
| US10700078B1 (en) | 2019-02-18 | 2020-06-30 | Sandisk Technologies Llc | Three-dimensional flat NAND memory device having curved memory elements and methods of making the same |
| TWI696273B (zh) * | 2019-05-15 | 2020-06-11 | 力晶積成電子製造股份有限公司 | 具有輔助閘的快閃記憶體暨其製作方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050207199A1 (en) * | 2004-03-17 | 2005-09-22 | Chiou-Feng Chen | Flash memory with enhanced program and erase coupling and process of fabricating the same |
| US20050207225A1 (en) * | 2004-03-17 | 2005-09-22 | Chiou-Feng Chen | Self-aligned split-gate NAND flash memory and fabrication process |
| US20090207662A1 (en) * | 2008-02-20 | 2009-08-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-Transistor Non-Volatile Memory Element |
| CN102569051A (zh) * | 2011-09-08 | 2012-07-11 | 上海华力微电子有限公司 | 一种淀积sonos 存储器隧穿氧化层的方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5620913A (en) | 1996-05-28 | 1997-04-15 | Chartered Semiconductor Manufacturing Pte Ltd. | Method of making a flash memory cell |
| US6855598B2 (en) * | 2003-03-13 | 2005-02-15 | Powerchip Semiconductor Corp. | Flash memory cell including two floating gates and an erasing gate |
| US20040256657A1 (en) * | 2003-06-20 | 2004-12-23 | Chih-Wei Hung | [flash memory cell structure and method of manufacturing and operating the memory cell] |
| US7928499B2 (en) * | 2007-03-07 | 2011-04-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Profile of flash memory cells |
| US8119538B1 (en) | 2007-08-09 | 2012-02-21 | Cypress Semiconductor Corporation | Oxide formation in a plasma process |
| US8273625B2 (en) * | 2010-04-09 | 2012-09-25 | Taiwan Semiconductor Manufacturing Company, Ltd. | Structure for flash memory cells |
| US9159735B2 (en) * | 2013-07-18 | 2015-10-13 | Taiwan Semiconductor Manufacturing Co., Ltd. | Architecture to improve cell size for compact array of split gate flash cell with buried common source structure |
-
2014
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- 2014-12-31 TW TW103146480A patent/TWI613711B/zh active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20050207199A1 (en) * | 2004-03-17 | 2005-09-22 | Chiou-Feng Chen | Flash memory with enhanced program and erase coupling and process of fabricating the same |
| US20050207225A1 (en) * | 2004-03-17 | 2005-09-22 | Chiou-Feng Chen | Self-aligned split-gate NAND flash memory and fabrication process |
| US20090207662A1 (en) * | 2008-02-20 | 2009-08-20 | Taiwan Semiconductor Manufacturing Company, Ltd. | Multi-Transistor Non-Volatile Memory Element |
| CN102569051A (zh) * | 2011-09-08 | 2012-07-11 | 上海华力微电子有限公司 | 一种淀积sonos 存储器隧穿氧化层的方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105428270A (zh) * | 2015-11-11 | 2016-03-23 | 武汉新芯集成电路制造有限公司 | 一种测试闪存电荷聚集的版图结构 |
| CN105428270B (zh) * | 2015-11-11 | 2019-07-02 | 武汉新芯集成电路制造有限公司 | 一种测试闪存电荷聚集的版图结构 |
| CN108054121A (zh) * | 2017-12-14 | 2018-05-18 | 武汉新芯集成电路制造有限公司 | 一种改善隧穿氧化层生长工艺中晶圆抖动的方法 |
| CN110504268A (zh) * | 2018-05-16 | 2019-11-26 | 台湾积体电路制造股份有限公司 | 半导体装置及减低半导体装置中扭结效应的方法 |
| CN110504268B (zh) * | 2018-05-16 | 2021-02-26 | 台湾积体电路制造股份有限公司 | 半导体装置及减低半导体装置中扭结效应的方法 |
| CN109585274A (zh) * | 2018-11-30 | 2019-04-05 | 上海华力微电子有限公司 | 半导体结构的制备方法 |
| CN109585274B (zh) * | 2018-11-30 | 2020-09-15 | 上海华力微电子有限公司 | 半导体结构的制备方法 |
| WO2023216367A1 (zh) * | 2022-05-10 | 2023-11-16 | 北京知存科技有限公司 | 半导体器件及其制造方法 |
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