CN105428270B - 一种测试闪存电荷聚集的版图结构 - Google Patents
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Abstract
本发明涉及半导体制造技术领域，尤其涉及一种测试闪存电荷聚集的版图结构，通过将位于同一根字线上的部分相邻的两个闪存单元通过导通区连接在一起，以在对任一闪存单元进行写入/擦除操作时，驱使与该闪存单元相连接的其他闪存单元也均进行写入/擦除操作；以分别表征闪存单元编程和擦除时的电荷聚集程度，进而可以区分电性变化是由哪个因素引起的，以便能有针对性地对工艺进行改善。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种测试闪存电荷聚集的版图结构。
背景技术
随机存储器，例如DRAM与SRAM，在使用过程中存在掉电后所存储的数据丢失的问题。为了克服这个问题，人们已经设计并开发了多种非易失性存储器。最近，基于浮栅概念的闪存由于其具有小的单元尺寸和良好的工作性能已成为最通用的非易失性存储器。非易失性存储器主要包括两种基本的结构：堆叠栅极(stack gate)结构和分离栅极式(splitgate)结构。
电荷聚集(Charge trap)是闪存(flash)产品中导致循环操作中器件性能衰退(cycling degradation)的重要因素，对于分离栅闪存(split gate flash)来说，影响cycling degradation的电荷聚集来自于读写(Program)时聚集于浮栅氧化层(Floatinggate oxide)的电荷以及来自于擦除(Erase)时聚集于遂穿氧化层(Tunnel Oxide)的电荷，传统的电性测试结构无法精准表征电荷聚集的严重程度。
对基本单元(single cell)反复读写和擦除(program&erase)之后，其电性特征必然发生变化，但是传统的电性测试(WAT)结构只能测试整个单元(single cell)的电性变化(例如Vt shift(电压变化))，但是无法区分Vt shift是由哪个因素导致的(Program orErase)，以致于在工艺改进时很难作出相应的改善，这是本领域技术人员所不期望的。
发明内容
针对上述存在的问题，本发明公开了一种测试闪存电荷聚集的版图结构，所述版图结构包括：若干闪存单元；以及若干根字线(word line)，且每根所述字线均与多个所述闪存单元的控制栅连接；
其中，任一根所述字线连接的多个所述闪存单元中，相邻的部分所述闪存单元通过导通区予以连接，以在对任一所述闪存单元进行写入/擦除操作时，驱使与该闪存单元相连接的其他闪存单元也均进行写入/擦除操作。
上述的测试闪存电荷聚集的版图结构，其中，所述闪存单元为分离栅闪存单元。
上述的测试闪存电荷聚集的版图结构，其中，所述闪存单元的读写和擦除具有不同的通道。
上述的测试闪存电荷聚集的版图结构，其中，所述闪存单元包括：
半导体衬底，设置有有源区；
浮栅，设置于所述半导体衬底和所述控制栅之间；
擦除栅结构，设置于相邻的两个所述控制栅之间的所述半导体衬底之上；
其中，部分所述有源区设置于所述控制栅的下方，以形成将相邻的部分所述闪存单元予以连接的所述导通区。
上述的测试闪存电荷聚集的版图结构，其中，所述浮栅和所述半导体衬底之间设置有浮栅氧化层，所述浮栅和所述控制栅之间设置有氮氧化物介电层。
上述的测试闪存电荷聚集的版图结构，其中，所述擦除栅结构包括擦除栅氧化层和覆盖所述擦除栅氧化层上表面的擦除栅。
上述的测试闪存电荷聚集的版图结构，其中，采用自对准多晶硅工艺(selfalignment poly)形成所述浮栅。
上述发明具有如下优点或者有益效果：
本发明公开了一种测试闪存电荷聚集的版图结构，通过将位于同一根字线上的部分相邻的两个闪存单元通过导通区连接在一起，以在对任一闪存单元进行写入/擦除操作时，驱使与该闪存单元相连接的其他闪存单元也均进行写入/擦除操作；以分别表征闪存单元编程和擦除时的电荷聚集程度，进而可以区分电性变化是由哪个因素引起的，以便能有针对性地对工艺进行改善。
附图说明
通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。
图1是本发明背景技术中测试闪存电荷聚集的版图结构示意图；
图2是本发明实施例中测试闪存电荷聚集的版图结构示意图；
图3是本发明实施例中相邻的两个闪存单元的电性特征的示意图。
具体实施方式
下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。
如图1所示，传统技术中的测试闪存电荷聚集的版图结构相邻闪存单元的有源区之间是彼此隔离的，无法分别表征闪存单元编程和擦除时的电荷聚集程度。
基于上述问题，如图2所示。本发明公开了一种测试闪存电荷聚集的版图结构，包括若干闪存单元若干闪存单元；以及若干根字线，且每根字线均与多个闪存单元的控制栅连接；其中，任一根字线(word line)连接的多个闪存单元中，相邻的部分闪存单元(例如图中的闪存单元1和闪存单元2；以及闪存单元3和闪存单元4)通过导通区(如图2中的位于闪存单元1和闪存单元2之间圆圈部分所示的为闪存单元1和闪存单元2之间的导通区；位于闪存单元3和闪存单元4之间圆圈部分所示的为闪存单元3和闪存单元4之间的导通区)予以连接，以在对任一闪存单元进行写入/擦除操作时，驱使与该闪存单元相连接的其他闪存单元也均进行写/擦除操作，以分别表征闪存单元编程和擦除时的电荷聚集程度，进而可以区分电性变化是由哪个因素引起的，以便能有针对性地对工艺进行改善。电性测试时，可以分别表征闪存单元编程和擦除时的电荷聚集程度，进而可以区分电性变化是由哪个因素引起的，以便能有针对性地对工艺进行改善。这是由于浮栅的形成和有源区(AA)的形貌以及控制栅的形貌直接相关，因此可以改变有源区的形貌使部分有源区设置于控制栅的下方作为导通区，从而使得形成的浮栅(在控制栅下方的部分)直接导通(在控制栅形成之前，浮栅和有源区完全重合)，从而能将同一根字线上相邻的两个闪存单元连接起来。
该版图结构能够分别表征闪存单元编程和擦除时的电荷聚集程度的原理如下：
电性测试时，在对任一闪存单元进行写入操作时(热电子注入)，由于浮栅导通的作用，使得与该闪存单元相连接的另一闪存单元也达到写入的效果，但是电荷注入引发的电荷聚集只发生于该闪存单元的浮栅下面的氧化层，另一闪存单元则不会受到影响；而在擦除时，由于擦除栅上的高压作用，整个字线上的单元同时擦除，电荷聚集同时发生在各自闪存单元的隧穿氧化层，因为操作条件一样，擦除造成的电荷聚集程度相当。
具体的，以闪存单元1和闪存单元2为例来对该电性测试过程进行详细的说明，请继续参照附图2，在对闪存单元1进行读写操作时，由于导通区的导通作用，电子穿过闪存单元1的浮栅氧化层进入闪存单元1的浮栅多晶硅(floating gate poly)的同时，也会进入闪存单元2的浮栅多晶硅(此时闪存单元1和闪存单元2的浮栅多晶硅连接在一起)；在擦除的时候，闪存单元1和闪存单元2中的电子会同时穿过各自的遂穿氧化层进入擦除栅多晶硅(erase gate poly)；如此反复循环(cycle)，在此过程中，闪存单元1会受到浮栅氧化层和遂穿氧化层的电荷聚集的影响(charge trap)的影响，而闪存单元2只会受到遂穿氧化层的charge trap的影响，从而能够分别表征闪存单元编程和擦除时的电荷聚集程度。
在本发明一个优选的实施例中，上述闪存单元为分离栅闪存单元。
在本发明一个优选的实施例中，上述闪存单元的读写和擦除具有不同的通道。
在本发明一个优选的实施例中，设置有有源区的半导体衬底、设置于半导体衬底和控制栅之间的浮栅以及设置于相邻的两个控制栅之间的半导体衬底之上的擦除栅结构，其中，部分有源区设置于控制栅的下方，以形成将相邻的部分闪存单元予以连接的导通区。
在本发明一个优选的实施例中，上述浮栅和半导体衬底之间设置有浮栅氧化层，浮栅和控制栅之间设置有氮氧化物介电层。
在本发明一个优选的实施例中，上述擦除栅结构包括擦除栅氧化层和覆盖该擦除栅氧化层上表面的擦除栅。
在本发明一个优选的实施例中，采用自对准多晶硅工艺形成浮栅。
此外，如图3所示(其中横坐标为电流(μA)，纵坐标为电压(V)；100为闪存单元1的电性特征曲线，200为闪存单元2的电性特征曲线，300为闪存单元1进行循环操作后的电性特征曲线，400为闪存单元2进行循环操作后的电性特征曲线)，最终两个闪存单元的电性特征会呈现不同的现象，由此可以推断Δ即为写入时产生的衰退，而12则为擦除时产生的衰退，比较Δ和12的大小，就可以判断引起衰退的弱点(weakpoint)/因素。
综上，本发明公开了一种测试闪存电荷聚集的版图结构，通过将位于同一根字线上的部分相邻的两个闪存单元通过导通区连接在一起，以在对任一闪存单元进行写入/擦除操作时，驱使与该闪存单元相连接的其他闪存单元也均进行写入/擦除操作；以分别表征闪存单元编程和擦除时的电荷聚集程度，进而可以区分电性变化是由哪个因素引起的，以便能有针对性地对工艺进行改善。
本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (6)
1.一种测试闪存电荷聚集的版图结构，其特征在于，所述版图结构包括：若干闪存单元；以及若干根字线，且每根所述字线均与多个所述闪存单元的控制栅连接；
其中，任一根所述字线连接的多个所述闪存单元中，相邻的部分所述闪存单元通过导通区予以连接，以在对任一所述闪存单元进行写入/擦除操作时，驱使与该闪存单元相连接的其他闪存单元也均进行写入/擦除操作；
所述闪存单元包括：
半导体衬底，设置有有源区；
浮栅，设置于所述半导体衬底和所述控制栅之间；
擦除栅结构，设置于相邻的两个所述控制栅之间的所述半导体衬底之上；
其中，部分所述有源区设置于所述控制栅的下方，以形成将相邻的部分所述闪存单元予以连接的所述导通区；
进行擦除操作时，被擦除闪存单元和与所述被擦除闪存单元相连接的其他闪存单元中的电子会同时穿过各自的隧穿氧化层进入擦除栅多晶硅；
通过操作所述闪存单元写入和擦除时产生的电性特征曲线判断所述闪存单元中引起衰退的弱点因素。
2.如权利要求1所述的测试闪存电荷聚集的版图结构，其特征在于，所述闪存单元为分离栅闪存单元。
3.如权利要求2所述的测试闪存电荷聚集的版图结构，其特征在于，所述闪存单元的读写和擦除具有不同的通道。
4.如权利要求1所述的测试闪存电荷聚集的版图结构，其特征在于，所述浮栅和所述半导体衬底之间设置有浮栅氧化层，所述浮栅和所述控制栅之间设置有氮氧化物介电层。
5.如权利要求1所述的测试闪存电荷聚集的版图结构，其特征在于，所述擦除栅结构包括擦除栅氧化层和覆盖所述擦除栅氧化层上表面的擦除栅。
6.如权利要求1所述的测试闪存电荷聚集的版图结构，其特征在于，采用自对准多晶硅工艺形成所述浮栅。
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