CN107810534A - 操作具有抹除去偏压的存储器的设备及方法 - Google Patents

操作具有抹除去偏压的存储器的设备及方法 Download PDF

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Abstract

操作存储器的方法包含：在抹除操作期间，分别在分别形成一串串联连接存储器单元中的第一群组的存储器单元及第二群组的存储器单元的沟道区域的第一半导体材料及第二半导体材料中形成第一电压电平及第二电压电平，同时将第三电压电平施加于所述第一群组的存储器单元的控制栅极且将第四电压电平施加于所述第二群组的存储器单元的控制栅极。设备包含一串串联连接存储器单元的不同群组的存储器单元及控制器，不同群组的存储器单元邻接具有第一导电类型的半导体材料的相应部分且由具有第二导电类型的半导体材料的部分与具有所述第一导电类型的所述半导体材料的邻接部分分离，所述控制器经配置以在抹除操作期间将相应且不同电压电平施加于相应不同群组的存储器单元中的存储器单元的控制栅极。

Description

操作具有抹除去偏压的存储器的设备及方法
技术领域
本发明大体上涉及存储器，且特定地说，在一或多项实施例中，本发明涉及操作具有抹除去偏压的存储器的设备及方法。
背景技术
存储器装置通常用作为计算机或其它电子装置中的内部半导体集成电路装置。存在诸多不同类型的存储器，包含随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)及快闪存储器。
快闪存储器已发展成用于广泛范围的电子应用的非易失性存储器的普遍来源。快闪存储器通常使用允许高存储器密度、高可靠性及低电力消耗的单晶体管存储器单元。存储器单元通过电荷存储结构(例如浮动栅极或电荷陷阱)的编程(其通常被称为写入)或其它物理现象(例如相变或偏振)的阈值电压变化(Vt)确定每一存储器单元的数据状态(例如数据值)。快闪存储器及其它非易失性存储器的一般使用包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线装置、移动电话及可移除存储器模块，且非易失性存储器的使用不断在扩大。
例如，NAND快闪存储器是通用型快闪存储器装置，所谓的其中布置基本存储器单元配置的逻辑形式。通常，NAND快闪存储器的存储器单元的阵列经布置使得阵列的行的每一存储器单元的控制栅极连接在一起以形成存取线，例如字线。阵列的列包含一起串联连接于一对选择晶体管(例如源极选择晶体管及漏极选择晶体管)之间的存储器单元的串(通常称为NAND串)。每一源极选择晶体管连接到源极线，而每一漏极选择晶体管连接到数据线，例如列位线。“列”是指通常耦合到局部数据线(例如局部位线)的群组的存储器单元。其无需任何特定定向或线性关系，但替代地是指存储器单元与数据线之间的逻辑关系。
为满足较高容量存储器的要求，设计者继续致力于增大存储器密度(例如集成电路裸片的给定面积中的存储器的数目)。增大存储器密度的一种方式是形成堆叠存储器阵列(例如，通常指称三维存储器阵列)。具有堆叠存储器阵列的此类存储器的操作会存在在以单层形成的存储器阵列中所未遇见的挑战。
附图说明
图1是根据实施例的作为电子系统的部分与处理器通信的存储器的简化框图。
图2A是如可用于参考图1所描述的类型的存储器中的存储器单元的阵列的部分的示意图。
图2B是如可用于参考图1所描述的类型的存储器中的存储器单元的阵列的部分的另一示意图。
图2C是如可用于参考图1所描述的类型的存储器中的存储器单元的阵列的部分的另一示意图。
图3A是如先前技术的存储器单元的阵列的部分的横截面图。
图3B是与实施例一起使用的存储器单元的阵列的部分的横截面图。
图3C是与实施例一起使用的存储器单元的阵列的部分的另一横截面图。
图3D是与实施例一起使用的存储器单元的阵列的部分的简化横截面图。
图4A到4D是与实施例一起使用的NAND串的部分的简化横截面图。
图5是用于描述根据实施例的抹除去偏压的一串串联连接存储器单元的概念图。
图6是根据实施例的操作存储器的方法的流程图。
图7是根据实施例的操作存储器的方法的流程图。
图8是根据实施例的操作存储器的方法的流程图。
图9是根据实施例的操作存储器的方法的流程图。
具体实施方式
在下列详细描述中，参考形成所述详细描述的部分的附图且在附图中通过说明来展示特定实施例。在图式中，相同参考数字贯穿如果干视图描述基本上类似组件。可利用其它实施例且可在不背离本发明的范围的情况下作出结构、逻辑及电性改变。因此，下列详细描述不应被视为意在限制。
图1是根据实施例的第一设备(呈存储器(例如存储器装置)100的形式)的简化框图，所述第一设备与作为第三设备(呈电子系统的形式)的部分的第二设备(呈处理器130的形式)通信。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线装置、移动电话及可移除存储器模块及其类似者。处理器130(例如存储器装置100外部的控制器)可为存储器控制器或其它外部主机装置。
存储器装置100包含逻辑上布置成行及列的存储器单元阵列104。逻辑行的存储器单元通常连接到相同存取线(通常被称为字线)，而逻辑列的存储器单元通常选择性地连接到相同数据线(通常被称为位线)。单一存取线可与存储器单元的多于一个逻辑行相关联且单一数据线可与多于一个逻辑列相关联。存储器单元阵列104的至少一部分的存储器单元(图1中未展示)布置成串联连接存储器单元的串。
提供行解码电路108及列解码电路110来解码地址信号。接收及解码地址信号以存取存储器单元阵列104。存储器装置100还包含用于管理命令、地址及数据到存储器装置100的输入以及数据及状态信息从存储器装置100的输出的输入/输出(I/O)控制电路112。地址寄存器114与I/O控制电路112及行解码电路108及列解码电路110通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路112及控制逻辑116通信以锁存传入命令。
控制器(例如内部控制器(例如控制逻辑116))响应于命令而控制对存储器单元阵列104的存取且产生用于外部处理器130的状态信息，即，控制逻辑116经配置以根据本文中所描述的实施例来执行存取操作(例如抹除操作)。控制逻辑116与行解码电路108及列解码电路110通信以响应于地址而控制行解码电路108及列解码电路110。
控制逻辑116还与高速缓冲存储器寄存器118及数据寄存器120通信。高速缓冲存储器寄存器118锁存传入数据或外传数据，如由控制逻辑116导引以暂时地存储数据，而存储器单元阵列104忙于分别写入或读取其它数据。在编程操作(例如，通常被称为写入操作)期间，将用于转移到存储器单元阵列104的数据从高速缓冲存储器寄存器118传递到数据寄存器120；接着将来自I/O控制电路112的新数据锁存于高速缓冲存储器寄存器118中。在读取操作期间，将用于输出到外部处理器130的数据从高速缓冲存储器寄存器118传递到I/O控制电路112；接着将新数据从数据寄存器120传递到高速缓冲存储器寄存器118。状态寄存器122与I/O控制电路112及控制逻辑116通信以锁存用于输出到处理器130的状态信息。
存储器装置100在控制逻辑116处经由控制链路132从处理器130接收控制信号。所述控制信号可包含至少芯片启用CE#、命令锁存启用CLE、地址锁存启用ALE及写入启用WE#。可取决于存储器装置100的本质而进一步经由控制链路132接收额外控制信号(图中未展示)。存储器装置100经由经多路复用输入/输出(I/O)总线134从处理器130接收命令信号(其表示命令)、地址信号(其表示地址)及数据信号(其表示数据)且经由I/O总线134将数据输出到处理器130。
例如，在I/O控制电路112处经由I/O总线134的输入/输出(I/O)引脚[7:0]接收命令且将命令写入命令寄存器124中。在I/O控制电路112处经由总线134的输入/输出(I/O)引脚[7:0]接收地址且将地址写入地址寄存器114中。在I/O控制电路112处经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收数据且将数据写入高速缓冲存储器寄存器118中。随后将数据写入用于编程存储器单元阵列104的数据寄存器120中。针对另一实施例，可省略高速缓冲存储器寄存器118，且将数据直接写入数据寄存器120中。还经由用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出数据。
所属领域技术人员将了解，可提供额外电路及信号且已简化图1的存储器装置100。应认识到，可能未必将参考图1所描述的各种块组件的功能隔离成集成电路装置的相异组件或组件部分。例如，集成电路装置的单一组件或组件部分可经调适以执行图1的多于一个块组件的功能。替代地，可组合集成电路装置的一或多个组件或组件部分来执行图1的单一块组件的功能。
另外，已根据用于接收及输出各种信号的普遍惯例来描述特定I/O引脚，但应注意，可在各种实施例中使用其它组合或数个I/O引脚。
图2A是如可用于参考图1所描述的类型的存储器中的存储器单元阵列200A的部分(例如，作为存储器单元阵列104的部分)的示意图。存储器阵列200A包含存取线(例如字线2020到202N)及数据线(例如位线2040到204M)。字线202可依多对一关系连接到全局存取线(例如全局字线)(图2A中未展示)。针对一些实施例，存储器阵列200A可形成于(例如)可经导电地掺杂以具有导电类型(例如p型导电性(例如形成p井)或n型导电性(例如形成n井))的半导体上方。
存储器阵列200A可布置成行(各自对应于字线202)及列(各自对应于位线204)。每一列可包含一串串联连接存储器单元，例如NAND串2060到206M中的一者。每一NAND串206可连接(例如，选择性地连接)到共同源极216且可包含存储器单元2080到208N。存储器单元208表示用于存储数据的非易失性存储器单元。每一NAND串206的存储器单元208可串联连接于选择晶体管210(例如场效晶体管)(例如选择晶体管2100到210M(例如，其可为源极选择晶体管，通常被称为选择栅极源极)中的一者)与选择晶体管212(例如场效晶体管)(例如选择晶体管2120到212M(例如，其可为漏极选择晶体管，通常被称为选择栅极漏极)中的一者)之间。选择晶体管2100到210M可通常连接到选择线214(例如源极选择线)，且选择晶体管2120到212M可通常连接到选择线215(例如漏极选择线)。
每一选择晶体管210的源极可连接到共同源极216。每一选择晶体管210的漏极可连接到对应NAND串206的存储器单元2080。例如，选择晶体管2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每一选择晶体管210可经配置以将对应NAND串206选择性地连接到共同源极216。每一选择晶体管210的控制栅极可连接到选择线214。
每一选择晶体管212的漏极可连接到对应NAND串206的位线204。例如，选择晶体管2120的漏极可连接到对应NAND串2060的位线2040。每一选择晶体管212的源极可连接到对应NAND串206的存储器单元208N。例如，选择晶体管2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每一选择晶体管212可经配置以将对应NAND串206选择性地连接到对应位线204。每一选择晶体管212的控制栅极可连接到选择线215。
图2A中的存储器阵列可为三维存储器阵列，例如，其中NAND串206可基本上垂直于含有共同源极216的平面且垂直于含有可基本上平行于含有共同源极216的平面的位线204的平面延伸。
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压变化)的数据存储结构234(例如浮动栅极、电荷陷阱等等)及控制栅极236，如图2A中所展示。在一些情况中，存储器单元208可进一步具有界定源极230及界定漏极232。存储器单元208使其控制栅极236连接到(且在一些情况中形成)字线202。
存储器单元208的列是选择性地连接到给定位线204的NAND串206或多个NAND串206。存储器单元208的行可为通常连接到给定字线202的存储器单元208。存储器单元208的行可包含但未必包含通常连接到给定字线202的全部存储器单元208。存储器单元208的列可通常被划分成存储器单元208的一或多个群组的物理页，且存储器单元208的物理页通常包含通常连接到给定字线202的每隔一个存储器单元208。例如，通常连接到字线202N且选择性地连接到偶数位线204(例如位线2040、2042、2044等等)的存储器单元208可为存储器单元208(例如偶数存储器单元)的物理页，而通常连接到字线202N且选择性地连接到奇数位线204(例如位线2041、2043、2045等等)的存储器单元208可为存储器单元208(例如奇数存储器单元)的另一物理页。虽然图2A中未明确描绘位线2043到2045，但从图式明白，可处位线2040到位线204M连续编号存储器单元阵列200A的位线204。通常连接到给定字线202的其它群组的存储器单元208还可界定存储器单元208的物理页。针对特定存储器装置，通常连接到给定字线的全部存储器单元可被视为物理页。在单一读取操作期间被读取或在编程操作期间被编程的物理页(例如上部页存储器单元或下部页存储器单元)的部分(其在一些实施例中可仍为整行)可被视为逻辑页。存储器单元的块可包含经配置以被一起抹除的此类存储器单元，例如连接到字线2020到202N的全部存储器单元(例如共享共同字线202的全部NAND串206)。
图2B是如可用于参考图1所描述的类型的存储器中的存储器单元阵列200B的部分(例如，作为存储器单元阵列104的部分)的另一示意图。图2B中的相同编号的元件对应于参考图2A所提供的描述。图2B提供三维NAND存储器阵列结构的实例的额外细节。三维NAND存储器阵列200B可并入垂直结构，其可包含其中支柱的部分可充当NAND串206的存储器单元的沟道区域的半导体支柱。NAND串206可各自由选择晶体管212(例如，其可为漏极选择晶体管，通常被称为选择栅极漏极)选择性地连接到位线2040到204M且由选择晶体管210(例如，其可为源极选择晶体管，通常被称为选择栅极源极)连接到共同源极216。多个NAND串206可选择性地连接到相同位线204。可通过偏压选择线2150到215L以选择性地启动各自介于NAND串206与位线204之间的特定选择晶体管212来将NAND串206的子集连接到其相应位线204。可通过偏压选择线214来启动选择晶体管210。每一字线202可连接到存储器阵列200B的存储器单元的多个行。通常由特定字线202彼此连接的存储器单元的行可共同指称层。
图2C是如可用于参考图1所描述的类型的存储器中的存储器单元阵列200C的部分(例如，作为存储器单元阵列104的部分)的另一示意图。图2C中的相同编号的元件对应于参考图2A所提供的描述。图2C描绘进一步包含分离NAND串206的存储器单元层叠250的中间选择栅极211的NAND串206的单一实例。将参考图3A到3C更详细描述存储器单元层叠250。虽然将图2C的中间选择栅极211描绘成简单场效晶体管，但其可替代地使用相同于存储器单元208的结构。当使用存储器单元208的结构时，中间选择栅极211可维持抹除数据状态(例如)使得此类中间选择栅极211可利用相同于施加于存储器单元208的控制栅极的电压电平的电压电平的范围。中间栅极211连接到相应选择线217。
图3A是如先前技术的存储器单元的阵列的部分的横截面图。通常通过下列步骤来制造三维存储器阵列：形成导体及电介质的交替层；在此类层中形成孔；在孔的侧壁上形成额外材料来界定存储器单元的栅极堆叠及其它栅极；且随后使用半导体材料来填充孔以界定支柱区段来充当存储器单元的沟道与栅极。为了提高支柱区段及邻接半导体材料的导电性(例如，在其形成时)，通常在与邻接半导体材料的接口处的支柱区段中形成导电(例如，导电掺杂)部分。此类导电部分通常由不同于支柱区段及邻接半导体材料的导电类型形成。例如，如果支柱区段由P型半导体材料形成，那么导电部分可具有N型导电性。
穿过多层形成孔通常归因于通常用于半导体产业中的移除程序的本质而产生具有朝向孔的底部的减小直径的孔。为缓解孔变得过窄，可分段形成参考图2A到2C所描述的类型的阵列，使得可形成用于形成NAND串的第一部分的层，接着可移除部分以界定孔，且剩余结构可形成于孔内。在形成NAND串的第一部分之后，NAND串的第二部分可依类似方式形成于第一部分上方。图3A描绘此类型的结构。
在图3A中，横截面图中描绘两串串联连接存储器单元。应注意，图式中的各种元件之间的空间可表示电介质材料。
参考图3A，第一NAND串包含第一支柱区段34000及第二支柱区段34010。第一支柱区段34000及第二支柱区段34010可各自由具有第一导电类型的半导体材料(例如P型多晶硅)形成。导电部分34200及34210可分别形成于支柱区段34000及34010的底部处，其中导电部分34200电连接到源极216且导电部分34210电连接到支柱区段34000。导电部分34200及34210可由具有不同于第一导电类型的第二导电类型的半导体材料形成。针对其中第一支柱区段34000及第二支柱区段34010可各自由P型多晶硅形成的实例，导电部分34200及34210可由N型半导体材料(例如N型多晶硅)形成。另外，导电部分34200及34210可具有高于支柱区段34000及34010的导电电平。例如，导电部分34200及34210可具有N+导电性。替代地，导电部分34200及34210可由导体(例如金属或金属硅化物)形成。
支柱区段34010通过导电插塞3440电连接到数据线204。在此实例中，导电插塞3440还可由具有第二导电类型的半导体材料形成且可同样具有高于支柱区段34000及34010的导电电平。替代地，导电插塞3440可由导体(例如金属或金属硅化物)形成。第一NAND串进一步包含源极选择线214与支柱区段34000的交叉点处的源极选择栅极及漏极选择线215与支柱区段34010的交叉点处的漏极选择栅极。第一NAND串进一步包含存取线2020到2027中的每一者与支柱区段34000及34010的交叉点处的存储器单元。此类存储器单元进一步包含数据存储结构23400到23470。虽然图3A的结构经描绘成包含仅8条存取线202以提高图式的可读性，但典型NAND结构可具有显著更多存取线202。
虽然未全部标号，但为使图3A清楚，在支柱区段340的两侧上描绘数据存储结构234。个别数据存储结构234可完全包绕其相应支柱区段340，因此界定单一存储器单元的数据存储结构234。替代地，熟知结构具有分段数据存储结构234，使得多于一个(例如两个)存储器单元界定于存取线202与支柱区段340的每一交叉点处。本文中所描述的实施例与围绕支柱区段340界定的存储器单元的数目无关。
为了提高跨导电部分34210的导电性，第一NAND串进一步包含选择线217的交叉点处的中间栅极。此将第一NAND串的存储器单元划分成第一存储器单元层叠2500及第二存储器单元层叠2501。
存储器单元层叠250一般可被视为共享共同支柱区段340的存储器单元的群组(即，充当所述群组的存储器单元的沟道区域的单一支柱区段340)且可经扩展以包含多个群组的存储器单元，其中每一此群组的存储器单元共享共同支柱区段340，且相应共同支柱区段340依相同电平(其可包含共享共同组的存取线202(例如一或多者)的全部此类群组的存储器单元)形成(例如，由相同存取线202相交)。例如，存储器单元层叠2500可包含形成于存取线2020及2021与支柱区段34000的交叉点处的此类存储器单元。存储器单元层叠2500可进一步包含形成于存取线2020及2021与其相应支柱区段34000及34001的交叉点处的此类存储器单元，且可仍进一步包含形成于存取线2020及2021与支柱区段34000及34001及依相同电平形成的任何其它支柱区段340的交叉点处的全部存储器单元。
进一步参考图3A，第二NAND串包含第一支柱区段34001及第二支柱区段34011。第一支柱区段34001及第二支柱区段34011可各自由具有第一导电类型的半导体材料(例如P型多晶硅)形成。导电部分34201及34211可分别形成于支柱区段34001及34011的底部处，其中导电部分34201电连接到源极216且导电部分34211电连接到支柱区段34001。导电部分34201及34211可由具有第二导电类型的半导体材料形成。针对其中第一支柱区段34001及第二支柱区段34011可各自由P型多晶硅形成的实例，导电部分34201及34211可由N型半导体材料(例如N型多晶硅)形成。另外，导电部分34201及34211可具有高于支柱区段34001及34011的导电电平。例如，导电部分34201及34211可具有N+导电性。
支柱区段34011通过导电插塞3441电连接到数据线204。在此实例中，导电插塞3441还可由具有第二导电类型的半导体材料形成且可同样具有高于支柱区段34001及34011的导电电平。替代地，导电插塞3441可由导体(例如金属或金属硅化物)形成。第二NAND串进一步包含源极选择线214与支柱区段34001的交叉点处的源极选择栅极及漏极选择线215与支柱区段34011的交叉点处的漏极选择栅极。第二NAND串进一步包含存取线2020到2027中的每一者与支柱区段34001及34011的交叉点处的存储器单元。此类存储器单元进一步包含数据存储结构23401到23471。
为了提高跨导电部分34211的导电性，第二NAND串进一步包含选择线217与支柱区段34011的交叉点处的中间栅极。此将第二NAND串的存储器单元划分成第一存储器单元层叠2500及第二存储器单元层叠2501。
随着技术变化，可存在形成具有较小横向尺寸的支柱区段340的期望，或可存在形成具有增大数目个存储器单元的NAND串的期望。两种情形可导致使用多于两个存储器单元层叠250来形成NAND串。NAND串中的存储器单元层叠250的此数目变化可带来操作挑战。
图3B是与实施例一起使用的存储器单元的阵列的部分的横截面图。图3B的结构不同于图3A的结构，其在于：图3B的结构包含源极216与数据线204之间的额外支柱区段340(即，34020及34021)及对应额外导电部分342(即，34220及34221)及额外选择线217(即，2171)。虽然图3B的结构被描绘成仅包含8条存取线202以提高图式的可读性，但可对具有更少或更多存取线202的NAND结构执行各种实施例。类似地，虽然图3B的所得存储器单元层叠250被描绘成具有少于图3A的存储器单元的对应存储器单元，但图3B的存储器单元层叠250被描绘成具有不同数目个存储器单元，本文中所描述的实施例与存储器单元的数目无关，存储器单元的数目与个别存储器单元层叠250或存储器单元层叠250的任何组合相关联。
虽然在图3B中描绘用于形成作为简单场效晶体管的选择栅极的选择线214、215及217(例如，分别作为选择栅极210、212及211，如图2C中所展示)，但可使用相同于存储器单元的结构。图3C是与实施例一起使用的存储器单元的阵列的部分的另一横截面图。图3C的结构不同于图3B的结构，其在于：图3C的结构包含其相应选择线214、215与217之间的电荷存储结构233、235及237。所得选择栅极可被操作成虚设存储器单元，例如，无法寻址用于存储用户数据。虚设存储器单元可各自经编程成一些共同数据状态(例如抹除数据状态)且接收相同于其对应存储器单元层叠的存储器单元(即，共享相同于对应选择栅极的支柱区段340的此类存储器单元)的电压。替代地，可操作此类虚设存储器单元好似其是简单场效晶体管，而不考虑任何数据状态。
图3D是与实施例一起使用的一串串联连接存储器单元的部分的简化横截面图。所述串串联连接存储器单元包含具有第一导电类型的第一半导体材料3400及具有所述第一导电类型的第二半导体材料3401。所述串串联连接存储器单元进一步包含介于所述第一半导体材料3400与所述第二半导体材料3401之间的第三半导体材料342，其具有不同于所述第一导电类型(与所述第一导电类型相反)的第二导电类型。所述串串联连接存储器单元中的第一群组的存储器单元(由存取线2020及数据存储结构2340表示)邻接第一半导体材料3400。第一半导体材料3400可形成所述第一群组的存储器单元的沟道区域。所述串串联连接存储器单元中的第二群组的存储器单元(由存取线2021及数据存储结构2341表示)邻接第二半导体材料3401。第二半导体材料3401可形成所述第二群组的存储器单元的沟道区域。针对各种实施例，当形成于第一半导体材料3400上的电压电平不同于(例如小于)形成于第二半导体材料3401上的电压电平时(例如，在对第一群组的存储器单元及第二群组的存储器单元的抹除操作期间)，施加于存取线2020的电压电平不同于(例如小于)施加于存取线的电压电平2021。可分别响应于第二半导体材料3401或第一半导体材料3400的较高电压电平来通过跨第三半导体材料342的电压降而形成第一半导体材料3400或第二半导体材料3401的电压电平。例如，可将电压电平直接施加于半导体材料340中的一者或通过具有第二导电类型的一些其它半导体材料将电压电平施加于半导体材料340中的一者，因此形成其电压电平，且可通过半导体材料342在其它半导体材料340中形成所得电压电平。
图4A到4D是与实施例一起使用的NAND串的部分的简化横截面图且描绘导电部分342与对应选择线(例如214、215或217)之间的关系。应注意，虽然图4A到4D的选择线经展示成形成简单场效晶体管，但所得选择栅极也可使用相同于存储器单元的结构，如参考图3C所描述。图4A展示完全驻留于选择线214/215/217与支柱区段340的交叉点处的选择栅极的沟道区域的长度外的导电部分342。图4B展示完全驻留于选择线214/215/217与支柱区段340的交叉点处的选择栅极的沟道区域的长度内的导电部分342。图4C展示部分驻留于选择线214/215/217与支柱区段340的交叉点处的选择栅极的沟道区域的长度内的导电部分342。且图4D展示延伸超过选择线214/215/217与支柱区段340的交叉点处的选择栅极的沟道区域的长度的导电部分342。进一步应注意，可使用支柱区段340的顶部处的导电部分342来倒转图4A到4D中的每一者，此是因为导电部分342可形成于支柱区段340的顶部处而非底部处，如参考图3A到3C所描述。
虽然提供导电部分342及/或导电插塞344来提高导电性(例如，邻接支柱区段340之间，支柱区段340与源极216之间或支柱区段340与数据线204之间，其中此类导电元件由具有不同于支柱区段340或源极216的导电类型的导电类型的半导体材料形成)，但有效地形成二极管使得可期望跨每一者的电压降。此电压降一般并非操作例如其中仅使用两个支柱区段340的图3A中所描述的结构中的顾虑。然而，由于使用多于三个或三个支柱区段(例如图3B到3C中所描绘)，所以此类电压降可产生操作差异。例如，如果将抹除电压施加于图3B的数据线204及源极216，那么可期望存储器单元层叠2500及2502的存储器单元经历不同于(例如低于)存储器单元层叠2501的存储器单元的沟道电压电平。由于存储器单元层叠250中的沟道电压电平的差异，所以可期望存储器单元层叠2500及2502的存储器单元的阈值电压的所得范围不同于存储器单元层叠2501的存储器单元的阈值电压的所得范围。
考虑对图3A的结构的存储器单元执行抹除操作对比对图3B的结构的存储器单元执行类似抹除操作的实例。表1提供可施加于图3A的结构的电压，而表2提供可施加于图3B的结构的电压。表1及2的实例描绘抹除操作的部分。通常，抹除操作包含通过其相应数据线204及源极216施加于NAND串的一系列抹除脉冲(例如脉冲1、脉冲2、脉冲3)，同时电压(识别为表中的层叠250的电压)被施加于存取线202足以启动对应存储器单元。虽然在实例中描绘1V，但可使用足以启动对应存储器单元的其它电压电平。可在脉冲之间执行抹除验证操作来确定存储器单元是否被充分抹除(例如，具有等于或低于一些目标值的阈值电压)。如果抹除验证失败，那么可施加另一抹除脉冲(通常具有较高电压电平)。抹除操作通常依赖GIDL(栅极诱发漏极泄漏)来将电流提供到支柱区段340。归因于NAND串的对置端处的不同特性，所以施加于漏极选择线215的电压可不同于施加于源极选择线214的电压。
表1
脉冲1 脉冲2 脉冲3
数据线204 15V 17V 19V
选择线215 11V 13V 15V
层叠2501 1V 1V 1V
层叠2500 1V 1V 1V
选择线214 10V 12V 14V
源极216 15V 17V 19V
表2
脉冲1 脉冲2 脉冲3
数据线204 15V 17V 19V
选择线215 11V 13V 15V
层叠2502 1V 1V 1V
层叠2501 1V 1V 1V
层叠2500 1V 1V 1V
选择线214 10V 12V 14V
源极216 15V 17V 19V
在表1及2的实例中，图3A的存储器单元层叠2500及2501及图3B的存储器单元层叠2500及2502的存储器单元的阈值电压的所得范围可落入-3V到-1V的范围内，而图3B的存储器单元层叠2501的存储器单元的阈值电压的所得范围可落入-2V到0V的范围内。针对此实例，不仅图3B的存储器单元的完整NAND串的阈值电压的所得总范围将比图3A的存储器单元的完整NAND串的阈值电压的所得总范围宽，且还可期望不同地编程图3B的不同存储器单元层叠250的存储器单元。在一串串联连接存储器单元的抹除操作期间，各种实施例使用施加于存取线202且因此对应存储器单元的控制栅极的抹除去偏压来缓解其沟道电压电平的差异(例如支柱区段340的电压电平差异)。
表3说明其中参考对图3B的结构执行的抹除操作来实施的抹除去偏压的实例。在其中依相同于表2中的方式施加数据线204及源极216电压的情况中，归因于分别跨导电部分34210/34211及34220/34221的期望的电压降，所以可期望层叠2501的存储器单元经历低于存储器单元层叠2500及2502的存储器单元的沟道电压电平，其中此类导电部分34210/34211及34220/34221具有导电类型且支柱区段34000到34020及34001到34021具有不同导电类型。为了讨论目的，将跨每一所得二极管的电压降视为1V。沿给定串串联连接存储器单元的二极管的实际电压降可取决于构造及配置的材料，但可实验地、经验地或通过模拟来确定。
为了缓解不同支柱区段340中的沟道(例如本体)电压的差异，可相对于施加于存储器单元层叠2500及2502的存储器单元的存取线202的电压来减小施加于层叠2501的存储器单元的存取线202的电压。针对一些实施例，可经由典型抹除操作增大跨所述串串联连接存储器单元施加的电压(例如，来自数据线204及源极216)使得：经历最大电压降的存储器单元层叠250可经历相同于所述典型抹除操作中的沟道电压电平。在表3的实例中，施加于数据线204及源极216的电压及分别施加于每一抹除脉冲的对应选择线215及214的电压比施加于表1的实例中的电压高1V使得：表3的存储器单元层叠2501的存储器单元可经历相同于表1的实例的条件的条件(例如从栅极到沟道的电压差)。相应地，施加于存储器单元层叠2500及2502的存取线202的电压可高出1V使得其还可导致类似(例如相同)栅极到沟道电压。
表3
脉冲1 脉冲2 脉冲3
数据线204 16V 18V 20V
选择线215 12V 14V 16V
层叠2502 2V 2V 2V
层叠2501 1V 1V 1V
层叠2500 2V 2V 2V
选择线214 11V 13V 15V
源极216 16V 18V 20V
表4及5提供对类似于参考图3B所描述的串联连接存储器单元的串但具有额外存储器单元层叠250的串联连接存储器单元的串执行抹除操作的额外实例。例如，可使用存储器单元层叠250的适当重新编号来一或多次重复具有存储器单元层叠2501的结构的存储器单元层叠250。在表4的实例中，考虑具有导致存储器单元层叠2500到2503(例如图5的结构(下文将讨论)，但无存储器单元层叠2504到2507且无二极管压降5435到5437)的额外存储器单元层叠250的图3B的结构。在此实例中，可期望存储器单元层叠2500及2503经历彼此类似的沟道电压电平，且可期望存储器单元层叠2501及2502经历彼此类似且小于存储器单元层叠2500及2503的沟道电压电平的沟道电压电平。在表5的实例中，考虑具有导致存储器单元层叠2500到2504(例如图5的结构，但无存储器单元层叠2505到2507且无二极管压降5436到5437)的两个额外存储器单元层叠250的图3B的结构。在此实例中，可期望存储器单元层叠2500及2504经历彼此类似的沟道电压电平，且可期望存储器单元层叠2501及2503经历彼此类似且小于存储器单元层叠2500及2504的沟道电压电平的沟道电压电平，且可期望存储器单元层叠2502经历小于存储器单元层叠2501及2503的沟道电压电平的沟道电压电平。
表4
脉冲1 脉冲2 脉冲3
数据线204 16V 18V 20V
选择线215 11V 13V 15V
层叠2503 2V 2V 2V
层叠2502 1V 1V 1V
层叠2501 1V 1V 1V
层叠2500 2V 2V 2V
选择线214 10V 12V 14V
源极216 16V 18V 20V
表5
脉冲1 脉冲2 脉冲3
数据线204 17V 19V 21V
选择线215 11V 13V 15V
层叠2504 3V 3V 3V
层叠2503 2V 2V 2V
层叠2502 1V 1V 1V
层叠2501 2V 2V 2V
层叠2500 3V 3V 3V
选择线214 10V 12V 14V
源极216 17V 19V 21V
图5是用于进一步描述根据实施例的抹除去偏压的一串串联连接存储器单元的概念图。图5描绘布置成8个存储器单元层叠2500到2507的一串串联连接存储器单元208。每一存储器单元层叠2500到2507被描绘成具有三个存储器单元208。然而，个别存储器单元层叠2500到2507可包含更多或更少存储器单元208，且存储器单元层叠250可包含不同于邻接存储器单元层叠250的数个存储器单元208。
虚线5430到5437指示存储器单元层叠250(例如，在特定存储器单元层叠250的存储器单元208与邻接(例如直接邻接)存储器单元层叠250的存储器单元208之间或特定存储器单元层叠250的存储器单元208与电压源极(例如电压节点504(例如，其可对应于数据线204)及电压节点516(例如，其可对应于源极216))之间的路径中具有不同于邻接材料的导电类型的导电部分)之间的二极管压降。不存在指示于存储器单元层叠2507的存储器单元208之间的二极管压降。例如，此可发生于其中数据线204与支柱区段340之间的导电插塞344由导体(例如金属或金属硅化物)形成的情况中，其中无与支柱区段340接触的具有不同导电类型的材料。依类似方式，可同样通过形成导体的较低导电部分342来消除二极管压降5430。
参考图5，如果将相同电压电平(例如抹除电压VE)施加于电压节点504及516，那么可期望存储器单元层叠2507经历串的最高沟道电压电平(例如VC1)，此是因为其与电压节点504之间不存在二极管压降543。可期望VC1基本上等于(例如等于)抹除电压VE。可期望存储器单元层叠2506及2500经历较低沟道电压电平(例如VC2)，此是因为其与其相应电压节点504或516之间存在一个二极管压降543。可期望存储器单元层叠2505及2501经历下一较低沟道电压电平(例如VC3)，此是因为其与其相应电压节点504或516之间存在两个二极管压降543。可期望存储器单元层叠2504及2502经历下一较低沟道电压电平(例如VC4)，此是因为其与其相应电压节点504或516之间存在三个二极管压降543。且可期望存储器单元层叠2503经历下一较低沟道电压电平(例如VC5)，此是因为其与各自电压节点504或516之间存在四个二极管压降543。依此方式，VE≈VC1>VC2>VC3>VC4>VC5。VC1与VC2之间、VC2与VC3之间、VC3与VC4之间及VC4与VC5之间的差可各自基本上相等(例如相等)，且可从具有第一导电类型的半导体支柱区段340与具有第一导电类型的另一半导体支柱区段340之间的期望电压降(跨介于两个支柱区段340之间且具有不同于第一导电类型(例如，与第一导电类型相反)的第二导电类型的导电部分342)确定(例如，等于所述期望电压降)。虽然施加于存取线202的最低电压(例如，在此实例中是VC5)可为参考电势(例如0V、接地或Vss)，但通常可期望此电压电平是高于足以切断全局存取线与未经选择用于抹除操作的块的存取线202之间的通路晶体管的参考电势的一些正值(例如1V)。此外，当参考存储器单元与电压节点或其施加电压之间的数个二极管压降时，此是任一电压节点的二极管压降的最小数目。例如，在其中存储器单元层叠2504具有介于其与施加于电压节点504的电压之间的三个二极管压降543且具有介于其与施加于电压节点516的电压之间的五个二极管压降543的情况中，存储器单元层叠与施加电压之间的二极管压降的数目为3。
针对各种实施例，施加于存储器单元层叠250中的每一者的对应存取线的电压电平将共享此相同减小关系。换句话来说，针对给定串串联连接存储器单元206，施加于存储器单元层叠250的存取线202的电压电平可小于施加于具有较高沟道电压电平(例如较高的期望沟道电压电平)的存储器单元层叠250的存取线202的电压电平，且大于施加于具有较低沟道电压电平(例如较低的期望沟道电压电平)的存储器单元层叠250的存取线202的电压电平。施加于存储器单元层叠250的存取线202的电压电平可进一步基本上等于(例如等于)施加于具有基本上相等(例如相等)沟道电压电平(例如期望沟道电压电平)的存储器单元层叠250的存取线202的电压电平。另外，即使施加于电压节点504及516的电压是不同的，也可使用此一般关系。
考虑图5的实例，但进一步包含存储器单元层叠2507与电压节点504之间的额外二极管压降543。在此配置中，如果将相同电压电平施加于电压节点504及516，那么可期望存储器单元层叠2507及2500经历最高沟道电压电平(例如VC1)，此是因为其与其相应电压节点504或516之间将存在一个二极管压降543。可期望存储器单元层叠2506及2501经历较低沟道电压电平(例如VC2)，此是因为其与其相应电压节点504或516之间将存在两个二极管压降543。可期望存储器单元层叠2505及2502经历下一较低沟道电压电平(例如VC3)，此是因为其与其相应电压节点504或516之间将存在三个二极管压降543。且可期望存储器单元层叠2504及2503经历下一较低沟道电压电平(例如VC4)，此是因为其与其相应电压节点504或516之间将存在四个二极管压降543。依此方式，VE>VC1>VC2>VC3>VC4。VC1与VC2之间、VC2与VC3之间及VC3与VC4之间的差可各自基本上相等(例如相等)，且可从具有第一导电类型的半导体支柱区段340与具有第一导电类型的另一半导体支柱区段340之间的期望电压降(跨介于两个支柱区段340之间且具有不同于第一导电类型(例如，与第一导电类型相反)的第二导电类型的导电部分342)确定(例如，等于所述期望电压降)。
图6是根一实施例的操作存储器的方法的流程图。在650中，在一串串联连接存储器单元的抹除操作期间，在形成用于所述串串联连接存储器单元中的第一群组的存储器单元的沟道区域的第一半导体材料中形成第一电压电平。可通过将一些电压电平施加于所述串串联连接存储器单元的一端(例如，通过连接到所述串串联连接存储器单元的数据线)同时将一些电压电平施加于所述串串联连接存储器单元的另一端(例如，通过连接到所述串串联连接存储器单元的源极)来形成所述第一电压电平。施加于所述串串联连接存储器单元的每一端的电压电平可为相同电压电平。
可在形成所述串串联连接存储器单元中的不同群组的存储器单元的沟道区域的另一半导体材料中进一步形成所述第一电压电平。例如，所述第一群组的存储器单元可为图3B的存储器单元层叠2502的此类存储器单元，而所述不同群组的存储器单元可为图3B的存储器单元层叠2500的此类存储器单元。返回参考关于图5所讨论的第一实例，所述第一群组的存储器单元可为图5的存储器单元层叠2506、2505或2504的此类存储器单元，而所述不同群组的存储器单元可分别为图5的存储器单元层叠2500、2501或2502的此类存储器单元。
在652处，当在所述第一半导体材料中形成所述第一电压电平时，可在形成所述串串联连接存储器单元中的第二群组的存储器单元的沟道区域的第二半导体材料中形成小于所述第一电压电平的第二电压电平。在其中所述第一群组的存储器单元包含图3B的存储器单元层叠2502的此类存储器单元的情况中，所述第二群组的存储器单元可为图3B的存储器单元层叠2501的此类存储器单元。类似地，返回参考关于图5所讨论的第一实例，其中所述第一群组的存储器单元可为图5的存储器单元层叠2506、2505或2504的此类存储器单元，所述第二群组的存储器单元可分别为图5的存储器单元层叠2501到2505的任何者的此类存储器单元、存储器单元层叠2502到2504中的任何者的此类存储器单元或存储器单元层叠2503的此类存储器单元。可在形成所述串串联连接存储器单元中的不同群组的存储器单元的沟道区域的另一半导体材料中进一步形成所述第二电压电平。
在654处，当在所述第一半导体材料中形成所述第一电压电平时且当在所述第二半导体材料中形成所述第二电压电平时，将第三电压电平施加于所述第一群组的存储器单元的控制栅极且将小于所述第三电压电平的第四电压电平施加于所述第二群组的存储器单元的控制栅极。在其中在形成不同群组的存储器单元的沟道区域的半导体材料中形成所述第一电压电平的情况中，可进一步将所述第三电压同时施加于不同群组的存储器单元的控制栅极。在其中于形成不同群组的存储器单元的沟道区域的半导体材料中形成所述第二电压电平的情况中，可进一步将所述第四电压同时施加于所述不同群组的存储器单元的控制栅极。可在形成其它群组的存储器单元的沟道区域的其它半导体材料中进一步形成额外电压电平。
归因于程序变动，架构或其它，即使在其中期望将相同电压电平施加于数个不同节点(例如，不同控制栅极)的情况中，实际施加电压也可表示电压的范围。针对一些实施例，所述第三电压电平可表示电压电平的第一范围且所述第四电压电平可表示电压电平的第二范围。针对此实施例，电压电平的所述第一范围及电压电平的所述第二范围可表示其中电压电平的所述第二范围的每一电压电平小于电压电平的所述第一范围的每一电压电平的电压电平的互斥范围。
图7是根据实施例的操作存储器单元的方法的流程图。在760处，将第一电压电平施加于一串串联连接存储器单元的第一多个存储器单元中的存储器单元的控制栅极。所述第一多个存储器单元可包含共享共同支柱区段的群组的存储器单元(例如所述串串联连接存储器单元的存储器单元层叠)。所述第一多个存储器单元可进一步包含所述串串联连接存储器单元的一或多个(例如两个)存储器单元层叠且可为含有所述串串联连接存储器单元的多个串串联连接存储器单元中的相应多个存储器单元的成员。
在762处，将小于所述第一电压电平的第二电压电平施加于所述串串联连接存储器单元的第二多个存储器单元中的存储器单元的控制栅极，同时所述第二多个存储器单元中的每一存储器单元的相应沟道电压电平小于所述第一多个存储器单元中的每一存储器单元的相应沟道电压电平。所述第二多个存储器单元可包含共享共同支柱区段(例如所述串串联连接存储器单元的存储器单元层叠)的群组的存储器单元。所述第二多个存储器单元可进一步包含所述串串联连接存储器单元的一或多个(例如两个)存储器单元层叠且可为含有所述串串联连接存储器单元的多个串串联连接存储器单元的相应多个存储器单元的成员。
可选地，在764处，将大于所述第一电压电平的第三电压电平施加于所述串串联连接存储器单元的第三多个存储器单元中的存储器单元的控制栅极，同时所述第三多个存储器单元中的每一存储器单元的相应沟道电压电平大于所述第一多个存储器中的每一存储器单元的相应沟道电压电平。所述第三多个存储器单元可包含共享共同支柱区段(例如所述串串联连接存储器单元的存储器单元层叠)的群组的存储器单元。所述第二多个存储器单元可进一步包含所述串串联连接存储器单元的一或多个(例如两个)存储器单元层叠且可为含有所述串串联连接存储器单元的多个串串联连接存储器单元的相应多个存储器单元的成员。如关于图6所讨论，图7的不同电压电平可表示电压电平的互斥范围。
图8是根据实施例的操作存储器的方法的流程图。在870中，将抹除脉冲施加于一串串联连接存储器单元，例如将电压施加于所述串串联连接存储器单元的对置端。例如，可将抹除电压施加于各自共同连接到一串串联连接存储器单元的数据线及源极。在872处，将相应电压电平施加于所述串串联连接存储器单元的多个群组的存储器单元的每一群组的存储器单元中的存储器单元的控制栅极，同时将所述抹除脉冲施加于所述串串联连接存储器单元。特定群组的存储器单元的相应电压电平不同于不同群组的存储器单元的相应电压电平。例如，所述特定群组的存储器单元的所述相应电压电平可大于不同群组的存储器单元的所述相应电压电平，所述不同群组的存储器单元具有小于所述特定群组的存储器单元的期望沟道电压电平的期望沟道电压电平。作为进一步实例，所述特定群组的存储器单元的所述相应电压电平可小于不同群组的存储器单元的所述相应电压电平，所述不同群组的存储器单元具有大于所述特定群组的存储器单元的期望沟道电压电平的期望沟道电压电平。另外，所述特定群组的存储器单元的所述相应电压电平可相同于另一群组的存储器单元，其具有基本上等于(例如等于)所述特定群组的存储器单元的所述期望的沟道电压电平的期望沟道电压电平。如关于图6所讨论，图8的不同电压电平可表示电压电平的互斥范围。
图9是根据实施例的操作存储器的方法(例如对存储器执行抹除操作的方法)的流程图。在980处，将抹除脉冲施加于一串串联连接存储器单元。例如，将抹除电压施加于所述串串联连接存储器单元的每一端，例如通过例如关于图8的参考数字870所讨论的数据线及源极。在982中，将相应电压电平施加于所述串串联连接存储器单元的多个群组的存储器单元的每一群组的存储器单元中的存储器单元的控制栅极。例如，可例如关于图8的参考数字872所讨论般施加相应电压电平。跨所述串串联连接存储器单元中的每一存储器单元(例如，到基体/沟道的栅极)而不同的所得电压经配置以抹除此类存储器单元(例如，通过从所述存储器单元的数据存储结构移除电子)。
在984处，执行抹除验证来确定是否成功抹除所述串串联连接存储器单元中的每一存储器单元(例如，是否移除足够电子来将此类存储器单元的阈值电压放置于所要阈值电压电平处或低于所要阈值电压电平)。在986处，决定是否通过所述抹除验证，即，抹除操作是否成功。如果通过抹除验证，那么程序可终止于988。如果未通过，那么可在990中决定是否将最大数目个抹除脉冲施加于所述串串联连接存储器单元。如果未使用最大数目个抹除脉冲，或如果990被免除，那么可在施加另一抹除脉冲(在980处)之前增大抹除脉冲的电压电平(在992处)来重复程序。虽然增大所述抹除脉冲的电压电平，但存储器单元的群组中的每一者的相应电压电平可针对后续抹除脉冲维持其值。
结论
虽然本文中已说明及描述特定实施例，但一般技术者将了解，经计算以实现相同目的的任何布置可替代所展示的特定实施例。一般技术者将明白实施例的诸多调适。相应地，本申请案意在涵盖实施例的任何调适或变动。

Claims (26)

1.一种操作存储器的方法，其包括：
在抹除操作期间于形成一串串联连接存储器单元中的第一群组的存储器单元的沟道区域的第一半导体材料中形成第一电压电平；
当在所述第一半导体材料中形成所述第一电压电平时，在形成所述串串联连接存储器单元中的第二群组的存储器单元的沟道区域的第二半导体材料中形成小于所述第一电压电平的第二电压电平；及
当在所述第一半导体材料中形成所述第一电压电平时且当在所述第二半导体材料中形成所述第二电压电平时，将第三电压电平施加于所述第一群组的存储器单元的控制栅极且将小于所述第三电压电平的第四电压电平施加于所述第二群组的存储器单元的控制栅极。
2.根据权利要求1所述的方法，其中在所述第一半导体材料中形成所述第一电压电平且在所述第二半导体材料中形成所述第二电压电平包括：将第五电压电平施加于所述串串联连接存储器单元的第一端且将第六电压电平施加于与所述第一端对置的所述串串联连接存储器单元的第二端。
3.根据权利要求2所述的方法，其中所述第五电压电平及所述第六电压电平是相同电压电平。
4.根据权利要求2所述的方法，其中将所述第五电压电平施加于所述串串联连接存储器单元的所述第一端且将所述第六电压电平施加于所述串串联连接存储器单元的所述第二端包括：将所述第五电压电平施加于连接到所述串串联连接存储器单元的所述第一端的数据线且将所述第六电压电平施加于连接到所述串串联连接存储器单元的所述第二端的源极。
5.根据权利要求1所述的方法，其进一步包括：在形成所述串串联连接存储器单元中的第三群组的存储器单元的沟道区域的第三半导体材料中形成所述第一电压电平。
6.根据权利要求5所述的方法，其中所述第二群组的存储器单元介于所述第一群组的存储器单元与所述第三群组的存储器单元之间。
7.根据权利要求5所述的方法，其进一步包括：
当在所述第一半导体材料及所述第三半导体材料中形成所述第一电压电平时，且当在所述第二半导体材料中形成所述第二电压电平时，将所述第三电压电平施加于所述第三群组的存储器单元的控制栅极。
8.根据权利要求1所述的方法，其进一步包括：在形成所述串串联连接存储器单元中的第三群组的存储器单元的沟道区域的第三半导体材料中形成所述第二电压电平。
9.根据权利要求8所述的方法，其中所述第三群组的存储器单元直接邻接所述第二群组的存储器单元。
10.根据权利要求8所述的方法，其进一步包括：
当在所述第一半导体材料中形成所述第一电压电平时，且当在所述第二半导体材料及所述第三半导体材料中形成所述第二电压电平时，将所述第四电压电平施加于所述第三群组的存储器单元的控制栅极。
11.根据权利要求1所述的方法，其中将所述第三电压电平施加于所述第一群组的存储器单元的所述控制栅极包括：将各自介于电压电平的第一范围内的相应电压电平施加于所述第一群组的存储器单元的所述控制栅极，其中将所述第四电压电平施加于所述第二群组的存储器单元的所述控制栅极包括：将各自介于电压电平的第二范围内的相应电压电平施加于所述第二群组的存储器单元的所述控制栅极，且其中电压电平的所述第二范围的每一电压电平小于电压电平的所述第一范围的每一电压电平。
12.一种操作存储器的方法，其包括：
将第一电压电平施加于一串串联连接存储器单元的第一多个存储器单元中的存储器单元的控制栅极；及
将小于所述第一电压电平的第二电压电平施加于所述串串联连接存储器单元的第二多个存储器单元中的存储器单元的控制栅极，同时所述第二多个存储器单元的每一存储器单元的相应沟道电压电平小于所述第一多个存储器单元的每一存储器单元的相应沟道电压电平。
13.根据权利要求12所述的方法，其进一步包括：
将大于所述第一电压电平的第三电压电平施加于所述串串联连接存储器单元的第三多个存储器单元中的存储器单元的控制栅极，同时所述第三多个存储器单元的每一存储器单元的相应沟道电压电平大于所述第一多个存储器单元的每一存储器单元的所述相应沟道电压电平。
14.根据权利要求13所述的方法，其进一步包括：
将大于所述第三电压电平的第四电压电平施加于所述串串联连接存储器单元的第四多个存储器单元中的存储器单元的控制栅极，同时所述第四多个存储器单元的每一存储器单元的相应沟道电压电平大于所述第三多个存储器单元的每一存储器单元的所述相应沟道电压电平。
15.根据权利要求12所述的方法，其中将所述第一电压电平施加于所述第一多个存储器单元中的存储器单元的控制栅极包括：将各自介于电压电平的第一范围内的相应电压电平施加于所述第一多个存储器单元的控制栅极，其中将所述第二电压电平施加于所述第二多个存储器单元中的存储器单元的控制栅极包括：将各自介于电压电平的第二范围内的相应电压电平施加于所述第二多个存储器单元的控制栅极，且其中电压电平的所述第二范围的每一电压电平小于电压电平的所述第一范围的每一电压电平。
16.一种操作存储器的方法，其包括：
将抹除脉冲施加于一串串联连接存储器单元；及
针对所述串串联连接存储器单元的多个群组的存储器单元的每一群组的存储器单元，在将所述抹除脉冲施加于所述串串联连接存储器单元时将相应电压电平施加于所述群组的存储器单元中的存储器单元的控制栅极；
其中所述多个群组的存储器单元中的特定群组的存储器单元的所述相应电压电平不同于所述多个群组的存储器单元中的不同群组的存储器单元的所述相应电压电平。
17.根据权利要求16所述的方法，其中当所述不同群组的存储器单元与施加的抹除脉冲之间存在大于所述特定群组的存储器单元与所述施加的抹除脉冲之间存在的数目个二极管压降的数个二极管压降时，所述特定群组的存储器单元的所述相应电压电平大于所述不同群组的存储器单元的所述相应电压电平。
18.根据权利要求17所述的方法，其中当所述不同群组的存储器单元与所述施加的抹除脉冲之间存在小于所述特定群组的存储器单元与所述施加的抹除脉冲之间存在的数目个二极管压降的数个二极管压降时，所述特定群组的存储器单元的所述相应电压电平小于所述不同群组的存储器单元的所述相应电压电平。
19.根据权利要求18所述的方法，其中当另一群组的存储器单元与所述施加的抹除脉冲之间存在相同于所述特定群组的存储器单元与所述施加的抹除脉冲之间存在的数目个二极管压降的数个二极管压降时，所述特定群组的存储器单元的所述相应电压电平等于所述另一群组的存储器单元的所述相应电压电平。
20.根据权利要求16所述的方法，其进一步包括：
对所述串串联连接存储器单元执行抹除验证操作；及
如果所述抹除验证操作失败，那么增大所述抹除脉冲的电压电平且重复根据权利要求1所述的方法。
21.一种设备，其包括：
一串串联连接存储器单元中的第一群组的存储器单元，其邻接具有第一导电类型的第一半导体材料；
所述串串联连接存储器单元中的第二群组的存储器单元，其邻接具有所述第一导电类型的第二半导体材料；
第三半导体材料，其具有不同于所述第一导电类型的第二导电类型，所述第三半导体材料介于所述第一半导体材料与所述第二半导体材料之间；及
控制器，其中所述控制器经配置以：
在抹除操作期间将第一电压电平施加于所述第一群组的存储器单元中的存储器单元的控制栅极；及
在所述抹除操作期间将第二电压电平施加于所述第二群组的存储器单元中的存储器单元的控制栅极；
其中所述第一电压电平不同于所述第二电压电平。
22.根据权利要求21所述的设备，其中所述第一电压电平大于所述第二电压电平。
23.根据权利要求21所述的设备，其进一步包括：
所述串串联连接存储器单元中的第三群组的存储器单元，其邻接具有所述第一导电类型的第四半导体材料；及
第五半导体材料，具有所述第二导电类型，所述第五半导体材料介于所述第二半导体材料与所述第四半导体材料之间；
其中所述控制器经进一步配置以在所述抹除操作期间将第三电压电平施加于所述第三群组的存储器单元中的存储器单元的控制栅极来满足选自由下列组成的群组的条件：
所述第一电压电平大于所述第二电压电平，所述第二电压电平小于所述第三电压电平，且所述第一电压电平及所述第三电压电平是相同电压电平；
所述第一电压电平大于所述第二电压电平，且所述第二电压电平及所述第三电压电平是相同电压电平；及
所述第一电压电平大于所述第二电压电平，且所述第二电压电平及所述第三电压电平是相同电压电平。
24.根据权利要求23所述的设备，其进一步包括：
所述串串联连接存储器单元中的第四群组的存储器单元，其邻接具有所述第一导电类型的第六半导体材料；及
第七半导体材料，其具有所述第二导电类型；
其中第六半导体材料介于所述第五半导体材料与所述第四半导体材料之间；及
其中所述第七半导体材料介于所述第六半导体材料与所述第四半导体材料之间。
25.根据权利要求24所述的设备，其中当使所述第一电压电平及所述第三电压电平是相同电压电平而满足所述条件时，所述控制器经进一步配置以：
在所述抹除操作期间将所述第二电压电平施加于所述第四群组的存储器单元中的存储器单元的控制栅极。
26.根据权利要求24所述的设备，其中当使所述第二电压电平大于所述第三电压电平而满足所述条件时，所述控制器经进一步配置以：
在所述抹除操作期间将第四电压电平施加于所述第四群组的存储器单元中的存储器单元的控制栅极；
其中所述第四电压电平小于所述第二电压电平，且所述第四电压大于所述第三电压电平。
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