TW201810275A - 操作具有抹除去偏壓之記憶體之裝置與方法 - Google Patents

操作具有抹除去偏壓之記憶體之裝置與方法 Download PDF

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Abstract

本發明揭示操作一記憶體之方法，其等包含：在一抹除操作期間，分別在分別形成一串串聯連接記憶體胞之第一群組之記憶體胞及第二群組之記憶體胞之通道區域的第一半導體材料及第二半導體材料中，發展第一電壓位準及第二電壓位準，同時將一第三電壓位準施加至該第一群組之記憶體胞的控制閘極，且將一第四電壓位準施加至該第二群組之記憶體胞的控制閘極。裝置包含一串串聯連接記憶體胞之不同群組之記憶體胞及一控制器，不同群組的記憶體胞鄰接具有一第一導電類型之半導體材料的各自部分，且係由具有一第二導電類型之半導體材料的部分與具有該第一導電類型之該半導體材料的鄰接部分分離，該控制器經組態以在一抹除操作期間將各自且不同電壓位準施加至各自不同群組之記憶體胞之記憶體胞的控制閘極。

Description

操作具有抹除去偏壓之記憶體之裝置與方法
本發明大體上係關於記憶體，且特定言之，在一或多項實施例中，本發明係關於操作具有抹除去偏壓之記憶體之裝置及方法。
記憶體器件通常用作為電腦或其他電子器件中之內部半導體積體電路器件。存在諸多不同類型之記憶體，包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)及快閃記憶體。 快閃記憶體已發展成用於廣泛範圍的電子應用之非揮發性記憶體之一普遍來源。快閃記憶體通常使用允許高記憶體密度、高可靠性及低電力消耗之一單電晶體記憶體胞。記憶體胞透過電荷儲存結構(例如浮動閘極或電荷陷阱)之程式化(其通常被稱為寫入)或其他物理現象(例如相變或偏振)之臨限電壓變化(Vt)判定各記憶體胞之資料狀態(例如資料值)。快閃記憶體及其他非揮發性記憶體之一般使用包含個人電腦、個人數位助理(PDA)、數位攝影機、數位媒體播放器、數位記錄器、遊戲、電氣設備、車輛、無線器件、行動電話及可移除記憶體模組，且非揮發性記憶體之使用不斷在擴大。 例如，一NAND快閃記憶體係一通用型快閃記憶體器件，所謂的其中配置基本記憶體胞組態之邏輯形式。通常，NAND快閃記憶體之記憶體胞之陣列經配置使得一列陣列之各記憶體胞之控制閘連接在一起以形成一存取線，諸如一字線。陣列之行包含一起串聯連接於一對選擇電晶體(例如一源極選擇電晶體及一汲極選擇電晶體)之間的記憶體胞之串(通常稱為NAND串)。各源極選擇電晶體連接至一源極線，而各汲極選擇電晶體連接至一資料線，諸如行位元線。一「行」係指通常耦合至一局域資料線(諸如一局域位元線) 一群組之記憶體胞。其無需任何特定定向或線性關係，但替代地係值記憶體胞與資料線之間的邏輯關係。 為滿足較高容量記憶體之要求，設計者繼續致力於增大記憶體密度(例如一積體電路晶粒之一給定面積中之記憶體之數目)。增大記憶體密度之一方式係形成堆疊記憶體陣列(例如，通常指稱三維記憶體陣列)。具有堆疊記憶體陣列之此等記憶體之操作會存在在以一單階形成之記憶體陣列中所未遇見之挑戰。
在下列詳細描述中，參考形成該詳細描述之一部分之附圖且在附圖中藉由圖解來展示特定實施例。在圖式中，相同元件符號貫穿若干視圖描述實質上類似組件。可利用其他實施例且可在不背離本發明之範疇之情況下作出結構、邏輯及電性改變。因此，下列詳細描述不應被視為意在限制。 圖1係根據一實施例之一第一裝置(呈一記憶體(例如記憶體器件) 100之形式)之一簡化方塊圖，該第一裝置與作為一第三裝置(呈一電子系統之形式)之部分之一第二裝置(呈一處理器130之形式)通信。電子系統之一些實例包含個人電腦、個人數位助理(PDA)、數位攝影機、數位媒體播放器、數位記錄器、遊戲、電氣設備、車輛、無線器件、行動電話及可移除記憶體模組及其類似者。處理器130 (例如記憶體器件100外之一控制器)可為一記憶體控制器或其他外部主機器件。 記憶體器件100包含邏輯上配置成列及行之一記憶體胞陣列104。一邏輯列之記憶體胞通常連接至相同存取線(通常被稱為一字線)，而一邏輯行之記憶體胞通常選擇性地連接至相同資料線(通常被稱為一位元線)。一單一存取線可與記憶體胞之一個以上邏輯列相關聯且一單一資料線可與一個以上邏輯行相關聯。記憶體胞陣列104之至少一部分之記憶體胞(圖1中未展示)配置成串聯連接記憶體胞之串。 提供一列解碼電路108及一行解碼電路110來解碼位址信號。接收及解碼位址信號以存取記憶體胞陣列104。記憶體器件100亦包含用於管理命令、位址及資料至記憶體器件100之輸入以及資料及狀態資訊自記憶體器件100之輸出的輸入/輸出(I/O)控制電路112。一位址暫存器114與I/O控制電路112及列解碼電路108及行解碼電路110通信以在解碼之前鎖存位址信號。一命令暫存器124與I/O控制電路112及控制邏輯116通信以鎖存傳入命令。 一控制器(諸如一內部控制器(例如控制邏輯116))回應於命令而控制對記憶體胞陣列104之存取且產生用於外部處理器130之狀態資訊，即，控制邏輯116經組態以根據本文中所描述之實施例來執行存取操作(例如抹除操作)。控制邏輯116與列解碼電路108及行解碼電路110通信以回應於位址而控制列解碼電路108及行解碼電路110。 控制邏輯116亦與一快取暫存器118及資料暫存器120通信。快取暫存器118鎖存傳入資料或外傳資料，如由控制邏輯116導引以暫時地儲存資料，而記憶體胞陣列104忙於分別寫入或讀取其他資料。在一程式化操作(例如，通常被稱為一寫入操作)期間，將用於轉移至記憶體胞陣列104之資料自快取暫存器118通過至資料暫存器120；接著將來自I/O控制電路112之新資料鎖存於快取暫存器118中。在一讀取操作期間，將用於輸出至外部處理器130之資料自快取暫存器118通過至I/O控制電路112；接著將新資料自資料暫存器120通過至快取暫存器118。一狀態暫存器122與I/O控制電路112及控制邏輯116通信以鎖存用於輸出至處理器130之狀態資訊。 記憶體器件100在控制邏輯116處經由一控制鏈路132自處理器130接收控制信號。該等控制信號可包含至少一晶片啟用CE#、一命令鎖存啟用CLE、一位址鎖存啟用ALE及一寫入啟用WE#。可取決於記憶體器件100之本質而進一步經由控制鏈路132接收額外控制信號(圖中未展示)。記憶體器件100經由一多工輸入/輸出(I/O)匯流排134自處理器130接收命令信號(其表示命令)、位址信號(其表示位址)及資料信號(其表示資料)且經由I/O匯流排134將資料輸出至處理器130。 例如，在I/O控制電路112處經由I/O匯流排134之輸入/輸出(I/O)接針[7:0]接收命令且將命令寫入至命令暫存器124中。在I/O控制電路112處經由匯流排134之輸入/輸出(I/O)接針[7:0]接收位址且將位址寫入至位址暫存器114中。在I/O控制電路112處經由用於一8位元器件之輸入/輸出(I/O)接針[7:0]或用於一16位元器件之輸入/輸出(I/O)接針[15:0]接收資料且將資料寫入至快取暫存器118中。隨後將資料寫入至用於程式化記憶體胞陣列104之資料暫存器120中。針對另一實施例，可省略快取暫存器118，且將資料直接寫入至資料暫存器120中。亦經由用於一8位元器件之輸入/輸出(I/O)接針[7:0]或用於一16位元器件之輸入/輸出(I/O)接針[15:0]輸出資料。 熟悉技術者將瞭解，可提供額外電路及信號且已簡化圖1之記憶體器件100。應認識到，可能未必將參考圖1所描述之各種區塊組件之功能隔離成一積體電路器件之相異組件或組件部分。例如，一積體電路器件之一單一組件或組件部分可經調適以執行圖1之一個以上區塊組件之功能。替代地，可組合一積體電路器件之一或多個組件或組件部分來執行圖1之一單一區塊組件之功能。 另外，已根據用於接收及輸出各種信號之普遍慣例來描述特定I/O接針，但應注意，可在各種實施例中使用其他組合或數個I/O接針。 圖2A係如可用於參考圖1所描述之類型之一記憶體中之一記憶體胞陣列200A之一部分(例如，作為記憶體胞陣列104之一部分)之一示意圖。記憶體陣列200A包含存取線(諸如字線2020 至202N )及資料線(諸如位元線2040 至204M )。字線202可依一多對一關係連接至全域存取線(例如全域字線) (圖2A中未展示)。針對一些實施例，記憶體陣列200A可形成於(例如)可經導電地摻雜以具有一導電類型(諸如一p型導電性(例如形成一p阱)或一n型導電性(例如形成一n阱))之一半導體上方。 記憶體陣列200A可配置成列(各對應於一字線202)及行(各對應於一位元線204)。各行可包含一串串聯連接記憶體胞，諸如NAND串2060 至206M 之一者。各NAND串206可連接(例如，選擇性地連接)至一共同源極216且可包含記憶體胞2080 至208N 。記憶體胞208表示用於儲存資料之非揮發性記憶體胞。各NAND串206之記憶體胞208可串聯連接於一選擇電晶體210 (例如一場效電晶體) (諸如選擇電晶體2100 至210M (例如，其等可為源極選擇電晶體，通常被稱為選擇閘極源極)之一者)與一選擇電晶體212 (例如一場效電晶體) (諸如選擇電晶體2120 至212M (例如，其等可為汲極選擇電晶體，通常被稱為選擇閘極汲極)之一者)之間。選擇電晶體2100 至210M 可通常連接至一選擇線214 (諸如一源極選擇線)，且選擇電晶體2120 至212M 可通常連接至一選擇線215 (諸如一汲極選擇線)。 各選擇電晶體210之一源極可連接至共同源極216。各選擇電晶體210之汲極可連接至對應NAND串206之一記憶體胞2080 。例如，選擇電晶體2100 之汲極可連接至對應NAND串2060 之一記憶體胞2080 。因此，各選擇電晶體210可經組態以將一對應NAND串206選擇性地連接至共同源極216。各選擇電晶體210之一控制閘極可連接至選擇線214。 各選擇電晶體212之汲極可連接至對應NAND串206之位元線204。例如，選擇電晶體2120 之汲極可連接至對應NAND串2060 之位元線2040 。各選擇電晶體212之源極可連接至對應NAND串206之一記憶體胞208N 。例如，選擇電晶體2120 之源極可連接至對應NAND串2060 之記憶體胞208N 。因此，各選擇電晶體212可經組態以將一對應NAND串206選擇性地連接至一對應位元線204。各選擇電晶體212之一控制閘極可連接至選擇線215。 圖2A中之記憶體陣列可為一三維記憶體陣列，例如，其中NAND串206可實質上垂直於含有共同源極216的一平面且垂直於含有可實質上平行於含有共同源極216之平面之位元線204的一平面延伸。 記憶體胞208之典型構造包含可判定記憶體胞之一資料狀態(例如，透過臨限電壓變化)之一資料儲存結構234 (例如一浮動閘極、電荷陷阱等等)及一控制閘極236，如圖2A中所展示。在一些情況中，記憶體胞208可進一步具有一界定源極230及一界定汲極232。記憶體胞208使其等控制閘極236連接至(且在一些情況中形成)一字線202。 記憶體胞208之一行係選擇性地連接至一給定位元線204之一NAND串206或複數個NAND串206。記憶體胞208之一列可為通常連接至一給定字線202之記憶體胞208。記憶體胞208之一列可包含但未必包含通常連接至一給定字線202之全部記憶體胞208。記憶體胞208之列可通常被劃分成記憶體胞208之一或多個群組之實體頁，且記憶體胞208之實體頁通常包含通常連接至一給定字線202之每隔一個記憶體胞208。例如，通常連接至字線202N 且選擇性地連接至偶數位元線204 (例如位元線2040 、2042 、2044 等等)之記憶體胞208可為記憶體胞208 (例如偶數記憶體胞)之一實體頁，而通常連接至字線202N 且選擇性地連接至奇數位元線204 (例如位元線2041 、2043 、2045 等等)之記憶體胞208可為記憶體胞208 (例如奇數記憶體胞)之另一實體頁。儘管圖2A中未明確描繪位元線2043 至2045 ，但自圖式明白，可自位元線2040 至位元線204M 連續編號記憶體胞陣列200A之位元線204。通常連接至一給定字線202之其他群組之記憶體胞208亦可界定記憶體胞208之一實體頁。針對特定記憶體器件，通常連接至一給定字線之全部記憶體胞可被視為一實體頁。在一單一讀取操作期間被讀取或在一程式化操作期間被程式化之一實體頁(例如一上部頁記憶體胞或下部頁記憶體胞)之部分(其在一些實施例中可仍為整列)可被視為一邏輯頁。記憶體胞之一區塊可包含經組態以被一起抹除之此等記憶體胞，諸如連接至字線2020 至202N 之全部記憶體胞(例如共用共同字線202之全部NAND串206)。 圖2B係如可用於參考圖1所描述之類型之一記憶體中之一記憶體胞陣列200B之一部分(例如，作為記憶體胞陣列104之一部分)之另一示意圖。圖2B中之相同編號之元件對應於參考圖2A所提供之描述。圖2B提供一三維NAND記憶體陣列結構之一實例之額外細節。三維NAND記憶體陣列200B可併入垂直結構，其可包含其中一支柱的一部分可充當NAND串206之記憶體胞之一通道區域的半導體支柱。NAND串206可各係由一選擇電晶體212 (例如，其可為汲極選擇電晶體，通常被稱為選擇閘極汲極)選擇性地連接至一位元線2040 至204M ，且係由一選擇電晶體210 (例如，其可為源極選擇電晶體，通常被稱為選擇閘極源極)連接至一共同源極216。多個NAND串206可選擇性地經連接至相同位元線204。可藉由偏壓選擇線2150 至215L 以選擇性地啟動各介於一NAND串206與一位元線204之間之特定選擇電晶體212來將NAND串206之子集連接至其等各自位元線204。可藉由偏壓選擇線214來啟動選擇電晶體210。各字線202可被連接至記憶體陣列200B之記憶體胞之多個列。通常由一特定字線202彼此連接之記憶體胞之列可共同指稱階層。 圖2C係如可用於參考圖1所描述之類型之一記憶體中之一記憶體胞陣列200C之一部分(例如，作為記憶體胞陣列104之一部分)之另一示意圖。圖2C中之相同編號之元件對應於參考圖2A所提供之描述。圖2C描繪進一步包含分離NAND串206之記憶體胞層疊250之中間選擇閘極211之一NAND串206之一單一例項。將參考圖3A至圖3C更詳細描述記憶體胞層疊250。雖然將圖2C之中間選擇閘極211描繪成簡單場效電晶體，但其等可替代地使用相同於記憶體胞208之結構。當使用一記憶體胞208之結構時，中間選擇閘極211可維持一抹除資料狀態，(例如)使得此等中間選擇閘極211可利用相同於施加至記憶體胞208之控制閘極之電壓位準的電壓位準的範圍。中間閘極211經連接至各自選擇線217。 圖3A係如先前技術之記憶體胞之一陣列之一部分之一橫截面圖。通常藉由下列步驟來製造三維記憶體陣列：形成導體及介電質之交替層；在此等層中形成孔；在孔之側壁上形成額外材料以界定記憶體胞之閘極堆疊及其他閘極；且隨後使用一半導體材料來填充孔，以界定一支柱區段來充當記憶體胞之通道及閘極。為了提高支柱區段及一鄰接半導體材料之導電性(例如，在其等經形成時)，通常在與鄰接半導體材料之一介面處的支柱區段中形成一導電(例如，導電摻雜)部分。此等導電部分通常係由不同於支柱區段及鄰接半導體材料之一導電類型形成。例如，若支柱區段係由一P型半導體材料形成，則導電部分可具有一N型導電性。 穿過多層形成孔通常歸因於通常用於半導體產業中之移除程序之本質而產生具有朝向孔之底部之減小直徑的孔。為緩解孔變得過窄，可分段形成參考圖2A至圖2C所描述之類型的陣列，使得可形成用於形成NAND串之一第一部分的層，接著可移除部分以界定孔，且剩餘結構可係形成於孔內。在形成NAND串的第一部分之後，NAND串的一第二部分可依一類似方式形成於第一部分上方。圖3A描繪此類型之一結構。 在圖3A中，橫截面圖中描繪兩串串聯連接記憶體胞。應注意，圖式中之各種元件之間的空間可表示介電材料。 參考圖3A，一第一NAND串包含一第一支柱區段34000 及一第二支柱區段34010 。第一支柱區段34000 及第二支柱區段34010 可各係由具有一第一導電類型之一半導體材料(諸如一P型多晶矽)形成。導電部分34200 及34210 可分別經形成於支柱區段34000 及34010 之底部處，其中導電部分34200 經電連接至源極216，且導電部分34210 經電連接至支柱區段34000 。導電部分34200 及34210 可係由具有不同於第一導電類型之一第二導電類型之一半導體材料形成。針對其中第一支柱區段34000 及第二支柱區段34010 可各係由一P型多晶矽形成的實例，導電部分34200 及34210 可係由一N型半導體材料(諸如一N型多晶矽)形成。另外，導電部分34200 及34210 可具有高於支柱區段34000 及34010 之一導電位準。例如，導電部分34200 及34210 可具有一N+導電性。替代地，導電部分34200 及34210 可係由一導體(例如一金屬或金屬矽化物)形成。 支柱區段34010 透過一導電插塞3440 電連接至資料線204。在此實例中，導電插塞3440 亦可係由具有第二導電類型之一半導體材料形成，且可同樣具有高於支柱區段34000 及34010 之一導電位準。替代地，導電插塞3440 可係由一導體(例如一金屬或金屬矽化物)形成。第一NAND串進一步包含源極選擇線214與支柱區段34000 之一交叉點處之一源極選擇閘極，及汲極選擇線215與支柱區段34010 之一交叉點處之一汲極選擇閘極。第一NAND串進一步包含存取線2020 至2027 之各者與支柱區段34000 及34010 之一交叉點處之一記憶體胞。此等記憶體胞進一步包含資料儲存結構23400 至23470 。雖然圖3A之結構經描繪成包含僅8條存取線202以提高圖式之可讀性，但一典型NAND結構可具有顯著更多存取線202。 儘管未全部標號，但為使圖3A清楚，在支柱區段340之兩側上描繪資料儲存結構234。個別資料儲存結構234可完全包繞其等各自支柱區段340，因此界定一單一記憶體胞之一資料儲存結構234。替代地，熟知結構具有分段資料儲存結構234，使得一個以上(例如兩個)記憶體胞界定於一存取線202與一支柱區段340之各交叉點處。本文中所描述之實施例與圍繞一支柱區段340界定之記憶體胞之數目無關。 為了提高跨導電部分34210 之導電性，第一NAND串進一步包含選擇線217之一交叉點處之一中間閘極。此將第一NAND串之記憶體胞劃分成一第一記憶體胞層疊2500 及一第二記憶體胞層疊2501 。 記憶體胞層疊250一般可被視為共用一共同支柱區段340之記憶體胞之群組(即，充當該群組之記憶體胞之通道區域之一單一支柱區段340)且可經擴展以包含複數個群組之記憶體胞，其中各此群組之記憶體胞共用一共同支柱區段340，且各自共同支柱區段340依相同位準(其可包含共用一共同組之存取線202 (例如一或多者)之全部此等群組之記憶體胞)形成(例如，由相同存取線202相交)。例如，記憶體胞層疊2500 可包含形成於存取線2020 及2021 與支柱區段34000 之交叉點處之此等記憶體胞。記憶體胞層疊2500 可進一步包含形成於存取線2020 及2021 與其等各自支柱區段34000 及34001 之交叉點處之此等記憶體胞，且可仍進一步包含形成於存取線2020 及2021 與支柱區段34000 及34001 及依相同位準形成之任何其他支柱區段340之交叉點處的全部記憶體胞。 進一步參考圖3A，一第二NAND串包含第一支柱區段34001 及一第二支柱區段34011 。第一支柱區段34001 及第二支柱區段34011 可各由具有第一導電類型之一半導體材料(諸如一P型多晶矽)形成。導電部分34201 及34211 可分別形成於支柱區段34001 及34011 之底部處，其中導電部分34201 電連接至源極216且導電部分34211 電連接至支柱區段34001 。導電部分34201 及34211 可由具有第二導電類型之一半導體材料形成。針對其中第一支柱區段34001 及一第二支柱區段34011 可各由一P型多晶矽形成的實例，導電部分34201 及34211 可由一N型半導體材料(諸如一N型多晶矽)形成。另外，導電部分34201 及34211 可具有高於支柱區段34001 及34011 之一導電位準。例如，導電部分34201 及34211 可具有一N+導電性。 支柱區段34011 透過一導電插塞3441 電連接至資料線204。在此實例中，導電插塞3441 亦可由具有第二導電類型之一半導體材料形成且可同樣具有高於支柱區段34001 及34011 之一導電位準。替代地，導電插塞3441 可由一導體(例如一金屬或金屬矽化物)形成。第二NAND串進一步包含源極選擇線214與支柱區段34001 之一交叉點處的一源極選擇閘極及汲極選擇線215與支柱區段34011 之一交叉點處的一汲極選擇閘極。第二NAND串進一步包含存取線2020 至2027 之各者與支柱區段34001 及34011 之一交叉點處之一記憶體胞。此等記憶體胞進一步包含資料儲存結構23401 至23471 。 為了提高跨導電部分34211 之導電性，第二NAND串進一步包含選擇線217與支柱區段34011 之一交叉點處之一中間閘極。此將第二NAND串之記憶體胞劃分成第一記憶體胞層疊2500 及第二記憶體胞層疊2501 。 隨著技術變化，可存在形成具有較小橫向尺寸之支柱區段340之一期望，或可存在形成具有增大數目個記憶體胞之NAND串之一期望。兩種情形可導致使用兩個以上記憶體胞層疊250來形成NAND串。一NAND串中之記憶體胞層疊250之此數目變化可帶來操作挑戰。 圖3B係與實施例一起使用之記憶體胞之一陣列之一部分之一橫截面圖。圖3B之結構不同於圖3A之結構，其在於：圖3B之結構包含源極216與資料線204之間的額外支柱區段340 (即，34020 及34021 )及對應額外導電部分342 (即，34220 及34221 )及一額外選擇線217 (即，2171 )。儘管圖3B之結構被描繪成僅包含8條存取線202以提高圖式之可讀性，但可對具有更少或更多存取線202之NAND結構執行各種實施例。類似地，雖然圖3B之所得記憶體胞層疊250被描繪成具有少於圖3A之記憶體胞的對應記憶體胞，但圖3B之記憶體胞層疊250被描繪成具有不同數目個記憶體胞，本文中所描述之實施例與記憶體胞之數目無關，記憶體胞之數目與一個別記憶體胞層疊250或記憶體胞層疊250之任何組合相關聯。 雖然在圖3B中描繪用於形成作為簡單場效電晶體之選擇閘極之選擇線214、215及217 (例如，分別作為選擇閘極210、212及211，如圖2C中所展示)，但可使用相同於記憶體胞之結構。圖3C係與實施例一起使用之記憶體胞之一陣列之一部分之另一橫截面圖。圖3C之結構不同於圖3B之結構，其在於：圖3C之結構包含其等各自選擇線214、215與217之間的電荷儲存結構233、235及237。所得選擇閘極可被操作成虛設記憶體胞，例如，無法定址用於儲存使用者資料。虛設記憶體胞可各經程式化成一些共同資料狀態(例如一抹除資料狀態)且接收相同於其等對應記憶體胞層疊之記憶體胞(即，共用相同於對應選擇閘極之一支柱區段340之此等記憶體胞)之電壓。替代地，可操作此等虛設記憶體胞好似其等係簡單場效電晶體，而不考慮任何資料狀態。 圖3D係與實施例一起使用之一串串聯連接記憶體胞之一部分之一簡化橫截面圖。該串串聯連接記憶體胞包含具有一第一導電類型之一第一半導體材料3400 及具有該第一導電類型之一第二半導體材料3401 。該串串聯連接記憶體胞進一步包含介於該第一半導體材料3400 與該第二半導體材料3401 之間的一第三半導體材料342，其具有不同於該第一導電類型(與該第一導電類型相反)之一第二導電類型。該串串聯連接記憶體胞之一第一群組之記憶體胞(由存取線2020 及資料儲存結構2340 表示)鄰接第一半導體材料3400 。第一半導體材料3400 可形成該第一群組之記憶體胞之通道區域。該串串聯連接記憶體胞之一第二群組之記憶體胞(由存取線2021 及資料儲存結構2341 表示)鄰接第二半導體材料3401 。第二半導體材料3401 可形成該第二群組之記憶體胞之通道區域。針對各種實施例，當發展於第一半導體材料3400 上之一電壓位準不同於(例如小於)發展於第二半導體材料3401 上之一電壓位準時(例如，在對第一群組之記憶體胞及第二群組之記憶體胞之一抹除操作期間)，施加至存取線2020 之電壓位準不同於(例如小於)施加至存取線之電壓位準2021 。可分別回應於第二半導體材料3401 或第一半導體材料3400 之一較高電壓位準來透過跨第三半導體材料342之一電壓降而發展第一半導體材料3400 或第二半導體材料3401 之一電壓位準。例如，可將一電壓位準直接施加至半導體材料340之一者或透過具有第二導電類型之一些其他半導體材料將一電壓位準施加至半導體材料340之一者，因此發展其電壓位準，且可透過半導體材料342在其他半導體材料340中發展一所得電壓位準。 圖4A至圖4D係與實施例一起使用之NAND串之部分之簡化橫截面圖且描繪導電部分342與對應選擇線(例如214、215或217)之間的關係。應注意，雖然圖4A至圖4D之選擇線經展示成形成簡單場效電晶體，但所得選擇閘極亦可使用相同於記憶體胞之結構，如參考圖3C所描述。圖4A展示完全駐留於選擇線214/215/217與支柱區段340之交叉點處之選擇閘極之通道區域之長度外的導電部分342。圖4B展示完全駐留於選擇線214/215/217與支柱區段340之交叉點處之選擇閘極之通道區域之長度內的導電部分342。圖4C展示部分駐留於選擇線214/215/217與支柱區段340之交叉點處之選擇閘極之通道區域之長度內的導電部分342。且圖4D展示延伸超過選擇線214/215/217與支柱區段340之交叉點處之選擇閘極之通道區域之長度的導電部分342。進一步應注意，可使用支柱區段340之頂部處之導電部分342來倒轉圖4A至圖4D之各者，此係因為導電部分342可形成於支柱區段340之頂部處而非底部處，如參考圖3A至圖3C所描述。 儘管提供導電部分342及/或導電插塞344來提高導電性(例如，鄰接支柱區段340之間，一支柱區段340與一源極216之間或一支柱區段340與一資料線204之間，其中此等導電元件由具有不同於支柱區段340或源極216之一導電類型的一導電類型之一半導體材料形成)，但有效地形成一二極體使得可期望跨各者之一電壓降。此一電壓降一般並非操作諸如其中僅使用兩個支柱區段340之圖3A中所描述之一結構中的顧慮。然而，由於使用三個或三個以上支柱區段(諸如圖3B至圖3C中所描繪)，所以此等電壓降可產生操作差異。例如，若將一抹除電壓施加至圖3B之資料線204及源極216，則可期望記憶體胞層疊2500 及2502 之記憶體胞經歷不同於(例如低於)記憶體胞層疊2501 之記憶體胞之一通道電壓位準。由於記憶體胞層疊250中之通道電壓位準之差異，所以可期望記憶體胞層疊2500 及2502 之記憶體胞之臨限電壓的所得範圍不同於記憶體胞層疊2501 之記憶體胞之臨限電壓的所得範圍。 考量對圖3A之結構之記憶體胞執行一抹除操作對比對圖3B之結構之記憶體胞執行一類似抹除操作的實例。表1提供可施加至圖3A之結構之電壓，而表2提供可施加至圖3B之結構之電壓。表1及表2之實例描繪一抹除操作之一部分。通常，一抹除操作包含透過其等各自資料線204及源極216施加至NAND串之一系列抹除脈衝(例如脈衝1、脈衝2、脈衝3、…)，同時電壓(識別為表中之層疊250之電壓)被施加至存取線202足以啟動對應記憶體胞。雖然在實例中描繪1V，但可使用足以啟動對應記憶體胞之其他電壓位準。可在脈衝之間執行一抹除驗證操作來判定記憶體胞是否被充分抹除(例如，具有等於或低於一些目標值之臨限電壓)。若抹除驗證失敗，則可施加另一抹除脈衝(通常具有一較高電壓位準)。抹除操作通常依賴GIDL (閘極誘發汲極洩漏)來將電流提供至支柱區段340。歸因於NAND串之對置端處之不同特性，所以施加至汲極選擇線215之電壓可不同於施加至源極選擇線214之電壓。 表1 表2 在表1及表2之實例中，圖3A之記憶體胞層疊2500 及2501 及圖3B之記憶體胞層疊2500 及2502 之記憶體胞之臨限電壓的所得範圍可落入-3V至‑1V之範圍內，而圖3B之記憶體胞層疊2501 之記憶體胞之臨限電壓的所得範圍可落入-2V至0V之範圍內。針對此實例，不僅圖3B之記憶體胞之一完整NAND串之臨限電壓的所得總範圍將比圖3A之記憶體胞之一完整NAND串之臨限電壓的所得總範圍寬，且亦可期望不同地程式化圖3B之不同記憶體胞層疊250之記憶體胞。在一串串聯連接記憶體胞之一抹除操作期間，各種實施例使用施加至存取線202且因此對應記憶體胞之控制閘極的抹除去偏壓來緩解其等通道電壓位準之差異(例如支柱區段340之電壓位準差異)。 表3繪示其中參考對圖3B之結構執行之一抹除操作來實施之抹除去偏壓之一實例。在其中依相同於表2中之方式施加資料線204及源極216電壓的情況中，歸因於分別跨導電部分34210 /34211 及34220 /34221 之期望之電壓降，所以可期望層疊2501 之記憶體胞經歷低於記憶體胞層疊2500 及2502 之記憶體胞之一通道電壓位準，其中此等導電部分34210 /34211 及34220 /34221 具有一導電類型且支柱區段34000 至34020 及34001 至34021 具有一不同導電類型。為了討論目的，將跨各所得二極體之電壓降視為1V。沿一給定串串聯連接記憶體胞之二極體之實際電壓降可取決於構造及組態之材料，但可實驗地、經驗地或透過模擬來判定。 為了緩解不同支柱區段340中之通道(例如本體)電壓之差異，可相對於施加至記憶體胞層疊2500 及2502 之記憶體胞之存取線202的電壓來減小施加至層疊2501 之記憶體胞之存取線202的電壓。針對一些實施例，可經由一典型抹除操作增大跨該串串聯連接記憶體胞施加之電壓(例如，來自資料線204及源極216)使得：經歷最大電壓降之記憶體胞層疊250可經歷相同於該典型抹除操作中之通道電壓位準。在表3之實例中，施加至資料線204及源極216之電壓及分別施加至各抹除脈衝之對應選擇線215及214之電壓比施加於表1之實例中的電壓高1 V使得：表3之記憶體胞層疊2501 之記憶體胞可經歷相同於表1之實例之條件的條件(例如自閘極至通道之電壓差)。相應地，施加至記憶體胞層疊2500 及2502 之存取線202之電壓可高出1 V使得其等亦可導致一類似(例如相同)閘極至通道電壓。 表3 表4及表5提供對類似於參考圖3B所描述之串聯連接記憶體胞之串但具有額外記憶體胞層疊250之串聯連接記憶體胞之串執行抹除操作的額外實例。例如，可使用一記憶體胞層疊250之適當重新編號來一或多次重複具有記憶體胞層疊2501 之一結構之記憶體胞層疊250。在表4之實例中，考量具有導致記憶體胞層疊2500 至2503 (例如圖5之結構(下文將討論)，但無記憶體胞層疊2504 至2507 且無二極體壓降5435 至5437 )之一額外記憶體胞層疊250之圖3B的結構。在此實例中，可期望記憶體胞層疊2500 及2503 經歷彼此類似之通道電壓位準，且可期望記憶體胞層疊2501 及2502 經歷彼此類似且小於記憶體胞層疊2500 及2503 之通道電壓位準的通道電壓位準。在表5之實例中，考量具有導致記憶體胞層疊2500 至2504 (例如圖5之結構，但無記憶體胞層疊2505 至2507 且無二極體壓降5436 至5437 )之兩個額外記憶體胞層疊250之圖3B的結構。在此實例中，可期望記憶體胞層疊2500 及2504 經歷彼此類似之通道電壓位準，且可期望記憶體胞層疊2501 及2503 經歷彼此類似且小於記憶體胞層疊2500 及2504 之通道電壓位準之通道電壓位準，且可期望記憶體胞層疊2502 經歷小於記憶體胞層疊2501 及2503 之通道電壓位準之一通道電壓位準。 表4 表5 圖5係用於進一步描述根據實施例之抹除去偏壓之一串串聯連接記憶體胞之一概念圖。圖5描繪經配置成8個記憶體胞層疊2500 至2507 之一串串聯連接記憶體胞208。各記憶體胞層疊2500 至2507 被描繪成具有三個記憶體胞208。然而，個別記憶體胞層疊2500 至2507 可包含更多或更少記憶體胞208，且一記憶體胞層疊250可包含不同於一鄰接記憶體胞層疊250之數個記憶體胞208。 虛線5430 至5437 指示記憶體胞層疊250 (例如，在一特定記憶體胞層疊250之記憶體胞208與一鄰接(例如直接鄰接)記憶體胞層疊250之記憶體胞208之間或一特定記憶體胞層疊250之記憶體胞208與一電壓源極(諸如電壓節點504 (例如，其可對應於一資料線204)及一電壓節點516 (例如，其可對應於一源極216))之間之一路徑中具有不同於鄰接材料之一導電類型的導電部分)之間的二極體壓降。不存在經指示於記憶體胞層疊2507 之記憶體胞208之間的二極體壓降。例如，此可發生於其中一資料線204與一支柱區段340之間的導電插塞344係由一導體(例如金屬或金屬矽化物)形成的情況中，其中無與支柱區段340接觸之具有一不同導電類型之一材料。依一類似方式，可同樣藉由形成一導體之較低導電部分342來消除二極體壓降5430 。 參考圖5，若將相同電壓位準(例如抹除電壓VE )被施加至電壓節點504及516，則可期望記憶體胞層疊2507 經歷串之最高通道電壓位準(例如VC1 )，此係因為其與電壓節點504之間不存在二極體壓降543。可期望VC1 實質上等於(例如等於)抹除電壓VE 。可期望記憶體胞層疊2506 及2500 經歷一較低通道電壓位準(例如VC2 )，此係因為其等與其等各自電壓節點504或516之間存在一個二極體壓降543。可期望記憶體胞層疊2505 及2501 經歷下一較低通道電壓位準(例如VC3 )，此係因為其等與其等各自電壓節點504或516之間存在兩個二極體壓降543。可期望記憶體胞層疊2504 及2502 經歷下一較低通道電壓位準(例如VC4 )，此係因為其等與其等各自電壓節點504或516之間存在三個二極體壓降543。且可期望記憶體胞層疊2503 經歷下一較低通道電壓位準(例如VC5 )，此係因為其與其等各自電壓節點504或516之間存在四個二極體壓降543。依此方式，VE ≈ VC1 ＞ VC2 ＞ VC3 ＞ VC4 ＞ VC5 。VC1 與VC2 之間、VC2 與VC3 之間、VC3 與VC4 之間及VC4 與VC5 之間的差可各為實質相等(例如等於)，且可自具有一第一導電類型之一半導體支柱區段340與具有第一導電類型之另一半導體支柱區段340之間之一期望電壓降(跨介於兩個支柱區段340之間且具有不同於第一導電類型(例如，與第一導電類型相反)之一第二導電類型之一導電部分342)判定。雖然經施加至存取線202之最低電壓(例如，在此實例中係VC5 )可為一參考電位(例如0V、接地或Vss)，但通常可期望此電壓位準係高於足以切斷全域存取線與未經選擇用於抹除操作之區塊之存取線202之間之通路電晶體之參考電位的一些正值(例如1 V)。此外，當參考記憶體胞與一電壓節點或其等施加電壓之間的數個二極體壓降時，此係任一電壓節點之二極體壓降的最小數目。例如，在其中記憶體胞層疊2504 具有介於其與施加至電壓節點504之一電壓之間的三個二極體壓降543且具有介於其與施加至電壓節點516之一電壓之間的五個二極體壓降543的情況中，記憶體胞層疊2504 與一施加電壓之間之二極體壓降的數目係3。 針對各種實施例，經施加至記憶體胞層疊250之各者之對應存取線的電壓位準將共用此相同減小關係。換言之，針對一給定串串聯連接記憶體胞206，經施加至一記憶體胞層疊250之存取線202的電壓位準可小於經施加至具有一較高通道電壓位準(例如較高之期望通道電壓位準)之一記憶體胞層疊250之存取線202的電壓位準，且大於經施加至具有一較低通道電壓位準(例如較低之期望通道電壓位準)之一記憶體胞層疊250之存取線202的電壓位準。經施加至一記憶體胞層疊250之存取線202的電壓位準可進一步實質上等於(例如等於)經施加至具有一實質相等(例如相等)通道電壓位準(例如期望通道電壓位準)之一記憶體胞層疊250之存取線202的電壓位準。另外，即使經施加至電壓節點504及516之電壓係不同的，可使用此一般關係。 考量圖5之實例，但進一步包含記憶體胞層疊2507 與電壓節點504之間的一額外二極體壓降543。在此組態中，若將相同電壓位準施加至電壓節點504及516，則可期望記憶體胞層疊2507 及2500 經歷最高通道電壓位準(例如VC1 )，此係因為其等與其等各自電壓節點504或516之間將存在一二極體壓降543。可期望記憶體胞層疊2506 及2501 經歷一較低通道電壓位準(例如VC2 )，此係因為其等與其等各自電壓節點504或516之間將存在兩個二極體壓降543。可期望記憶體胞層疊2505 及2502 經歷下一較低通道電壓位準(例如VC3 )，此係因為其等與其等各自電壓節點504或516之間將存在三個二極體壓降543。且可期望記憶體胞層疊2504 及2503 經歷下一較低通道電壓位準(例如VC4 )，此係因為其等與其等各自電壓節點504或516之間將存在四個二極體壓降543。依此方式，VE ＞ VC1 ＞ VC2 ＞ VC3 ＞ VC4 。VC1 與VC2 之間、VC2 與VC3 之間及VC3 與VC4 之間的差可各為實質相等(例如等於)，且可自具有一第一導電類型的一半導體支柱區段340與具有第一導電類型之另一半導體支柱區段340之間的一期望電壓降(跨介於兩個支柱區段340之間且具有不同於第一導電類型(例如，與第一導電類型相反)之一第二導電類型的一導電部分342)判定。 圖6係根據一實施例之操作一記憶體之一方法之一流程圖。在650中，在一串串聯連接記憶體胞之一抹除操作期間，在形成用於該串串聯連接記憶體胞之一第一群組之記憶體胞之通道區域的一第一半導體材料中發展一第一電壓位準。可藉由將一些電壓位準施加至該串串聯連接記憶體胞之一端(例如，透過連接至該串串聯連接記憶體胞之一資料線)同時將一些電壓位準施加至該串串聯連接記憶體胞之另一端(例如，透過連接至該串串聯連接記憶體胞之一源極)來發展該第一電壓位準。施加至該串串聯連接記憶體胞之各端之電壓位準可為相同電壓位準。 可在形成該串串聯連接記憶體胞之一不同群組之記憶體胞之通道區域的另一半導體材料中進一步發展該第一電壓位準。例如，該第一群組之記憶體胞可為圖3B之記憶體胞層疊2502 之此等記憶體胞，而該不同群組之記憶體胞可為圖3B之記憶體胞層疊2500 之此等記憶體胞。返回參考關於圖5所討論之第一實例，該第一群組之記憶體胞可為圖5之記憶體胞層疊2506 、2505 或2504 之此等記憶體胞，而該不同群組之記憶體胞可分別為圖5之記憶體胞層疊2500 、2501 或2502 之此等記憶體胞。 在652中，當在該第一半導體材料中發展該第一電壓位準時，可在形成該串串聯連接記憶體胞之一第二群組之記憶體胞之通道區域的一第二半導體材料中發展小於該第一電壓位準之一第二電壓位準。在其中該第一群組之記憶體胞包含圖3B之記憶體胞層疊2502 之此等記憶體胞的情況中，該第二群組之記憶體胞可為圖3B之記憶體胞層疊2501 之此等記憶體胞。類似地，返回參考關於圖5所討論之第一實例，其中該第一群組之記憶體胞可為圖5之記憶體胞層疊2506 、2505 或2504 之此等記憶體胞，該第二群組之記憶體胞可分別為圖5之記憶體胞層疊2501 至2505 之任何者之此等記憶體胞、記憶體胞層疊2502 至2504 之任何者之此等記憶體胞或記憶體胞層疊2503 之此等記憶體胞。可在形成該串串聯連接記憶體胞之一不同群組之記憶體胞之通道區域的另一半導體材料中進一步發展該第二電壓位準。 在654中，當在該第一半導體材料中發展該第一電壓位準時且當在該第二半導體材料中發展該第二電壓位準時，將一第三電壓位準施加至該第一群組之記憶體胞之控制閘極且將小於該第三電壓位準之一第四電壓位準施加至該第二群組之記憶體胞之控制閘極。在其中在形成一不同群組之記憶體胞之通道區域之半導體材料中發展該第一電壓位準的情況中，可進一步將該第三電壓同時施加至不同群組之記憶體胞之控制閘極。在其中於形成一不同群組之記憶體胞之通道區域之半導體材料中發展該第二電壓位準的情況中，可進一步將該第四電壓同時施加至該不同群組之記憶體胞之控制閘極。可在形成其他群組之記憶體胞之通道區域之其他半導體材料中進一步發展額外電壓位準。 歸因於程序變動，架構或其他，即使在其中期望將相同電壓位準施加至數個不同節點(例如，不同控制閘極)的情況中，實際施加電壓可表示電壓之一範圍。針對一些實施例，該第三電壓位準可表示電壓位準之一第一範圍且該第四電壓位準可表示電壓位準之一第二範圍。針對此一實施例，電壓位準之該第一範圍及電壓位準之該第二範圍可表示其中電壓位準之該第二範圍之各電壓位準小於電壓位準之該第一範圍之各電壓位準之電壓位準的互斥範圍。 圖7係根據一實施例之操作一記憶體胞之一方法之一流程圖。在760中，將一第一電壓位準施加至一串串聯連接記憶體胞之第一複數個記憶體胞之記憶體胞之控制閘極。該第一複數個記憶體胞可包含共用一共同支柱區段之一群組之記憶體胞(例如該串串聯連接記憶體胞之一記憶體胞層疊)。該第一複數個記憶體胞可進一步包含該串串聯連接記憶體胞之一或多個(例如兩個)記憶體胞層疊且可為含有該串串聯連接記憶體胞之複數串串聯連接記憶體胞之各自複數個記憶體胞之一構件。 在762中，將小於該第一電壓位準之一第二電壓位準施加至該串串聯連接記憶體胞之第二複數個記憶體胞之記憶體胞之控制閘極，同時該第二複數個記憶體胞之各記憶體胞之一各自通道電壓位準小於該第一複數個記憶體胞之各記憶體胞之一各自通道電壓位準。該第二複數個記憶體胞可包含共用一共同支柱區段(例如該串串聯連接記憶體胞之一記憶體胞層疊)之一群組之記憶體胞。該第二複數個記憶體胞可進一步包含該串串聯連接記憶體胞之一或多個(例如兩個)記憶體胞層疊且可為含有該串串聯連接記憶體胞之複數串串聯連接記憶體胞之各自複數個記憶體胞之一構件。 可選地，在764中，將大於該第一電壓位準之一第三電壓位準施加至該串串聯連接記憶體胞之第三複數個記憶體胞之記憶體胞之控制閘極，同時該第三複數個記憶體胞之各記憶體胞之一各自通道電壓位準大於該第一複數個記憶體胞之各記憶體胞之一各自通道電壓位準。該第三複數個記憶體胞可包含共用一共同支柱區段(例如該串串聯連接記憶體胞之一記憶體胞層疊)之一群組之記憶體胞。該第三複數個記憶體胞可進一步包含該串串聯連接記憶體胞之一或多個(例如兩個)記憶體胞層疊且可為含有該串串聯連接記憶體胞之複數串串聯連接記憶體胞之各自複數個記憶體胞之一構件。如關於圖6所討論，圖7之不同電壓位準可表示電壓位準之互斥範圍。 圖8係根據一實施例之操作一記憶體之一方法之一流程圖。在870中，將一抹除脈衝施加至一串串聯連接記憶體胞，例如將電壓施加至該串串聯連接記憶體胞之對置端。例如，可將一抹除電壓施加至各共同連接至一串串聯連接記憶體胞之一資料線及一源極。在872中，將一各自電壓位準施加至該串串聯連接記憶體胞之複數個群組之記憶體胞之各群組之記憶體胞之記憶體胞之控制閘極，同時將該抹除脈衝施加至該串串聯連接記憶體胞。一特定群組之記憶體胞之各自電壓位準不同於一不同群組之記憶體胞之各自電壓位準。例如，該特定群組之記憶體胞之該各自電壓位準可大於一不同群組之記憶體胞之該各自電壓位準，該不同群組之記憶體胞具有小於該特定群組之記憶體胞之期望通道電壓位準的一期望通道電壓位準。作為一進一步實例，該特定群組之記憶體胞之該各自電壓位準可小於一不同群組之記憶體胞之該各自電壓位準，該不同群組之記憶體胞具有大於該特定群組之記憶體胞之期望通道電壓位準的一期望通道電壓位準。另外，該特定群組之記憶體胞之該各自電壓位準可相同於另一群組之記憶體胞，其等具有實質上等於(例如等於)該特定群組之記憶體胞之該期望之通道電壓位準的一期望通道電壓位準。如關於圖6所討論，圖8之不同電壓位準可表示電壓位準之互斥範圍。 圖9係根據一實施例之操作一記憶體之一方法(例如對記憶體執行一抹除操作之一方法)之一流程圖。在980中，將一抹除脈衝施加至一串串聯連接記憶體胞。例如，將一抹除電壓施加至該串串聯連接記憶體胞之各端，諸如透過諸如關於圖8之元件符號870所討論之一資料線及源極。在982中，將各自電壓位準施加至該串串聯連接記憶體胞之複數個群組之記憶體胞之各群組之記憶體胞之記憶體胞之控制閘極。例如，可諸如關於圖8之元件符號872所討論般施加各自電壓位準。跨該串串聯連接記憶體胞之各記憶體胞(例如，至本體/通道之閘極)而不同之所得電壓經組態以抹除此等記憶體胞(例如，透過自該等記憶體胞之資料儲存結構移除電子)。 在984中，執行一抹除驗證來判定是否成功抹除該串串聯連接記憶體胞之各記憶體胞(例如，是否移除足夠電子來將此等記憶體胞之臨限電壓放置於一所要臨限電壓位準處或低於所要臨限電壓位準)。在986中，決定是否通過該抹除驗證，即，抹除操作是否成功。若通過抹除驗證，則程序可終止於988。若未通過，則可在990中決定是否將一最大數目個抹除脈衝施加至該串串聯連接記憶體胞。若未使用最大數目個抹除脈衝，或若990被免除，則可在施加另一抹除脈衝(在980中)之前增大抹除脈衝之一電壓位準(在992中)來重複程序。儘管增大該抹除脈衝之電壓位準，但記憶體胞之群組之各者之各自電壓位準可針對後續抹除脈衝維持其等值。 結論 儘管本文中已繪示及描述特定實施例，但一般技術者將瞭解，經計算以達到相同目的之任何配置可替代所展示之特定實施例。一般技術者將明白實施例之諸多調適。相應地，本申請案意在涵蓋實施例之任何調適或變動。
100‧‧‧記憶體器件
104‧‧‧記憶體胞陣列
108‧‧‧列解碼電路
110‧‧‧行解碼電路
112‧‧‧輸入/輸出(I/O)控制電路
114‧‧‧位址暫存器
116‧‧‧控制邏輯
118‧‧‧快取暫存器
120‧‧‧資料暫存器
122‧‧‧狀態暫存器
124‧‧‧命令暫存器
130‧‧‧處理器
132‧‧‧控制鏈路
134‧‧‧多工輸入/輸出(I/O)匯流排
200A‧‧‧記憶體胞陣列
200B‧‧‧記憶體胞陣列
200C‧‧‧記憶體胞陣列
202‧‧‧字線
2020至202N‧‧‧字線
204‧‧‧位元線
2040至204M‧‧‧位元線
206‧‧‧NAND串
2060至206M‧‧‧NAND串
208‧‧‧記憶體胞
2080至208N‧‧‧記憶體胞
210‧‧‧選擇電晶體
2100至210M‧‧‧選擇電晶體
211‧‧‧中間選擇閘極
212‧‧‧選擇電晶體
2120至212M‧‧‧選擇電晶體
214‧‧‧選擇線
215‧‧‧選擇線
2150至215L‧‧‧選擇線
216‧‧‧共同源極
217‧‧‧選擇線
2171‧‧‧額外選擇線
230‧‧‧界定源極
232‧‧‧界定汲極
233‧‧‧電荷儲存結構
234‧‧‧資料儲存結構
23400至23470‧‧‧資料儲存結構
23401至23471‧‧‧資料儲存結構
235‧‧‧電荷儲存結構
236‧‧‧控制閘極
237‧‧‧電荷儲存結構
2500至2507‧‧‧記憶體胞層疊
340‧‧‧支柱區段
3401‧‧‧第一半導體材料
342‧‧‧導電部分/第三半導體材料
3440‧‧‧導電插塞
3441‧‧‧導電插塞
504‧‧‧電壓節點
516‧‧‧電壓節點
5430至5437‧‧‧虛線
650‧‧‧發展第一電壓位準
652‧‧‧發展第二電壓位準
654‧‧‧將第三電壓位準施加至第一群組之記憶體胞的控制閘極，且將第四電壓位準施加至第二群組之記憶體胞的控制閘極
760‧‧‧將第一電壓位準施加至一串串聯連接記憶體胞之第一複數個記憶體胞之記憶體胞的控制閘極
762‧‧‧將第二電壓位準施加至該串串聯連接記憶體胞之第二複數個記憶體胞之記憶體胞的控制閘極
764‧‧‧將第三電壓位準施加至該串串聯連接記憶體胞之第三複數個記憶體胞之記憶體胞的控制閘極
870‧‧‧將抹除脈衝施加至一串串聯連接記憶體胞
872‧‧‧將各自電壓位準施加至該串串聯連接記憶體胞之複數個群組之記憶體胞之各群組之記憶體胞之記憶體胞的控制閘極
980‧‧‧將抹除脈衝施加至一串串聯連接記憶體胞
982‧‧‧將各自電壓位準施加至該串串聯連接記憶體胞之複數個群組之記憶體胞之各群組之記憶體胞之記憶體胞的控制閘極
984‧‧‧執行抹除驗證
986‧‧‧決定是否通過抹除驗證
988‧‧‧步驟
990‧‧‧決定是否將一最大數目個抹除脈衝施加至該串串聯連接記憶體胞
992‧‧‧增大電壓位準
圖1係根據一實施例之作為一電子系統之部分與一處理器通信之一記憶體之一簡化方塊圖。 圖2A係如可用於參考圖1所描述之類型之一記憶體中之記憶體胞之一陣列之一部分之一示意圖。 圖2B係如可用於參考圖1所描述之類型之一記憶體中之記憶體胞之一陣列之一部分之另一示意圖。 圖2C係如可用於參考圖1所描述之類型之一記憶體中之記憶體胞之一陣列之一部分之另一示意圖。 圖3A係如先前技術之記憶體胞之一陣列之一部分之一橫截面圖。 圖3B係與實施例一起使用之記憶體胞之一陣列之一部分之一橫截面圖。 圖3C係與實施例一起使用之記憶體胞之一陣列之一部分之另一橫截面圖。 圖3D係與實施例一起使用之記憶體胞之一陣列之一部分之一簡化橫截面圖。 圖4A至圖4D係與實施例一起使用之NAND串之部分之簡化橫截面圖。 圖5係用於描述根據實施例之抹除去偏壓之一串串聯連接記憶體胞之一概念圖。 圖6係根據一實施例之操作一記憶體之一方法之一流程圖。 圖7係根據一實施例之操作一記憶體之一方法之一流程圖。 圖8係根據一實施例之操作一記憶體之一方法之一流程圖。 圖9係根據一實施例之操作一記憶體之一方法之一流程圖。
650‧‧‧發展第一電壓位準
652‧‧‧發展第二電壓位準
654‧‧‧將第三電壓位準施加至第一群組之記憶體胞之控制閘極，且將第四電壓位準施加至第二群組之記憶體胞之控制閘極

Claims (26)

  1. 一種操作一記憶體之方法，其包括： 在一抹除操作期間，於形成一串串聯連接記憶體胞之一第一群組之記憶體胞之通道區域之一第一半導體材料中，發展一第一電壓位準； 當在該第一半導體材料中發展該第一電壓位準時，於形成該串串聯連接記憶體胞之一第二群組之記憶體胞之通道區域之一第二半導體材料中，發展小於該第一電壓位準之一第二電壓位準；及 當在該第一半導體材料中發展該第一電壓位準時且當在該第二半導體材料中發展該第二電壓位準時，將一第三電壓位準施加至該第一群組之記憶體胞的控制閘極，且將小於該第三電壓位準之一第四電壓位準施加至該第二群組之記憶體胞的控制閘極。
  2. 如請求項1之方法，其中在該第一半導體材料中發展該第一電壓位準且在該第二半導體材料中發展該第二電壓位準包括：將一第五電壓位準施加至該串串聯連接記憶體胞之一第一端，且將一第六電壓位準施加至與該第一端對置之該串串聯連接記憶體胞之一第二端。
  3. 如請求項2之方法，其中該第五電壓位準及該第六電壓位準係一相同電壓位準。
  4. 如請求項2之方法，其中將該第五電壓位準施加至該串串聯連接記憶體胞之該第一端且將該第六電壓位準施加至該串串聯連接記憶體胞之該第二端包括：將該第五電壓位準施加至經連接至該串串聯連接記憶體胞之該第一端之一資料線，且將該第六電壓位準施加至經連接至該串串聯連接記憶體胞之該第二端之一源極。
  5. 如請求項1之方法，進一步包括：在形成該串串聯連接記憶體胞之一第三群組之記憶體胞之通道區域之一第三半導體材料中，發展該第一電壓位準。
  6. 如請求項5之方法，其中該第二群組之記憶體胞係介於該第一群組之記憶體胞與該第三群組之記憶體胞之間。
  7. 如請求項5之方法，進一步包括： 當在該第一半導體材料及該第三半導體材料中發展該第一電壓位準時，且當在該第二半導體材料中發展該第二電壓位準時，將該第三電壓位準施加至該第三群組之記憶體胞的控制閘極。
  8. 如請求項1之方法，進一步包括：在形成該串串聯連接記憶體胞之一第三群組之記憶體胞之通道區域之一第三半導體材料中，發展該第二電壓位準。
  9. 如請求項8之方法，其中該第三群組之記憶體胞係直接鄰接該第二群組之記憶體胞。
  10. 如請求項8之方法，進一步包括： 當在該第一半導體材料中發展該第一電壓位準時，且當在該第二半導體材料及該第三半導體材料中發展該第二電壓位準時，將該第四電壓位準施加至該第三群組之記憶體胞的控制閘極。
  11. 如請求項1之方法，其中將該第三電壓位準施加至該第一群組之記憶體胞之該等控制閘極包括：將各自電壓位準施加至各介於電壓位準之一第一範圍內之該第一群組之記憶體胞之該等控制閘極，其中將該第四電壓位準施加至該第二群組之記憶體胞之該等控制閘極包括：將各自電壓位準施加至各介於電壓位準之一第二範圍內之該第二群組之記憶體胞之該等控制閘極，且其中電壓位準之該第二範圍之各電壓位準係小於電壓位準之該第一範圍之各電壓位準。
  12. 一種操作一記憶體之方法，其包括： 將一第一電壓位準施加至一串串聯連接記憶體胞之第一複數個記憶體胞之記憶體胞的控制閘極；及 將小於該第一電壓位準之一第二電壓位準施加至該串串聯連接記憶體胞之第二複數個記憶體胞之記憶體胞的控制閘極，同時該第二複數個記憶體胞之各記憶體胞之一各自通道電壓位準係小於該第一複數個記憶體胞之各記憶體胞之一各自通道電壓位準。
  13. 如請求項12之方法，進一步包括： 將大於該第一電壓位準之一第三電壓位準施加至該串串聯連接記憶體胞之第三複數個記憶體胞之記憶體胞的控制閘極，同時該第三複數個記憶體胞之各記憶體胞之一各自通道電壓位準係大於該第一複數個記憶體胞之各記憶體胞之該各自通道電壓位準。
  14. 如請求項13之方法，進一步包括： 將大於該第三電壓位準之一第四電壓位準施加至該串串聯連接記憶體胞之第四複數個記憶體胞之記憶體胞的控制閘極，同時該第四複數個記憶體胞之各記憶體胞之一各自通道電壓位準係大於該第三複數個記憶體胞之各記憶體胞之該各自通道電壓位準。
  15. 如請求項12之方法，其中將該第一電壓位準施加至該第一複數個記憶體胞之記憶體胞的控制閘極包括：將各自電壓位準施加至各介於電壓位準之一第一範圍內之該第一複數個記憶體胞的控制閘極，其中將該第二電壓位準施加至該第二複數個記憶體胞之記憶體胞的控制閘極包括：將各自電壓位準施加至各介於電壓位準之一第二範圍內之該第二複數個記憶體胞的控制閘極，且其中電壓位準之該第二範圍之各電壓位準係小於電壓位準之該第一範圍之各電壓位準。
  16. 一種操作一記憶體之方法，其包括： 將一抹除脈衝施加至一串串聯連接記憶體胞；及 針對該串串聯連接記憶體胞之複數個群組之記憶體胞之各群組的記憶體胞，在將該抹除脈衝施加至該串串聯連接記憶體胞時，將一各自電壓位準施加至該群組之記憶體胞之記憶體胞的控制閘極； 其中該複數個群組之記憶體胞之一特定群組之記憶體胞之該各自電壓位準係不同於該複數個群組之記憶體胞之一不同群組之記憶體胞之該各自電壓位準。
  17. 如請求項16之方法，其中當該不同群組之記憶體胞與施加之抹除脈衝之間存在大於該特定群組之記憶體胞與該施加之抹除脈衝之間存在之數目個二極體壓降的數個二極體壓降時，該特定群組之記憶體胞之該各自電壓位準係大於該不同群組之記憶體胞之該各自電壓位準。
  18. 如請求項17之方法，其中當該不同群組之記憶體胞與該施加之抹除脈衝之間存在小於該特定群組之記憶體胞與該施加之抹除脈衝之間存在之數目個二極體壓降的數個二極體壓降時，該特定群組之記憶體胞之該各自電壓位準係小於該不同群組之記憶體胞之該各自電壓位準。
  19. 如請求項18之方法，其中當另一群組之記憶體胞與該施加之抹除脈衝之間存在相同於該特定群組之記憶體胞與該施加之抹除脈衝之間存在之數目個二極體壓降的數個二極體壓降時，該特定群組之記憶體胞之該各自電壓位準係等於該另一群組之記憶體胞之該各自電壓位準。
  20. 如請求項16之方法，進一步包括： 對該串串聯連接記憶體胞執行一抹除驗證操作；及 若該抹除驗證操作失敗，則增大該抹除脈衝之一電壓位準，且重複如請求項1之方法。
  21. 一種裝置，其包括： 一串串聯連接記憶體胞之一第一群組之記憶體胞，其等鄰接具有一第一導電類型之一第一半導體材料； 該串串聯連接記憶體胞之一第二群組之記憶體胞，其等鄰接具有該第一導電類型之一第二半導體材料； 一第三半導體材料，其具有不同於該第一導電類型之一第二導電類型，該第三半導體材料係介於該第一半導體材料與該第二半導體材料之間；及 一控制器，其中該控制器經組態以： 在一抹除操作期間，將一第一電壓位準施加至該第一群組之記憶體胞之記憶體胞的控制閘極；及 在該抹除操作期間，將一第二電壓位準施加至該第二群組之記憶體胞之記憶體胞的控制閘極； 其中該第一電壓位準不同於該第二電壓位準。
  22. 如請求項21之裝置，其中該第一電壓位準大於該第二電壓位準。
  23. 如請求項21之裝置，進一步包括： 該串串聯連接記憶體胞之一第三群組的記憶體胞，其等鄰接具有該第一導電類型之一第四半導體材料；及 一第五半導體材料，具有該第二導電類型，該第五半導體材料係介於該第二半導體材料與該第四半導體材料之間； 其中該控制器經進一步組態以在該抹除操作期間將一第三電壓位準施加至該第三群組之記憶體胞之記憶體胞的控制閘極以滿足選自由下列組成之一群組之一條件： 該第一電壓位準大於該第二電壓位準，該第二電壓位準小於該第三電壓位準，且該第一電壓位準及該第三電壓位準係一相同電壓位準； 該第一電壓位準大於該第二電壓位準，且該第二電壓位準大於該第三電壓位準；及 該第一電壓位準大於該第二電壓位準，且該第二電壓位準及該第三電壓位準係一相同電壓位準。
  24. 如請求項23之裝置，進一步包括： 該串串聯連接記憶體胞之一第四群組的記憶體胞，其等鄰接具有該第一導電類型之一第六半導體材料；及 一第七半導體材料，其具有該第二導電類型； 其中第六半導體材料係介於該第五半導體材料與該第四半導體材料之間；及 其中該第七半導體材料係介於該第六半導體材料與該第四半導體材料之間。
  25. 如請求項24之裝置，其中當使該第一電壓位準及該第三電壓位準係一相同電壓位準而滿足該條件時，該控制器經進一步組態以： 在該抹除操作期間，將該第二電壓位準施加至該第四群組之記憶體胞之記憶體胞的控制閘極。
  26. 如請求項24之裝置，其中當使該第二電壓位準大於該第三電壓位準來滿足該條件時，該控制器經進一步組態以： 在該抹除操作期間，將一第四電壓位準施加至該第四群組之記憶體胞之記憶體胞的控制閘極； 其中該第四電壓位準小於該第二電壓位準，且該第四電壓位準大於該第三電壓位準。
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