CN109768050B - 三维存储器及其制备方法 - Google Patents

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Abstract

本发明提供了一种三维存储器，包括存储阵列层，所述存储阵列层包括至少一个阵列单元层，每一阵列单元层包括依次堆叠的阵列堆叠层和字线/位线结构层；阵列堆叠层包括单晶硅层和堆叠在单晶硅层上的至少两个堆栈，以及设置于每相邻两个堆栈之间的堆栈中间绝缘层，每个堆栈中设置有相互对准的沟道，沟道中设置有沟道层，堆栈中间绝缘层中与所述沟道相对应的位置设置有单晶硅插塞，单晶硅插塞与相邻两个所述堆栈的相互对准的沟道中的沟道层导电连接。该三维存储器通过在上下两堆栈之间引入单晶硅插塞，提高了堆栈之间的载流子迁移率，使得存储器具有更高的存储容量和更有效而快速的读取与擦写性能。本发明还提供了该三维存储器的制备方法。

Description

三维存储器及其制备方法
技术领域
本发明涉及半导体制备技术领域，特别是涉及三维存储器及其制备方法。
背景技术
为了提高存储密度和存储容量，三维存储器纵向堆叠的层数越来越大，但由于刻蚀工艺的限制，高层数存储器的制备遇到了巨大挑战。为了克服这一难题，业界尝试将堆叠层分为多个堆叠的堆栈，其具体制备过程为：在形成一个堆栈后，先刻蚀和形成沟道结构，然后继续堆叠堆栈，堆栈之间通过位于二者之间的半导体插塞进行沟道与位线之间的电连接，从而实现半导体器件的编程、读写与擦除控制，半导体插塞的材料通常为多晶硅。然而，多晶硅的导电性能不佳，导致两堆栈结合处的载流子迁移率损失大，从而严重影响三维存储器的性能。
发明内容
鉴于此，本发明第一方面提供一种三维存储器，通过在两堆栈之间引入单晶硅插塞，解决了多晶硅由于自身性质的局限带来的系列问题，提高了堆栈之间的载流子迁移率，从而使得三维存储器具有更高的存储容量和更有效而快速的读取与擦写性能。
具体地，第一方面，本发明提供了一种三维存储器，包括：
存储阵列层，所述存储阵列层包括至少一个阵列单元层，每一所述阵列单元层包括衬底层和依次堆叠在所述衬底层上的阵列堆叠层和字线/位线结构层；
所述阵列堆叠层包括依次堆叠在所述衬底层上的至少两个堆栈，以及设置于每相邻两个所述堆栈之间的堆栈中间绝缘层，每个所述堆栈中设置有相互对准的沟道，所述沟道中设置有沟道层，所述堆栈中间绝缘层中与所述沟道相对应的位置设置有单晶硅插塞，所述单晶硅插塞与相邻两个所述堆栈的相互对准的沟道中的沟道层导电连接。
本发明实施方式中，所述单晶硅插塞与相邻两个所述堆栈中邻近所述衬底层的所述堆栈的沟道中的沟道层直接接触连接。
本发明实施方式中，所述相邻两个所述堆栈中，邻近所述衬底层的所述堆栈的沟道邻近所述单晶硅插塞的一端设置有与所述单晶硅插塞接触连接的多晶硅插塞，所述单晶硅插塞通过所述多晶硅插塞与邻近所述衬底层的所述堆栈的沟道中的沟道层导电连接。
本发明实施方式中，所述单晶硅插塞与相邻两个所述堆栈中远离所述衬底层的所述堆栈的沟道中的沟道层直接接触连接或通过一外延结构导电连接。
本发明实施方式中，所述沟道层在所述衬底层上的正投影位于所述单晶硅插塞在所述衬底层上的正投影内。
本发明实施方式中，所述衬底层为单晶硅层。
本发明实施方式中，所述存储阵列层包括两个或两个以上依次堆叠的所述阵列单元层，相邻两个所述阵列单元层之间设置有层间绝缘层，所述层间绝缘层与所述单晶硅层形成界面键合。
本发明实施方式中，所述三维存储器还包括外围器件层，每一所述阵列单元层还包括形成在所述阵列堆叠层上的字线/位线结构层，每一个所述阵列单元层的字线/位线结构层均独立地与所述外围器件层电互联。
本发明实施方式中，所述外围器件层包括一介电层，所述衬底层为单晶硅层，所述单晶硅层与所述介电层之间形成界面键合。
本发明第一方面提供的三维存储器，通过在堆栈中间绝缘层中设置单晶硅插塞连接上下两堆栈的沟道，由于单晶硅具有优异的导电性能，从而可提高载流子迁移率，进而提高三维存储器的存储容量和存储性能。此外，该三维存储器中各键合界面(包括堆栈与堆栈之间、阵列单元层与阵列单元层之间，以及存储阵列层与外围器件层之间)大都为纯介电材料和/或单晶硅形成，结合力强，提升了存储器的可靠性和稳定性。
本发明第二方面提供一种三维存储器的制备方法，包括以下步骤：
提供第一晶圆或提供表面形成有衬底层的外围器件层，在所述第一晶圆上或所述衬底层上形成第一堆栈和垂直穿过所述第一堆栈的第一沟道，并在所述第一沟道内形成第一沟道层；
提供第二晶圆，采用离子注入方式使所述第二晶圆的表面形成第一离子注入单晶硅层；
将所述第二晶圆形成有第一离子注入单晶硅层的一侧贴合到所述第一堆栈上，以完成键合，随后，沿所述第一离子注入单晶硅层的界面剥离所述第二晶圆，以使所述第一离子注入单晶硅层保留覆盖在所述第一堆栈上；
经图案化处理保留所述第一沟道上方的第一离子注入单晶硅层以形成单晶硅插塞，再采用介电材料进行平坦化处理，以形成堆栈中间绝缘层；
继续在所述堆栈中间绝缘层上重复制备至少一个堆栈，得到阵列堆叠层，所述至少一个堆栈包括第二堆栈，所述第二堆栈中设置有与所述第一沟道对准的第二沟道，所述第二沟道内设置有第二沟道层，所述单晶硅插塞与所述第一沟道层和所述第二沟道层导电连接。
本发明实施方式中，所述制备方法进一步包括，在所述阵列堆叠层上形成字线/位线结构层，得到阵列单元层，具体操作为：提供第三晶圆，在所述第三晶圆的表面形成第二离子注入单晶硅层，并在所述第二离子注入单晶硅层上形成字线/位线结构层，再沿所述第二离子注入单晶硅层的界面剥离所述第三晶圆，以使所述第二离子注入单晶硅层保留覆盖在所述字线/位线结构层上，随后将所述字线/位线结构层与所述阵列堆叠层结合在一起。
本发明实施方式中，所述制备方法进一步包括，提供第四晶圆，采用离子注入方式使所述第四晶圆的表面形成第三离子注入单晶硅层；
在所述阵列单元层上形成层间绝缘层，再将所述第四晶圆形成有第三离子注入单晶硅层的一侧与所述层间绝缘层贴合，以完成键合，随后，沿所述第三离子注入单晶硅层的界面剥离所述第四晶圆，以使所述第三离子注入单晶硅层保留覆盖在所述层间绝缘层上；然后以所述第三离子注入单晶硅层作为所述衬底层在所述第三离子注入单晶硅层上重复制备至少一个所述阵列单元层。
本发明实施方式中，当所述第一堆栈形成在所述第一晶圆上时，所述制备方法进一步包括，提供第五晶圆，在所述第五晶圆上形成外围器件层，经结合处理使所述阵列单元层与所述外围器件层结合在一起。
本发明实施方式中，当提供表面形成有衬底层的外围器件层时，所述制备方法包括：提供第五晶圆，在所述第五晶圆上形成所述外围器件层，所述外围器件层包括一介电层；
以及提供第六晶圆，采用离子注入方式使所述第六晶圆的表面形成第四离子注入单晶硅层；再将所述第六晶圆形成有所述第四离子注入单晶硅层的一侧与所述介电层贴合，以完成键合，随后，沿所述第四离子注入单晶硅层的界面剥离所述第六晶圆，以使第四离子注入单晶硅层保留覆盖在所述介电层上；然后以所述第四离子注入单晶硅层作为衬底层，在所述第四离子注入单晶硅层上形成所述第一堆栈。
本发明第二方面提供的三维存储器的制备方法，通过对单晶硅进行离子注入再结合剥离的方式，在两堆栈之间成功引入了单晶硅插塞，工艺简单可靠，并采用相同方式在三维存储器的各阶段制备过程中引入了单晶硅层，缩短了工艺周期，且获得了良好的界面结合，提高了器件稳定性和可靠性。
本发明的优点将会在下面的说明书中部分阐明，一部分根据说明书是显而易见的，或者可以通过本发明实施例的实施而获知。
附图说明
图1是本发明一实施例提供的三维存储器的结构示意图；
图2是本发明图1中的阵列单元层11的结构示意图；
图3是本发明图2中的阵列堆叠层110的结构示意图；
图4是本发明实施例提供的三维存储器的制备方法流程图；
图5a-图5h是本发明一实施例中三维存储器的制备过程示意图。
具体实施方式
以下所述是本发明实施例的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明实施例原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也视为本发明实施例的保护范围。
请参阅图1、图2和图3，本发明实施例提供一种三维存储器100，包括存储阵列层10，所述存储阵列层10包括至少一个阵列单元层11，每一所述阵列单元层11包括衬底层111和依次堆叠在所述衬底层111上的阵列堆叠层110和字线/位线结构层120；
所述阵列堆叠层110包括至少两个堆栈112、113，以及设置于每相邻两个所述堆栈112和113之间的堆栈中间绝缘层114，每个所述堆栈中设置有相互对准的沟道115、116，所述相互对准的沟道115、116中设置有沟道层118、119，所述堆栈中间绝缘层114中与所述沟道115、116相对应的位置设置有单晶硅插塞117，所述单晶硅插塞117与所述相互对准的沟道115、116中的沟道层118、119导电连接，以使上方堆栈113和下方堆栈112导通。
本发明实施例的三维存储器，通过在依次堆叠的上下两堆栈之间设置单晶硅插塞来导通上下两堆栈中的沟道，由于单晶硅插塞相较于现有多晶硅插塞，具有杂质少，导电性高等优势，从而有效提高了两堆栈之间载流子的迁移率，提升了存储器的编程、读写及擦除速度，提高的存储器件性能。
本发明一些实施方式中，所述单晶硅插塞117与相邻两个所述堆栈中邻近所述衬底层111的所述堆栈112的沟道中的沟道层118直接接触连接。本发明另一些实施方式中，所述相邻两个所述堆栈112、113中，邻近所述衬底层111的所述堆栈112的沟道115邻近所述单晶硅插塞117的一端进一步设置有与所述单晶硅插塞117接触连接的多晶硅插塞150。所述单晶硅插塞117通过所述多晶硅插塞150与邻近所述衬底层111的所述堆栈112的沟道115中的沟道层118导电连接。
本发明实施方式中，所述单晶硅插塞117与远离所述衬底层111的所述堆栈堆栈113的沟道层119可以是直接接触连接实现导电连接，也可以是通过一外延结构141实现导电连接。
本发明实施方式中，所述沟道层115、116在所述衬底层111上的正投影位于所述单晶硅插塞117在所述衬底层111上的正投影内。即所述单晶硅插塞117沿所述沟道115、116的径向向外的方向(即图2中的水平方向)突出于所述沟道层118、119。在水平方向扩大的单晶硅插塞117有利于提高相邻两堆栈112、113与单晶硅插塞117的对准率，从而提高相邻两堆栈112、113中沟道层118、119之间的导电性。当然在一些实施方式中，也可以是所述单晶硅插塞117的外边界与所述沟道层115、116的外边界刚好重合，即单晶硅插塞117刚好覆盖沟道层115、116。
本发明实施方式中，所述堆栈中间绝缘层114的材质可以是但不限于氧化硅，碳化硅，碳氧化硅、氧化铝中的至少一种。
本发明实施方式中，所述堆栈112、113分别包括间隔设置的栅极层130。
本发明实施方式中，每一阵列单元层中，邻近所述字线/位线结构层120的堆栈中的沟道与所述字线/位线结构层120连接的一端可以仅设置有多晶硅插塞，或仅设置有单晶硅插塞作为漏极，也可以设置上半部分为单晶硅下半部分为多晶硅的混合插塞作为漏极。
本发明实施方式中，可以理解的，每个堆栈112、113中均形成有多个沟道。位于上方的堆栈112中的沟道与位于下方的堆栈113中的沟道一一对准。对于电荷存储型闪存来说，每一个沟道的内壁与沟道层之间还形成有存储器层，所述存储器层包括沿沟道的内壁到轴心的方向依次形成的介电阻挡层、电荷捕获/存储层和隧穿层。在一些实施例中，每一个沟道中还可在沟道层围成的空间内进一步设置介电填充层。在一些实施例中，沟道层也可以填充满沟道内存储器层围成的空间。其中，本发明实施例对所述沟道层、阻挡层、电荷捕获层和隧穿层的材质不作特殊限定，现有常用的或其他能实现相应功能的材料均可。例如，沟道层材料可以是多晶硅、单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。介电阻挡层、电荷捕获层和隧穿层可以形成例如具有氮氧化硅-氮化硅-氧化硅(SiON/SiN/SiO)的多层结构。本发明实施例也可以实施在浮栅型存储器中。
本发明实施方式中，每一堆栈112、113的所述沟道115、116底部设置有外延结构140，外延结构140的材料可以是硅，所述外延结构140由外延生长形成。
本发明实施方式中，所述存储阵列层10中，位于最下方的阵列单元层11中的衬底层111可以是单晶硅层，也可以是掺杂多晶硅与硅金属化合物，其单晶硅层厚度依晶圆规格及背面减薄工艺而定；位于上方的其他阵列单元层中的衬底层为单晶硅层，其单晶硅层的厚度为1μm～10μm。
本发明实施方式中，如图1所示，所述存储阵列层10包括两个或两个以上依次堆叠的所述阵列单元层11、12，相邻两个所述阵列单元层11、12之间设置有层间绝缘层13，所述层间绝缘层13与位于上方的所述阵列单元层12中的所述单晶硅层121形成界面键合。所述层间绝缘层13的材料可以是氧化硅、碳化硅、碳氧化硅或上述物质的组合。
本发明实施方式中，所述三维存储器100还包括外围器件层20，每一个所述阵列单元层的字线/位线结构层120均独立地与所述外围器件层20电互联。所述外围器件层20设置有外围器件和相关的内部金属互联结构、触点结构。本发明实施例通过将存储阵列层10设置成多个阵列单元层的堆叠，更进一步提升了存储器的存储容量，且各阵列单元层可与外围电路分别形成电互联，从而可改善单一阵列单元层过高层数的长传输导致载流子迁移率损失等问题，有效提高了器件的读写、编程、擦除的速度与效率，同时可以降低高层数存储器的制作难度。另外，本发明实施例中，两个阵列单元层之间的结合仅涉及层间绝缘层材料与单晶硅之间的键合，键合方式单一，结合力强，工艺更为简单。
本发明实施方式中，所述外围器件层20的具体设置位置不限，可以是设置于所述存储阵列层10的上方，也可以是设置于所述存储阵列层10的下方(如图1所示)或之间。
本发明实施方式中，如图1所示，所述外围器件层20包括一介电层211，所述存储阵列层20的所述单晶硅层111与所述介电层211之间形成界面键合。该处界面键合绝大部分均为单晶硅层与介电层之间的键合，结合力强。
本发明实施方式中，通过设置硅通孔(TSV,Through Silicon Via)160使每一个所述阵列单元层的位线结构独立地与所述外围器件层电互联。
本发明实施方式中，由于各阵列单元层都有各自独立的位线(Bitline)连出去被外围电路控制编程、读写、擦除、缓存等操作，因此各阵列单元层之间的沟道可以对准设置，也可以不对准设置，只要不影响彼此的硅通孔(TSV)结构即可。
本发明实施方式中，字线连接区可以是典型阶梯结构，也可以是其他结构，如平坦结构，本发明不作限定。
本发明实施例上述提供的三维存储器，通过在堆栈中间绝缘层中设置单晶硅插塞连接上下两堆栈的沟道，由于单晶硅具有完美的晶格结构、极低的电子缺陷态和极高的载流子迁移率，进而能有效提高三维存储器的读写、编程和擦除速度。此外，该三维存储器中各键合界面(包括堆栈与堆栈之间、堆栈内的阵列单元层与阵列单元层之间，以及存储阵列层与外围器件层之间)均为纯介电材料和/或单晶硅形成，结合力强，提升了存储器的可靠性和稳定性。
相应地，如图4及图5a-5h所示，本发明实施例还提供了上述三维存储器的制备方法，包括以下步骤：
步骤S10，如图5a所示，提供第一晶圆310，在所述第一晶圆310上形成第一堆栈212和垂直穿过所述第一堆栈212的第一沟道215，并在所述第一沟道215内形成第一沟道层218；
步骤S20，如图5b所示，提供第二晶圆320，采用离子注入方式使所述第二晶圆320的表面形成第一离子注入单晶硅层321；
步骤S30，如图5c所示，将所述第二晶圆320形成有第一离子注入单晶硅层321的一侧贴合到所述第一堆栈212上，以完成键合，随后，沿所述第一离子注入单晶硅层321的界面剥离所述第二晶圆320，以使所述第一离子注入单晶硅层321保留覆盖在所述第一堆栈212上；
步骤S40，如图5d、5e所示，经图案化处理保留所述第一沟道215上方的第一离子注入单晶硅层以形成单晶硅插塞217，再采用介电材料进行平坦化处理，以形成堆栈中间绝缘层214；
步骤S50，如图5f-5g所示，继续在所述堆栈中间绝缘层214上重复制备至少一个堆栈，得到阵列堆叠层210，所述至少一个堆栈包括第二堆栈213，所述第二堆栈213中设置有与所述第一沟道215对准的第二沟道216，所述第二沟道216内设置有第二沟道层219，所述第二沟道层219与所述第一沟道层218通过所述单晶硅插塞217电连通。
本发明另一实施方式中，步骤S10的操作为：提供表面形成有衬底层的外围器件层，在所述衬底层上形成第一堆栈和垂直穿过所述第一堆栈的第一沟道，并在所述第一沟道内形成第一沟道层。具体地，包括以下步骤：
S101，提供第五晶圆，在所述第五晶圆上形成外围器件层，所述外围器件层包括一介电层；
S102，提供第六晶圆，采用离子注入方式使所述第六晶圆的表面形成第四离子注入单晶硅层；
S103，将所述第六晶圆形成有所述第四离子注入单晶硅层的一侧与所述介电层贴合，以完成键合，随后，沿所述第四离子注入单晶硅层的界面剥离所述第六晶圆，以使第四离子注入单晶硅层保留覆盖在所述介电层上；然后以所述第四离子注入单晶硅层作为所述衬底层，在所述第四离子注入单晶硅层上制备所述第一堆栈212。
本发明实施方式中，所述第一堆栈212包括间隔设置的栅极层230。多个栅极层230通过介电材料如氧化硅隔开。
本发明实施方式中，所述第一堆栈212中设置有多个垂直贯穿所述第一堆栈212的第一沟道215。在一些实施例中，可直接在第一沟道215上形成与第一沟道层218连接的单晶硅插塞217；而在另一些实施例中，也可以在沟道215的顶部先形成一多晶硅插塞250，再在多晶硅插塞250上形成所述单晶硅插塞217。本发明实施方式中，第一堆栈212的所述第一沟道215底部可进一步设置有外延结构240，外延结构240的材料可以是硅，所述外延结构240可以是选择性外延生长而形成。对于电荷存储型闪存来说，每一个沟道的孔内壁与沟道层之间还形成有存储器层，所述存储器层包括沿沟道的内壁到轴心的方向依次形成的介电阻挡层、电荷捕获/存储层和隧穿层。在一些实施例中，每一个沟道中还可在沟道层围成的空间内进一步设置填充层。在一些实施例中，沟道层也可以填充满沟道内存储器层围成的空间。其中，本发明实施例对所述沟道层、介电阻挡层、电荷捕获层和隧穿层的材质不作特殊限定，现有常用的或其他能实现相应功能的材料均可。例如，沟道层材料可以是多晶硅、单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。阻挡层、电荷捕获层和隧穿层可以形成例如具有氮氧化硅-氮化硅-氧化硅(SiON/SiN/SiO)的多层结构。本发明实施例也可以实施在浮栅型存储器中。
本发明步骤S20中，对第二晶圆320表面进行离子注入形成第一离子注入单晶硅层321，是为了后续便于通过剥离的方式将第一离子注入单晶硅层321即单晶硅层转移到目标结构上。该方式可以方便快捷地在现有结构基础上形成一单晶硅层，且单晶硅层与现有结构的结合力强。其中，本发明中任意步骤中所涉及的离子注入工艺，其具体操作均不作特殊限定，所注入的离子可为氢离子或其同位素等在高温下易挥发的离子，但不限于此，离子注入深度约为1μm～10μm，注入离子在后续沟道工艺中会挥发，不会影响材料结构和器件性能。
本发明步骤S30中，通过简单贴合即可实现第一离子注入单晶硅层321与第一堆栈212的键合。
本发明步骤S40中，所述单晶硅插塞217连接第一堆栈212中的第一沟道215中的第一沟道层218，可以是直接与第一沟道层218连接，也可以是通过多晶硅插塞250与第一沟道层218连接。所述单晶硅插塞217作为第一堆栈212与上方堆栈的导电媒介，所述单晶硅插塞217可以是直接与上方堆栈的沟道层接触连接实现导电连接，也可以是通过一外延结构与上方堆栈的沟道层实现导电连接。本发明实施方式中，所述单晶硅插塞217可以是在水平方向刚好覆盖住第一沟道层218的外边界，也可以是所述单晶硅插塞217沿所述第一沟道215的径向向外的方向(即图中的水平方向)突出于所述第一沟道层218，即所述沟道层115、116在所述衬底层111上的正投影位于所述单晶硅插塞117在所述衬底层111上的正投影内。所述单晶硅插塞217的高度约为0.1μm～2μm。所述堆栈中间绝缘层214的材质可以是但不限于氧化硅，碳化硅，碳氧化硅、氧化铝中的至少一种。
本发明步骤S50进一步包括，在所述阵列堆叠层210上形成字线/位线结构层220，即得到第一阵列单元层21。在一些实施例中，可以是在所述阵列堆叠层210上继续直接制备字线/位线结构层220。在另外一些实施例中，所述在阵列堆叠层210上形成字线/位线结构层220的具体操作也可以是：提供第三晶圆，在所述第三晶圆的表面形成第二离子注入单晶硅层，并在所述第二离子注入单晶硅层上形成字线/位线结构层，再沿所述第二离子注入单晶硅层的界面剥离所述第三晶圆，以使所述第二离子注入单晶硅层保留覆盖在所述字线/位线结构层上，随后将所述字线/位线结构层与所述阵列堆叠层结合在一起。通过单独制备字线/位线结构层，可以缩短工艺流程。其中第二离子注入单晶硅层可根据实际需求去除或保留。
本发明实施方式中，所述第二堆栈213中设置有多个第二沟道216，多个第二沟道216与多个第一沟道215一一对准，每一对相互对准的第二沟道216与第一沟道215之间均设置有一单晶硅插塞217。本发明实施方式中，可以采用上述相同的方式继续在第二堆栈213上制备第三堆栈或更多堆栈，可以理解地，当阵列单元层包括第三堆栈或更多堆栈时，相邻两个堆栈之间均具有第一堆栈与第二堆栈之间相同的结构关系。
本发明实施方式中，步骤S50还包括在阵列堆叠层210中制备其他必要的结构，如阵列共源极230等，这些必要的结构制备可采用现有常规工艺实现，此处不再赘述。
本发明实施方式中，如图5h所示，所述的三维存储器的制备方法可进一步包括，在第一阵列单元层21上重复制备至少一个第二阵列单元层22，相邻阵列单元层之间设置层间绝缘层23。具体地，提供第四晶圆，采用离子注入方式使所述第四晶圆的表面形成第三离子注入单晶硅层；在所述第一阵列单元层21上形成层间绝缘层23，再将所述第四晶圆形成有第三离子注入单晶硅层的一侧与所述层间绝缘层23贴合，以完成键合，随后，沿所述第三离子注入单晶硅层的界面剥离所述第四晶圆，以使所述第三离子注入单晶硅层保留覆盖在所述层间绝缘层23上；然后以所述第三离子注入单晶硅层作为所述衬底层221在所述第三离子注入单晶硅层上重复制备至少一个所述阵列单元层22。所述层间绝缘层23与位于上方的所述第二阵列单元层22中的所述单晶硅层221形成界面键合。所述层间绝缘层23的材料可以是氧化硅、碳化硅、氮氧化硅或上述物质的组合。本发明实施方式中，可以采用上述相同的方式继续在第二阵列单元层22上制备第三阵列单元层或更多阵列单元层，可以理解地，当存储阵列层包括第三阵列单元层或更多阵列单元层时，相邻两阵列单元层之间均具有第一阵列单元层21与第二阵列单元层22之间相同的结构关系。本发明实施例通过在层间绝缘层23上引入目标厚度的单晶硅层221，实现了多个阵列单元层的堆叠。
本发明实施方式中，当步骤S10中直接在第一晶圆上形成第一堆栈时，所述的三维存储器的制备方法进一步包括，提供第五晶圆，在所述第五晶圆上形成外围器件层，经结合处理使所述阵列单元层与所述外围器件层结合在一起。本发明制备方法还包括，在每一阵列单元层与外围器件层之间形成独立的硅通孔260使每一个所述阵列单元层的位线结构独立地与所述外围器件层电互联。
本发明实施例中所涉及的第一离子注入单晶硅层、第二离子注入单晶硅层、第三离子注入单晶硅层、第四离子注入单晶硅层的厚度约为1μm-10μm。
本发明实施例中所涉及的第二晶圆、第三晶圆、第四晶圆、第六晶圆，将离子注入单晶硅层剥离后，可再加工并重复使用。
本发明实施例上述的各操作步骤的顺序可根据实际需要调整，本发明不限定于上述所列举的操作顺序。
本发明实施例上述提供的三维存储器的制备方法，通过对单晶硅进行离子注入再结合剥离的方式，在两堆栈之间成功引入了单晶硅插塞，工艺简单可靠，并采用相同方式在三维存储器的各阶段制备过程中引入了单晶硅层，缩短了工艺周期，且获得了良好的界面结合，有效提高了器件的读写、编程及擦除速度，并提高了器件稳定性和可靠性。
需要说明的是，根据上述说明书的揭示和阐述，本发明所属领域的技术人员还可以对上述实施方式进行变更和修改。因此，本发明并不局限于上面揭示和描述的具体实施方式，对本发明的一些等同修改和变更也应当在本发明的权利要求的保护范围之内。此外，尽管本说明书中使用了一些特定的术语，但这些术语只是为了方便说明，并不对本发明构成任何限制。

Claims (11)

1.三维存储器，其特征在于，包括：
存储阵列层，所述存储阵列层包括至少一个阵列单元层，每一所述阵列单元层包括衬底层和依次堆叠在所述衬底层上的阵列堆叠层；
所述阵列堆叠层包括依次堆叠在所述衬底层上的至少两个堆栈，以及设置于每相邻两个所述堆栈之间的堆栈中间绝缘层，每个所述堆栈中设置有相互对准的沟道，所述沟道中设置有沟道层，所述堆栈中间绝缘层中与所述沟道相对应的位置设置有单晶硅插塞，所述相邻两个所述堆栈中，邻近所述衬底层的所述堆栈的沟道邻近所述单晶硅插塞的一端设置有与所述单晶硅插塞接触连接的多晶硅插塞，所述单晶硅插塞通过所述多晶硅插塞与邻近所述衬底层的所述堆栈的沟道中的沟道层导电连接，所述单晶硅插塞与相邻两个所述堆栈中远离所述衬底层的所述堆栈的沟道中的沟道层通过一外延结构导电连接。
2.如权利要求1所述的三维存储器，其特征在于，所述沟道层在所述衬底层上的正投影位于所述单晶硅插塞在所述衬底层上的正投影内。
3.如权利要求1所述的三维存储器，其特征在于，所述衬底层为单晶硅层。
4.如权利要求3所述的三维存储器，其特征在于，所述存储阵列层包括两个或两个以上依次堆叠的所述阵列单元层，相邻两个所述阵列单元层之间设置有层间绝缘层，所述层间绝缘层与所述单晶硅层形成界面键合。
5.如权利要求1所述的三维存储器，其特征在于，所述三维存储器还包括外围器件层，每一所述阵列单元层还包括形成在所述阵列堆叠层上的字线/位线结构层，每一个所述阵列单元层的字线/位线结构层均独立地与所述外围器件层电互联。
6.如权利要求5所述的三维存储器，其特征在于，所述外围器件层包括一介电层，所述衬底层为单晶硅层，所述单晶硅层与所述介电层之间形成界面键合。
7.一种三维存储器的制备方法，其特征在于，包括以下步骤：
提供第一晶圆或提供表面形成有外围器件层的衬底层，在所述第一晶圆上或所述衬底层上形成第一堆栈和垂直穿过所述第一堆栈的第一沟道，并在所述第一沟道内形成第一沟道层，在所述第一沟道的顶部形成多晶硅插塞；
提供第二晶圆，在所述第二晶圆的表面形成第一离子注入单晶硅层；
将所述第二晶圆形成有第一离子注入单晶硅层的一侧贴合到所述第一堆栈上，以完成键合，随后，沿所述第一离子注入单晶硅层的界面剥离所述第二晶圆，以使所述第一离子注入单晶硅层保留覆盖在所述第一堆栈上；
经图案化处理保留所述第一沟道上方的第一离子注入单晶硅层以形成与所述多晶硅插塞接触连接的单晶硅插塞，以使所述单晶硅插塞通过所述多晶硅插塞与所述第一沟道层导电连接，再采用介电材料进行平坦化处理，以形成堆栈中间绝缘层；
继续在所述堆栈中间绝缘层上重复制备至少一个堆栈，得到阵列堆叠层，所述至少一个堆栈包括第二堆栈，所述第二堆栈中设置有与所述第一沟道对准的第二沟道，所述第二沟道内设置有第二沟道层，所述第二沟道层邻近所述单晶硅插塞的一端设有外延结构，所述单晶硅插塞与所述第二沟道层通过所述外延结构导电连接，以使所述单晶硅插塞与所述第一沟道层和所述第二沟道层导电连接。
8.如权利要求7所述的三维存储器的制备方法，其特征在于，进一步包括，
在所述阵列堆叠层上形成字线/位线结构层，得到阵列单元层，具体操作为：提供第三晶圆，在所述第三晶圆的表面形成第二离子注入单晶硅层，并在所述第二离子注入单晶硅层上形成字线/位线结构层，再沿所述第二离子注入单晶硅层的界面剥离所述第三晶圆，以使所述第二离子注入单晶硅层保留覆盖在所述字线/位线结构层上，随后将所述字线/位线结构层与所述阵列堆叠层结合在一起。
9.如权利要求8所述的三维存储器的制备方法，其特征在于，进一步包括，
提供第四晶圆，采用离子注入方式使所述第四晶圆的表面形成第三离子注入单晶硅层；
在所述阵列单元层上形成层间绝缘层，再将所述第四晶圆形成有第三离子注入单晶硅层的一侧与所述层间绝缘层贴合，以完成键合，随后，沿所述第三离子注入单晶硅层的界面剥离所述第四晶圆，以使所述第三离子注入单晶硅层保留覆盖在所述层间绝缘层上；然后以所述第三离子注入单晶硅层作为所述衬底层在所述第三离子注入单晶硅层上重复制备至少一个所述阵列单元层。
10.如权利要求9所述的三维存储器的制备方法，其特征在于，当所述第一堆栈形成在所述第一晶圆上时，所述制备方法进一步包括，提供第五晶圆，在所述第五晶圆上形成外围器件层，经结合处理使所述阵列单元层与所述外围器件层结合在一起。
11.如权利要求10所述的三维存储器的制备方法，其特征在于，当提供表面形成有外围器件层的衬底层时，所述制备方法包括：提供第五晶圆，在所述第五晶圆上形成所述外围器件层，所述外围器件层包括一介电层；
以及提供第六晶圆，采用离子注入方式使所述第六晶圆的表面形成第四离子注入单晶硅层；再将所述第六晶圆形成有所述第四离子注入单晶硅层的一侧与所述介电层贴合，以完成键合，随后，沿所述第四离子注入单晶硅层的界面剥离所述第六晶圆，以使第四离子注入单晶硅层保留覆盖在所述介电层上；然后以所述第四离子注入单晶硅层作为衬底层，在所述第四离子注入单晶硅层上形成所述第一堆栈。
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