KR20220002570A - 본딩된 3차원 메모리 디바이스 및 그 방법들 - Google Patents

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KR20220002570A
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semiconductor
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스 치 황
웨이 류
바터 셰론
쓰 핑 후
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양쯔 메모리 테크놀로지스 씨오., 엘티디.
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Abstract

본딩된 3D 메모리 디바이스들 및 그 제조 방법들의 실시예들이 개시된다. 일 예에서, 3D 메모리 디바이스는 제1 반도체 구조 및 제2 반도체 구조를 포함한다. 제1 반도체 구조는 복수의 제1 전도체 층들을 갖는 제1 메모리 스택, 및 복수의 제1 전도체 층들에 각각 전도성으로 접속된 복수의 제1 워드 라인 본딩 접점들을 갖는 제1 본딩 층을 포함한다. 제2 반도체 구조는, 복수의 제2 전도체 층을 갖는 제2 메모리 스택, 및 복수의 제2 전도체 층에 각각 전도성으로 접속된 복수의 제2 워드 라인 본딩 접점을 갖는 제2 본딩 층을 포함한다. 또한, 3D 메모리 디바이스는 제1 본딩 층과 제2 본딩 층 사이의 본딩 인터페이스를 포함하고, 여기서 제1 워드 라인 본딩 접점들은 제2 워드 라인 본딩 접점들과 접촉한다.

Description

본딩된 3차원 메모리 디바이스 및 그 방법들
본 개시내용의 실시예들은 3차원(3D) 메모리 디바이스들 및 그 제조 방법들에 관한 것이다.
평면 메모리 셀들은 공정 기술, 회로 설계, 프로그래밍 알고리즘 및 제조 공정을 개선함으로써 더 작은 크기들로 스케일링된다. 그러나, 메모리 셀들의 피처 크기들이 하한에 접근함에 따라, 평면 공정 및 제조 기법들은 어려워지고 비용이 많이 들게 된다. 그 결과, 평면 메모리 셀들에 대한 메모리 밀도는 상한에 접근한다.
3D 메모리 아키텍처는 평면 메모리 셀들에서의 밀도 제한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이, 및 메모리 어레이로의 신호들 및 메모리 어레이로부터의 신호들을 제어하기 위한 주변 디바이스들을 포함한다.
3D 메모리 디바이스들 및 그 제조 방법들의 실시예들이 본 명세서에 개시된다.
일 예에서, 3D 메모리 디바이스는 제1 반도체 구조 및 제2 반도체 구조를 포함한다. 제1 반도체 구조는 복수의 제1 전도체 층들을 갖는 제1 메모리 스택, 및 복수의 제1 전도체 층들에 각각 전도성으로 접속된 복수의 제1 워드 라인 본딩 접점들을 갖는 제1 본딩 층을 포함한다. 제2 반도체 구조는, 복수의 제2 전도체 층을 갖는 제2 메모리 스택, 및 복수의 제2 전도체 층에 각각 전도성으로 접속된 복수의 제2 워드 라인 본딩 접점을 갖는 제2 본딩 층을 포함한다. 또한, 3D 메모리 디바이스는 제1 본딩 층과 제2 본딩 층 사이의 본딩 인터페이스를 포함하고, 여기서 제1 워드 라인 본딩 접점들은 제2 워드 라인 본딩 접점들과 접촉하여, 제1 전도체 층들 중 적어도 하나는 제2 전도체 층들 중 적어도 하나에 각각 전도성으로 접속된다.
다른 예에서, 3D 메모리 디바이스는 복수의 쌍의 본딩된 반도체 구조들을 갖는 스택 구조를 포함한다. 각각의 쌍들은 복수의 제1 전도체 층들을 갖는 제1 메모리 스택, 및 복수의 제1 전도체 층들에 각각 전도성으로 접속된 복수의 제1 워드 라인 본딩 접점들을 갖는 제1 본딩 층을 갖는 제1 반도체 구조를 포함한다. 또한, 각각의 쌍은 복수의 제2 전도체 층들을 갖는 제2 메모리 스택, 및 복수의 제2 전도체 층들에 각각 전도성으로 접속된 복수의 제2 워드 라인 본딩 접점들을 갖는 제2 본딩 층을 갖는 제2 반도체 구조를 포함한다. 각각의 쌍들은 제1 본딩 층과 제2 본딩 층 사이의 본딩 인터페이스를 더 포함한다. 제1 워드 라인 본딩 접점들은, 제1 전도체 층들 중 적어도 하나가 제2 전도체 층들 중 적어도 하나에 각각 전도성으로 접속되도록, 본딩 인터페이스에서 제2 워드 라인 본딩 접점들과 접촉할 수 있다. 3D 메모리 디바이스는 스택 구조에 본딩되고 스택 구조에 전도성으로 접속된 제3 반도체 구조를 더 포함한다. 제3 반도체 구조는 적어도 한 쌍의 반도체 구조들의 주변 회로를 포함할 수 있다.
또 다른 예에서, 3D 메모리 디바이스를 형성하는 방법은 다음의 동작들을 포함한다. 먼저, 제1 기판 상에서, 복수의 제1 전도체 층들을 갖는 제1 메모리 스택 및 복수의 제1 워드 라인 본딩 접점들을 갖는 제1 본딩 층이 제1 반도체 구조를 형성하기 위하여 제1 전도체 층들에 전도성으로 접속되게 형성된다. 제2 기판 상에서, 복수의 제2 전도체 층들을 갖는 제2 메모리 스택 및 복수의 제2 워드 라인 본딩 접점들을 갖는 제2 본딩 층이 제2 반도체 구조를 형성하기 위하여 제2 전도체 층들에 전도성으로 접속되게 형성된다. 제1 반도체 구조 및 제2 반도체 구조는 면-대-면 방식으로 본딩되어, (i) 제1 반도체 구조는 제2 반도체 구조에 본딩되고, (ii) 제1 전도체 층들은 본딩 인터페이스에서 본딩된 제1 및 제2 워드 라인 본딩 접점들을 통해 제2 전도체 층들에 전도성으로 접속된다.
또 다른 예에서, 3D 메모리 디바이스를 형성하기 위한 방법은 본딩된 반도체 구조들의 복수의 쌍을 갖는 스택 구조를 형성하기 위하여 복수의 제1 반도체 구조들 및 복수의 제2 반도체 구조들을 교대로 본딩하는 것을 포함하고, 본딩된 반도체 구조들의 적어도 한 쌍의 전도체 층들은 본딩을 통해 전도성으로 접속된다. 복수의 본딩된 반도체 구조들을 형성하는 것은, 한 쌍의 본딩된 반도체 구조들을 형성하기 위해 제2 반도체 구조를 제1 반도체와 면-대-면 방식으로 본딩하는 것-제2 반도체 구조는 제1 반도체 구조 위에 있음-, 다른 제1 반도체 구조를 본딩된 반도체 구조들의 쌍과 본딩하는 것-다른 제1 반도체 구조는 페이스 업함-, 및 다른 쌍의 본딩된 반도체 구조들을 형성하기 위해 다른 제2 반도체 구조를 다른 제1 반도체 구조와 면-대-면 방식으로 본딩하는 것-상기 쌍 및 상기 다른 쌍은 배면-대-배면 방식으로 본딩됨-을 포함한다.
또 다른 예에서, 3D 메모리 디바이스는 복수의 제1 전도체 층들을 갖는 제1 메모리 스택, 및 복수의 제1 전도체 층들에 각각 전도성으로 접속된 복수의 제1 워드 라인 본딩 접점들을 갖는 제1 본딩 층을 갖는 제1 반도체 구조를 포함한다. 또한, 3D 메모리 디바이스는 복수의 제2 전도체 층들을 갖는 제2 메모리 스택, 및 복수의 제2 전도체 층들에 각각 전도성으로 접속된 복수의 제2 워드 라인 본딩 접점들을 갖는 제2 본딩 층을 갖는 제2 반도체 구조를 포함한다. 3D 메모리 디바이스는, 제1 및 제2 본딩 층들 사이에서 제1 및 제2 메모리 스택들 중 적어도 하나의 주변 회로를 갖는 제3 반도체 구조를 더 포함하고, 제1 전도체 층들 중 적어도 하나는 제3 반도체 구조로 그리고 제3 반도체 구조를 통해 제2 전도체 층들 중 적어도 하나에 전도성으로 접속된다.
본 명세서에 포함되고 본 명세서의 일부를 형성하는 첨부 도면들은 본 개시내용의 실시예들을 예시하고, 추가로 설명과 함께, 본 개시내용의 원리들을 설명하고 관련 기술분야의 통상의 기술자가 본 개시내용을 제조하고 사용할 수 있게 하는 역할을 한다.
도 1a는 일부 실시예들에 따른, 본딩을 통해 라우팅되고 전도성으로 접속된 비트 라인(BL)들을 갖는 예시적인 본딩된 3D 메모리 디바이스의 단면의 개략도를 예시한다.
도 1b는 일부 실시예들에 따른, 본딩을 통해 라우팅되고 전도성으로 접속된 BL들을 갖는 다른 예시적인 본딩된 3D 메모리 디바이스의 단면의 개략도를 예시한다.
도 2a는 일부 실시예들에 따른, 본딩을 통해 라우팅되고 전도성으로 접속된 워드 라인들(WL들)을 갖는 예시적인 본딩된 3D 메모리 디바이스의 단면의 개략도를 예시한다.
도 2b는 일부 실시예들에 따른, 본딩을 통해 라우팅되고 전도성으로 접속된 WL들을 갖는 다른 예시적인 본딩된 3D 메모리 디바이스의 단면의 개략도를 예시한다.
도 3a는, 일부 실시예들에 따른, 본딩을 통해 각각 라우팅되고 전도성으로 접속되는 BL들 및 WL들을 갖는 예시적인 본딩된 3D 메모리 디바이스의 단면의 개략도를 예시한다.
도 3b는, 일부 실시예들에 따른, 본딩을 통해 각각 라우팅되고 전도성으로 접속되는 BL들 및 WL들을 갖는 다른 예시적인 본딩된 3D 메모리 디바이스의 단면의 개략도를 예시한다.
도 4는 일부 실시예들에 따른 예시적인 본딩된 3D 메모리 디바이스의 평면도를 예시한다.
도 5a 내지 도 5f는 일부 실시예들에 따른, 본딩을 통해 라우팅되고 전도성으로 접속된 BL들을 갖는 한 쌍의 본딩된 반도체 구조를 갖는 본딩된 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 공정을 도시한다.
도 6a 및 도 6b는, 일부 실시예들에 따른, 본딩을 통해 라우팅되고 전도성으로 접속된 WL들을 갖는 한 쌍의 본딩된 반도체 구조들을 갖는 본딩된 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 공정의 일부를 도시한다.
도 7a 및 도 7b는, 일부 실시예들에 따른, 본딩을 통해 각각 라우팅되고 전도성으로 접속되는 BL들 및 WL들을 갖는 한 쌍의 본딩된 반도체 구조들을 갖는 본딩된 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 공정의 일부를 도시한다.
도 8a 및 도 8b는, 일부 실시예들에 따른, 본딩을 통해 각각 라우팅되고 전도성으로 접속되는 BL들 및 WL들을 갖는 한 쌍의 본딩된 반도체 구조들을 갖는 다른 본딩된 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 공정의 일부를 도시한다.
도 9 내지 도 11은, 일부 실시예들에 따른, 복수의 쌍의 본딩된 반도체 구조들을 갖는 예시적인 본딩된 3D 메모리 디바이스를 각각 예시한다.
도 12a 및 도 12b는, 일부 실시예들에 따른, 복수의 쌍의 본딩된 반도체 구조들을 갖는 예시적인 본딩된 3D 메모리 디바이스의 개략도를 각각 예시한다.
도 13은, 일부 실시예들에 따른, 한 쌍의 본딩된 반도체 구조들을 갖는 본딩된 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 공정의 흐름도를 예시한다.
도 14는 일부 실시예들에 따른, 복수의 쌍의 본딩된 반도체 구조들을 갖는 본딩된 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 공정의 흐름도를 예시한다.
도 15는 일부 실시예들에 따른, 라우팅되고 전도성으로 접속된 BL들을 갖는 예시적인 쌍의 본딩된 반도체 구조들을 개략도를 예시한다.
본 개시내용의 실시예들은 첨부 도면들을 참조하여 설명될 것이다.
구체적인 구성이나 배열이 설명되지만, 이는 단지 예시의 목적을 위한 것임을 이해하여야 한다. 관련 기술분야의 통상의 기술자는 본 개시내용의 사상 및 범위를 벗어나지 않고 다른 구성들 및 배열들이 사용될 수 있다는 것을 인식할 것이다. 본 개시내용은 또한 다양한 다른 응용들에서 채용될 수 있다는 것이 관련 기술분야의 통상의 기술자에게 명백할 것이다.
본 명세서에서 "하나의 실시예", "실시예", "예시적인 실시예", "일부 실시예들" 등에 대한 참조들은 설명된 실시예가 특정 특징, 구조 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 특정 특징, 구조 또는 특성을 포함하지는 않을 수 있다는 것을 나타낸다는 점에 유의한다. 또한, 이러한 문구들이 반드시 동일한 실시예들을 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 실시예와 관련하여 설명될 때, 명시적으로 설명되었건 아니건 다른 실시예와 관련하여 이러한 특징, 구조 또는 특성을 실행하는 것은 관련 기술분야의 통상의 기술자의 지식 범위 내에 있다는 것이 제안된다.
일반적으로, 용어는 문맥에서의 사용으로부터 적어도 부분적으로 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 바와 같은 "하나 이상"이라는 용어는, 적어도 부분적으로 문맥에 따라, 임의의 특징, 구조, 또는 특성을 단수 의미로 설명하는데 사용될 수 있거나 또는 특징들, 구조들, 또는 특성들의 조합들을 복수 의미로 설명하는데 사용될 수 있다. 유사하게, 관사("a", "an" 또는 "the")와 같은 용어는, 역시 적어도 부분적으로 문맥에 따라, 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다. 또한, "기초하여"라는 용어는 반드시 배타적인 인자들의 세트를 전달하는 것을 의도하지는 않는 것으로 이해될 수 있으며, 대신에 적어도 부분적으로는 문맥에 따라 역시 반드시 명확히 설명되지는 않는 추가적인 인자들의 존재를 허용할 수 있다.
본 개시내용에서 "상에", "위에", 및 "상위에"의 의미는 가장 넓은 방식으로 해석되어, "상에"는 무언가의 "바로 위에"를 의미할 뿐만 아니라, 그 사이에 중간 특징 또는 층을 갖는 무언가의 "상에"의 의미도 포함하고, "위에" 또는 "상위에"는 무언가의 "위에" 또는 "상위에"의 의미를 의미할 뿐만 아니라, 그 사이에 중간 특징 또는 층이 없는 무언가의 "위에" 또는 "상위에"(즉, 무언가의 바로 위에) 있다는 의미도 포함할 수 있다는 것을 쉽게 이해해야 한다.
또한, "아래에", "아래쪽에", "하부", "위에", "상부" 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 설명하기 위해 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향 외에도 사용 또는 동작 시의 디바이스의 다른 배향을 포함하는 것을 의도한다. 장치는 달리 배향될 수 있으며(90도 회전되거나 또는 다른 배향에 있을 수 있으며), 본 명세서에서 사용된 공간적 상대 기술어는 이에 따라 마찬가지로 해석될 수 있다.
본 명세서에서 사용될 때, 용어 "기판"은 후속 재료 층들이 그 위에 추가되는 재료를 지칭한다. 기판 자체는 패터닝될 수 있다. 기판의 상단에 추가된 재료들은 패터닝될 수 있거나 패터닝되지 않은 채로 유지될 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물 등과 같은 광범위한 반도체 재료 어레이를 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기적으로 비전도성인 재료로 이루어질 수 있다.
본 명세서에서 사용되는 바와 같이, "층"이라는 용어는 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 하위 또는 상위 구조의 전체에 걸쳐 연장될 수 있거나, 하위 또는 상위 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 균질 또는 비균질 연속 구조의 영역일 수 있으며, 이는 상기 연속 구조의 두께보다 작은 두께를 갖는다. 예를 들어, 층은 상기 연속 구조의 상단 표면과 하단 표면 사이에 또는 상단 표면과 하단 표면에 있는 임의의 쌍의 수평 평면들 사이에 위치될 수 있다. 층은 수평으로, 수직으로, 및/또는 테이퍼 형성된 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고 및/또는 그 상에, 그 위에 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호접속 층은 하나 이상의 전도체 및 접점 층들(상호접속 라인들 및/또는 비아 접점들이 형성됨) 및 하나 이상의 유전체 층들을 포함할 수 있다.
본 명세서에서 사용되는 바와 같이, "공칭/공칭적으로"라는 용어는, 원하는 값을 초과하는 값 및/또는 그 미만의 값의 범위와 함께, 제품 또는 공정의 설계 단계 동안 설정된, 컴포넌트 또는 공정 동작에 대한 특성 또는 파라미터의 원하는 또는 목표 값을 지칭한다. 이러한 값들의 범위는 제조 공정들 또는 허용오차들에서의 약간의 변동들로 인한 것일 수 있다. 본 명세서에서 사용될 때, 용어 "약"은 대상 반도체 디바이스와 관련된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 기초하여, 용어 "약"은 예를 들어, 값의 10-30%(예를 들어, 값의 ±10%, ±20%, 또는 ±30%) 내에서 변화하는 주어진 양의 값을 나타낼 수 있다.
본 명세서에서 사용된 바와 같이, 용어 "3차원(3D) NAND 메모리 스트링"은 메모리 셀 트랜지스터들의 스트링이 기판에 대하여 수직 방향으로 연장되도록, 측방향으로 배향된 기판 상에서 직렬로 접속된 메모리 셀 트랜지스터들의 수직으로 배향된 스트링을 지칭한다. 본 명세서에서 사용되는 바와 같이, "수직/수직적"이라는 용어는 기판의 측방향 표면에 공칭적으로 직교함을 의미한다.
본 명세서에서 사용될 때, "웨이퍼"는 반도체 디바이스들이 그 안에 및/또는 그 위에 형성하기 위한 일편의 반도체 재료이며, 다이들로 분리되기 전에 다양한 제조 공정들을 거칠 수 있다.
3D NAND 메모리 디바이스들이 수직으로 계속하여 스케일 업됨에 따라(예를 들어, 96개 이상의 층들을 가짐), 건식 에칭 과제들로 인해, 채널 홀들 및 게이트 라인 슬릿(GLS)들과 같은, 고 종횡비 구조들의 단일 단계 에칭(one-step etching)을 가능하게 하는 것이 실현가능하지 않을 수 있다. 특히, 채널 홀들과 같은 작은 크기의 패턴들의 경우, 임계 치수(CD) 제어가 어려울 수 있다. 한편, 길이 증가에 따라 반도체 채널에서의 제한된 캐리어 수송 레이트로 인해 메모리 셀을 프로그램하고 소거하기 위해 더 높은 전압이 요구된다. 현재, 전도체/유전체 쌍들의 두께들을 감소시키고 메모리 스택에 다수의 데크들을 적층하는 것은 WL들(전도체 층들)의 수를 증가시키는 데 사용되었다. 그러나, 전도체/유전체 쌍들의 두께를 감소시키는 것은 인접한 메모리 셀들 사이의 바람직하지 않은 결합을 초래할 수 있다.
복수의 데크를 적층하는 것은 종종, 본딩 인터페이스에서 직접 본딩을 형성하기 위해 서로 수직으로 정렬될 데크들의 대응하는 부분들을 포함한다. 예를 들어, 관련 기술에서, 하나의 데크 내의 각각의 메모리 스트링은, 본딩된 데크 내의 메모리 스트링이 전도성으로 접속될 수 있도록, 본딩 인터페이스에서 다른 데크 내의 대응하는 메모리 스트링과 정렬 및 본딩된다. BL들에 전도성으로 접속된 비트 라인 본딩 접점들(예를 들어, 또한 메모리 스트링들)은 각각의 메모리 스트링들과 수직으로 정렬된다. 다른 예에서, 2개의 데크에서의 WL들의 전도성 접속은 2개의 데크에서의 WL들의 직접 정렬 및 본딩을 요구하고, WL들에 전도성으로 접속되고 WL들과 수직으로 정렬된 워드 라인 본딩 접점들은 본딩 인터페이스에서 본딩될 수 있다. 메모리 스트링들과 WL들의 직접 정렬 및 본딩은 메모리 스트링들 사이의 그리고 인접한 데크들에서의 WL들 사이의 오버레이를 제어하기 위해 높은 정렬 정밀도를 요구한다. 본딩 접점들의 분포 및/또는 레이아웃은 메모리 스트링들/WL들의 치수들 및/또는 인접한 메모리 스트링들/WL들 사이의 간격에 의해 제한되어, 제조에서 높은 수율을 달성하는 것을 어렵게 만든다. 다중-데크 본딩된 반도체 디바이스를 형성하기 위한 기존의 정렬 및 본딩 방법들은 제품 수율을 손상시킬 수 있고, 따라서 개선될 필요가 있다.
본 개시내용에 따른 다양한 실시예들은 본딩된 반도체 구조들의 하나 이상의 쌍들을 갖는 본딩된 3D 메모리 디바이스들을 제공한다. 각각의 쌍에서, 2개의 반도체 구조(예를 들어, 제1 반도체 구조 및 제2 반도체 구조) 내의 대응하는 부분들은, 관련 기술에서 본딩 인터페이스에서 직접 정렬되고 본딩되는 것 대신에, 본딩될 원하는 본딩 영역으로 라우팅된다. 각각의 쌍에서, 2개의 반도체 구조는 면-대-면 방식으로 본딩된다. 2개의 반도체 구조 내의 대응하는 부분들은 각각의 전도성 라우팅들에 전도성으로 접속될 수 있으며, 이는 상기 부분들을 본딩 영역으로 라우팅/연장한다. 각각의 전도성 라우팅들을 전도성으로 접속시키는 2개의 반도체 구조의 본딩 접점들이 본딩 인터페이스에서 본딩될 수 있다. 따라서, 2개의 반도체 구조 내의 대응하는 부분들은 본딩 영역에서 전도성 라우팅들 및 본딩 접점들을 통해 전도성으로 접속될 수 있다. 따라서, 2개의 반도체 구조 내의 대응하는 부분들의 전도성 접속은 본딩 인터페이스에서 대응하는 부분들을 직접 정렬하고 본딩하는 것을 요구하지 않는다. 본딩된 반도체 구조들의 각각의 쌍의 동작들을 제어하기 위한 주변 회로들 및 임의의 로직 공정-호환가능 디바이스들은 하나 이상의 쌍에 본딩되는 다른 반도체 구조, 예를 들어 제3 반도체 구조로 집적될 수 있다.
전도성 라우팅들 및 본딩 접점들의 레이아웃들은 반도체 구조들 내의 다른 구조들/디바이스들의 레이아웃들을 수용하고 본딩 인터페이스에서의 더 용이한 본딩을 촉진하도록 유연하게 결정될 수 있다. 반도체 구조들 내의 대응하는 부분들의 직접 정렬 및 본딩을 요구하는 기존의 본딩 및 적층 공정들에 비해, 본 개시내용에서 반도체 구조들의 본딩은 본딩 인터페이스에서의 본딩 접점들의 정렬만을 요구한다. 본딩에 요구되는 정렬 정밀도가 더 낮아질 수 있다. 본딩 접점들의 위치, 분포 및/또는 치수들은 반도체 구조들 내의 대응하는 구조들의 공간 및 위치에 의해 덜 제한되며, 용이한 정렬 및 본딩을 촉진하도록 최적화될 수 있다. 2개의 반도체 구조는, 수율 및 바람직한 재료/전기적 속성을 유지하기 위해, 임의의 적절한 제조 공정, 예를 들어, 기존의 제조 공정을 이용하여 형성될 수 있다. 일부 실시예들에서, 면-대-면 방식으로 반도체 구조들을 본딩하는 것은 전도성 라우팅들의 수 및 복잡성을 최소화할 수 있다. 한 쌍의 본딩된 반도체 구조들의 제조는 바람직한 수율을 유지하면서 더 용이해질 수 있다.
본 개시내용의 예들에서, 쌍으로서 본딩되는 2개의 반도체 구조는 각각 메모리 스택을 포함한다. 2개의 반도체 구조들에서의 BL들 및/또는 WL들은 원하는 본딩 영역 내 본딩 인터페이스에서 각각 라우팅 및 본딩된다. BL들의 본딩은 2개의 반도체 구조들에서 메모리 스트링들을 전도성으로 접속시킬 수 있고, WL들의 본딩은 2개의 반도체 구조들에서 WL들(예를 들어, 전도체 층들)을 전도성으로 접속시킬 수 있다. 2개의 반도체 구조들 내의 메모리 스트링들은 채널 홀들을 형성하기 위해 단일 단계 에칭과 같은 임의의 적절한 에칭 공정을 사용하여 형성될 수 있고, 이어서 채널 홀들을 적절한 채널-형성 재료들로 채운다. 쌍으로 메모리 스트링들을 제조하는 것은 수율을 유지할 수 있고, 반도체 채널들에서의 캐리어 수송 레이트는 바람직한 수송 레이트를 유지할 수 있다.
일부 예들에서, 본딩된 반도체 구조들의 하나보다 많은 쌍이 본딩된 3D 메모리 디바이스에서 배면-대-배면 방식으로 본딩된다. 각각의 쌍에서, 2개의 반도체 구조의 BL들 및/또는 WL들이 본딩된다. 본딩된 3D 메모리 디바이스 내의 모든 반도체 구조들의 주변 회로들(또는 다른 로직 공정-호환가능 디바이스들)은 본딩된 3D 메모리 디바이스의 하나의 측면 상에 형성되는 하나의 반도체 구조로 집적될 수 있다. 본딩된 3D 메모리 디바이스의 칩 크기가 감소될 수 있다.
도 1 내지 도 3은 반도체 구조들 내 부분들을 본딩하고 전도성으로 접속시키기 위한 다양한 방식들을 예시한다. 도 4는 도 1 내지 도 3의 본딩된 3D 메모리 디바이스들의 평면도를 예시한다. 도 1a 및 도 1b는 일부 실시예들에 따른, 본딩된 반도체 구조들의 BL들이 라우팅되고 본딩되는, 본딩된 3D 메모리 디바이스들(100 및 101)을 예시한다. 도 2a 및 도 2b는 일부 실시예들에 따른, 본딩된 반도체 구조들의 WL들이 라우팅되고 본딩되는, 본딩된 3D 메모리 디바이스들(200 및 201)을 예시한다. 도 3a 및 도 3b는 일부 실시예들에 따른, 본딩된 반도체 구조들의 BL들 및 WL들이 양자 모두 라우팅되고 본딩되는, 본딩된 3D 메모리 디바이스들(300 및 301)을 예시한다. 본딩된 3D 메모리 디바이스들(100, 200, 및 300)에서, 메모리 어레이들의 주변 회로들이 임베딩된 반도체 구조는 각각의 본딩된 3D 메모리 디바이스의 하나의 단부(예를 들어, 상부 단부)에 위치된다. 본딩된 3D 메모리 디바이스들(101, 201 및 301)에서, 주변 회로들이 임베딩된 반도체 구조는 한 쌍의 반도체 구조들 사이에 위치된다.
본 개시내용에서, 예시의 단순화를 위해, 유사하거나 동일한 대상물들은 도 1 내지 도 3 및 도 5 내지 도 8에서 각각 동일한 번호들로 표지된다. 본 개시내용의 도면들에 도시된 대상물들은 단지 예시의 목적을 위한 것이라는 점에 유의해야 한다. 임의의 대상물의 위치들, 치수들, 형상들, 및 개수들은 대상물의 실제 위치, 치수들, 형상, 및 개수를 반영하지 않는다. 도면들에서 본딩 접점들의 예시된 위치들은 본딩 접점들이 위치되는 실제 위치들을 반영하지 않는다. 본딩된 3D 메모리 디바이스들 내의 컴포넌트들의 공간적 관계를 추가로 예시하기 위해, x-축, y-축 및 z-축이 도 1 내지 도 3 및 도 5 내지 도 12에 추가된다는 점에 유의한다. x-축 및 y-축들은 반도체 구조의 평면에서 2개의 직교 방향들을 예시하기 위해 이 도면들에 포함된다는 점에 유의한다. x-방향은 워드 라인 방향(예를 들어, WL들/전도체 층들이 연장되는 방향)이고, y-방향은 비트 라인 방향(예를 들어, BL들이 연장되는 방향)이다. 반도체 구조(예를 들어, 제1/제2/제3 반도체 구조) 또는 3D NAND 메모리 디바이스(예를 들어, 3D 메모리 디바이스들(100, 101, 200, 201, 300, 및 301))의 기판은 x-y 평면에서 측방향으로 연장되는 2개의 측방향 표면: 상기 반도체 구조/3D NAND 메모리 디바이스의 상기 전면 상의 상단 표면, 및 상기 전면에 대향하는 상기 배면 상의 하단 표면을 포함한다. z-축은 x-축 및 y-축 양자 모두에 수직이다. 본 명세서에서 사용되는 바와 같이, 반도체 구조/3D NAND 메모리 디바이스의 하나의 컴포넌트(예를 들어, 층 또는 디바이스)가 다른 컴포넌트(예를 들어, 층 또는 디바이스) "상에", "위에", 또는 "아래에" 있는지는, 기판이 z-방향에서 반도체 디바이스의 최저 평면에 위치될 때 z-방향(x-y 평면에 직교하는 수직 방향)에서 반도체 디바이스의 기판에 대해 결정된다. 공간적 관계를 설명하기 위한 동일한 개념이 본 개시내용 전체에 걸쳐 적용된다.
본 개시내용에서, 설명의 용이함을 위해, "전도성으로-접속된 BL들"은 본딩을 통해 라우팅되고 전도성으로 접속되는 BL들을 지칭하고, "전도성으로-접속된 WL들"은 본딩을 통해 라우팅되고 전도성으로 접속되는 WL들을 지칭하고, "전도성으로-접속된 3D 메모리 스트링들"은 본딩을 통해 라우팅되고 전도성으로 접속되는 3D 메모리 스트링들을 지칭한다.
도 1 내지 도 3에서, 본딩된 3D 메모리 디바이스들(100, 101, 200, 201, 300, 및 301)은 제1(1ST) 반도체 구조, 제2(2ND) 반도체 구조, 및 제3(3RD) 반도체 구조를 포함할 수 있다. 도 1a, 도 2a, 및 도 3a에서, 제1 및 제2 반도체 구조들은 면-대-면 방식으로 직접 본딩될 수 있고, 제3 반도체 구조는 본딩된 3D 메모리 디바이스의 하나의 단부에서 제1 및 제2 반도체 구조들 중 하나에 본딩된다. 예시의 목적을 위해, 제2 반도체 구조는 제1 반도체 구조 위에 있고, 제3 반도체 구조는 제2 반도체 구조 위에서 제2 반도체 구조에 페이스-다운(face-down) 방식으로 본딩된다. 도 1b, 도 2b, 및 도 3b에서, 제1 및 제2 반도체 구조들은 면-대-면 방식으로 본딩될 수 있고, 그 사이에 제3 반도체 구조가 페이스-업 방식으로 존재한다.
일부 실시예들에서, 제1 및 제2 반도체 구조들은 서로 대면하는 메모리 스택을 각각 포함한다. 제3 반도체 구조는 제1 및 제2 반도체 구조들 양자 모두의 메모리 스택들에 대한 주변 회로를 포함할 수 있다. 본 개시내용에서, 반도체 구조들은 하이브리드 본딩("금속/유전체 하이브리드 본딩"이라고도 알려짐)과 같은 적절한 본딩 방법에 의해 본딩될 수 있으며, 이는 직접 본딩 기술(예를 들어, 솔더 또는 접착제들과 같은 중간 층들을 사용하지 않고 표면들 사이에 본딩을 형성함)이고, 금속-금속 본딩 및 유전체-유전체 본딩을 동시에 획득할 수 있다. 달리 지정되지 않는 한, 제1, 제2, 및 제3 반도체 구조들 중 임의의 2개 사이의 본딩은 하이브리드 본딩을 포함한다.
도 1a에 도시된 바와 같이, 본딩된 3D 메모리 디바이스(100)는 제1 반도체 구조 및 제2 반도체 구조가 본딩되는 본딩 인터페이스(126), 및 제2 반도체 구조 및 제3 반도체 구조가 본딩되는 본딩 인터페이스(164)를 더 포함한다. 이하에서 상세히 설명되는 바와 같이, 제1, 제2, 및 제3 반도체 구조는, 제1, 제2, 및 제3 반도체 구조 중 하나를 제조하는 열 예산이 제1, 제2, 및 제3 반도체 구조 중 다른 하나를 제조하는 공정을 제한하지 않도록 개별적으로(및 일부 실시예에서는 병행하여) 제조될 수 있다. 또한, 제1 반도체 구조와 제2 반도체 구조 사이, 및 제2 반도체 구조와 제3 반도체 구조 사이에 각각 전기 접속을 형성하기 위해, 본딩 인터페이스들(126 및 164)을 통해 다수의 본딩 접점이 형성될 수 있다. 각각의 반도체 구조들 내의 대응하는 구조들(예를 들어, BL들 및/또는 WL들)에 전도성으로 접속되는 본딩 접점들은 메모리 스택들로부터 떨어져 있는 원하는 본딩 영역에 형성될 수 있다. 반도체 구조들의 본딩된 쌍 내의 NAND 메모리(예를 들어, 메모리 스택들)와 주변 회로들(및 임의의 다른 로직 공정-호환가능 디바이스들) 사이의 데이터 전송은 본딩 인터페이스들(126 및 164)에 걸친 본딩 접점들 및 전도성 라우팅들을 통해 수행될 수 있다. 제1, 제2, 및 제3 반도체 구조를 수직으로 집적시킴으로써, 칩 크기가 감소될 수 있고, 메모리 셀 밀도가 증가될 수 있다. 또한, "통합형(unified)" 칩으로서, 다수의 개별 칩들(예를 들어, 다양한 프로세서들, 제어기들, 및 메모리들)을 단일 본딩된 칩(예를 들어, 본딩된 3D 메모리 디바이스(100))로 집적시킴으로써, 더 빠른 시스템 속도 및 더 작은 PCB 크기가 또한 달성될 수 있다. 이제 본딩된 3D 메모리 디바이스(100)에서의 각각의 반도체 구조의 세부사항들이 이하에서 설명된다.
본딩된 3D 메모리 디바이스(100)의 일부로서, 제1 반도체 구조는 실리콘(예를 들어, 단결정 실리콘, c-Si), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 온 인슐레이터(SOI), 또는 임의의 다른 적절한 재료들을 포함할 수 있는 기판(102)을 포함할 수 있다.
제1 반도체 구조는 기판(102) 위에 메모리 스택(108)을 포함할 수 있다. 기판(102)은 x-축(측방향 또는 폭 방향)에서 측방향으로 연장되는 2개의 측방향 표면들(예를 들어, 상단 표면 및 하단 표면)을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 본딩된 3D 메모리 디바이스(예를 들어, 본딩된 3D 메모리 디바이스(100))의 하나의 컴포넌트(예를 들어, 층 또는 디바이스)가 다른 컴포넌트(예를 들어, 층 또는 디바이스) "상에", "위에", 또는 "아래에" 있는지는, 기판이 y-축에서 본딩된 3D 메모리 디바이스의 최저 평면에 위치될 때 y-축(수직 방향 또는 두께 방향)에서 본딩된 3D 메모리 디바이스(예를 들어, 기판(102))의 기판에 대해 결정된다. 공간적 관계를 설명하기 위한 동일한 개념이 본 개시내용 전체에 걸쳐 적용된다.
일부 실시예들에서, 본딩된 3D 메모리 디바이스(100)의 제1 반도체 구조는 메모리 셀들이 3D NAND 메모리 스트링들(132)의 어레이의 형태로 제공되는 NAND 플래시 본딩된 3D 메모리 디바이스(NAND flash bonded 3D memory device)를 포함한다. 일부 실시예들에 따르면, 각각의 3D NAND 메모리 스트링(132)은 전도체 층(108-1) 및 유전체 층(108-2)을 각각 포함하는 복수의 쌍들을 통해 수직으로 연장된다. 적층되고 인터리빙된 전도체 층들(108-1) 및 유전체 층(108-2)은 메모리 스택(108)으로도 본 명세서에서 지칭된다. 일부 실시예들에 따르면, 메모리 스택(108) 내의 인터리빙된 전도체 층들(108-1) 및 유전체 층들(108-2)은 수직 방향으로 교번한다. 즉, 메모리 스택(108)의 상단 또는 하단에서의 것들을 제외하고, 각각의 전도체 층(108-1)은 양 측면들 상에서 2개의 유전체 층들(108-2)에 의해 인접될 수 있고, 각각의 유전체 층(108-2)은 양 측면들 상에서 2개의 전도체 층들(108-1)에 의해 인접될 수 있다. 전도체 층들(108-1)은 각각 동일한 두께 또는 상이한 두께들을 가질 수 있다. 유사하게, 유전체 층들(108-2)은 각각 동일한 두께 또는 상이한 두께들을 가질 수 있다. 전도체 층들(108-1)은 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만, 이것으로 제한되지는 않는 전도체 재료들을 포함할 수 있다. 유전체 층들(108-2)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만, 이에 제한되지 않는 유전체 재료들을 포함할 수 있다. 전도체 층들(108-1)은 WL의 일부일 수 있다. 달리 지정되지 않는 한, 본 개시내용에서, "WL" 및 "전도체 층"은 상호교환가능하게 사용된다. 즉, WL들의 본딩은 본딩된 반도체 구조들에서의 전도체 층들의 본딩과 등가일 수 있다. 일부 실시예들에서, 각각의 전도체 층(108-1)은 제1 반도체 구조의 상호접속 층과 접촉하고 전도성으로 접속되는 하나 이상의 워드 라인 접점들(150)과 접촉하고 전도성으로 접속된다.
일부 실시예들에서, 각각의 3D NAND 메모리 스트링(132)은 반도체 채널 및 메모리 필름을 포함하는 "전하 트랩" 타입의 NAND 메모리 스트링이다. 일부 실시예들에서, 반도체 채널은, 비정질 실리콘, 폴리실리콘, 또는 단결정 실리콘과 같은, 실리콘을 포함한다. 일부 실시예들에서, 메모리 필름은 터널링 층, 저장 층("전하 트랩/저장 층"이라고도 알려짐), 및 차단 층을 포함하는 복합 유전체 층이다. 각각의 3D NAND 메모리 스트링(132)은 원통 형상(예를 들어, 필러(pillar) 형상)을 가질 수 있다. 일부 실시예들에 따르면, 메모리 필름의 반도체 채널, 터널링 층, 저장 층, 및 차단 층은 필러의 중심으로부터 외부 표면을 향하는 방향을 따라 이 순서로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 산질화물, 높은 유전 상수(하이-k) 유전체들, 또는 이들의 임의의 조합을 포함할 수 있다. 일 예에서, 차단 층은 실리콘 산화물/실리콘 산질화물/실리콘 산화물(ONO)의 복합 층(composite layer)을 포함할 수 있다. 다른 예에서, 차단 층은 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2) 또는 탄탈륨 산화물(Ta2O5) 층 등과 같은 하이-k 유전체 층을 포함할 수 있다.
일부 실시예들에서, 3D NAND 메모리 스트링들(132)은 복수의 제어 게이트들(각각이 WL의 일부임)을 더 포함한다. 메모리 스택(108) 내의 각각의 전도체 층(108-1)은 3D NAND 메모리 스트링(132)의 각각의 메모리 셀에 대한 제어 게이트로서 작용할 수 있다. 일부 실시예들에서, 각각의 3D NAND 메모리 스트링(132)은 수직 방향으로 각각의 단부에 2개의 플러그를 포함한다. 본 명세서에서 사용되는 바와 같이, 컴포넌트(예를 들어, 3D NAND 메모리 스트링(132))의 "상부 단부"는 y-축에서 기판(102)으로부터 더 멀리 떨어져 있는 단부이고, 컴포넌트(예를 들어, 3D NAND 메모리 스트링(132))의 "하부 단부"는 기판(102)이 본딩된 3D 메모리 디바이스(100)의 최저 평면에 위치될 때 y-축에서 기판(102)에 더 가까운 단부이다. 3D NAND 메모리 스트링(132)의 하부 단부에 있으며 반도체 채널과 접촉하는 플러그는 기판(102)으로부터 에피택셜 성장되는, 단결정 실리콘과 같은, 반도체 재료를 포함할 수 있다. 이 플러그는 3D NAND 메모리 스트링(132)의 소스 선택 게이트에 의해 제어되는 채널로서 기능할 수 있다. 상부 단부에 있으며 반도체 채널과 접촉하는 다른 플러그는 반도체 재료들(예를 들어, 폴리실리콘)을 포함할 수 있다. 제1 반도체 구조의 제조 동안 3D NAND 메모리 스트링(132)의 상부 단부를 덮음으로써, 다른 단부에 있는 플러그는 실리콘 산화물 및 실리콘 질화물과 같은, 3D NAND 메모리 스트링(132)에 채워진 유전체들의 에칭을 방지하기 위한 에칭 정지 층으로서 기능할 수 있다. 일부 실시예들에서, 상부 단부에 있는 플러그는 3D NAND 메모리 스트링(132)의 드레인으로서 기능한다.
3D NAND 메모리 스트링들(132)은 "전하 트랩" 타입의 3D NAND 메모리 스트링들로 제한되지 않고 다른 실시예들에서는 "플로팅 게이트" 타입의 3D NAND 메모리 스트링들일 수 있다는 것이 이해된다. 기판(102)은 "플로팅 게이트" 타입의 3D NAND 메모리 스트링들의 소스 플레이트로서 폴리실리콘을 포함할 수 있다. 일부 실시예들에서, 메모리 스택(108)은 복수의 2D NAND 메모리 스트링을 포함한다.
일부 실시예들에서, 본딩된 3D 메모리 디바이스(100)의 제1 반도체 구조는 전기 신호들을 전달하기 위해 메모리 스택(108) 위에 상호접속 층(110)을 더 포함한다. 상호접속 층(110)은 복수의 상호접속부를 포함할 수 있다. 본 명세서에서 사용될 때, "상호접속부들"이라는 용어는 MEOL(middle-end-of-line) 상호접속부들 및 BEOL(back-end-of-line) 상호접속부들과 같은 임의의 적절한 타입의 상호접속부들을 광범위하게 포함할 수 있다. 일부 실시예들에서, 상호접속 층(110) 내의 상호접속부들은 또한 비트 라인 접점들 및 워드 라인 접점들과 같은 로컬 상호접속부들을 포함한다. 상호접속 층(110)은 상호접속부들 및 비아 접점들이 형성될 수 있는 하나 이상의 층간 유전체(ILD) 층을 더 포함할 수 있다. 상호접속 층(110) 내의 상호접속부들 및 비아 접점들은 W, Co, Cu, Al, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만, 이에 제한되지 않는 전도성 재료들을 포함할 수 있다. 상호접속 층(110) 내의 ILD 층들은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체들, 또는 이들의 임의의 조합을 포함하지만, 이에 제한되지 않는 유전체 재료들을 포함할 수 있다.
제1 반도체 구조는 3D NAND 메모리 스트링들(132)의 다른 단부들에서의 다른 플러그들과 접촉하며 전도성으로 접속되는 복수의 BL(134)을 포함할 수 있다. BL들(134)은 상호접속 층(110)의 일부일 수 있고, 비트 라인 접점들을 통해 3D NAND 메모리 스트링들(132)에 전도성으로 접속될 수 있다. 일부 실시예들에서, BL들(134)은 상호접속 층(110)의 하부 단부에 그리고 3D NAND 메모리 스트링들(132) 위에 있다.
상호접속 층(110)은 또한 상호접속 층(110) 내의 임의의 적절한 위치들에 배치된 복수의 제1 전도성 라우팅들(140)을 포함할 수 있다. 예를 들어, 제1 전도성 라우팅들(140)은 BL들(134) 위 및/또는 주위에 있을 수 있다. 제1 전도성 라우팅들(140)은 비아들과 같은 임의의 적절한 전기 접속 수단을 통해 BL들(134)에 전도성으로 접속될 수 있다. 제1 전도성 라우팅들(140)은 본딩 인터페이스(126)에서 BL들(134)을 원하는 위치들(예를 들어, 본딩 영역들)로 유연하게 라우팅(예를 들어, BL들의 전기 신호들을 라우팅)하도록 설계될 수 있다. 일부 실시예들에서, 제1 전도성 라우팅들(140)은 본딩 인터페이스(126)에서 제1 반도체 구조의 제1 본딩 층(112) 내의 복수의 제1 비트 라인 본딩 접점들과 접촉하고 및/또는 그들에 전도성으로 접속되도록 BL들(134)을 라우팅한다.
제1 본딩 층(112)은, 제1 반도체 구조의 일부로서, 상호접속 층(110) 위에 그리고 본딩 인터페이스(126)에 위치될 수 있다. 일부 실시예들에서, 제1 본딩 층(112)은 상호접속 층(110)의 일부일 수 있다. 제1 본딩 층(112)은, BL들(134)로부터의/로의 전기 신호들이 제1 전도성 라우팅들(140)을 통해 제1 비트 라인 본딩 접점들(142)로 송신될 수 있도록, 제1 전도성 라우팅들(140)과 접촉하고 및/또는 그들에 전도성으로 접속된 복수의 제1 비트 라인 본딩 접점들(142)을 포함할 수 있다. 제1 본딩 층(112)은 제1 비트 라인 본딩 접점들(142)이 위치되는 유전체 층을 포함할 수 있다. 일부 실시예들에서, 제1 비트 라인 본딩 접점들(142)은 제2 반도체 구조의 복수의 제2 비트 라인 본딩 접점(144)과 본딩되도록 제1 반도체 구조의 적절한 본딩 영역에 위치될 수 있다. 제1 및 제2 비트 라인 본딩 접점들(142 및 144)의 위치들 및 분포는 칩의 디바이스들/구조들의 레이아웃들, 제1 및 제2 비트 라인 본딩 접점들(142 및 144)을 배치하기 위한 이용가능한 공간, 인접한 비트 라인 본딩 접점들 사이의 간격, 및/또는 제1 및 제2 비트 라인 본딩 접점들(142 및 144)을 형성하고, 정렬하고, 본딩하기 위한 제조 공정과 같은 인자들에 기초하여 결정될 수 있다. 일부 실시예들에서, 제1 본딩 층(112)은, WL들(예를 들어, 전도체 층들(108-1))이 본딩을 통해 제3 반도체 구조 내의 주변 회로들 및/또는 다른 로직 공정-호환가능 디바이스들에 전도성으로 접속될 수 있도록, (예를 들어, 상호접속 층(110) 내의) 임의의 적절한 상호접속부들 및/또는 라우팅들을 통해 워드 라인 접점들(150)에 전도성으로 접속되는 복수의 본딩 접점들을 포함할 수 있다.
제1 전도성 라우팅들(140), 제1 비트 라인 본딩 접점들(142), 워드 라인 접점들(150), 워드 라인 본딩 접점들, 및 상호접속 층(110) 내의 상호접속부들은 W, Co, Cu, Al, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만, 이들에 제한되지 않는 전도성 재료들을 포함할 수 있다. 상호접속 층(110) 내의 임의의 ILD 층들 및 제1 본딩 층(112) 내의 유전체 층들은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체들, 또는 이들의 임의의 조합을 포함하지만, 이들에 제한되지 않는 유전체 재료들을 포함할 수 있다. 달리 지정되지 않는 한, 본 개시내용의 상호접속 층들 및 본딩 층들 내의 전도성 구조들(예를 들어, 상호접속부들 및 본딩 접점들)은 W, Co, Cu, Al, 실리사이드들, 또는 이들의 임의의 조합을 포함할 수 있지만, 이에 제한되지 않고, 본 개시내용의 상호접속 층들 및 본딩 층들 내의 유전체 구조들(예를 들어, ILD 및 유전체 층들)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체들, 또는 이들의 임의의 조합을 포함할 수 있지만, 이에 제한되지 않는다.
제2 반도체 구조는, 복수의 인터리빙된 전도체 층(118-1) 및 유전체 층(118-2)을 포함하는 메모리 스택(118) 위에서 그와 접촉하는 반도체 층(104)을 가질 수 있다. 전도체 층들(118-1)은 본딩을 통해 제3 반도체 구조에서의 주변 회로들 및/또는 다른 로직 공정-호환가능 디바이스들에 전도성으로 접속되는 복수의 본딩 접점들에 전도성으로 접속될 수 있는 하나 이상의 워드 라인 접점들(174)과 각각 접촉할 수 있고 그에 전도성으로 접속될 수 있다. 반도체 층(104)은 메모리 스택(118)이 형성되는 박형화된 기판으로부터 형성될 수 있다. 반도체 층(104)은 기판(102)과 유사하거나 동일한 재료들을 포함할 수 있다. 제2 반도체 구조는 또한, 메모리 스택(118)을 통해 수직으로 연장되고 반도체 층(104)과 접촉하는 복수의 3D NAND 메모리 스트링(136)을 포함할 수 있다. 제2 반도체 구조는 또한 상호접속 층(116) 내의 3D NAND 메모리 스트링들(136) 및 전도성 라우팅들(146)과 접촉하고 및/또는 그에 전도성으로 접속된 복수의 BL(138)을 포함할 수 있다. 일부 실시예들에서, 상호접속 층(116)은 BL들(138) 아래에 그리고 제2 본딩 층(114) 위에 있을 수 있고, 제2 본딩 층은 제1 비트 라인 본딩 접점들(142)과 접촉하고 그에 전도성으로 접속되는 복수의 제2 비트 라인 본딩 접점들(144)을 포함한다. 일부 실시예들에서, 메모리 스택(118), 3D NAND 메모리 스트링들(136), BL들(138), 워드 라인 접점들(174), 상호접속 층(116), 제2 본딩 층(114)은 메모리 스택(108), 3D NAND 메모리 스트링들(132), BL들(134), 워드 라인 접점들(150), 상호접속 층(110), 및 제1 본딩 층(112)과 각각 유사하고, 이 컴포넌트들의 상세한 설명들은 반복되지 않는다. 그러나, 각각의 메모리 스택 내의 계단들/메모리 셀들의 특정 수, 각각의 상호접속 층 내의 전도성 라우팅들의 패턴들 및 분포는 동일하거나 상이할 수 있고, 예를 들어, 각각의 반도체 구조들의 설계 및 제조에 따라 달라질 수 있으며, 따라서 본 개시내용의 실시예들에 의해 제한되지 않는다.
제1 반도체 구조 및 제2 반도체 구조는 본딩 인터페이스(126)에서 본딩될 수 있다. 일부 실시예들에서, 각각의 제1 비트 라인 본딩 접점(142)은 본딩 인터페이스(126)에서 각각의 제2 비트 라인 본딩 접점(144)과 정렬 및 본딩되며, 제1 및 제2 본딩 층들(112 및 114)의 유전체 층들은 함께 본딩된다.
제1 및 제2 반도체 구조들의 본딩은 각각의 3D NAND 메모리 스트링(132)을 각각의 3D NAND 메모리 스트링(136)과 전도성으로 접속시키는 제1 및 제2 비트 라인 본딩 접점들(142 및 144)의 본딩을 포함할 수 있다. 메모리 스택들(108 및 188) 내의 메모리 셀들은 BL들(134 및 138)의 본딩을 통해 전도성으로 접속될 수 있다. 일부 실시예들에서, 제1 및 제2 반도체 구조들의 본딩은 수직 방향을 따른 제1 및 제2 비트 라인 본딩 접점들(142 및 144)의 정렬만을 요구한다. 일부 실시예들에서, 더 용이한 본딩을 촉진하기 위해, 제1 및 제2 비트 라인 본딩 접점들(142 및 144)이 원하는 본딩 영역에 형성될 수 있고, 이에 의해 메모리 스택들(108 및 118)뿐만 아니라 칩 내의 다른 구조들의 배치/레이아웃이 최적화될 수 있다. 일부 실시예들에서, 인접한 제1 비트 라인 본딩 접점들(142)과 인접한 제2 비트 라인 본딩 접점들(144) 사이의 간격, 및 각각의 제1 비트 라인 본딩 접점(142)과 각각의 제2 비트 라인 본딩 접점(144) 사이의 접점 영역은 정렬 동안 더 높은 오버레이 에러를 내구할 수 있을 만큼 충분히 클 수 있다. 따라서, 본딩은 3D NAND 메모리 스트링들(136 및 134)의 치수들 및/또는 이들 사이의 간격에 의해 덜 제한될 수 있다. 상이한 메모리 스택들 내의 3D NAND 메모리 스트링들이 직접 정렬되어 함께 본딩되는 제1 및 제2 반도체 구조들의 종래의 직접 본딩에 비해, 상이한 메모리 스택들 내의 3D NAND 메모리 스트링들의 전도성 접속을 촉진하는 비트 라인 본딩 접점들의 정렬 및 본딩은, 더 낮은 오버레이 정렬 정밀도를 요구하고 더 높은 수율에 기여할 수 있다.
일부 실시예들에서, 제1 및 제2 비트 라인 본딩 접점들(142 및 144)은 BL 본딩 영역에 형성될 수 있다. BL 본딩 영역의 위치는 전술한 인자들에 기초하여 결정될 수 있고, BL들(134 및 138) 사이에 위치될 수 있거나 위치되지 않을 수 있다. 일부 실시예들에서, BL 본딩 영역은 x-y 평면에서 BL들(134 및 138)로부터 떨어져 있을 수 있다. 본딩된 제1 및 제2 비트 라인 본딩 접점들(142 및 144)은 상호접속 층(110 또는 116) 내의 동일한 상호접속부 또는 전도성 라우팅을 통해 제3 반도체 구조 내의 주변 회로들 및 임의의 다른 로직 공정-호환가능 디바이스들에 전도성으로 접속될 수 있다. 예시의 목적을 위해, 도 1a에서, 제2 전도성 라우팅들(146) 및 실리콘-관통 비아(TSV)(148)는 전도성으로-접속된 BL들(134 및 138)(즉, 전도성으로-접속된 3D NAND 메모리 스트링들(136 및 132))과 제3 반도체 구조 사이에서 전기 신호들을 전송하는 것으로서 도시될 수 있다. 즉, BL들(134 및 138)(즉, 3D NAND 메모리 스트링들(136 및 132))은 전기 신호들의 전송을 위해 동일한 상호접속부을 공유한다. 일부 실시예들에서, 도 1a에 도시된 바와 같이, 메모리 스택들(108 및 118)의 WL들(또는 전도체 층들(108-1 및 118-1)) 사이의 전기 신호들은 각각의 상호접속부들, 예를 들어, TSV들(154) 및 본딩 접점들(158)을 통해 주변 회로들 및 임의의 다른 로직 공정-호환가능 디바이스들에 개별적으로 송신될 수 있다.
일부 실시예들에서, 제2 반도체 구조는 유전체 재료들에 의해 절연된, 본딩 인터페이스(164)에서 그리고 반도체 층(104) 위에 분포된 복수의 본딩 접점(158)을 갖는 본딩 층(180)을 포함한다. 본딩 접점들(158)은 제1 및 제2 반도체 구조들 내의 상이한 디바이스들/구조들에 개별적으로 그리고 전도성으로 접속되는 다양한 본딩 접점들을 포함할 수 있다. 예를 들어, 본딩 접점들(158)은 전도성으로-접속된 BL들(즉, 134 및 138) 및 분리된 WL들(즉, 108-1 및 118-1)에 대한 전기 신호들을 전송하기 위해 TSV들(148 및 154)에 개별적으로 그리고 전도성으로 접속되는 본딩 접점들을 포함할 수 있다.
제3 반도체 구조는 메모리 스택들(108 및 118)(및 임의의 다른 로직 공정-호환가능 디바이스들)을 위한 주변 회로들을 포함할 수 있고, 본딩 인터페이스(164)에서 반도체 구조들의 본딩된 쌍과 본딩될 수 있다. 제3 반도체 구조는 디바이스 층(122) 위에 그리고 패드-아웃 상호접속 층(124) 아래에 반도체 층(106)을 포함할 수 있다. 디바이스 층(122)은 반도체 층(106) "상에" 형성된 복수의 트랜지스터(168)를 포함할 수 있고, 트랜지스터들(168)의 전체 또는 일부는 반도체 층(106) 아래에(예를 들어, 반도체 층(106)의 하단 표면 위에) 및/또는 반도체 층(106) 바로 아래에 형성된다. 반도체 층(106)은 반도체 층(104)과 유사하게, 박형화된 기판으로부터 형성될 수 있다. 격리 영역들(예를 들어, 얕은 트렌치 격리부들(shallow trench isolations)(STI들))(170) 및 도핑된 영역들(예를 들어, 트랜지스터들(168)의 소스 영역들 및 드레인 영역들)이 또한 반도체 층(106) 내에 형성될 수 있다. 격리 영역들(170)은 실리콘 산화물, 실리콘 질화물, 및/또는 실리콘 산질화물과 같은 임의의 적절한 유전체 재료들을 포함할 수 있다. 일부 실시예들에 따르면, 트랜지스터들(168)은 진보된 로직 공정들(예를 들어, 90 nm, 65 nm, 45 nm, 32 nm, 28 nm, 20 nm, 16 nm, 14 nm, 10 nm, 7 nm, 5 nm, 3 nm 등의 기술 노드들)을 이용하여 고속이다.
트랜지스터들(168)은 디바이스 층(122) 내의 다양한 디바이스들을 형성하거나 이들의 일부일 수 있다. 일부 실시예들에서, 디바이스 층(122)은 트랜지스터들(168)에 의해 전체적으로 또는 부분적으로 형성되는 주변 회로들을 포함한다. 주변 회로들은 본딩된 3D 메모리 디바이스(100)의 NAND 메모리를 제어 및 감지하기 위한 주변 회로들의 일부 또는 전부일 수 있다. 일부 실시예들에서, 트랜지스터들(168)은 주변 회로, 즉 페이지 버퍼, 디코더(예를 들어, 행 디코더 및 열 디코더), 감지 증폭기, 드라이버(예를 들어, 워드 라인 드라이버), 전하 펌프, 전류 또는 전압 기준, 또는 회로의 임의의 능동 또는 수동 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 저항들, 또는 커패시터들)을 포함하지만, 이들에 제한되지 않는 NAND 메모리의 동작을 촉진하기 위해 사용되는 임의의 적절한 디지털, 아날로그, 및/또는 혼합 신호 제어 및 감지 회로들을 형성한다.
일부 실시예들에서, 제3 반도체 구조는 주변 회로들로부터/로의 전기 신호들을 전달하기 위해 디바이스 층(122) 아래에 그리고 본딩 인터페이스(164) 위에 상호접속 층(120)을 더 포함한다. 상호접속 층(120)은 측방향 상호접속 라인들 및 수직 상호접속 액세스(비아) 접점들을 포함하는 복수의 상호접속부들(166)을 포함할 수 있다. 상호접속 층(120)은 상호접속 라인들 및 비아 접점들이 형성될 수 있는 하나 이상의 층간 유전체 ILD 층을 더 포함할 수 있다. 즉, 상호접속 층(120)은 다수의 ILD 층 내에 상호접속부들 및 비아 접점들을 포함할 수 있다. 일부 실시예들에서, 디바이스 층(122) 내의 디바이스들은 상호접속 층(120) 내의 상호접속부들을 통해 서로 전기적으로 연결된다.
패드-아웃 상호접속 층(124)은 하나 이상의 ILD 층 내에 상호접속부들, 예를 들어 접점 패드들(172)을 포함할 수 있다. 패드-아웃 상호접속 층(124) 및 상호접속 층(120)은 반도체 층(106)의 대향 측면들에 형성될 수 있다. 일부 실시예들에서, 패드-아웃 상호접속 층(124) 내의 상호접속부들(130)은 제3 반도체 구조 내로 연장될 수 있고, 예를 들어, 패드-아웃 목적들을 위해, 본딩된 3D 메모리 디바이스(100)와 외부 회로들 사이에서 전기 신호들을 전달할 수 있다. 달리 지정되지 않는 한, 본 개시내용의 패드-아웃 상호접속 층들 내의 접점 패드들 및 상호접속부들은 W, Co, Cu, Al, 실리사이드들, 또는 이들의 임의의 조합을 포함할 수 있지만, 이에 제한되지 않고, 본 개시내용의 패드-아웃 상호접속 층들 내의 유전체 구조들(예를 들어, ILD 및 유전체 층들)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 로우-k 유전체들, 또는 이들의 임의의 조합을 포함할 수 있지만, 이에 제한되지 않는다.
제3 반도체 구조는 본딩 인터페이스(164)에서 및 상호접속 층(120) 아래에 본딩 층(162)을 더 포함할 수 있다. 본딩 층(162)은 복수의 본딩 접점(160) 및 본딩 접점(160)을 전기적으로 격리하는 유전체를 포함할 수 있다. 본딩 접점들(160)은 주변 회로들(및 다른 로직 공정-호환가능 디바이스들)과, 제1 및 제2 반도체 구조들 내의 디바이스들/구조들, 예를 들어 전도성으로-접속된 BL들 및 별개의 WL들 사이에서 전기 신호들을 전송하기 위해 본딩 인터페이스(164)에서 본딩 접점들(158)에 각각 정렬되고, 그와 접촉하고, 그에 전도성으로 접속될 수 있다. 본딩 층들(162 및 180) 내의 본딩 접점들(160 및 158) 및 주변 유전체들은 하이브리드 본딩을 위해 사용될 수 있다.
제1, 제2, 및 제3 반도체 구조의 상대적 위치는 제한되지 않는다는 것을 이해할 것이다. 도 1b는 일부 실시예들에 따른, 다른 예시적인 본딩된 3D 메모리 디바이스(101)의 개략도를 예시한다. 제3 반도체 구조가 위로부터 제1 및 제2 반도체 구조들과 본딩되어 제2 반도체 구조와만 본딩을 형성하는 도 1a의 본딩된 3D 메모리 디바이스(100)와는 상이하게, 본딩된 3D 메모리 디바이스(101)에서, 제3 반도체 구조는 제1 반도체 구조와 제2 반도체 구조 사이에 있고, 제1 반도체 구조 및 제2 반도체 구조 양자 모두와의 본딩을 형성한다. 패드-아웃 상호접속 층은 제2 반도체 구조의 일부로서 형성될 수 있다. 일부 실시예들에서, 제3 반도체 구조는 제1 및 제2 반도체 구조들에 페이스-업 방식으로 본딩된다.
도 1b에 도시된 바와 같이, 제3 및 제1 반도체 구조들은 본딩 인터페이스(127)에서 본딩될 수 있고, 제2 및 제3 반도체 구조들은 본딩 인터페이스(179)에서 본딩될 수 있다. 본딩된 3D 메모리 디바이스(101)에서의 제1, 제2, 및 제3 반도체 구조들의 적층 순서는 본딩된 3D 메모리 디바이스(100)의 것과 상이하기 때문에, 일부 실시예들에서, 본딩된 3D 메모리 디바이스(101)에서의 제1, 제2, 및 제3 반도체 구조들의 상호접속 층들 및 본딩 층들은 본딩된 3D 메모리 디바이스(100)에서의 것들과 상이할 수 있다.
일부 실시예들에서, 제1 반도체 구조는 메모리 스택(108) 위의 상호접속 층(111) 및 상호접속 층(111) 위의 제1 본딩 층(113)을 포함할 수 있다. 제1 본딩 층(113)은 본딩 인터페이스(127)에서 제3 반도체 구조의 본딩 층(181)과 본딩될 수 있다. 일부 실시예들에서, 제3 반도체 구조는 본딩 층(181) 위에 그리고 디바이스 층(122) 아래에 반도체 층(107)을 포함할 수 있다. 제3 반도체 구조는 또한, 디바이스 층(122) 위의 상호접속 층(121) 및 디바이스 층(122) 위의 본딩 층(163)을 포함할 수 있다. 본딩 층(163)은 본딩 인터페이스(179)에서 제2 반도체 구조의 제2 본딩 층(165)과 본딩될 수 있다. 일부 실시예들에서, 제2 반도체 구조는 제2 본딩 층(165) 위에 그리고 메모리 스택(118) 아래에 상호접속 층(119)을 포함할 수 있다. 제2 반도체 구조는 또한, 메모리 스택(118) 위에서 그와 접촉하는 반도체 층(105)을 포함할 수 있다. 패드-아웃 상호접속 층(124)은 반도체 층(105) 위에 형성될 수 있다. 패드-아웃 상호접속 층(124)은 본딩된 3D 메모리 디바이스(101)와 외부 회로들 사이에서 전기 신호들을 전송하기 위해 제2 반도체 구조 내로 연장되는 접점 패드들(172) 및 상호접속부(130)를 포함할 수 있다. 일부 실시예들에서, 반도체 층들(105 및 107)은 반도체 층들(106 및 104)과 유사할 수 있고, 상세한 설명들은 여기서 반복되지 않는다.
제1 본딩 층(113)은, 본딩 인터페이스(127)에 분포되고 제3 반도체 구조의 본딩 접점들(145)과 정렬되고 본딩되는 복수의 제1 비트 라인 본딩 접점(143)을 포함할 수 있다. 제2 본딩 층(165)은, 본딩 인터페이스(179)에 분포되고 제3 반도체 구조의 본딩 접점들(117)과 정렬되고 본딩되는 복수의 제2 비트 라인 본딩 접점(115)을 포함할 수 있다. 제1 비트 라인 본딩 접점들(143)은 제1 전도성 라우팅들(141)을 통해 BL들(134)에 전도성으로 접속될 수 있고, 제2 비트 라인 본딩 접점들(115)은 제2 전도성 라우팅들(147)을 통해 BL들(138)에 전도성으로 접속될 수 있다. 제1 및 제2 비트 라인 본딩 접점들(143 및 115)은 (본딩 층(163) 내의) 본딩 접점(117) 및 (본딩 층(181) 내의) 본딩 접점(145), 및 제3 반도체 구조 내에서 연장되는 TSV(149)와 같은 하나 이상의 상호접속부를 통해 전도성으로 접속될 수 있다. 따라서, BL들(134 및 138) 및 3D NAND 메모리 스트링들(132 및 136)은 전도성으로 접속될 수 있다. 제3 반도체 구조의 상호접속 층(121) 내의 적절한 상호접속부들은 BL들(134 및 138)을 전도성으로 접속하고 3D NAND 메모리 스트링들(132 및 136)(또는 TSV(149))을 주변 회로들(또는 다른 로직 공정-호환가능 디바이스들)에 전도성으로 접속시킬 수 있다.
각각의 본딩 층 내의 제1 및 제2 비트 라인 본딩 접점들(143 및 115)의 분포 및/또는 위치는 제1 및 제2 비트 라인 본딩 접점들(142 및 144)의 분포 및/또는 위치와 동일하거나 상이할 수 있다. 제1 및 제2 비트 라인 본딩 접점들(143 및 115)의 분포에 따라, 제1 및 제2 전도성 라우팅들(141 및 147)의 분포는 제1 및 제2 비트 라인 본딩 접점들(143 및 115)을 각각 BL들(134 및 138)에 전도성으로 접속시키도록 그에 따라 결정/조정될 수 있다. 일부 실시예들에서, 전도체 층들(108-1 및 118-1)은 각각의 워드 라인 접점들(150 및 174), 및 상호접속 층(121) 내의 별도의 상호접속부들을 통해 제3 반도체 구조에 전도성으로 접속된다. 따라서, 전도성으로-접속된 3D NAND 메모리 스트링들(132 및 136)은 동일한 상호접속부를 통해 제3 반도체 구조 내의 주변 회로들(및/또는 다른 로직 공정-호환가능 디바이스들)에 전도성으로 접속될 수 있고, WL들(108-1 및 118-2)은 별개의 상호접속부들을 통해 제3 반도체 구조 내의 주변 회로들(및/또는 다른 로직 공정-호환가능 디바이스들)에 전도성으로 접속될 수 있다.
도면들에 도시되어 있지는 않지만, 일부 실시예들에서, 제3 반도체는 각각의 본딩된 3D 메모리 디바이스의 하부 단부에 위치되고 아래쪽으로부터 반도체 구조들의 본딩된 쌍에 전도성으로 접속될 수 있다. 이 경우, 제3 반도체 구조의 기판은 본딩된 3D 메모리 디바이스의 기판으로서 기능할 수 있다. 제2 반도체 구조의 반도체 층이 페이스 업하는 경우, 패드-아웃 상호접속 층이 반도체 층 위에 형성될 수 있다. 수직 방향을 따른 제1, 제2, 및 제3 반도체 구조들의 배치는 본딩된 3D 메모리 디바이스/칩에서의 디바이스들/구조들의 전체적인 레이아웃/배치에 기초하여 유연하게 결정될 수 있고, 본 개시내용의 실시예들에 의해 제한되지 않아야 한다.
도 2a는, 일부 실시예들에 따른, 반도체 구조들의 본딩된 쌍의 WL들(또는 전도체 층들)이 함께 본딩되어 반도체 구조들의 본딩된 쌍 내의 메모리 스택들(및 메모리 셀들)을 전도성으로 접속시키는 본딩된 3D 메모리 디바이스(200)를 예시한다. 일부 실시예들에서, 전도성으로-접속된 WL들은 주변 회로들(또는 다른 로직 공정-호환가능 디바이스들)로부터/로의 전기 신호들을 전송하는 동일한 상호접속부를 공유한다. 본딩된 3D 메모리 디바이스(200)에서, 주변 회로들(또는 다른 로직 공정-호환가능 디바이스들)로부터의/로의 전기 신호들은 BL들에 대해 개별적으로 송신된다. 도 2a에 도시된 바와 같이, 제1 및 제2 반도체 구조들은 본딩 인터페이스(226)에서 본딩되고, 제3 및 제2 반도체 구조들은 본딩 인터페이스(264)에서 본딩된다. 제1 반도체 구조는 메모리 스택(108) 위 및 본딩 인터페이스(226) 아래의 상호접속 층(210), 및 본딩 인터페이스(226)에서의 제1 본딩 층(212)을 포함할 수 있다. 제2 반도체 구조는 메모리 스택(118) 아래 및 본딩 인터페이스(226) 위의 상호접속 층(216), 및 본딩 인터페이스(226)에서의 제2 본딩 층(214)을 포함할 수 있다. 제2 반도체 구조는 또한, 반도체 층(104) 위에 및 본딩 인터페이스(264)에 본딩 층(280)을 포함할 수 있다. 제3 반도체 구조는 본딩 인터페이스(264)에서의 본딩 층(262) 및 본딩 층(262)과 디바이스 층(122) 사이의 상호접속 층(220)을 포함할 수 있다.
일부 실시예들에서, 제1 본딩 층(212)은 본딩 인터페이스(226) 상에 분포된 복수의 제1 워드 라인 본딩 접점들(242)을 포함하고, 제2 본딩 층(214)은 본딩 인터페이스(226) 상에 분포된 복수의 제2 워드 라인 본딩 접점들(244)을 포함한다. 제1 워드 라인 본딩 접점들(242)의 각각은 제1 반도체 구조의 각각의 WL(108-1)(또는 전도체 층(108-1))에 전도성으로 접속될 수 있고, 제2 워드 라인 본딩 접점들(244)의 각각은 제2 반도체 구조의 각각의 WL(118-1)(또는 전도체 층(118-1))에 전도성으로 접속될 수 있다. 일부 실시예들에서, 각각의 WL은 각각의 상호접속 층(예를 들어, 210 또는 216) 내의 각각의 전도성 라우팅들 및/또는 상호접속부들을 통해 각각의 본딩 접점에 전도성으로 접속된다. 예를 들어, 제1 전도성 라우팅들(240)은 워드 라인 접점들(150) 및 다른 필요한 비아들/상호접속부들을 통해 WL들(108-1)(또는 전도체 층들(108-1))에 전도성으로 접속될 수 있고, 제2 전도성 라우팅들(246)은 워드 라인 접점들(174) 및 다른 필요한 비아들/상호접속부들을 통해 WL들(118-1)(또는 전도체 층들(118-1))에 전도성으로 접속될 수 있다. 제1 및 제2 전도성 라우팅들(140 및 146)과 유사하게, 제1 및 제2 전도성 라우팅들(246 및 240)은 각각의 WL들로부터의/로의 전기 신호들을 인터페이스(126)에서의 원하는 본딩 영역에 위치되는 각각의 워드 라인 본딩 접점들로 라우팅하도록 유연하게 설계될 수 있다. 따라서, 제1 워드 라인 본딩 접점들(242) 및 제2 워드 라인 본딩 접점들(244)은 서로 정렬되어 인터페이스(126)에서 본딩될 수 있고, WL들(108-1 및 118-1)은 전도성으로 접속될 수 있다.
상호접속 층(210 또는 216) 내의 상호접속부들은 전도성으로-접속된 WL들을 제3 반도체 구조 내의 주변 회로들(및/또는 다른 로직 공정-호환가능 디바이스들)에 전도성으로 접속시킬 수 있다. 설명의 편의를 위해, 제2 전도성 라우팅들(246) 및 TSV(248)는 전도성으로-접속된 WL들을 본딩 층(280) 내의 본딩 접점(258)에 전도성으로 접속하도록 도시된다. 본딩 접점(258)은 본딩 인터페이스(264)에서 제3 반도체 구조의 본딩 층(262) 내의 본딩 접점(260)과 본딩될 수 있다. 상호접속 층(220) 내의 적절한 상호접속부들은 본딩된 본딩 접점들(258 및 260)을 제3 반도체 구조 내의 주변 회로들(및/또는 다른 로직 공정-호환가능 디바이스들)에 전도성으로 접속시킬 수 있다. 따라서, 전도성으로-접속된 WL들은 주변 회로들(및/또는 다른 로직 공정-호환가능 디바이스들)에 전도성으로 접속될 수 있다. 일부 실시예들에서, 본딩 접점들(258)은 또한 다른 구조들/디바이스들을 제3 반도체 구조에 전도성으로 접속시키기 위한 다른 본딩 접점들을 포함한다. 일부 실시예들에서, BL들(134 및 138)은, 예를 들어, 별도의 상호접속부들 및 본딩 접점들(258)을 통해 개별적으로 제3 반도체 구조에 전도성으로 접속된다.
도 2b는, 일부 실시예들에 따른, 반도체 구조들의 본딩된 쌍의 WL들(또는 전도체 층들)이 함께 본딩되어 반도체 구조들의 본딩된 쌍 내의 메모리 스택들(및 메모리 셀들)을 전도성으로 접속시키는 다른 본딩된 3D 메모리 디바이스(201)를 예시한다. 본딩된 3D 메모리 디바이스(200)와는 상이하게, 제1 반도체 구조와 제2 반도체 구조 사이에 위치된 제3 반도체 구조는 제1 및 제2 반도체 구조들 모두에 본딩될 수 있다. 도 2b에 도시된 바와 같이, 제1 및 제3 반도체 구조는 본딩 인터페이스(227)에서 본딩될 수 있고, 제3 및 제2 반도체 구조는 본딩 인터페이스(279)에서 본딩될 수 있다. 패드-아웃 상호접속 층은 제2 반도체 구조 위에 형성될 수 있다. 일부 실시예들에서, 제3 반도체 구조는 제1 및 제2 반도체 구조들에 페이스-업 방식으로 본딩된다. 본딩된 3D 메모리 디바이스(201)에서의 제1, 제2, 및 제3 반도체 구조들의 적층 순서는 본딩된 3D 메모리 디바이스(200)의 것과 상이하기 때문에, 일부 실시예들에서, 본딩된 3D 메모리 디바이스(201)에서의 제1, 제2, 및 제3 반도체 구조들의 상호접속 층들 및 본딩 층들은 본딩된 3D 메모리 디바이스(200)의 것들과 상이할 수 있다.
일부 실시예들에서, 제1 반도체 구조는 메모리 스택(108) 위의 상호접속 층(211) 및 상호접속 층(211) 위의 제1 본딩 층(213)을 포함할 수 있다. 제1 본딩 층(213)은 본딩 인터페이스(227)에서 제3 반도체 구조의 본딩 층(281)과 본딩될 수 있다. 제3 반도체 구조는 또한 디바이스 층(122) 위의 상호접속 층(221) 및 본딩 인터페이스(279)에서 제2 반도체 구조의 제2 본딩 층(265)과 본딩된 본딩 층(263)을 포함할 수 있다. 일부 실시예들에서, 제2 반도체 구조는 제2 본딩 층(265) 위에 그리고 메모리 스택(118) 아래에 상호접속 층(219)을 포함할 수 있다. 패드-아웃 상호접속 층(124)은 반도체 층(105) 위에 형성될 수 있다.
제1 본딩 층(213)은, 본딩 인터페이스(227)에 분포되고 제3 반도체 구조의 본딩 접점들(245)과 정렬되고 본딩되는 복수의 제1 워드 라인 본딩 접점(243)을 포함할 수 있다. 제2 본딩 층(265)은, 본딩 인터페이스(279)에 분포되고 제3 반도체 구조의 본딩 접점들(217)과 정렬되고 본딩되는 복수의 제2 워드 라인 본딩 접점(215)을 포함할 수 있다. 제1 워드 라인 본딩 접점들(243)은 제1 전도성 라우팅들(241)을 통해 WL들(108-1)(또는 전도체 층들(108-1))에 전도성으로 접속될 수 있고, 제2 워드 라인 본딩 접점들(215)은 제2 전도성 라우팅들(247)을 통해 WL들(118-1)(또는 전도체 층들(118-1))에 전도성으로 접속될 수 있다. 제1 및 제2 워드 라인 본딩 접점들(243 및 215)은 (본딩 층(263) 내의) 본딩 접점(217) 및 (본딩 층(281) 내의) 본딩 접점(245), 및 제3 반도체 구조 내에서 연장되는 상호접속부(249), 예를 들어 TSV를 통해 전도성으로 접속될 수 있다. 따라서, WL들(108-1 및 118-1)(또는 전도체 층들(108-1 및 118-1))은 전도성으로 접속될 수 있다. 제3 반도체 구조의 상호접속 층(221) 내의 적절한 상호접속부들은 전도성으로-접속된 WL들(108-1 및 118-1)(또는 상호접속부(249))을 주변 회로들(또는 다른 로직 공정-호환가능 디바이스들)에 전도성으로 접속시킬 수 있다.
각각의 본딩 층에서의 제1 및 제2 워드 라인 본딩 접점들(243 및 215)의 분포 및/또는 위치는 제1 및 제2 워드 라인 접점들(242 및 244)의 분포 및/또는 위치와 동일하거나 상이할 수 있다. 제1 및 제2 워드 라인 본딩 접점들(243 및 215)의 분포에 따라, 제1 및 제2 전도성 라우팅들(241 및 247)의 분포는 제1 및 제2 워드 라인 본딩 접점들(243 및 215)을 각각 WL들(108-1 및 118-1)에 전도성으로 접속시키도록 그에 따라 결정/조정될 수 있다. 일부 실시예들에서, BL들(134 및 138)은 상호접속 층(221) 내의 별개의 상호접속부들을 통해 제3 반도체 구조에 전도성으로 접속된다. 따라서, 전도성으로-접속된 WL들(108-1 및 118-1)은 동일한 상호접속부를 통해 제3 반도체 구조 내의 주변 회로들(및/또는 다른 로직 공정-호환가능 디바이스들)에 전도성으로 접속될 수 있고, BL들(134 및 138)은 별개의 상호접속부들을 통해 제3 반도체 구조 내의 주변 회로들(및/또는 다른 로직 공정-호환가능 디바이스들)에 전도성으로 접속될 수 있다.
도 3a는, 일부 실시예들에 따른, 반도체 구조들의 본딩된 쌍의 BL들 및 WL들(또는 전도체 층들) 양자 모두가 함께 본딩되어 반도체 구조들의 본딩된 쌍 내의 메모리 스택들(및 메모리 셀들)을 전도성으로 접속시키는 본딩된 3D 메모리 디바이스(300)를 예시한다. 일부 실시예들에서, 전도성으로-접속된 WL들 및 BL들은 주변 회로들(또는 다른 로직 공정-호환가능 디바이스들)로부터/로의 전기 신호들을 전송하는 동일한 상호접속부를 각각 공유한다. 도 3a에 도시된 바와 같이, 제1 및 제2 반도체 구조들은 본딩 인터페이스(326)에서 본딩되고, 제3 및 제2 반도체 구조들은 본딩 인터페이스(364)에서 본딩된다. 제1 반도체 구조는 메모리 스택(108) 위에 그리고 본딩 인터페이스(326) 아래에 상호접속 층(310), 및 본딩 인터페이스(326)에서의 제1 본딩 층(312)을 포함할 수 있다. 제2 반도체 구조는 메모리 스택(118) 아래 및 본딩 인터페이스(326) 위의 상호접속 층(316), 및 본딩 인터페이스(326)에서의 제2 본딩 층(314)을 포함할 수 있다. 제2 반도체 구조는 또한, 반도체 층(104) 위에 및 본딩 인터페이스(364)에 본딩 층(380)을 포함할 수 있다. 제3 반도체 구조는 본딩 인터페이스(364)에서의 본딩 층(362) 및 본딩 층(362)과 디바이스 층(122) 사이의 상호접속 층(320)을 포함할 수 있다.
일부 실시예들에서, 제1 본딩 층(312)은 본딩 인터페이스(326) 상에 분포된 복수의 제1 비트 라인 본딩 접점(342a) 및 복수의 제1 워드 라인 본딩 접점(342b)을 포함하고, 제2 본딩 층(314)은 본딩 인터페이스(326) 상에 분포된 복수의 제2 비트 라인 본딩 접점(344a) 및 복수의 제2 워드 라인 본딩 접점(344b)을 포함한다. 각각의 제1 비트 라인 본딩 접점들(342a)은 제1 반도체 구조의 각각의 BL(134)에 전도성으로 접속될 수 있고, 각각의 제1 워드 라인 본딩 접점들(342b)은 제1 반도체 구조의 각각의 WL(108-1)(즉, 전도체 층(108-1))에 전도성으로 접속될 수 있다. 각각의 제2 비트 라인 본딩 접점들(344a)은 제2 반도체 구조의 각각의 비트 라인(138)에 전도성으로 접속될 수 있고, 각각의 제2 워드 라인 본딩 접점들(344b)은 제2 반도체 구조의 각각의 WL(118-1)(즉, 전도체 층(118-1))에 전도성으로 접속될 수 있다. 일부 실시예들에서, BL들 및 WL들은 각각의 상호접속 층(예를 들어, 310 또는 316) 내의 적절한 비아들 및/또는 상호접속부들을 통해 각각의 본딩 접점에 각각 전도성으로 접속된다. 예를 들어, 제1 전도성 라우팅들(340a 및 340b)(및 다른 필요한 상호접속부들/비아들)은 BL들(134) 및 WL들(108-1)(또는 전도체 층들(108-1))을 각각의 제1 비트 라인 본딩 접점들(342a) 및 제1 워드 라인 본딩 접점들(342b)에 전도성으로 접속시킬 수 있고, 제2 전도성 라우팅들(346a 및 346b)은 BL들(138) 및 WL들(118-1)(또는 전도체 층들(118-1))을 각각의 제2 비트 라인 본딩 접점들(344a) 및 제2 워드 라인 본딩 접점들(344b)에 전도성으로 접속시킬 수 있다. 제1 전도성 라우팅(340)(즉, 340a 및 340b) 및 제2 전도성 라우팅(346)(즉, 346a 및 346b))은 각각의 BL들 및 WL들로부터/로의 전기 신호들을, 인터페이스(326)에서의 원하는 위치들(예를 들어, 본딩 영역들)에 위치되는 각각의 비트 라인 본딩 접점들 및 워드 라인 본딩 접점들로 라우팅하도록 유연하게 설계될 수 있다. 따라서, 인터페이스(126)에서, 제1 및 제2 비트 라인 본딩 접점들(342a 및 344a)은 서로 정렬되어 본딩될 수 있고, 제1 및 제2 워드 라인 본딩 접점들(342b 및 344b)은 서로 정렬되어 본딩될 수 있다. 따라서, 3D NAND 메모리 스트링들(132 및 136) 및 WL들(108-1 및 118-1)은 전도성으로 접속될 수 있다.
상호접속 층(310 또는 316) 내의 상호접속부들은 전도성으로-접속된 BL들(즉, 134 및 138) 및 전도성으로-접속된 WL들(예를 들어, 108-1 및 118-1)을 제3 반도체 구조 내의 주변 회로들(및/또는 다른 로직 공정-호환가능 디바이스들)에 전도성으로 접속시킬 수 있다. 설명의 편의를 위해, 제2 전도성 라우팅들(346a 및 346b), 및 TSV들(348a 및 348b)은 전도성으로-접속된 BL들 및 전도성으로-접속된 WL들을 본딩 층(380) 내의 각각의 본딩 접점들(358)에 전도성으로 접속시키도록 도시된다. 본딩 접점들(358)은 제3 반도체 구조의 본딩 층(362) 내의 본딩 접점들(360)과 본딩될 수 있다. 상호접속 층(320) 내의 적절한 상호접속부들은 본딩된 본딩 접점들(358 및 360)을 제3 반도체 구조 내의 주변 회로들(및/또는 다른 로직 공정-호환가능 디바이스들)에 전도성으로 접속시킬 수 있다. 따라서, 전도성으로-접속된 BL들(134 및 138) 및 전도성으로-접속된 WL들(108-1 및 118-1)뿐만 아니라, 전도성으로-접속된 3D NAND 메모리 스트링들(132 및 136)은 주변 회로들(및/또는 다른 로직 공정-호환가능 디바이스들)에 전도성으로 접속될 수 있다.
도 3b는 일부 실시예들에 따른, 반도체 구조들의 본딩된 쌍의 BL들 및 WL들(또는 전도체 층들)이 함께 본딩되어 반도체 구조들의 본딩된 쌍 내의 메모리 스택들(및 메모리 셀들)을 전도성으로 접속시키는 다른 본딩된 3D 메모리 디바이스(301)를 예시한다. 본딩된 3D 메모리 디바이스(300)와는 상이하게, 제1 반도체 구조와 제2 반도체 구조 사이에 위치된 제3 반도체 구조는 제1 및 제2 반도체 구조들 모두에 본딩될 수 있다. 도 3b에 도시된 바와 같이, 제1 및 제3 반도체 구조들은 본딩 인터페이스(327)에서 본딩될 수 있고, 제3 및 제2 반도체 구조들은 본딩 인터페이스(379)에서 본딩될 수 있다. 패드-아웃 상호접속 층은 제2 반도체 구조 위에 형성될 수 있다. 일부 실시예들에서, 제3 반도체 구조는 제1 및 제2 반도체 구조들에 페이스-업 방식으로 본딩된다. 본딩된 3D 메모리 디바이스(301)에서의 제1, 제2, 및 제3 반도체 구조들의 적층 순서는 본딩된 3D 메모리 디바이스(300)의 것과 상이하기 때문에, 일부 실시예들에서, 본딩된 3D 메모리 디바이스(301)에서의 제1, 제2, 및 제3 반도체 구조들의 상호접속 층들 및 본딩 층들은 본딩된 3D 메모리 디바이스(300)의 것들과 상이할 수 있다.
일부 실시예들에서, 제1 반도체 구조는 메모리 스택(108) 위의 상호접속 층(311) 및 상호접속 층(311) 위의 제1 본딩 층(313)을 포함할 수 있다. 제1 본딩 층(313)은 본딩 인터페이스(327)에서 제3 반도체 구조의 본딩 층(381)과 본딩될 수 있다. 제3 반도체 구조는 또한 디바이스 층(122) 위의 상호접속 층(321) 및 본딩 인터페이스(379)에서 제2 반도체 구조의 제2 본딩 층(365)과 본딩된 본딩 층(363)을 포함할 수 있다. 본딩 층들(381 및 363)은 각각 제1 및 제2 반도체 구조들 내의 비트 라인 본딩 접점들 및 워드 라인 본딩 접점들을 전도성으로 접속시키기 위한 복수의 본딩 접점들(예를 들어, 345 및 317)을 포함할 수 있다. 예를 들어, 본딩 접점들(345)은 제1 비트 라인 본딩 접점들(343a)을 전도성으로 접속시키기 위한 복수의 본딩 접점 및 제1 워드 라인 본딩 접점들(343b)을 전도성으로 접속시키기 위한 다른 복수의 본딩 접점을 포함할 수 있고, 본딩 접점들(317)은 제2 비트 라인 본딩 접점들(315a)을 전도성으로 접속시키기 위한 복수의 본딩 접점 및 제1 워드 라인 본딩 접점들(315b)을 전도성으로 접속시키기 위한 다른 복수의 본딩 접점을 포함할 수 있다. 일부 실시예들에서, 제2 반도체 구조는 제2 본딩 층(365) 위에 그리고 메모리 스택(118) 아래에 상호접속 층(319)을 포함할 수 있다. 패드-아웃 상호접속 층(124)은 반도체 층(105) 위에 형성될 수 있다.
제1 본딩 층(313)은, 본딩 인터페이스(327)에 분포되고 제3 반도체 구조의 본딩 접점들(345)과 본딩되는 복수의 제1 비트 라인 본딩 접점(343a) 및 복수의 제1 워드 라인 본딩 접점(343b)을 포함할 수 있다. 제2 본딩 층(365)은, 본딩 인터페이스(379)에 분포되고 제3 반도체 구조의 본딩 접점들(317)과 본딩되는 복수의 제2 비트 라인 본딩 접점(315a) 및 복수의 제2 워드 라인 본딩 접점(315b)을 포함할 수 있다. 제1 비트 라인 본딩 접점들(343a)은 제1 전도성 라우팅들(357)을 통해 BL들(134)에 전도성으로 접속될 수 있고, 제2 비트 라인 본딩 접점들(315a)은 제2 전도성 라우팅들(347)을 통해 BL들(138)에 전도성으로 접속될 수 있다. 제1 워드 라인 본딩 접점들(343b)은 제1 전도성 라우팅들(357)을 통해 WL들(108-1)(또는 전도체 층들(108-1))에 전도성으로 접속될 수 있고, 제2 워드 라인 본딩 접점들(315b)은 제2 전도성 라우팅들(347)을 통해 WL들(118-1)(또는 전도체 층들(118-1))에 전도성으로 접속될 수 있다. 제1 및 제2 비트 라인 본딩 접점들(343a 및 315a)은 제3 반도체 구조 내의 (본딩 층(363) 내의) 본딩 접점(317) 및 (본딩 층(381) 내의) 본딩 접점(345), 및 제3 반도체 구조 내에서 연장되는 상호접속부(349a), 예를 들어 TSV를 통해 전도성으로 접속될 수 있다. 제1 및 제2 워드 라인 본딩 접점들(343b 및 315b)은 (본딩 층(363) 내의) 본딩 접점(317) 및 (본딩 층(381) 내의) 본딩 접점(345), 및 제3 반도체 구조 내에서 연장되는 상호접속부(349b), 예를 들어 TSV를 통해 전도성으로 접속될 수 있다. 이후, BL들(134 및 138), WL들(108-1 및 118-1)(또는 전도체 층들(108-1 및 118-1)), 및 메모리 스택들(108 및 118)은 전도성으로 접속될 수 있다.
제1 및 제2 비트 라인 본딩 접점들(343a 및 315a)의 분포 및/또는 위치는 제1 및 제2 비트 라인 본딩 접점들(342a 및 344a)의 분포 및/또는 위치와 동일하거나 상이할 수 있다. 제1 및 제2 워드 라인 본딩 접점들(343b 및 315b)의 분포 및/또는 위치는 제1 및 제2 워드 라인 본딩 접점들(342b 및 344b)의 분포 및/또는 위치와 동일하거나 상이할 수 있다. 이 본딩 접점들의 분포에 따라, 제1 및 제2 전도성 라우팅들(357 및 347)의 분포는 제1 및 제2 비트 라인 본딩 접점들(343a 및 315a)을 각각 BL들(134 및 138)에 전도성으로 접속시키도록 그리고 제1 및 제2 워드 라인 본딩 접점들(343b 및 315b)을 각각 WL들(108-1 및 118-1)에 전도성으로 접속시키도록 그에 따라 결정/조정될 수 있다. 따라서, 전도성으로-접속된 WL들(108-1 및 118-1)은 동일한 상호접속부들을 통해 제3 반도체 구조 내의 주변 회로들(및/또는 다른 로직 공정-호환가능 디바이스들)에 전도성으로 접속될 수 있고, BL들(134 및 138)은 동일한 상호접속부들을 통해 제3 반도체 구조 내의 주변 회로들(및/또는 다른 로직 공정-호환가능 디바이스들)에 전도성으로 접속될 수 있다. 따라서, WL들(또는 전도체 층들(108-1 및 118-1)) 및 본딩된 메모리 스택들(108 및 118) 내의 3D NAND 메모리 스트링들(132 및 136)은 전도성으로 접속될 수 있다.
도 4는, 일부 실시예들에 따른, 전도성으로-접속된 BL들 및/또는 전도성으로-접속된 WL들을 갖는 본딩된 3D 메모리 디바이스의 개략적인 평면도(400)를 예시한다. 이러한 평면도는 본딩된 3D 메모리 디바이스들(100, 101, 200, 201, 300, 및 301) 내의 전도성으로-접속된 BL들 및/또는 전도성으로-접속된 WL들의 레이아웃/위치를 예시할 수 있다. 도 4에 도시된 바와 같이, 평면도(400)는 코어 어레이 영역, 어레이 공통 소스(ACS) 드라이버 패드-아웃 영역들 중 하나 이상(예를 들어, 쌍), BL 본딩 및 패드-아웃 영역들 중 하나 이상(예를 들어, 쌍), WL 본딩 및 패드-아웃 영역들 중 하나 이상(예를 들어, 쌍), 및 본딩 패드 영역을 포함할 수 있다. 코어 어레이 영역은 메모리 어레이들이 배치되는 영역을 나타낼 수 있다. ACS 드라이버 패드-아웃 영역들은 메모리 어레이들의 ACS와 주변 회로들을 전도성으로 접속시키는 접점 패드들이 위치되는 영역들을 나타낼 수 있다. 본딩 패드 영역은 전체 칩(예를 들어, 주변 회로들)에 대한 접점 패드들이 위치되는 영역을 나타낼 수 있다. BL 본딩 및 패드-아웃 영역들은, 본딩된 메모리 스택들의 BL들이 본딩을 통해 전도성으로 접속되고 전도성으로-접속된 BL들에 전도성으로 접속된 상호접속부들이 위치는 영역들을 나타낼 수 있다. WL 본딩 및 패드-아웃 영역들은, 본딩된 메모리 스택들의 WL들이 본딩을 통해 전도성으로 접속되고 전도성으로-접속된 WL들에 전도성으로 접속된 상호접속부들이 위치되는 영역들을 나타낼 수 있다. 일부 실시예들에서, BL 및 WL 본딩 및 패드-아웃 영역들의 수, 위치들 및/또는 영역은 예를 들어 전체 칩의 레이아웃 및/또는 배열을 수용하도록 결정(예를 들어, 최적화)된다.
다양한 실시예들에서, 본딩된 반도체 구조들의 쌍의 메모리 스택들(예를 들어, 108 및 118)의 각각은 칩 내의 구조들/디바이스들의 전체 배열을 최적화하기 위해, 각각의 원하는 위치에서, 예를 들어, 칩의 중심에서 코어 어레이 영역에 유연하게 배치될 수 있다. 메모리 스택들(예를 들어, 108 및 118)은 수직으로(예를 들어, z-축을 따라) 서로 정렬될 수 있거나 정렬되지 않을 수 있다. 일부 실시예들에서, 메모리 스택들은 수직으로 스태거 방식(staggered manner)으로 배열될 수 있다. 즉, 메모리 스택들은, 예를 들어, 칩에 대한 전체 배열/라우팅을 최적화하기 위해, z-축을 따라 서로 정렬되지 않는다. 각각의 반도체 구조 내의 전도성 라우팅들(예를 들어, 140, 146, 141, 147, 240, 246, 241, 247, 340a, 340b, 346a, 및/또는 346b)은 각각의 본딩 접점들에 전도성으로 접속되는 각각의 본딩 및 패드-아웃 영역들에 각각의 WL들 및/또는 BL들을 전도성으로 접속하고 라우팅하도록 설계될 수 있다. 즉, 각각의 전도성 라우팅의 하나의 단부는 각각의 BL/WL과 접촉할 수 있고 및/또는 전도성으로 접속될 수 있고, 전도성 라우팅의 다른 단부는 각각의 본딩 접점과 접촉할 수 있고 및/또는 전도성으로 접속될 수 있다. 상기 2개의 단부 사이의 전도성 라우팅의 배열은 각각의 반도체 구조 내의 구조들/디바이스들의 레이아웃에 따라 달라질 수 있다. 다양한 실시예들에서, 각각의 반도체 구조 내의 전도성 라우팅들의 배열은 동일하거나 상이할 수 있다.
각각의 전도성 라우팅과 접촉하거나 전도성으로 접속된 본딩 접점들은 각각의 본딩 및 패드-아웃 영역에서 각각의 본딩 층에 분포될 수 있고, 이는 다른 본딩 층에서 각각의 본딩 접점들과 본딩될 수 있다. 본딩 접점들의 총 수 및/또는 메모리 스택들의 위치들과 같은 인자들에 따라, 일부 실시예들에서, 본딩된 반도체 구조들의 쌍의 본딩 접점들은, 각각의 본딩 및 패드-아웃 영역에 각각 위치되는 하나보다 많은 부분들로 분할된다. 본딩 접점들의 분할은 전도성 라우팅들 및/또는 상호접속부들의 배열이 최적화되는 것을 가능하게 할 수 있다. 예를 들어, 전도성 라우팅들의 길이들 및 복잡도는 BL들 및/또는 WL들을 BL들 및/또는 WL들에 더 근접한 각각의 본딩 및 패드-아웃 영역으로 라우팅함으로써 최소화될 수 있다. 일부 실시예들에서, 메모리 스택들(108 및 118)은 코어 어레이 영역에 배치될 수 있다.
일 예에서, 본딩된 3D 메모리 디바이스들(100 및 101)에 대해, 제1 및 제2 비트 라인 본딩 접점들(예를 들어, 본딩된 3D 메모리 디바이스(100) 내의 142 및 144, 및 본딩된 3D 메모리 디바이스(101) 내의 143 및 145)은 BL 본딩 및 패드-아웃 영역들에서 본딩될 수 있다. 일부 실시예들에서, 각각의 반도체 구조의 BL들로부터 각각의 BL 본딩 및 패드-아웃 영역까지의 거리들에 따라, 전체 본딩된 제1 및 제2 비트 라인 본딩 접점들은 복수의 부분(예를 들어, 2개의 부분)으로 분할되어, 각각의 BL 본딩 및 패드-아웃 영역은 본딩된 제1 및 제2 비트 라인 본딩 접점들의 일부를 포함한다. 예를 들어, 본딩된 제1 및 제2 비트 라인 본딩 접점들은 이러한 2개의 BL 본딩 및 패드-아웃 영역 내에 분포하도록 균등하게 분할될 수 있다. 한편, WL들(108-1)(또는 전도체 층들(108-1))의 일부 및 WL들(118-1)(또는 전도체 층들(118-1))의 일부는 각각의 워드 라인 접점들(150 및 174) 및 임의의 적절한 상호접속부들 및/또는 본딩 접점들에 의해 WL 본딩 및 패드-아웃 영역들 중 하나에 개별적으로 라우팅될 수 있다. WL들(108-1)(또는 전도체 층들(108-1))의 다른 부분 및 WL들(118-1)(또는 전도체 층들(118-1))의 다른 부분은 각각의 워드 라인 접점들(150 및 174) 및 임의의 적절한 상호접속부들 및/또는 본딩 접점들에 의해 WL 본딩 및 패드-아웃 영역들 중 다른 하나로 개별적으로 라우팅될 수 있다. 일부 실시예들에서, WL들은 2개의 부분으로 균등하게 분할되며, 이들 각각은 더 가까운 WL 본딩 및 패드-아웃 영역으로 라우팅된다.
이 예에서, BL 본딩 및 패드-아웃 영역들에서, 본딩된 제1 및 제2 비트 라인 본딩 접점들은 적절한 상호접속부들(예를 들어, 148 또는 149) 및 본딩 접점들(예를 들어, 158 및 160)을 통해 주변 회로들 및/또는 접점 패드들(예를 들어, 172)에 추가로 전도성으로 접속될 수 있다. WL 본딩 및 패드-아웃 영역들에서, 워드 라인 접점들(150 및 174)은, 개별적으로, 적절한 상호접속부들(예를 들어, 154) 및 본딩 접점들(예를 들어, 158 및 160)을 통해 주변 회로들 및/또는 접점 패드들(예를 들어, 172)에 전도성으로 접속될 수 있다.
다른 예에서, 본딩된 3D 메모리 디바이스들(200 및 201)에 대해, 제1 및 제2 워드 라인 본딩 접점들(예를 들어, 본딩된 3D 메모리 디바이스(200) 내의 242 및 244, 및 본딩된 3D 메모리 디바이스(201) 내의 243 및 245)은 WL 본딩 및 패드-아웃 영역들에서 각각 본딩될 수 있다. 일부 실시예들에서, 각각의 반도체 구조의 WL들로부터 각각의 WL 본딩 및 패드-아웃 영역까지의 거리들에 따라, 본딩된 제1 및 제2 워드 라인 본딩 접점들은 분할되어, 각각의 WL 본딩 및 패드-아웃 영역은 전체 본딩된 제1 및 제2 워드 라인 본딩 접점들의 일부를 포함한다. 예를 들어, 본딩된 제1 및 제2 워드 라인 본딩 접점들은 이러한 2개의 WL 본딩 및 패드-아웃 영역들에서 분포하도록 균등하게 분할될 수 있다. 한편, BL들(134)의 일부 및 BL들(138)의 일부는 각각의 상호접속부들 및/또는 본딩 접점들에 의해 BL 본딩 및 패드-아웃 영역들 중 하나에 개별적으로 라우팅될 수 있다. BL들(134)의 다른 부분 및 BL들(138)의 다른 부분은 각각의 상호접속부들 및/또는 본딩 접점들에 의해 BL 본딩 및 패드-아웃 영역들 중 다른 하나로 개별적으로 라우팅될 수 있다. 일부 실시예들에서, BL들(134 및 138)은 2개의 부분으로 균등하게 분할되고, 그 각각은 각각 더 가까운 BL 본딩 및 패드-아웃 영역으로 라우팅된다.
이 예에서, WL 본딩 및 패드-아웃 영역들에서, 본딩된 제1 및 제2 워드 라인 본딩 접점들은 적절한 상호접속부들(예를 들어, 248 또는 249) 및 본딩 접점들(예를 들어, 258 및 260)을 통해 주변 회로들 및/또는 접점 패드들(예를 들어, 172)에 추가로 전도성으로 접속될 수 있다. BL 본딩 및 패드-아웃 영역들에서, BL들(134 및 138)에 개별적으로 그리고 전도성으로 접속된 본딩 접점들(예를 들어, 258)은 적절한 상호접속부들 및 본딩 접점들(예를 들어, 258 및 260)을 통해 주변 회로들 및/또는 접점 패드들(예를 들어, 172)에 전도성으로 접속될 수 있다.
제3 예에서, 본딩된 3D 메모리 디바이스들(300 및 301)에 대해, 제1 및 제2 비트 라인 본딩 접점들(예를 들어, 본딩된 3D 메모리 디바이스(300) 내의 342a 및 344a, 및 본딩된 3D 메모리 디바이스(301) 내의 343a 및 315a)은 BL 본딩 및 패드-아웃 영역들에서 각각 정렬 및 본딩될 수 있고, 제1 및 제2 워드 라인 본딩 접점들(예를 들어, 본딩된 3D 메모리 디바이스(300) 내의 342b 및 344b, 및 본딩된 3D 메모리 디바이스(301) 내의 343b 및 315b)은 WL 본딩 및 패드-아웃 영역들에서 각각 정렬 및 본딩될 수 있다. 일부 실시예들에서, 각각의 반도체 구조의 BL들로부터 각각의 BL 본딩 및 패드-아웃 영역까지의, 및/또는 각각의 반도체 구조의 WL들로부터 각각의 WL 본딩 및 패드-아웃 영역까지의 거리들에 따라, 본딩된 제1 및 제2 비트 라인 본딩 접점들 및 본딩된 제1 및 제2 워드 라인 본딩 접점들은 각각 분할되어, 각각의 BL 본딩 및 패드-아웃 영역은 전체 본딩된 제1 및 제2 비트 라인 본딩 접점들의 일부를 갖고, 각각의 WL 본딩 및 패드-아웃 영역은 전체 본딩된 제1 및 제2 워드 라인 본딩 접점들의 일부를 갖는다. 예를 들어, 본딩된 제1 및 제2 워드 라인 본딩 접점들은 이러한 2개의 WL 본딩 및 패드-아웃 영역들에서 분포하도록 균등하게 분할될 수 있다. 한편, 본딩된 제1 및 제2 비트 라인 본딩 접점들은 이러한 2개의 BL 본딩 및 패드-아웃 영역 내에 분포하도록 균등하게 분할될 수 있다. 이 예에서, WL 본딩 및 패드-아웃 영역들에서, 본딩된 제1 및 제2 워드 라인 본딩 접점들은 적절한 상호접속부들(예를 들어, 348b 또는 349b) 및 본딩 접점들(예를 들어, 본딩된 3D 메모리 디바이스(300) 내의 358 및 360과, 본딩된 3D 메모리 디바이스(301) 내의 315b, 317, 345, 및 343b)을 통해 주변 회로들 및/또는 접점 패드들(예를 들어, 172)에 추가로 전도성으로 접속될 수 있다. BL 본딩 및 패드-아웃 영역들에서, 본딩된 제1 및 제2 비트 라인 본딩 접점들은 적절한 상호접속부들(예를 들어, 348a 또는 349a) 및 본딩 접점들(예를 들어, 본딩된 3D 메모리 디바이스(300) 내의 358 및 360과, 본딩된 3D 메모리 디바이스(301) 내의 315a, 317, 345, 및 343a)을 통해 주변 회로들 및/또는 접점 패드들(예를 들어, 172)에 추가로 전도성으로 접속될 수 있다.
도 5a 내지 도 5f는, 일부 실시예들에 따른, BL들이 전도성으로 접속된 본딩된 반도체 구조들의 쌍을 갖는 본딩된 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 공정을 예시한다. 도 6a 및 도 6b는, 일부 실시예들에 따른, WL들이 함께 본딩된 한 쌍의 본딩된 반도체 구조들을 갖는 본딩된 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 공정의 일부를 예시한다. 도 7a 및 도 7b는, 일부 실시예들에 따른, BL들 및 WL들 양자 모두가 전도성으로 접속된 한 쌍의 본딩된 반도체 구조들을 갖는 본딩된 3D 메모리 디바이스를 형성하기 위한 예시적인 제조 공정의 일부를 각각 도시한다. 도 13은 일부 실시예들에 따른, 본딩된 3D 메모리 디바이스를 형성하기 위한 예시적인 방법(1300)의 흐름도이다. 방법(1300)에 나타낸 동작들은 포괄적이지 않으며, 예시된 동작들 중 임의의 동작 전에, 후에 또는 사이에서 다른 동작들도 수행될 수 있다는 것을 이해한다. 또한, 동작들 중 일부는 동시에, 또는 도 13에 도시된 것과 상이한 순서로 수행될 수 있다. 방법(1300)은 도 1a, 도 2a, 및 도 3b에 도시된 본딩된 3D 메모리 디바이스들을 형성하기 위해 채용될 수 있다.
도 13을 참조하면, 방법(1300)은 제1 반도체 구조 및 제2 반도체 구조가 형성되는 동작(1302)에서 시작한다. 제1 반도체 구조는 복수의 제1 BL들, 복수의 제1 전도체 층들, 및 복수의 제1 비트 라인 본딩 접점들 및/또는 복수의 제1 워드 라인 본딩 접점들을 갖는 제1 본딩 층을 포함한다. 제2 반도체 구조는 복수의 제2 BL들, 복수의 제2 전도체 층들, 및 복수의 제2 비트 라인 본딩 접점들 및/또는 복수의 제2 워드 라인 본딩 접점들을 갖는 제2 본딩 층을 포함한다. 도 5a, 도 6a, 및 도 7a는 대응하는 구조들을 예시한다.
도 5a는, 복수의 비트 라인 본딩 접점을 갖는 본딩 층을 각각 갖는 제1 및 제2 반도체 구조들을 도시한다. 도 5a에 도시된 바와 같이, 제1 및 제2 반도체 구조들이 형성될 수 있다. 제1 반도체 구조는, 기판(502), 기판(502) 위의 메모리 스택(506), 메모리 스택(506)을 통해 수직으로 연장되는 복수의 3D NAND 메모리 스트링(516), 3D NAND 메모리 스트링(516)에 전도성으로 접속된 복수의 제1 BL(522-1)을 포함할 수 있다. 메모리 스택(506)은 복수의 인터리빙된 전도체 층들(506-1) 및 유전체 층들(506-2)을 포함할 수 있다. 전도체 층들(506-1) 각각은, 하나 이상의 워드 라인 접점들(524-1)에 전도성으로 접속된 WL의 일부일 수 있다. 제1 반도체 구조는 또한, 메모리 스택(506) 위의 상호접속 층(508), 및 상호접속 층(508) 위의 또는 그 일부로서의 제1 본딩 층(538)을 포함할 수 있다. 제1 본딩 층(538)은 상호접속 층(508) 내의 복수의 제1 전도성 라우팅들(520-1)을 통해 제1 BL들(522-1)에 전도성으로 접속되는 복수의 제1 비트 라인 본딩 접점들(518-1)을 포함할 수 있다.
제2 반도체 구조는 제1 반도체 구조와 유사할 수 있다. 도 5a에 도시된 바와 같이, 제2 반도체 구조는, 기판(504), 기판(504) 위의 메모리 스택(510), 메모리 스택(510)을 통해 수직으로 연장되는 복수의 3D NAND 메모리 스트링(514), 3D NAND 메모리 스트링(514)에 전도성으로 접속된 복수의 제2 BL(522-2)을 포함할 수 있다. 메모리 스택(510)은 복수의 인터리빙된 전도체 층들(510-1) 및 유전체 층들(510-2)을 포함할 수 있다. 전도체 층들(510-1) 각각은, 하나 이상의 워드 라인 접점들(524-2)에 전도성으로 접속된 WL의 일부일 수 있다. 제1 반도체 구조는 또한, 메모리 스택(510) 위의 상호접속 층(512) 및 상호접속 층(512) 위의 또는 그 일부로서의 제2 본딩 층(536)을 포함할 수 있다. 제2 본딩 층(536)은 상호접속 층(512) 내의 복수의 제2 전도성 라우팅들(520-2)을 통해 제2 BL들(522-2)에 전도성으로 접속되는 복수의 제2 비트 라인 본딩 접점들(518-2)을 포함할 수 있다. 메모리 스택들(506 및 510)은 동일하거나 상이한 레벨들/개수의 계단들을 가질 수 있다. 일부 실시예들에서, 각각의 제1 비트 라인 본딩 접점(518-1)은 각각의 제2 비트 라인 본딩 접점(518-2)에 대응한다.
도 6a는 복수의 워드 라인 본딩 접점들을 갖는 본딩 층을 각각 갖는 제1 및 반도체 구조들을 예시한다. 도 5a에서 도시된 제1 및 제2 반도체 구조들과는 상이하게, 도 6a에서, 제1 반도체 구조의 제1 본딩 층(538)은 워드 라인 접점들(524-1)에 전도성으로 접속되는 복수의 제1 전도성 라우팅들(622-1)을 통해 WL들(506-1)(또는 전도체 층들(506-1))에 전도성으로 접속되는 복수의 제1 워드 라인 본딩 접점들(620-1)을 포함한다. 제2 반도체 구조의 제2 본딩 층(536)은, 워드 라인 접점들(524-1)에 전도성으로 접속되는 복수의 제2 전도성 라우팅들(622-2)을 통해 WL들(510-1)(또는 전도체 층들(510-1))에 전도성으로 접속되는 복수의 제2 워드 라인 본딩 접점들(620-2)을 포함한다. 일부 실시예들에서, 제1 및 제2 전도성 라우팅들(622-1 및 622-2)은 각각 상호접속 층들(508 및 512) 내에 있다. 일부 실시예에서, 각각의 제1 워드 라인 본딩 접점(620-1)은 각각의 제2 워드 라인 본딩 접점(620-2)에 대응한다.
도 7a는 복수의 비트 라인 본딩 접점 및 복수의 워드 라인 본딩 접점을 갖는 본딩 층을 각각 갖는 제1 및 반도체 구조를 예시한다. 도 5a 및 도 6a에 도시된 제1 및 제2 반도체 구조들과는 상이하게, 도 7a에서, 제1 반도체 구조의 제1 본딩 층(538)은 복수의 제1 비트 라인 본딩 접점(718-1) 및 복수의 제1 워드 라인 본딩 접점(728-1)을 포함한다. 제1 비트 라인 본딩 접점들(718-1)은 복수의 제1 전도성 라우팅들(720-1)을 통해 제1 BL들(522-1)에 전도성으로 접속될 수 있고, 제1 워드 라인 본딩 접점들(728-1)은 워드 라인 접점들(524-1)에 전도성으로 접속되는 복수의 제1 전도성 라우팅들(730-1)을 통해 WL들(506-1)(또는 전도체 층들(506-1))에 전도성으로 접속될 수 있다. 제2 반도체 구조의 제2 본딩 층(536)은 복수의 제2 비트 라인 본딩 접점(718-2) 및 복수의 제2 워드 라인 본딩 접점(728-2)을 포함한다. 제2 비트 라인 본딩 접점들(718-2)은 복수의 제2 전도성 라우팅들(720-2)을 통해 제2 BL들(522-2)에 전도성으로 접속될 수 있고, 제2 워드 라인 본딩 접점들(728-2)은 워드 라인 접점들(524-2)에 전도성으로 접속되는 복수의 제2 전도성 라우팅들(730-2)을 통해 WL들(510-1)(또는 전도체 층들(510-1))에 전도성으로 접속될 수 있다. 일부 실시예에서, 각각의 제1 비트 라인 본딩 접점(718-1)은 각각의 제2 비트 라인 본딩 접점(718-2)에 대응하고, 각각의 제1 워드 라인 본딩 접점(728-1)은 각각의 제2 워드 라인 본딩 접점(728-2)에 대응한다.
제1 및 제2 반도체 구조들은 유사한 방법들/공정들에 의해 형성될 수 있다. 일부 실시예들에서, 메모리 스택은 기판 위에 형성되고, 메모리 스택을 통해 수직으로 연장되는 3D NAND 메모리 스트링들의 어레이가 형성된다. 도 5a, 도 6a, 및 도 7a에 예시된 바와 같이, 인터리빙된 희생 층(미도시) 및 유전체 층(예를 들어, 506-2 또는 510-2)이 기판(예를 들어, 502 또는 504) 위에 형성된다. 인터리빙된 희생 층과 유전체 층은 유전체 스택(미도시)을 형성할 수 있다. 일부 실시예들에서, 각각의 희생 층은 실리콘 질화물의 층을 포함하고, 각각의 유전체 층은 실리콘 산화물의 층을 포함한다. 인터리빙된 희생 층들 및 유전체 층들은, 화학 기상 퇴적(CVD), 물리 기상 퇴적(PVD), 원자층 퇴적(ALD), 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정들에 의해 형성될 수 있다. 일부 실시예들에서, 메모리 스택(예를 들어, 506 또는 510)이 게이트 대체 공정, 예를 들어, 희생 층들을 복수의 전도체 층들(예를 들어, 506-1 또는 510-1)로 대체하여 형성될 수 있는데, 이때 유전체 층들에 선택적인 희생 층들의 습식/건식 에칭을 사용하고 생성된 리세스들을 전도체 층들로 채운다. 그 결과, 메모리 스택(예를 들어, 506 또는 510)은 인터리빙된 전도체 층(예를 들어, 506-1 또는 510-1) 및 유전체 층(예를 들어, 506-2 또는 510-2)을 포함할 수 있다. 일부 실시예들에서, 각각의 전도체 층은 텅스텐의 층과 같은 금속 층을 포함한다. 메모리 스택은 다른 실시예들에서 게이트 대체 공정 없이 전도체 층들(예를 들어, 도핑된 폴리실리콘 층들) 및 유전체 층들(예를 들어, 실리콘 산화물 층들)을 교대로 퇴적함으로써 형성될 수 있다는 것이 이해된다. 일부 실시예들에서, 실리콘 산화물을 포함하는 패드 산화물 층이 메모리 스택과 기판 사이에 형성된다.
복수의 3D NAND 메모리 스트링들(예를 들어, 516 또는 514)은 기판 위에 형성될 수 있고, 이들 각각은 메모리 스택의 인터리빙된 전도체 층들 및 유전체 층들을 통해 수직으로 연장된다. 일부 실시예들에서, 3D NAND 메모리 스트링들을 형성하기 위한 제조 공정들은 심도 반응성-이온 에칭(DRIE)과 같은 건식 에칭 및/또는 습식 에칭을 사용하여 메모리 스택을 통해 통과하여 기판 내로 채널 홀을 형성하는 것, 및 그에 후속하여 기판으로부터 채널 홀의 하부 부분에 플러그를 에피택셜 성장시키는 것을 포함한다. 또한, 일부 실시예들에서, 3D NAND 메모리 스트링들을 형성하기 위한 제조 공정들은, 후속적으로 ALD, CVD, PVD, 또는 이들의 임의의 조합과 같은 박막 퇴적 공정들을 사용하여, 메모리 필름(예를 들어, 터널링 층, 저장 층, 및 차단 층) 및 반도체 층과 같은, 복수의 층들로 채널 홀들 각각을 채우는 것을 포함한다. 일부 실시예들에서, 3D NAND 메모리 스트링들을 형성하기 위한 제조 공정들은 3D NAND 메모리 스트링들의 상부 단부들에서 리세스를 에칭하고, 이어서 ALD, CVD, PVD, 또는 이들의 임의의 조합과 같은 박막 퇴적 공정들을 사용하여 리세스를 반도체 재료로 채움으로써 각각의 채널 홀의 상부 부분에 다른 플러그를 형성하는 것을 더 포함한다.
상호접속 층(예를 들어, 508 또는 512)은 메모리 스택(예를 들어, 506 또는 510) 및 3D NAND 메모리 스트링들의 어레이 위에 형성될 수 있다. 상호접속 층은 3D NAND 메모리 스트링들의 어레이와 전기 접속들을 이루기 위해 복수의 ILD 층 내에 MEOL 및/또는 BEOL의 상호접속부들을 포함할 수 있다. 일부 실시예들에서, 상호접속 층은 다수의 공정들에서 형성된 다수의 ILD 층들 및 그 내부의 상호접속부들을 포함한다. 예를 들어, 상호접속 층 내의 상호접속부들은 CVD, PVD, ALD, 전기도금, 무전해 도금 또는 이들의 임의의 조합을 포함하지만 이에 제한되지는 않는 하나 이상의 박막 퇴적 공정에 의해 퇴적된 전도성 재료들을 포함할 수 있다. 또한, 상호접속부들을 형성하기 위한 제조 공정들은 포토리소그래피, CMP, 습식/건식 에칭, 또는 임의의 다른 적절한 공정들을 포함할 수 있다. ILD 층들은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 제한되지는 않는 하나 이상의 박막 퇴적 공정에 의해 퇴적된 유전체 재료들을 포함할 수 있다.
일부 실시예들에서, 상호접속 층(예를 들어, 508 또는 512)의 형성은 또한 3D NAND 메모리 스트링들(예를 들어, 516 또는 514)에 전도성으로 접속된 복수의 BL들(예를 들어, 522-1 또는 522-2) 및 BL들에 전도성으로 접속된 복수의 전도성 라우팅들(예를 들어, 520-1, 520-1,720-1, 및 720-2)을 형성하는 것을 포함한다. 일부 실시예들에서, 상호접속 층의 형성은 또한 WL들(예를 들어, 506-1 및 510-1)에 전도성으로 접속된 복수의 전도성 라우팅(예를 들어, 622-1, 622-2, 730-1, 및 730-2)을 형성하는 것을 포함한다. 전기 접속들을 이루기 위해 BL들과 전도성 라우팅들 사이에 적절한 비아들 및/또는 상호접속부들이 형성될 수 있다. BL들 및 전도성 라우팅들의 형성은 상호접속부들의 형성의 일부일 수 있으며, 따라서 상세한 설명은 반복되지 않는다.
본딩 층(예를 들어, 538 또는 536)은 상호접속 층 위에 형성될 수 있다. 본딩 층은, 유전체에 의해 둘러싸인, 복수의 워드 라인 본딩 접점(예를 들어, 620-1, 620-2, 728-1, 및 728-2) 및/또는 복수의 비트 라인 본딩 접점(예를 들어, 518-1, 518-2, 718-1, 및 718-2)을 포함할 수 있다. 일부 실시예들에서, CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정에 의해 상호접속 층(예를 들어, 508 또는 512)의 상단 표면 상에 유전체 층이 퇴적된다. 본딩 접점들은, 이후 패터닝 공정(예를 들어, 유전체 층 내의 유전체 재료들의 포토리소그래피 및 건식/습식 에칭)을 사용하여 유전체 층을 통해 접점 홀들을 먼저 패터닝함으로써 유전체 층을 통해 그리고 상호접속 층 내의 상호접속부들과 접촉하여 형성될 수 있다. 접점 홀은 전도체(예를 들어, 구리)로 채워질 수 있다. 일부 실시예들에서, 접점 홀들을 채우는 것은 전도체를 퇴적하기 전에 접착(접착제) 층, 장벽 층, 및/또는 시드 층을 퇴적하는 것을 포함한다. 일부 실시예들에서, 비트 라인 본딩 접점들(예를 들어, 518-1, 518-2, 718-1, 및 718-2)은 BL들(예를 들어, 522-1 및 522-2)에 전도성으로 접속되는 각각의 전도성 라우팅들(예를 들어, 520-1, 520-2, 720-1, 및 720-2)에 전도성으로 접속되고 및/또는 그와 접촉한다. 일부 실시예들에서, 워드 라인 본딩 접점들(예를 들어, 620-1, 620-2, 728-1, 및 728-2)은 각각의 전도성 라우팅들(예를 들어, 622-1, 622-2, 730-1, 및 730-2)에 전도성으로 접속되고 및/또는 이와 접촉한다.
다시 도 13을 참조하면, 제1 및 제2 반도체 구조들의 형성 후에, 방법(1300)은 동작(1304)으로 진행하고, 여기서, 제1 및 제2 반도체 구조들은, 제1 비트 라인 본딩 접점을 제2 비트 라인 본딩 접점과 전도성으로 접속하고 및/또는 제1 워드 라인 본딩 접점을 제2 워드 라인 본딩 접점과 전도성으로 접속하기 위해 면-대-면 방식으로 본딩된다. 도 5b, 도 6b, 및 도 7b는 대응하는 구조들을 예시한다.
도 5b, 6b, 및 7b에 도시된 바와 같이, 제1 및 제2 반도체 구조들은 면-대-면 방식으로 본딩될 수 있고, 이에 의해 본딩 인터페이스를 형성한다. 일부 실시예들에서, 제2 반도체 구조는 위아래가 뒤집히고, 제1 반도체 구조는 페이스 업한다. 따라서, 제2 반도체 구조는, 기판(504)이 페이스 업한 상태로 제1 반도체 구조 위에 있을 수 있다. 일부 실시예들에서, 본딩 인터페이스들(570, 670, 및 770)은 도 5b, 6b, 및 7b의 제1 및 제2 반도체 구조들 사이에 각각 형성된다. 일부 실시예들에서, 처리 공정, 예를 들어, 플라스마 처리, 습식 처리, 및/또는 열 처리가 본딩 이전에 본딩 표면들에 적용된다. 본딩은 하이브리드 본딩을 포함할 수 있다. 일부 실시예들에서, 각각의 제1 비트 라인 본딩 접점(예를 들어, 518-1 또는 718-1)은, 도 5b 및 도 7b에 도시된 바와 같이, 각각의 제2 비트 라인 본딩 접점(예를 들어, 518-2 또는 718-2)과 정렬되어 본딩된다. 일부 실시예에서, 각각의 제1 워드 라인 본딩 접점(예를 들어, 620-1 또는 728-1)은, 도 6b 및 도 7b에 도시된 바와 같이, 각각의 제2 워드 라인 본딩 접점(예를 들어, 620-2 또는 728-2)과 정렬되어 본딩된다. 본딩은 하이브리드 본딩을 포함할 수 있다.
일부 실시예들에 따른, 한 쌍의 본딩된 반도체 구조들의 개략도가 도 15에 도시되어 있다. 도 15는 한 쌍의 본딩된 반도체 구조들에서, BL들, WL들, 비트 라인 본딩 접점들, 전도성 라우팅들, 및 메모리 스트링들과 같은 상이한 컴포넌트들의 공간적 관계를 예시한다.
도 15에 도시된 바와 같이, 제2 반도체 구조는 본딩 인터페이스에서 제1 반도체 구조와 본딩된다. 제1 반도체 구조는 복수의 제1 메모리 스트링들(예를 들어, 516), 제1 메모리 스트링들에 전도성으로 접속된 복수의 제1 BL들(BLa-1, BLa-1,..., BLa-n)(예를 들어, 522-1), 본딩 인터페이스 상에 분포된 복수의 제1 비트 라인 본딩 접점들, 및 상기 비트 라인 본딩 접점들과 BL들을 전도성으로 접속시키는 복수의 제1 전도성 라우팅들(예를 들어, 520-1)을 포함할 수 있다. 유사하게, 제2 반도체 구조는 복수의 제2 메모리 스트링들(예를 들어, 514), 제2 메모리 스트링들에 전도성으로 접속된 복수의 제2 BL들(BLb-1, BLb-2,..., BLb-n)(예를 들어, 522-2), 본딩 인터페이스 상에 분포된 복수의 제2 비트 라인 본딩 접점들, 및 제2 비트 라인 본딩 접점들과 제2 BL들을 전도성으로 접속하는 복수의 제2 전도성 라우팅들(예를 들어, 520-2)을 포함할 수 있다.
일부 실시예들에서, 각각의 BL은 각각의 반도체 구조의 각각의 상호접속 층(예를 들어, 508 또는 512)의 일부일 수 있는 적절한 비아들을 통해 각각의 전도성 라우팅들에 전도성으로 접속될 수 있다. 도 15에 도시된 바와 같이, 제1 BL들은 제1 비아들을 통해 제1 전도성 라우팅들에 전도성으로 접속될 수 있고, 제2 BL들은 제2 비아들을 통해 제2 전도성 라우팅들에 전도성으로 접속될 수 있다. 일부 실시예들에서, 제1/제2 전도성 라우팅의 하나의 단부는 각각의 비아와 접촉하고, 제1/제2 전도성 라우팅의 다른 단부는 각각의 본딩 층(예를 들어, 각각의 BL들로부터 측방향으로 떨어져 있는 본딩 층 내의 각각의 비트 라인 본딩 접점들, 미도시)과 접촉한다. 제1 및 제2 비아는 각각의 상호접속 층에서 수직으로 연장될 수 있다. 제1 및 제2 비트 라인 전도성 라우팅의 다른 단부는 제1 및 제2 BL의 전기 신호를 본딩 위치로 라우팅/연장하기 위해 각각의 본딩 층 내의 원하는 본딩 위치(예를 들어, 비트 라인 본딩 영역)로 연장될 수 있다. 제1 및 제2 비트 라인 본딩 접점들은 본딩 층들 상에 분포되고 본딩 인터페이스에서 함께 본딩될 수 있다. 따라서, 제1 및 제2 BL들은 본딩 인터페이스 상의 원하는 본딩 위치에서 라우팅되고 전도성으로 접속될 수 있다.
도 15에 도시된 바와 같이, 제1 및 제2 반도체 구조들은 또한 제1 및 제2 반도체 구조들의 제1 및 제2 WL들로서 기능하는 제1 및 제2 전도체 층들(예를 들어, 506-1 및 510-1)을 포함할 수 있다. 제1 및 제2 전도체 층들 각각은 각각의 메모리 스택(예를 들어, 506 및 510)의 일부일 수 있다. 제1 및 제2 3D NAND 메모리 스트링들은 각각의 메모리 스택을 통해 수직으로 연장될 수 있다. 도면들에 도시되지 않았지만, 제1 및 제2 WL들은 또한 워드 라인 접점들(예를 들어, 524-1 및 524-1, 및 각각의 전도성 라우팅들)과 같은 적절한 상호접속부들에 의해, 각각의 본딩 층 내의 원하는 본딩 위치(예를 들어, 워드 라인 본딩 영역들)로 라우팅될 수 있다. 제1 및 제2 워드 라인 본딩 접점들은 본딩 층들 상에서 분포될 수 있고, 본딩 인터페이스에서 함께 본딩될 수 있다. 따라서, 제1 및 제2 WL들은 본딩 인터페이스 상의 원하는 본딩 위치에서 라우팅되고 전도성으로 접속될 수 있다. 일부 실시예들에서, 제1 및 제2 BL들 및 제1 및 제2 WL들은 양자 모두 본딩 인터페이스 상의 각각의 본딩 위치들에서 라우팅되고 전도성으로 접속된다.
도 13을 다시 참조하면, 제1 및 제2 반도체 구조들의 본딩 후에, 방법(1300)은 동작(1306)으로 진행하고, 여기서 제1 및 제2 반도체 구조들 중 하나의 기판이 반도체 층을 형성하기 위해 박형화된다. 도 5c, 도 6b, 및 도 7b는 대응하는 구조들을 예시한다.
도 5c, 도 6b, 및 도 7b에 도시된 바와 같이, 본딩된 반도체 구조들의 쌍의 상단에서의 기판(504)이 박형화되어, 박형화된 상단 기판(504)은 반도체 층(540), 예를 들어, 단결정 실리콘 층 또는 폴리실리콘 층으로서 역할을 할 수 있다. 반도체 층(540)의 두께는 약 200 nm 내지 약 5 μm, 예를 들어 200 nm 내지 5 μm, 또는 약 150 nm 내지 약 50 μm, 예를 들어 150 nm 내지 50 μm일 수 있다. 기판(504)은 웨이퍼 연삭, 건식 에칭, 습식 에칭, CMP, 임의의 다른 적절한 공정들 또는 이들의 임의의 조합을 포함하지만 이에 제한되지는 않는 공정들에 의해 박형화될 수 있다.
일부 실시예들에서, 반도체 층(540)이 형성된 후에, 본딩 층(546)이 반도체 층(540) 위에 형성된다. 본딩 층(546)은 유전체들에 의해 둘러싸인 복수의 본딩 접점(544)을 포함할 수 있다. 본딩 접점들(544)은 주변 회로들(및 다른 로직 공정-호환가능 디바이스들)에 전도성으로 접속되는 제2 반도체 구조 내의 임의의 상호접속부들에 전도성으로 접속될 수 있다. 예를 들어, 본딩 접점들(544)은 상호접속 층(512) 내의 상호접속부들에 전도성으로 접속될 수 있어서, 제2 전도성 라우팅들(예를 들어, 520-2, 620-2, 720-2, 730-2)에 추가로 전도성으로 접속된다. 따라서, 본딩 접점들(544)은 임의의 전도성으로-접속된 BL들(예를 들어, 522-1 및 522-2) 및/또는 임의의 전도성으로-접속된 WL들(예를 들어, 506-1 및 510-1)에 전도성으로 접속될 수 있다.
본딩 층(546)은 반도체 층(540) 상에 유전체 층을 퇴적함으로써 형성될 수 있다. 도 5c는 일 예로서 대응하는 구조를 예시한다. 유전체 층은 CVD, PVD, ALD 또는 이들의 임의의 조합을 포함하지만 이에 제한되지 않는 하나 이상의 박막 퇴적 공정에 의해 형성될 수 있다. 본딩 접점들(544)은 패터닝 공정(예를 들어, 유전체 층 내의 유전체 재료들의 포토리소그래피 및 건식/습식 에칭)을 이용하여 유전체 층을 통해 접점 홀들을 먼저 패터닝함으로써 유전체 층을 통해 그리고 상호접속 층(512) 내의 상호접속부들 및/또는 전도성 라우팅들과 접촉하여 형성될 수 있다. 접점 홀은 전도체(예를 들어, 구리)로 채워질 수 있다. 일부 실시예들에서, 접점 홀들을 채우는 것은 전도체를 퇴적하기 전에 접착(접착제) 층, 장벽 층, 및/또는 시드 층을 퇴적하는 것을 포함한다. TSV들(542)과 같은 상호접속부들은 BL들(522-1 및 522-2)을 각각의 본딩 접점들(544)에 전도성으로 접속시키기 위해 제2 반도체 구조 및/또는 제1 반도체 구조 내에 형성될 수 있다. 도면들에 도시되지 않았지만, 본딩 층(546)과 동일하거나 유사한 본딩 층이 또한 도 6c 및 도 7c의 반도체 층(540) 위에 형성될 수 있다.
도 13을 다시 참조하면, 기판이 박형화되고 기판 위에 본딩 층이 형성된 후에, 방법(1300)은 동작(1308)으로 진행하고, 여기서 제3 반도체 구조가 반도체 층에 본딩된다. 도 5d 및 도 5e는 대응하는 구조들을 예시한다.
제3 반도체 구조를 본딩하기 전에, 도 5d에 도시된 바와 같이, 제3 반도체 구조는 개별 제조 공정에서 형성될 수 있다. 제3 반도체 구조는, 기판(526), 기판(526) 위의 디바이스 층(548), 디바이스 층(548) 위의 상호접속 층(550), 및 상호접속 층(550) 위의 또는 그 일부로서의 본딩 층(552)을 포함할 수 있다. 기판(526)은 기판들(502 및 504)과 동일하거나 유사할 수 있다. 디바이스 층(548)은 메모리 스택들(506 및 510)을 위한 주변 회로들, 및 임의의 다른 로직 공정-호환가능 디바이스들을 포함할 수 있다. 복수의 트랜지스터는 주변 회로들 및 임의의 다른 로직 공정-호환가능 디바이스들의 전체 또는 일부를 형성할 수 있다. 상호접속 층(550)은 주변 회로들 및 임의의 다른 로직 공정-호환가능 디바이스들을 제1 및 제2 반도체 구조들 내의 구조들과 전도성으로 접속시키기 위한 임의의 적절한 전도성 상호접속부들을 포함할 수 있다. 본딩 층(552)은 본딩 층(546) 내의 본딩 접점들(544)과의 본딩을 위한 복수의 본딩 접점들(554)을 포함할 수 있다. 본딩 접점들(554)은 상호접속 층(550) 내의 상호접속부들에 전도성으로 접속될 수 있다.
일부 실시예들에서, 제3 반도체 구조를 형성하기 위해, 주변 회로들(및 임의의 다른 로직 공정-호환가능 디바이스들)을 갖는 디바이스 층(548)이 기판(526) 상에 형성되고, 상호접속 층(550)이 디바이스 층(548) 위에 형성되고, 본딩 층(552)이 상호접속 층(550) 위에 또는 상호접속 층의 일부로서 형성된다. 일부 실시예들에서, 주변 회로들(및 임의의 다른 로직 공정-호환가능 디바이스들)을 형성하기 위해, 복수의 트랜지스터가 기판(526) 상에 형성된다.
일부 실시예들에서, 복수의 트랜지스터들이 기판(526) 상에 형성된다. 트랜지스터들은 포토리소그래피, 건식/습식 에칭, 박막 퇴적, 열 성장, 주입, CMP 및 임의의 다른 적절한 공정들을 포함하지만 이에 제한되지는 않는 복수의 공정에 의해 형성될 수 있다. 일부 실시예들에서, 도핑된 영역들이 이온 주입 및/또는 열 확산에 의해 기판(526)에 형성되고, 이는 예를 들어, 트랜지스터들의 소스 영역들 및/또는 드레인 영역들로서 기능한다. 일부 실시예들에서, 격리 영역들(예를 들어, STI들)은 또한 습식/건식 에칭 및 박막 퇴적에 의해 기판(526)에 형성된다. 트랜지스터들은 기판(526) 상에 디바이스 층(548)을 형성할 수 있다. 일부 실시예들에서, 디바이스 층(548) 내의 다른 로직 공정-호환가능 디바이스들은 유사한 제조 공정들에 의해 형성된다.
또한, 상호접속 층(550)은 디바이스 층(548) 위에 형성될 수 있다. 상호접속 층(550)은 상호접속 층들(508 및 512)의 형성과 동일하거나 유사할 수 있는 상호접속 층(550)의 복수의 형성에서 MEOL 및/또는 BEOL의 상호접속부들을 포함할 수 있고, 상세한 설명은 여기서 반복되지 않는다. ILD 층들 및 상호접속부들은 집합적으로 상호접속 층(550)으로 지칭될 수 있다. 본딩 층(552)은 상호접속 층(550) 위에 형성될 수 있다. 본딩 층(552)은 유전체들에 의해 둘러싸인 복수의 본딩 접점(554)을 포함할 수 있다. 본딩 층(552)의 형성은 본딩 층들(546, 538, 및 536)의 형성과 동일하거나 유사할 수 있고, 상세한 설명은 여기서 반복되지 않는다.
도 5e에 도시된 바와 같이, 제3 반도체 층은 위아래가 뒤집혀서 본딩 층(546)에 본딩된다. 제2 및 제3 반도체 구조들 사이에, 예를 들어 본딩 층들(546 및 550) 사이에 본딩 인터페이스(580)가 형성될 수 있다. 제3 반도체 층은 제1 및 제2 반도체 구조들에 페이스-다운 방식으로 본딩될 수 있다. 일부 실시예들에서, 본딩은 제1 및 제2 반도체 구조들의 본딩과 유사한 하이브리드 본딩을 포함한다. 본딩 인터페이스(580)에서, 본딩 접점들(554)은 본딩 접점들(554)과 본딩될 수 있고, 주변 회로들(및 임의의 다른 로직 공정-호환가능 디바이스들)은 본딩된 제1 및 제2 반도체 구조들 내의 대응하는 구조들(예를 들어, 전도성으로-접속된 BL들(522-1 및 522-2) 및/또는 전도성으로-접속된 WL들(506-1 및 510-1))에 전도성으로 접속될 수 있다.
도 13을 다시 참조하면, 제3 반도체 구조의 본딩 후에, 방법(1300)은 동작(1310)으로 진행하고, 여기서 패드-아웃 상호접속 층이 형성된다. 도 5f는 대응하는 구조를 예시한다.
도 5f에 도시된 바와 같이, 접점 패드(572) 및 접점 패드(572)에 전도성으로 접속된 복수의 상호접속부(574)를 포함하는 패드-아웃 상호접속 층(576)이 형성될 수 있다. 일부 실시예들에서, 패드-아웃 상호접속 층(576)의 형성 전에, 기판(526)을 박형화하여 반도체 층(560)을 형성한다. 반도체 층(560)의 형성은 반도체 층(540)의 형성과 유사할 수 있고, 상세한 설명은 여기서 반복되지 않는다.
패드-아웃 상호접속 층(576)은 하나 이상의 ILD 층에 형성된 상호접속부들, 예를 들어 접점 패드들(572)를 포함할 수 있다. 상호접속부(574)는 상호접속 층(550) 내의 상호접속부 및 접점 패드(572)와 접촉할 수 있다. 접점 패드들(572)은 상호접속부들(574)을 전도성으로 접속하기 위해 반도체 층(560) 위에 W와 같은 전도성 재료를 퇴적함으로써 형성될 수 있다.
도 5c 내지 도 5f에 예시된 동작들(1306-1310)은 또한 도 6b 및 도 7b의 본딩된 반도체 구조들의 쌍에 대해 수행되어 제3 반도체 구조를 본딩된 반도체 구조들의 쌍에 본딩할 수 있다. 제3 반도체 구조 내의 주변 회로들 및 임의의 다른 로직 공정-호환가능 디바이스들은 본딩된 반도체 구조들의 쌍 내의 대응하는 구조들(예를 들어, 전도성으로-접속된 WL들(506-1 및 510-1) 및/또는 전도성으로-접속된 BL들(522-1 및 522-2))에 전도성으로 접속될 수 있다.
도 8a 및 도 8b는, 일부 실시예들에 따른, 제1 및 제2 반도체 구조들 사이에 본딩된 제3 반도체를 갖는 본딩된 3D 메모리 디바이스를 형성하기 위한 본딩 방법의 일부를 예시한다. 설명의 편의를 위해, 방법(1300)의 동작들과 유사하거나 동일한 동작들은 상세히 도시되거나 설명되지 않는다. 일부 실시예들에서, 제3 반도체는 페이스-업 방식으로 본딩된다. 본딩 방법은 반도체 구조들(1B, 2B, 및 3B)을 형성하기 위해 채용될 수 있다.
도 8a에 도시된 바와 같이, 제1, 제2 및 제3 반도체 구조들은 개별 제조 공정들에 의해 형성될 수 있다. 제1 반도체 구조의 상호접속 층(508)은 임의의 적절한 상호접속부들을 통해 BL들(522-1) 및/또는 WL들(506-1)(또는 전도체 층들(506-1))에 전도성으로 접속된 복수의 제1 전도성 라우팅들(806-1)을 포함할 수 있다. 상호접속 층(508) 위의 또는 그 일부로서의 제1 본딩 층(838)은 복수의 제1 비트 라인 본딩 접점들(804-1) 및/또는 복수의 제1 워드 라인 본딩 접점들(808-1)을 포함할 수 있다. 일부 실시예들에서, 제1 비트 라인 본딩 접점들(804-1) 및/또는 제1 워드 라인 본딩 접점들(808-1)은 각각의 제1 전도성 라우팅들(806-1)에 전도성으로 접속되어, BL들(522-1) 및/또는 WL들(506-1)에 전도성으로 접속된다. 유사하게, 제2 반도체 구조의 상호접속 층(512)은 임의의 적절한 상호접속부들을 통해 BL들(522-2) 및/또는 WL들(510-1)(또는 전도체 층들(510-1))에 전도성으로 접속된 복수의 제2 전도성 라우팅들(806-2)을 포함할 수 있다. 상호접속 층(512) 위의 또는 그 일부로서의 제2 본딩 층(836)은 복수의 제2 비트 라인 본딩 접점들(816-2) 및/또는 복수의 제2 워드 라인 본딩 접점들(814-2)을 포함할 수 있다. 일부 실시예들에서, 제2 비트 라인 본딩 접점들(816-2) 및/또는 제2 워드 라인 본딩 접점들(814-2)은 각각의 제2 전도성 라우팅들(806-2)에 전도성으로 접속되어, BL들(522-2) 및/또는 WL들(510-1)에 전도성으로 접속된다.
제3 반도체 구조의 기판(526)은, 반도체 층(540/560)과 유사한 반도체 층(860)을 형성하도록 박형화될 수 있다. 본딩 층(854)은 반도체 층(860) 상에 형성될 수 있고, 상호접속 층(550)에 전도성으로 접속된 복수의 본딩 접점(804-2 및/또는 808-2)이 본딩 층(854)에 형성될 수 있다. 일부 실시예들에서, 본딩 층(854)을 형성하기 위해, 제3 반도체 구조의 기판이 반도체 층(860)을 형성하기 위해 박형화되고, 제3 반도체는 유전체들이 반도체 층(860) 상에 퇴적되도록 위아래가 뒤집힌다. 본딩 접점들(804-2)은 유전체들 내에 형성되어, 본딩 층(854)을 형성할 수 있다. 본딩 층(854)을 형성하는 공정은 본딩 층(546)을 형성하는 공정과 유사하다. 제3 반도체 구조의 상호접속 층(550)은 본딩 접점들(804-2 및/또는 808-2)에 전도성으로 접속된 복수의 상호접속부, 예를 들어, TSV들(818 및/또는 810)을 포함할 수 있다. 일부 실시예들에서, 상호접속 층(550)은 본딩 접점들(804-2, 816-1, 808-2, 및/또는 814-1)을 디바이스 층(548) 내의 주변 회로들(및/또는 다른 로직 공정-호환가능 디바이스들)에 전도성으로 접속시키는 임의의 적절한 상호접속부들(예를 들어, 상호접속부(822, 818, 및/또는 810))을 포함한다. 제3 반도체 층의 본딩 층(852)은 각각 본딩 접점들(804-2 및 808-2)에 전도성으로 접속된 복수의 본딩 접점(816-1 및/또는 814-1)을 포함할 수 있다.
도 8a에 도시된 바와 같이, 제1 및 제3 반도체 구조들은 함께 본딩될 수 있다. 본딩은 하이브리드 본딩을 포함할 수 있다. 일부 실시예들에서, 제1 및 제3 반도체 구조들 모두는 페이스-업 방식으로 본딩된다. 제1 및 제3 반도체 구조들 사이에(즉, 제1 본딩 층(838)과 본딩 층(854) 사이에) 본딩 인터페이스(870)가 형성된다. 일부 실시예들에서, 본딩 인터페이스에서, 제1 비트 라인 본딩 접점들(804-1)은 본딩 접점들(804-2)과 정렬되어 본딩되고, 제1 워드 라인 본딩 접점들(808-1)은 본딩 접점들(808-2)과 정렬되어 본딩된다.
따라서, 제2 반도체 구조는 뒤집혀서 제3 반도체 구조에 본딩될 수 있다. 제1 및 제3 반도체 구조의 본딩, 및 제3 및 제2 반도체 구조의 본딩은 각각 하이브리드 본딩을 포함할 수 있다. 도 8b에 도시된 바와 같이, 제2 반도체 층과 제3 반도체 층 사이에(즉, 제2 본딩 층(836)과 본딩 층(852) 사이에) 본딩 인터페이스(880)가 형성될 수 있다. 일부 실시예들에서, 본딩 인터페이스(880)에서, 제2 비트 라인 본딩 접점들(816-2)은 본딩 접점들(816-1)과 정렬되어 본딩되고, 제2 워드 라인 본딩 접점들(814-2)은 본딩 접점들(814-1)과 정렬되어 본딩된다. 이어서, 제1 비트 라인 본딩 접점들(804-1)은 본딩 접점들(804-2 및 816-1) 및 TSV(818)와 같은 임의의 적절한 상호접속부들을 통해 제2 비트 라인 본딩 접점들(816-2)에 전도성으로 접속될 수 있다. 또한, 제1 워드 라인 본딩 접점들(808-1)은 이어서 본딩 접점들(808-2 및 814-1), 및 TSV(810)와 같은 임의의 적절한 상호접속부들을 통해 제2 워드 라인 본딩 접점들(814-2)에 전도성으로 접속될 수 있다. 즉, BL들(예를 들어, 522-1 및 522-2) 및 WL들(예를 들어, 506-1 및 510-1)은 각각 제3 반도체 구조에서 전도성으로 접속될 수 있다. 전도성으로-접속된 BL들(522-1 및 522-2) 및 전도성으로-접속된 WL들(506-1 및 510-1)은 TSV들(808 및 810)과 같은 임의의 적절한 상호접속부들, 및 상호접속부들(822)을 통해 주변 회로들 및 임의의 다른 로직 공정-호환가능 디바이스들에 각각 접속될 수 있다.
일부 실시예들에서, 제2 반도체 구조가 제3 반도체 구조와 본딩된 후에, 제2 반도체 구조의 기판(504)은 반도체 층(840)을 형성하도록 박형화된다. 이어서, 패드-아웃 상호접속 층이 반도체 층(840) 위에 형성될 수 있다. 본딩, 본딩 층들(예를 들어, 838, 854, 852, 및 836)의 형성, 반도체 층들(860 및 840)의 형성, 및 패드-아웃 상호접속 층의 형성은 방법(1300)의 설명을 참조할 수 있다. 상세한 설명은 여기서 반복하지 않는다.
도 12a 및 도 12b는 N개 쌍의 본딩된 반도체 구조들을 각각 갖는 스택 구조들(1200 및 1201)의 예시적인 블록도를 예시하며, 각각의 쌍은 수직 방향을 따라 다른 쌍에 대해 배면-대-배면 본딩되고, 여기서 N은 양의 정수이다. 스택 구조(1200)에서, 하나 이상의 쌍(예를 들어, N개의 쌍)의 주변 회로들(및/또는 임의의 다른 로직 공정-호환가능 디바이스들)을 포함하는 제3 반도체 구조는 N개의 쌍 위에 위치될 수 있다. 스택 구조(1201)에서, 제3 반도체 구조는 N 쌍 아래에 위치될 수 있다. 스택 구조들(1200 및 1201)은 각각 스택 구조(1200/1201)의 하단에 위치된 기판을 포함할 수 있다. 각각의 쌍은 면-대-면 방식으로 본딩된 제1 및 제2 반도체 구조들을 포함할 수 있다. 일부 실시예들에서, 각각의 쌍에서, 제2 반도체 구조는 제1 반도체 구조 위에 위치한다. 제1 및 제2 반도체 구조들 각각은 또한, 복수의 3D NAND 메모리 스트링, 복수의 BL, 및 복수의 WL(예를 들어, 전도체 층)을 포함한다. 일부 실시예들에서, 스택 구조(1200)에서, 제N 쌍의 제1 반도체 구조의 기판은 스택 구조(1200)의 기판으로서 유지되고, 제N 쌍 내의 제1 반도체 구조 내의 메모리 스택은 기판 위에 형성되고, 제3 반도체 구조 및 N개의 쌍 내의 모든 다른 제1 및 제2 반도체 구조 내의 메모리 스택은 각각의 반도체 층 상에 형성된다. 일부 실시예들에서, 하나 이상의 접점 패드를 포함하는 패드-아웃 상호접속 층이 제3 반도체 구조의 반도체 층 위에 형성될 수 있다. 일부 실시예들에서, 스택 구조(1201)에서, 제3 반도체 구조의 기판은 스택 구조(1201)의 기판으로서 유지되고, N개 쌍의 제1 및 제2 반도체 구조 각각 내의 메모리 스택은 각각의 반도체 층 상에 형성된다. 일부 실시예들에서, 패드-아웃 상호접속 층은 제1 쌍 내의 제2 반도체 구조의 반도체 층 위에 형성될 수 있다.
다양한 실시예들에서, 한 쌍으로 본딩된 대응하는 구조들은 다른 쌍과 동일하거나 상이할 수 있다. 예를 들어, 제1 쌍에서, 제1 및 제2 반도체 구조들의 BL들은 동일한 상호접속부들을 통해 제3 반도체 구조에 대해 본딩되어 전도성으로 접속될 수 있으며, 제1 및 제2 반도체 구조들의 WL들은 본딩되지 않을 수 있고 2개의 상이한 상호접속부(또는 상호접속부들의 2개의 상이한 세트)을 통해 제3 반도체 구조에 전도성으로 접속될 수 있다. 예를 들어, 제2 쌍에서, 제1 및 제2 반도체 구조들의 WL들은 동일한 상호접속부들을 통해 제3 반도체 구조에 대해 본딩되어 전도성으로 접속될 수 있으며, 제1 및 제2 반도체 구조들의 BL들은 본딩되지 않을 수 있고 2개의 상이한 상호접속부(또는 상호접속부들의 2개의 상이한 세트)을 통해 제3 반도체 구조에 전도성으로 접속될 수 있다. 제3 쌍에서, 제1 및 제2 반도체 구조들의 WL들은 동일한 상호접속부들을 통해 제3 반도체 구조에 대해 본딩되어 전도성으로 접속될 수 있고, 제1 및 제2 반도체 구조들의 BL들은 동일한 상호접속부들을 통해 제3 반도체 구조에 전도성으로 접속될 수 있다. 일부 실시예들에서, 모든 쌍들에서의 본딩된 구조들은 동일할 수 있다. 예를 들어, 모든 쌍들 내의 BL들은 본딩될 수 있고, 모든 쌍들 내의 WL들은 분리될 수 있다. 각각의 쌍 내에 본딩된 특정 구조들, 동일한/상이한 본딩된 구조들을 갖는 쌍들의 수, 및/또는 특정한 본딩된 구조들의 쌍들이 배열되는 순서는 본 개시내용의 실시예들에 의해 제한되지 않아야 한다.
도 9 내지 도 11은 일부 실시예들에 따른, 본딩된 반도체 구조들의 복수의 쌍들을 각각 갖는 스택 구조들(900, 1000, 및 1100)을 예시하며, 이는 본딩된 반도체 구조들의 모든 쌍들에 대한 주변 회로들을 갖는 동일한 반도체 구조를 공유한다. TSV들과 같은 적절한 상호접속부들이 복수의 쌍들을 통해 연장되고 복수의 쌍들을 전도성으로 접속하기 위해 채용될 수 있다. 본딩 접점들은 인접한 반도체 구조들 내의 임의의 적절한 상호접속부들을 전도성으로 접속시키기 위해 각각의 본딩 인터페이스에 배치될 수 있다. 각각의 쌍은 한 쌍의 메모리 스택, 및 복수의 전도성으로-접속된 BL 및/또는 복수의 전도성으로-접속된 WL을 포함할 수 있다. 설명의 편의를 위해, 각각의 스택 구조는 2개 쌍의 본딩된 반도체 구조들을 포함한다.
스택 구조들(900, 1000, 및 1100) 각각은 각각의 스택 구조의 하단에 기판(예를 들어, 902, 1002, 및 1102)을 포함할 수 있고, 그 위에는 복수의 쌍의 메모리 스택들이 면-대-면 방식으로 본딩된다. 스택 구조의 하단에 있는 메모리 스택을 제외하고, 각각의 메모리 스택은 반도체 층 상에 있을 수 있고, 이는 메모리 스택이 위에 형성되는 기판의 박형화에 의해 형성될 수 있다. 쌍 내의 각각의 반도체 구조는, 메모리 스택, 복수의 3D NAND 메모리 스트링, 복수의 BL, 및 복수의 WL(예를 들어, 전도성 층)을 포함할 수 있다. 각각의 반도체 구조는 하이브리드 본딩을 통해 다른 반도체 구조와 본딩될 수 있다. 본딩된 반도체 구조들의 각각의 쌍은 배면-대-배면 방식으로 하이브리드 본딩을 통해 다른 쌍에 본딩될 수 있다.
도 9에 도시된 바와 같이, 스택 구조(900)는 2개 쌍의 반도체 구조를 포함하고, 그 각각은 제1 반도체 구조 및 제2 반도체 구조를 포함한다. 일부 실시예들에서, 제1 쌍은 본딩 인터페이스(934-2)에서, 배면-대-배면 방식으로 제2 쌍과 본딩된다. 제1 쌍은 본딩 인터페이스(934-1)에서 면-대-면 방식으로 제2 반도체 구조(914)와 본딩된 제1 반도체 구조(912)를 포함할 수 있다. 제2 쌍은 본딩 인터페이스(934-3)에서 면-대-면 방식으로 제2 반도체 구조(918)와 본딩된 제1 반도체 구조(916)를 포함할 수 있다. 상단 표면에 패드-아웃 상호접속 층(922)을 갖는 제3 반도체 구조(920)는 본딩 인터페이스(934-4)에서 페이스-다운 방식으로 제2 쌍과 본딩될 수 있다. 일부 실시예들에서, 각각의 쌍 내의 제1 및 제2 반도체 구조들의 BL들은 각각의 비트 라인 본딩 접점들(예를 들어, 924-1 및 924-2, 및 926-1 및 926-2)을 통해 각각의 본딩 인터페이스에서 라우팅 및 본딩되고, 동일한 상호접속부들을 통해 제3 반도체 구조(920)에 전도성으로 접속된다. 일부 실시예들에서, 각각의 쌍 내의 제1 및 제2 반도체 구조들의 WL들(예를 들어, 전도체 층들)은 개별적으로 제3 반도체 구조(920)에 전도성으로 접속된다.
도 10에 도시된 바와 같이, 스택 구조(1000)는 2개 쌍의 반도체 구조를 포함하고, 그 각각은 제1 반도체 구조 및 제2 반도체 구조를 포함한다. 일부 실시예들에서, 제1 쌍은 본딩 인터페이스(1034-2)에서, 배면-대-배면 방식으로 제2 쌍과 본딩된다. 제1 쌍은 본딩 인터페이스(1034-1)에서 면-대-면 방식으로 제2 반도체 구조(1014)와 본딩된 제1 반도체 구조(1012)를 포함할 수 있다. 제2 쌍은 본딩 인터페이스(1034-3)에서 면-대-면 방식으로 제2 반도체 구조(1018)와 본딩된 제1 반도체 구조(1016)를 포함할 수 있다. 상단 표면에 패드-아웃 상호접속 층(1022)을 갖는 제3 반도체 구조(1020)는 본딩 인터페이스(1034-4)에서 페이스-다운 방식으로 제2 쌍과 본딩될 수 있다. 일부 실시예들에서, 각각의 쌍 내의 제1 및 제2 반도체 구조들의 WL들(예를 들어, 전도체 층들)은 각각의 본딩 인터페이스에서 각각의 WL 라인 본딩 접점들(예를 들어, 1032-1 및 1032-2, 및 1036-1 및 1036-2)을 통해 라우팅되고 본딩되며, 동일한 상호접속부들을 통해 제3 반도체 구조(1020)에 전도성으로 접속된다. 일부 실시예들에서, 각각의 쌍 내의 제1 및 제2 반도체 구조들의 BL들은 개별적으로 제3 반도체 구조(1020)에 전도성으로 접속된다.
도 11에 도시된 바와 같이, 스택 구조(1100)는 2개 쌍의 반도체 구조를 포함하고, 그 각각은 제1 반도체 구조 및 제2 반도체 구조를 포함한다. 일부 실시예들에서, 제1 쌍은 본딩 인터페이스(1134-2)에서, 배면-대-배면 방식으로 제2 쌍과 본딩된다. 제1 쌍은 본딩 인터페이스(1134-1)에서 면-대-면 방식으로 제2 반도체 구조(1114)와 본딩된 제1 반도체 구조(1112)를 포함할 수 있다. 제2 쌍은 본딩 인터페이스(1134-3)에서 면-대-면 방식으로 제2 반도체 구조(1118)와 본딩된 제1 반도체 구조(1116)를 포함할 수 있다. 상단 표면에 패드-아웃 상호접속 층(1122)을 갖는 제3 반도체 구조(1120)는 본딩 인터페이스(1134-4)에서 제2 쌍과 페이스-다운 방식으로 본딩될 수 있다. 일부 실시예들에서, 각각의 본딩 인터페이스에서, 각각의 쌍 내의 제1 및 제2 반도체 구조들의 BL들은 각각의 비트 라인 본딩 접점들(예를 들어, 1124-1 및 1124-2, 및 1126-1 및 1126-2)을 통해 라우팅되고 본딩되고, 각각의 쌍 내의 제1 및 제2 반도체 구조들의 WL들(예를 들어, 전도체 층들)은 각각의 워드 라인 본딩 접점들(예를 들어, 1132-1 및 1132-2, 및 1136-1 및 1136-2)을 통해 라우팅되고 본딩된다. 각각의 쌍 내의 전도성으로-접속된 BL들은 각각의 동일한 상호접속부들을 통해 제3 반도체 구조(1120)에 전도성으로 접속될 수 있고, 각각의 쌍 내의 전도성으로-접속된 WL들은 각각의 동일한 상호접속부들을 통해 제3 반도체 구조(1120)에 전도성으로 접속될 수 있다.
도 14는 일부 실시예들에 따른, 스택 구조(1200)를 형성하기 위한 예시적인 방법(1400)의 흐름도이다. 방법(1400)에 나타낸 동작들은 포괄적이지 않으며, 예시된 동작들 중 임의의 동작 전에, 후에 또는 사이에서 다른 동작들도 수행될 수 있다는 것을 이해한다. 또한, 동작들 중 일부는 동시에, 또는 도 14에 도시된 것과 상이한 순서로 수행될 수 있다. 설명의 편의를 위해, 방법(1400)은 도 5 및 도 9 내지 도 12를 참조하여 설명될 수 있다.
방법(1400)은, 복수의 쌍의 반도체 구조들이 형성되는 동작(1402)에서 시작한다. 각각의 쌍은 본딩되지 않은 제1 반도체 구조 및 제2 반도체 구조를 포함한다. 예를 들어, N 쌍의 반도체 구조들이 형성된다(예를 들어, 스택 구조(1200)를 참조). 각각의 쌍은 별개의 제조 공정들에서 형성된 제1 반도체 및 제2 반도체 구조를 포함할 수 있다(예를 들어, 도 5a의 제1 및 제2 반도체 구조들의 설명을 참조). 제1 및 제2 반도체 구조들은 기판 위의 메모리 스택, 메모리 스택을 통해 연장되는 복수의 3D NAND 메모리 스트링들, 3D NAND 메모리 스트링들에 전도성으로 접속된 복수의 BL들, 및 메모리 스택의 일부로서 복수의 WL들(또는 전도체 층들)을 각각 포함할 수 있다. 각각의 쌍에서, 제1 및 제2 반도체 구조들이 한 쌍으로서 함께 본딩되면, 제1 및 제2 반도체 구조들의 BL들 및/또는 WL들은 각각의 본딩 영역(예를 들어, 도 4의 설명을 참조)으로 라우팅되어 후속적으로 본딩된다.
일부 실시예들에서, 각각의 쌍은 본딩 인터페이스의 대향 측면들 상에 후속하여 위치된 한 쌍의 본딩 층을 포함한다. 제N 쌍을 제외하고, 각각의 쌍은 또한 다른 쌍들/제3 반도체 구조(예를 들어, 본딩된 3D 메모리 디바이스들(900-1100)을 참조)와의 본딩을 위해, 상단 및 하단 표면들 각각의 상에 본딩 층을 포함한다. 각각의 본딩 층은 복수의 본딩 접점들, 예를 들어, 다른 쌍과의 전도성 접점들을 형성하기 위해, 전도성으로-접속된 BL들, 각각의 쌍의 전도성으로-접속된 WL들, 및/또는 별개의 BL들 및 WL들에 전도성으로 접속된 본딩 접점들을 포함할 수 있다(예를 들어, 도 9 내지 도 12에 도시된 구조를 참조).
반도체 구조들의 복수의 쌍이 형성된 후, 방법(1400)은 동작(1404 및 1406)으로 진행하고, 여기서 본딩된 반도체 구조들의 쌍이 본딩되고, 본딩된 반도체 구조들의 N개의 쌍이 형성된 후, 스택의 상단의 제2 반도체 구조의 기판이 상단 반도체 층을 형성하기 위해 박형화된다. 일부 실시예들에서, 한 쌍 내의 제1 및 제2 반도체 구조들은 면-대-면 방식으로 본딩되고, 이러한 쌍들은 배면-대-배면 방식으로 서로 본딩된다. 설명의 편의를 위해, 제2 반도체 구조는 각각의 쌍 내에서 제1 반도체 구조 위에 있다.
제N 쌍(예를 들어, 하단 쌍)의 제1 반도체 구조는 스택 구조의 하단에 있을 수 있다. 제N 쌍의 제1 반도체 구조의 기판은 스택 구조를 위한 기판으로서 기능하도록 유지될 수 있다. 제N 쌍의 제2 반도체 구조는 제N 쌍의 제1 반도체 구조와 정렬되고 본딩되도록 위아래가 뒤집힐 수 있다(예를 들어, 도 5b의 설명을 참조). 제N 쌍의 제2 반도체 구조의 기판은 반도체 층을 형성하기 위해 박형화될 수 있다. 선택적으로, 반도체 층 위에 본딩 층이 형성될 수 있다(예를 들어, 도 5c의 설명을 참조).
이어서, 기판들이 박형화된 제(N-1) 쌍의 제1 반도체 구조는 제N 쌍의 제2 반도체 구조와 배면-대-배면 방식으로 본딩될 수 있으며, 따라서 제(N-1) 쌍의 제1 반도체 구조는 제N 쌍 위에서 페이스 업한다. 일부 실시예들에서, 제(N-1) 쌍의 제1 반도체 구조의 기판은 제(N-1) 쌍이 제N 쌍에 본딩되기 전에 박형화된다. 이어서, 제(N-1) 쌍의 제2 반도체 구조는 제(N-1) 쌍의 제1 반도체 구조와 정렬되어 본딩될 수 있다. 일부 실시예들에서, 제(N-1) 쌍의 제2 반도체 구조의 기판은 제(N-1) 쌍의 제1 반도체 구조에 본딩된 후에 박형화된다. 일부 실시예들에서, 원하는 수의 쌍들이 형성될 때까지 본딩 및 박형화 공정을 반복함으로써, 하나 이상의 쌍들이 제N 쌍 위에 적층될 수 있다. 일부 실시예들에서, 제1 반도체 구조들 및 제2 반도체 구조들은 본딩된 반도체 구조들의 N개의 쌍을 형성하기 위해 z-축을 따라 교대로 본딩된다. 일부 실시예들에서, 상기 하나 이상의 쌍들 각각의 기판들은 각각의 반도체 층을 형성하기 위해 박형화될 수 있다. 인접한 쌍들 사이의 전도성 접속은 각각의 본딩 인터페이스에서의 본딩 접점들 및 본딩 인터페이스들 사이의 상호접속부들(예를 들어, TSV들)에 의해 형성될 수 있다. 일부 실시예들에서, 제1 쌍(예를 들어, 스택 구조의 상단 쌍) 내의 제2 반도체 구조의 기판은 상단 반도체 구조를 형성하기 위해 박형화된다(도 5c 및 도 5d의 설명을 참조).
N개의 쌍들이 함께 본딩된 후에, 방법(1400)은 제3 반도체 구조가 상단 반도체 층에 본딩되는 동작(1408)으로 진행한다. 제3 반도체 구조는 하이브리드 본딩에 의해 페이스-다운 방식으로 N개의 쌍에 본딩될 수 있다(도 5e 및 도 9 내지 도 12의 설명을 참조). 제3 반도체 구조와 본딩된 반도체 구조들의 N개 쌍 사이의 전도성 접속은 본딩 인터페이스에서 형성될 수 있다. 일부 실시예들에서, 제3 반도체 구조의 기판은 다른 반도체 층을 형성하도록 박형화된다(도 5e의 설명 참조).
다른 반도체 층이 형성된 후에, 방법(1400)은 동작(1410)으로 진행하고, 여기서 패드 아웃 상호접속 층이 다른 반도체 층 위에 형성된다(도 5f 및 도 9 내지 도 12의 설명을 참조). 방법(1400)에서의 본딩 및 박형화 동작들은 방법(1300)의 설명을 참조할 수 있으며, 여기서 반복하지 않는다.
도시되지 않았지만, 일부 실시예들에서, 본딩된 반도체 구조들의 N개 쌍은 제3 반도체 구조 위에 형성되고(예를 들어, 스택 구조(1201)를 참조), 패드-아웃 상호접속 층은 제1 쌍의 제2 반도체 구조의 기판의 박형화에 의해 형성되는 상단 반도체 층 위에 형성된다. 이 경우, 제3 반도체 구조는 본딩된 3D 메모리 디바이스의 하단에 있을 수 있고, 제3 반도체 구조의 기판은 본딩된 3D 메모리 디바이스의 기판으로서 유지될 수 있다. 제N 쌍의 제1 본딩된 3D 메모리 디바이스의 기판은 하이브리드 본딩을 사용하여, 제1 본딩된 3D 메모리 디바이스가 제3 본딩된 3D 메모리 디바이스에 본딩되기 전에 반도체 층을 형성하기 위해 박형화될 수 있다. 이어서, 제N 쌍의 제2 반도체 구조는, 제2 반도체 구조가 제1 반도체 구조 위에 있는 상태에서, 면-대-면 방식으로 제1 반도체 구조에 본딩될 수 있다. 이어서, 제N 쌍의 제1 반도체 구조의 기판은 다른 반도체 층을 형성하기 위해 박형화될 수 있다(예를 들어, 도 5b 및 도 5c의 설명을 참조). 반복적으로, 제(N-1) 쌍은 배면-대-배면 방식으로 제N 쌍에 본딩될 수 있고, 제1 및 제2 반도체 구조의 기판들은 양자 모두 각각의 반도체 층을 형성하기 위해 박형화될 수 있다. 일부 실시예들에서, 원하는 수의 쌍들이 형성될 때까지 본딩 및 박형화 공정을 반복함으로써, 하나 이상의 쌍들이 제N 쌍 위에 적층될 수 있다. 일부 실시예들에서, 상기 하나 이상의 쌍들 각각의 기판들은 각각의 반도체 층을 형성하기 위해 박형화될 수 있다. 인접한 쌍들 사이 및 제3 반도체와 본딩된 반도체 구조들의 N 쌍들 사이의 전도성 접속은 각각의 본딩 인터페이스에서의 본딩 접점들 및 본딩 인터페이스들 사이의 상호접속부들(예를 들어, TSV들)에 의해 형성될 수 있다. 일부 실시예들에서, 제1 쌍(예를 들어, 스택 구조의 상단 쌍) 내의 제2 반도체 구조의 기판은 상단 반도체 구조(도 5c 및 도 5d의 설명을 참조) 및 상단 반도체 층 위의 패드-아웃 상호접속 층을 형성하기 위해 박형화된다.
본 개시내용의 실시예들에 따르면, 3D 메모리 디바이스는 제1 반도체 구조 및 제2 반도체 구조를 포함한다. 제1 반도체 구조는 복수의 제1 전도체 층들을 갖는 제1 메모리 스택, 및 복수의 제1 전도체 층들에 각각 전도성으로 접속된 복수의 제1 워드 라인 본딩 접점들을 갖는 제1 본딩 층을 포함한다. 제2 반도체 구조는, 복수의 제2 전도체 층을 갖는 제2 메모리 스택, 및 복수의 제2 전도체 층에 각각 전도성으로 접속된 복수의 제2 워드 라인 본딩 접점을 갖는 제2 본딩 층을 포함한다. 또한, 3D 메모리 디바이스는 제1 본딩 층과 제2 본딩 층 사이의 본딩 인터페이스를 포함하고, 여기서 제1 워드 라인 본딩 접점들은 제2 워드 라인 본딩 접점들과 접촉하여, 제1 전도체 층들 중 적어도 하나는 제2 전도체 층들 중 적어도 하나에 각각 전도성으로 접속된다.
일부 실시예들에서, 제1 반도체 구조는 본딩 인터페이스에 제1 본딩 층, 제1 본딩 층 아래의 제1 메모리 스택-제1 메모리 스택은 인터리빙된 복수의 제1 전도체 층들 및 복수의 제1 절연 층들을 가짐-, 및 제1 메모리 스택을 통해 수직으로 연장되는 복수의 제1 NAND 메모리 스트링들을 포함한다. 일부 실시예들에서, 제2 반도체 구조는 본딩 인터페이스에 제2 본딩 층, 제2 본딩 층 위의 제2 메모리 스택-제2 메모리 스택은 인터리빙된 복수의 제2 전도체 층들 및 복수의 제2 절연 층들을 가짐-, 및 제2 메모리 스택을 통해 수직으로 연장되는 복수의 제2 NAND 메모리 스트링들을 포함한다.
일부 실시예들에서, 복수의 제1 및 제2 전도체 층들은 제1 및 제2 전도체 층들로부터 측방향으로 떨어져 있는 본딩 영역에서 라우팅되고 전도성으로 접속된다.
일부 실시예들에서, 제1 반도체 구조는 복수의 제1 NAND 메모리 스트링들과 제1 본딩 층 사이에 복수의 제1 전도성 라우팅들을 갖는 제1 상호접속 층을 포함하고, 제2 반도체 구조는 복수의 제2 NAND 메모리 스트링들과 제2 본딩 층 사이에 복수의 제2 전도성 라우팅들을 갖는 제2 상호접속 층을 포함한다. 제1 전도체 층들은 본딩 영역에 대해 전도성으로 접속되고 제1 전도성 라우팅들에 의해 라우팅될 수 있고, 제2 전도체 층들은 본딩 영역에 대해 전도성으로 접속되고 제2 전도성 라우팅들에 의해 라우팅될 수 있다.
일부 실시예에서, 제1 메모리 스택 및 제2 메모리 스택은 스태거 방식으로 수직으로 배열되고; 제1 전도체 층들의 각각은 제1 비아 구조 및 제1 전도성 라우팅들을 통해 각각의 제1 워드 라인 본딩 접점에 전도성으로 접속되고; 제2 전도체 층들의 각각은 제2 비아 구조 및 제2 전도성 라우팅들을 통해 각각의 제2 워드 라인 본딩 접점에 전도성으로 접속된다.
일부 실시예들에서, 3D 메모리 디바이스는 제1 반도체 구조 위에 제3 반도체 구조-제3 반도체 구조는 제1 및 제2 메모리 스택들의 주변 회로를 가짐-, 및 제2 반도체 구조와 제3 반도체 구조의 제3 본딩 층 사이에 제2 본딩 인터페이스를 더 포함한다.
일부 실시예들에서, 제2 반도체 구조는 제2 NAND 메모리 스트링들 위에서 제2 NAND 메모리 스트링들과 접촉하는 반도체 층을 포함한다. 일부 실시예들에서, 제1 반도체 구조는 제1 NAND 메모리 스트링들 아래에서 제1 NAND 메모리 스트링들과 접촉하는 기판을 포함한다. 일부 실시예들에서, 제3 반도체 구조는 제3 본딩 층과 주변 회로 사이의 제3 상호접속 층-주변 회로는 제3 상호접속 층 위에서 그와 접촉함-, 주변 회로 위에서 그와 접촉하는 제2 반도체 층, 및 제2 반도체 층 위의 패드-아웃 상호접속 층을 포함한다.
일부 실시예에서, 3D 메모리 디바이스는 제1 반도체 구조 아래에 제3 반도체 구조를 더 포함하고, 제3 반도체 구조는 제1 및 제2 메모리 스택들의 주변 회로를 갖는다. 일부 실시예들에서, 3D 메모리 디바이스는 제1 반도체 구조와 제3 반도체 구조의 제3 본딩 층 사이에 제2 본딩 인터페이스를 더 포함한다.
일부 실시예들에서, 제2 반도체 구조는 제2 NAND 메모리 스트링들 위에서 그와 접촉하는 반도체 층, 및 반도체 층 위에 있고 주변 회로에 전도성으로 접속된 패드-아웃 상호접속 층을 포함한다. 일부 실시예들에서, 제1 반도체 구조는 제1 NAND 메모리 스트링들 아래에서 그와 접촉하는 제2 반도체 층을 포함한다. 일부 실시예들에서, 제3 반도체 구조는 제3 본딩 층 아래에서 그와 접촉하는 제3 상호접속 층, 제3 상호접속 층 아래에서 그와 접촉하는 주변 회로, 및 주변 회로 아래에서 그와 접촉하는 기판을 포함한다.
일부 실시예들에서, 3D 메모리 디바이스는 주변 회로에 전도성으로 접속되도록 패드-아웃 상호접속 층으로부터 제3 상호접속 층 내로 수직으로 연장되는 복수의 비아 구조들을 더 포함한다.
일부 실시예들에서, 주변 회로는 제3 본딩 층에 전도성으로 접속되고, 이는 제1 및 제2 전도체 층들에 전도성으로 접속된다.
일부 실시예들에서, 제1 반도체 구조는 복수의 제1 NAND 메모리 스트링들에 전도성으로 접속된 복수의 제1 BL들을 더 포함한다. 일부 실시예들에서, 제2 반도체 구조는 복수의 제2 NAND 메모리 스트링들에 전도성으로 접속된 복수의 제2 BL들을 더 포함하고, 제1 BL들 및 제2 BL들은 본딩되지 않고 제3 본딩 층을 통해 주변 회로에 개별적으로 전도성으로 접속된다.
본 개시내용의 실시예들에 따르면, 3D 메모리 디바이스는 본딩된 반도체 구조들의 복수의 쌍들을 갖는 스택 구조를 포함한다. 각각의 쌍들은 복수의 제1 전도체 층들을 갖는 제1 메모리 스택, 및 복수의 제1 전도체 층들에 각각 전도성으로 접속된 복수의 제1 워드 라인 본딩 접점들을 갖는 제1 본딩 층을 갖는 제1 반도체 구조를 포함한다. 또한, 각각의 쌍은 복수의 제2 전도체 층들을 갖는 제2 메모리 스택, 및 복수의 제2 전도체 층들에 각각 전도성으로 접속된 복수의 제2 워드 라인 본딩 접점들을 갖는 제2 본딩 층을 갖는 제2 반도체 구조를 포함한다. 각각의 쌍들은 제1 본딩 층과 제2 본딩 층 사이의 본딩 인터페이스를 더 포함한다. 제1 워드 라인 본딩 접점들은, 제1 전도체 층들 중 적어도 하나가 제2 전도체 층들 중 적어도 하나에 각각 전도성으로 접속되도록, 본딩 인터페이스에서 제2 워드 라인 본딩 접점들과 접촉할 수 있다. 3D 메모리 디바이스는 스택 구조에 본딩되고 스택 구조에 전도성으로 접속된 제3 반도체 구조를 더 포함한다. 제3 반도체 구조는 적어도 한 쌍의 반도체 구조들의 주변 회로를 포함할 수 있다.
일부 실시예들에서, 제1 반도체 구조는 본딩 인터페이스에 제1 본딩 층, 제1 본딩 층 아래에 제1 메모리 스택, 복수의 제1 절연 층, 및 제1 메모리 스택을 통해 수직으로 연장되는 복수의 제1 NAND 메모리 스트링을 포함한다. 제1 메모리 스택은 인터리빙된 복수의 제1 전도체 층들을 포함할 수 있다. 일부 실시예들에서, 제2 반도체 구조는 본딩 인터페이스에 제2 본딩 층, 제2 본딩 층 위에 제2 메모리 스택, 및 제2 메모리 스택을 통해 수직으로 연장되는 복수의 제2 NAND 메모리 스트링을 포함한다. 제2 메모리 스택은 인터리빙된 복수의 제2 전도체 층들 및 복수의 제2 절연 층들을 가질 수 있다.
일부 실시예들에서, 복수의 제1 및 제2 전도체 층들은 제1 및 제2 전도체 층들로부터 측방향으로 떨어져 있는 본딩 영역에서 라우팅되고 전도성으로 접속된다.
일부 실시예들에서, 제1 반도체 구조는 복수의 제1 NAND 메모리 스트링들과 제1 본딩 층 사이에 복수의 제1 전도성 라우팅들을 갖는 제1 상호접속 층을 포함한다. 일부 실시예들에서, 제2 반도체 구조는 복수의 제2 NAND 메모리 스트링들과 제2 본딩 층 사이에 복수의 제2 전도성 라우팅들을 갖는 제2 상호접속 층을 포함한다. 일부 실시예들에서, 제1 전도체 층들은 본딩 영역에 대해 전도성으로 접속되고 제1 전도성 라우팅들에 의해 라우팅되고, 제2 전도체 층들은 제2 전도성 라우팅들에 전도성으로 접속되어 이에 의해 본딩 영역으로 라우팅된다.
일부 실시예에서, 제1 메모리 스택 및 제2 메모리 스택은 스태거 방식으로 수직으로 배열되고; 제1 전도체 층들의 각각은 제1 비아 구조 및 제1 전도성 라우팅들을 통해 각각의 제1 워드 라인 본딩 접점에 전도성으로 접속되고; 제2 전도체 층들의 각각은 제2 비아 구조 및 제2 전도성 라우팅들을 통해 각각의 제2 워드 라인 본딩 접점에 전도성으로 접속된다.
일부 실시예들에서, 스택 구조는, 상단 제2 반도체 구조 내의 제2 NAND 메모리 스트링들 위에서 그와 접촉하는 반도체 층, 및 하단 제1 반도체 구조 내의 제1 NAND 메모리 스트링들 아래에서 그와 접촉하는 기판을 포함한다. 일부 실시예들에서, 제3 반도체 구조는 반도체 층 위에서 그와 접촉하는 제3 본딩 층, 제3 본딩 층 위의 주변 회로, 주변 회로 위의 제2 반도체 층, 및 제2 반도체 층 위의 패드-아웃 상호접속 층을 포함한다.
일부 실시예들에서, 스택 구조는, 상단 제2 반도체 구조 내에서 제2 NAND 메모리 스트링들 위에서 제2 NAND 메모리 스트링들과 접촉하는 반도체 층, 반도체 층 위에서 제2 NAND 메모리 스트링들과 접촉하는 패드-아웃 상호접속 층, 및 하단 제1 반도체 구조 내에서 제1 NAND 메모리 스트링들 아래에서 제1 NAND 메모리 스트링들과 접촉하는 제2 반도체 층을 포함한다. 일부 실시예들에서, 제3 반도체 구조는 제2 반도체 층 아래에서 그와 접촉하는 제3 본딩 층, 제3 본딩 층 아래에서 그와 접촉하는 주변 회로, 및 주변 회로 아래의 기판을 포함한다.
일부 실시예들에서, 3D 메모리 디바이스는 주변 회로에 전도성으로 접속되도록 패드-아웃 상호접속 층으로부터 수직으로 연장되는 복수의 비아 구조들을 더 포함한다.
일부 실시예들에서, 반도체 구조들의 각각의 쌍은 복수의 제1 NAND 메모리 스트링에 전도성으로 접속된 복수의 제1 BL; 및 복수의 제2 NAND 메모리 스트링들에 전도성으로 접속된 복수의 제2 비트 라인(BL)들을 더 포함한다. 복수의 제1 BL 및 제2 BL은 본딩되지 않고 제3 본딩 층을 통해 개별적으로 주변 회로에 전도성으로 접속될 수 있다.
일부 실시예들에서, 반도체 구조들의 각각의 쌍은 하이브리드 본딩을 통해 서로 배면-대-배면 방식으로 본딩된다.
본 개시내용의 실시예들에 따르면, 3D 메모리 디바이스를 형성하는 방법은 다음의 동작들을 포함한다. 먼저, 제1 기판 상에서, 복수의 제1 전도체 층들을 갖는 제1 메모리 스택 및 복수의 제1 워드 라인 본딩 접점들을 갖는 제1 본딩 층이 제1 반도체 구조를 형성하기 위하여 제1 전도체 층들에 전도성으로 접속되게 형성된다. 제2 기판 상에서, 복수의 제2 전도체 층들을 갖는 제2 메모리 스택 및 복수의 제2 워드 라인 본딩 접점들을 갖는 제2 본딩 층이 제2 반도체 구조를 형성하기 위하여 제2 전도체 층들에 전도성으로 접속되게 형성된다. 제1 반도체 구조 및 제2 반도체 구조는 면-대-면 방식으로 본딩되어, (i) 제1 반도체 구조는 제2 반도체 구조에 본딩되고, (ii) 제1 전도체 층들은 본딩 인터페이스에서 본딩된 제1 및 제2 워드 라인 본딩 접점들을 통해 제2 전도체 층들에 전도성으로 접속된다.
일부 실시예들에서, 제1 반도체 구조를 형성하는 것은 제1 전도체 층들 및 제1 워드 라인 본딩 접점들 위에서 이들에 전도성으로 접속된 복수의 제1 전도성 라우팅들을 갖는 제1 상호접속 층을 형성하는 것, 및 제1 상호접속 층 위에서 제1 상호접속 층에 전도성으로 접속된 제1 본딩 층을 형성하는 것을 포함한다. 일부 실시예들에서, 제2 반도체 구조를 형성하는 것은 제2 전도체 층들 및 제2 워드 라인 본딩 접점들 위에서 이들에 전도성으로 접속된 복수의 제2 전도성 라우팅들을 갖는 제2 상호접속 층을 형성하는 것, 및 제2 상호접속 층 위에서 제2 상호접속 층에 전도성으로 접속된 제2 본딩 층을 형성하는 것을 포함한다.
일부 실시예들에서, 제1 반도체 구조를 형성하는 것은 제1 기판 위에 제1 메모리 스택을 형성하는 것, 및 제1 메모리 스택을 통해 수직으로 연장되는 복수의 제1 NAND 메모리 스트링들을 형성하는 것을 더 포함한다. 제1 메모리 스택은 인터리빙된 복수의 제1 전도체 층들 및 복수의 제1 절연 층들을 포함할 수 있다. 일부 실시예들에서, 제2 반도체 구조를 형성하는 것은 제2 기판 위에 제2 메모리 스택을 형성하는 것, 및 제2 메모리 스택을 통해 수직으로 연장되는 복수의 제2 NAND 메모리 스트링들을 형성하는 것을 더 포함한다. 제2 메모리 스택은 인터리빙된 복수의 제2 전도체 층들 및 복수의 제2 절연 층들을 포함할 수 있다.
일부 실시예들에서, 상기 방법은 반도체 층을 형성하기 위해 제2 기판을 박형화하는 것, 반도체 층에 제3 반도체 구조를 본딩하는 것, 제2 반도체 층을 형성하기 위해 제3 반도체 구조의 제3 기판을 박형화하는 것, 및 제2 반도체 층 위에 패드-아웃 상호접속 층을 형성하는 것을 더 포함한다.
일부 실시예들에서, 상기 방법은 반도체 층을 형성하기 위해 제1 기판을 박형화하는 것, 반도체 층에 제3 반도체 구조를 본딩하는 것, 제2 반도체 층을 형성하기 위해 제2 반도체 구조의 제2 기판을 박형화하는 것, 및 제2 반도체 층 위에 패드-아웃 상호접속 층을 형성하는 것을 더 포함한다.
일부 실시예들에서, 제3 반도체 구조를 형성하는 것은 제3 기판 위에 주변 회로를 형성하는 것, 주변 회로 위에 제3 상호접속 층을 형성하는 것, 및 제3 상호접속 층 위에 제3 본딩 층을 형성하는 것을 포함한다. 일부 실시예들에서, 제3 반도체 구조를 반도체 층에 본딩하는 것은 제3 본딩 층을 반도체 층에 본딩하는 것을 포함한다.
일부 실시예들에서, 제1 반도체 구조와 제2 반도체 구조의 본딩은 하이브리드 본딩을 포함한다.
본 개시내용의 실시예들에 따르면, 3D 메모리 디바이스를 형성하기 위한 방법은 본딩된 반도체 구조들의 복수의 쌍을 갖는 스택 구조를 형성하기 위해 복수의 제1 반도체 구조들 및 복수의 제2 반도체 구조들을 교대로 본딩하는 것을 포함하고, 본딩된 반도체 구조들의 적어도 한 쌍의 전도체 층들은 본딩을 통해 전도성으로 접속된다. 복수의 본딩된 반도체 구조들을 형성하는 것은, 한 쌍의 본딩된 반도체 구조들을 형성하기 위해 제2 반도체 구조를 제1 반도체와 면-대-면 방식으로 본딩하는 것-제2 반도체 구조는 제1 반도체 구조 위에 있음-, 다른 제1 반도체 구조를 본딩된 반도체 구조들의 쌍과 본딩하는 것-다른 제1 반도체 구조는 페이스 업함-, 및 다른 쌍의 본딩된 반도체 구조들을 형성하기 위해 다른 제2 반도체 구조를 다른 제1 반도체 구조와 면-대-면 방식으로 본딩하는 것-상기 쌍 및 상기 다른 쌍은 배면-대-배면 방식으로 본딩됨-을 포함한다.
일부 실시예들에서, 제1 반도체 구조를 형성하는 것은, 복수의 제1 전도체 층들을 갖는 제1 메모리 스택, 및 제1 전도체 층들에 각각 전도성으로 접속된 복수의 제1 워드 라인 본딩 접점들을 갖는 제1 본딩 층을 형성하는 것을 포함한다. 일부 실시예들에서, 제2 반도체 구조를 형성하는 것은, 복수의 제2 전도체 층들을 갖는 제2 메모리 스택, 및 제2 BL들에 각각 전도성으로 접속된 복수의 제2 워드 라인 본딩 접점들을 갖는 제2 본딩 층을 형성하는 것을 포함한다.
일부 실시예들에서, 다른 제1 반도체 구조를 형성하는 것은 복수의 다른 제1 전도체 층들을 갖는 다른 제1 메모리 스택, 및 다른 제1 전도체 층들에 각각 전도성으로 접속된 복수의 다른 제1 워드 라인 본딩 접점들을 갖는 다른 제1 본딩 층을 형성하는 것을 포함한다. 일부 실시예들에서, 다른 제2 반도체 구조를 형성하는 것은 복수의 다른 제2 전도체 층들 다른 제2 메모리 스택, 및 다른 제2 전도체 층들에 각각 전도성으로 접속된 복수의 다른 제2 워드 라인 본딩 접점들을 갖는 다른 제2 본딩 층을 형성하는 것을 포함한다.
일부 실시예들에서, 면-대-면 방식으로 제1 및 제2 반도체 구조들을 본딩하는 것은 본딩 인터페이스에서 제1 및 제2 워드 라인 본딩 접점들을 정렬하고 본딩하여, (i) 제1 반도체 구조가 제2 반도체 구조에 본딩되고, (ii) 제1 전도체 층들이 본딩된 제1 및 제2 워드 라인 본딩 접점들을 통해 제2 전도체 층들에 전도성으로 접속되는 것을 포함한다. 일부 실시예들에서, 다른 제1 및 제2 반도체 구조들을 면-대-면 방식으로 본딩하는 것은 다른 본딩 인터페이스에서 다른 제1 및 제2 워드 라인 본딩 접점들을 정렬하고 본딩하여, (i) 다른 제1 반도체 구조가 다른 제2 반도체 구조에 본딩되고, (ii) 다른 제1 워드 라인들이 본딩된 다른 제1 및 제2 워드 라인 본딩 접점들을 통해 다른 제2 워드 라인들에 전도성으로 접속되는 것을 포함한다.
일부 실시예들에서, 제1 반도체 구조, 제2 반도체 구조, 다른 제1 반도체 구조, 및 다른 제2 반도체 구조를 형성하는 것은 각각의 NAND 메모리 스트링들 위에서 각각의 전도체 층들 및 각각의 워드 라인 본딩 접점들에 전도성으로 접속된 복수의 제1 전도성 라우팅들을 갖는 각각의 상호접속 층을 형성하는 것을 각각 포함한다.
일부 실시예들에서, 상기 방법은 각각의 반도체 층을 형성하기 위해 제2 반도체 구조, 다른 제1 반도체 구조, 및 다른 제2 반도체 구조의 기판을 박형화하는 것을 더 포함한다.
일부 실시예들에서, 상기 방법은 제3 반도체 구조를 페이스-다운 방식으로 제2 반도체 구조의 반도체 층에 본딩하는 것, 제2 반도체 층을 형성하기 위해 제3 반도체 구조의 제3 기판을 박형화하는 것, 및 제2 반도체 층 위에 패드-아웃 상호접속 층을 형성하는 것을 더 포함한다.
일부 실시예들에서, 상기 방법은 각각의 반도체 층을 형성하기 위해 제1 기판을 박형화하는 것, 제3 반도체 구조를 페이스-업 방식으로 제1 반도체 구조의 반도체 층에 본딩하는 것, 및 다른 제2 반도체 구조의 반도체 층 위에 패드-아웃 상호접속 층을 형성하는 것을 더 포함한다.
일부 실시예들에서, 제3 반도체 구조를 형성하는 것은 제3 기판 위에 주변 회로를 형성하는 것, 주변 회로 위에 제3 상호접속 층을 형성하는 것, 및 제3 상호접속 층 위에 제3 본딩 층을 형성하는 것을 포함한다. 일부 실시예들에서, 제3 반도체 구조를 반도체 층에 본딩하는 것은 제3 본딩 층을 반도체 층에 본딩하는 것을 포함한다.
일부 실시예들에서, 쌍 내의 반도체 구조들 사이 및 그러한 쌍들 사이의 본딩은 하이브리드 본딩을 포함한다.
본 개시내용의 실시예들에 따르면, 3D 메모리 디바이스는 복수의 제1 전도체 층들을 갖는 제1 메모리 스택, 및 복수의 제1 전도체 층들에 각각 전도성으로 접속된 복수의 제1 워드 라인 본딩 접점들을 갖는 제1 본딩 층을 갖는 제1 반도체 구조를 포함한다. 또한, 3D 메모리 디바이스는 복수의 제2 전도체 층들을 갖는 제2 메모리 스택, 및 복수의 제2 전도체 층들에 각각 전도성으로 접속된 복수의 제2 워드 라인 본딩 접점들을 갖는 제2 본딩 층을 갖는 제2 반도체 구조를 포함한다. 3D 메모리 디바이스는, 제1 및 제2 본딩 층들 사이에서 제1 및 제2 메모리 스택들 중 적어도 하나의 주변 회로를 갖는 제3 반도체 구조를 더 포함하고, 제1 전도체 층들 중 적어도 하나는 제3 반도체 구조로 그리고 제3 반도체 구조를 통해 제2 전도체 층들 중 적어도 하나에 전도성으로 접속된다.
일부 실시예들에서, 제1 반도체 구조는 제3 반도체 구조 아래의 제1 본딩 층, 및 제1 본딩 층 아래의 제1 메모리 스택을 포함하고, 제1 메모리 스택은 인터리빙된 복수의 제1 전도체 층들 및 복수의 제1 절연 층들을 갖는다. 일부 실시예들에서, 제2 반도체 구조는 제3 반도체 구조 위의 제2 본딩 층, 및 제2 본딩 층 위의 제2 메모리 스택을 포함하고, 제2 메모리 스택은 인터리빙된 복수의 제2 전도체 층들 및 복수의 제2 절연 층들을 갖는다.
일부 실시예들에서, 제1 반도체 구조는 제1 메모리 스택을 통해 수직으로 연장되는 복수의 제1 NAND 메모리 스트링을 더 포함하고, 제2 반도체 구조는 제2 메모리 스택을 통해 수직으로 연장되는 복수의 제2 NAND 메모리 스트링을 더 포함한다.
일부 실시예들에서, 제1 반도체 구조는 복수의 제1 NAND 메모리 스트링들과 제1 본딩 층 사이에 복수의 제1 전도성 라우팅들을 갖는 제1 상호접속 층을 포함한다. 일부 실시예들에서, 제2 반도체 구조는 복수의 제2 NAND 메모리 스트링들과 제2 본딩 층 사이에 복수의 제2 전도성 라우팅들을 갖는 제2 상호접속 층을 포함한다. 제1 전도체 층들은 본딩 영역에 대해 전도성으로 접속되고 제1 전도성 라우팅들에 의해 라우팅될 수 있고, 제2 전도체 층들은 본딩 영역에 대해 전도성으로 접속되고 제2 전도성 라우팅들에 라우팅되며, 본딩 영역은 제1 및 제2 전도체 층들로부터 측방향으로 떨어져 있다.
일부 실시예들에서, 제1 메모리 스택 및 제2 메모리 스택은 스태거 방식으로 수직으로 배열되고, 제1 전도체 층들 각각은 제1 비아 구조 및 제1 전도성 라우팅들을 통해 각각의 제1 워드 라인 본딩 접점에 전도성으로 접속되고, 제2 전도체 층들 각각은 제2 비아 구조 및 제2 전도성 라우팅들을 통해 각각의 제2 워드 라인 본딩 접점에 전도성으로 접속된다.
일부 실시예들에서, 제3 반도체 구조는 상부 본딩 층, 하부 본딩 층, 및 상부 본딩 층과 하부 본딩 층 사이의 주변 회로를 포함한다. 상부 본딩 층은 제2 워드 라인 본딩 접점들에 전도성으로 접속된 복수의 상부 본딩 접점들을 포함할 수 있다. 하부 본딩 층은 제1 워드 라인 본딩 접점들에 전도성으로 접속된 복수의 하부 본딩 접점들을 포함할 수 있다.
일부 실시예들에서, 제2 반도체 구조는 제2 NAND 메모리 스트링들 위에서 제2 NAND 메모리 스트링들과 접촉하는 반도체 층 및 반도체 층 위의 패드-아웃 상호접속 층을 포함한다. 일부 실시예들에서, 제1 반도체 구조는 제1 NAND 메모리 스트링들 아래에서 제1 NAND 메모리 스트링들과 접촉하는 기판을 포함한다. 일부 실시예들에서, 제3 반도체 구조는 상부 본딩 층과 주변 회로 사이의 제3 상호접속 층-주변 회로는 제3 상호접속 층 아래에서 제3 상호접속 층과 접촉함-, 및 주변 회로와 하부 본딩 층 사이에서 그와 접촉하는 제2 반도체 층을 포함한다.
특정 실시예들의 전술한 설명은, 다른 사람들이, 본 기술분야의 통상의 기술 범위 내의 지식을 적용함으로써, 과도한 실험 없이, 그리고 본 개시내용의 일반적인 개념으로부터 벗어나지 않고, 다양한 응용들에 대해, 그러한 특정 실시예들을 용이하게 수정 및/또는 적응시킬 수 있도록 본 개시내용의 일반적인 속성을 드러낼 것이다. 그러므로, 이러한 적응 및 수정은 본 명세서에 제시된 교시 및 지침을 기초로 개시된 실시예들의 등가물의 의미 및 범위 내에 속하도록 의도된다. 본 명세서의 어구 또는 용어는 설명을 위한 것이고 제한적인 것이 아니며, 그에 따라 본 명세서의 용어 및 어구는 교시 및 지침을 고려하여 통상의 기술자에 의해서 해석될 수 있다는 것을 이해할 수 있을 것이다.
본 개시내용의 실시예들은 지정된 기능들 및 이들의 관계들의 구현을 예시하는 기능적 빌딩 블록들을 참조하여 전술되었다. 이러한 기능적 빌딩 블록들의 경계들은 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 지정된 기능들 및 이들의 관계들이 적절히 수행되는 한, 대안적인 경계들이 정의될 수 있다.
[과제의 해결 수단] 및 [요약서]는 본 개시내용의 전부가 아니라 발명자(들)이 고려하는 바와 같은 하나 이상의 예시적인 실시예들을 설명할 수 있고, 따라서, 본 개시내용 및 첨부된 청구항들을 어떠한 방식으로도 제한하기를 의도하지 않는다.
본 개시내용의 폭 및 범위는 전술된 예시적인 실시예들 중 임의의 것에 의해 제한되어야 하는 것이 아니라, 오직 다음의 청구항들 및 이들의 등가물들에 따라 정의되어야 한다.

Claims (46)

  1. 3차원(3D) 메모리 디바이스로서,
    제1 반도체 구조이며:
    복수의 제1 전도체 층들을 포함하는 제1 메모리 스택; 및
    상기 복수의 제1 전도체 층에 각각 전도성으로 접속된 복수의 제1 워드 라인 본딩 접점들을 포함하는 제1 본딩 층을 포함하는, 제1 반도체 구조;
    제2 반도체 구조이며:
    복수의 제2 전도체 층들을 포함하는 제2 메모리 스택; 및
    상기 복수의 제2 전도체 층에 각각 전도성으로 접속된 복수의 제2 워드 라인 본딩 접점들을 포함하는 제2 본딩 층을 포함하는, 제2 반도체 구조; 및
    상기 제1 본딩 층과 상기 제2 본딩 층 사이의 본딩 인터페이스이며, 상기 제1 워드 라인 본딩 접점들은 상기 본딩 인터페이스에서 상기 제2 워드 라인 본딩 접점들과 접촉하여, 상기 제1 전도체 층들 중 적어도 하나가 상기 제2 전도체 층들 중 적어도 하나에 각각 전도성으로 접속되는, 본딩 인터페이스를 포함하는, 3D 메모리 디바이스.
  2. 제1항에 있어서,
    상기 제1 반도체 구조는:
    상기 본딩 인터페이스에 상기 제1 본딩 층,
    상기 제1 본딩 층 아래의 상기 제1 메모리 스택-상기 제1 메모리 스택은 인터리빙된 상기 복수의 제1 전도체 층들 및 복수의 제1 절연 층들을 포함함-, 및
    상기 제1 메모리 스택을 통해 수직으로 연장되는 복수의 제1 NAND 메모리 스트링을 포함하고;
    상기 제2 반도체 구조는:
    상기 본딩 인터페이스에 상기 제2 본딩 층,
    상기 제2 본딩 층 위의 상기 제2 메모리 스택-상기 제2 메모리 스택은 인터리빙된 상기 복수의 제2 전도체 층들 및 복수의 제2 절연 층들을 포함함-, 및
    상기 제2 메모리 스택을 통해 수직으로 연장되는 복수의 제2 NAND 메모리 스트링을 포함하는, 3D 메모리 디바이스.
  3. 제1항 또는 제2항에 있어서, 상기 복수의 제1 및 제2 전도체 층들은 상기 제1 및 제2 전도체 층들로부터 측방향으로 떨어져 있는 본딩 영역에서 라우팅되고 전도성으로 접속되는, 3D 메모리 디바이스.
  4. 제3항에 있어서,
    상기 제1 반도체 구조는 상기 복수의 제1 NAND 메모리 스트링들과 상기 제1 본딩 층 사이에 복수의 제1 전도성 라우팅들을 포함하는 제1 상호접속 층을 포함하고;
    상기 제2 반도체 구조는 상기 복수의 제2 NAND 메모리 스트링들과 상기 제2 본딩 층 사이에 복수의 제2 전도성 라우팅들을 포함하는 제2 상호접속 층을 포함하고;
    상기 제1 전도체 층들은 상기 본딩 영역에 대해 전도성으로 접속되고 상기 제1 전도성 라우팅들에 의해 라우팅되고, 상기 제2 전도체 층들은 상기 본딩 영역에 대해 전도성으로 접속되고 상기 제2 전도성 라우팅들에 의해 라우팅되는, 3D 메모리 디바이스.
  5. 제4항에 있어서,
    제1 메모리 스택과 제2 메모리 스택은 스태거 방식으로 수직으로 배열되고;
    상기 제1 전도체 층들의 각각은 제1 비아 구조 및 상기 제1 전도성 라우팅들을 통해 상기 각각의 제1 워드 라인 본딩 접점에 전도성으로 접속되고;
    상기 제2 전도체 층들 각각은 제2 비아 구조 및 상기 제2 전도성 라우팅들을 통해 상기 각각의 제2 워드 라인 본딩 접점에 전도성으로 접속되는, 3D 메모리 디바이스.
  6. 제5항에 있어서,
    상기 제1 반도체 구조 위의 제3 반도체 구조-상기 제3 반도체 구조는 상기 제1 및 제2 메모리 스택들의 주변 회로를 포함함-; 및
    상기 제2 반도체 구조와 상기 제3 반도체 구조의 제3 본딩 층 사이의 제2 본딩 인터페이스를 더 포함하는, 3D 메모리 디바이스.
  7. 제6항에 있어서,
    상기 제2 반도체 구조는 상기 제2 NAND 메모리 스트링들 위에서 상기 제2 NAND 메모리 스트링들과 접촉하는 반도체 층을 포함하고;
    상기 제1 반도체 구조는 상기 제1 NAND 메모리 스트링들 아래에서 상기 제1 NAND 메모리 스트링들과 접촉하는 기판을 포함하고;
    상기 제3 반도체 구조는,
    상기 제3 본딩 층과 상기 주변 회로 사이의 제3 상호접속 층,
    상기 제3 상호접속 층 위에서 상기 제3 상호접속 층과 접촉하는 상기 주변 회로,
    상기 주변 회로 위에서 상기 주변 회로와 접촉하는 제2 반도체 층, 및
    상기 제2 반도체 층 위의 패드-아웃 상호접속 층을 포함하는, 3D 메모리 디바이스.
  8. 제5항에 있어서,
    상기 제1 반도체 구조 아래의 제3 반도체 구조-상기 제3 반도체 구조는 상기 제1 및 제2 메모리 스택들의 주변 회로를 포함함-; 및
    상기 제1 반도체 구조와 상기 제3 반도체 구조의 제3 본딩 층 사이의 제2 본딩 인터페이스를 더 포함하는, 3D 메모리 디바이스.
  9. 제8항에 있어서,
    상기 제2 반도체 구조는:
    상기 제2 NAND 메모리 스트링들 위에서 상기 제2 NAND 메모리 스트링들과 접촉하는 반도체 층; 및
    상기 반도체 층 위에서 상기 주변 회로에 전도성으로 접속된 패드-아웃 상호접속 층을 포함하고;
    상기 제1 반도체 구조는:
    상기 제1 NAND 메모리 스트링들 아래에서 상기 제1 NAND 메모리 스트링들과 접촉하는 제2 반도체 층을 포함하고;
    상기 제3 반도체 구조는:
    상기 제3 본딩 층 아래에서 상기 제3 본딩 층과 접촉하는 제3 상호접속 층,
    상기 제3 상호접속 층 아래에서 상기 제3 상호접속 층과 접촉하는 상기 주변 회로, 및
    상기 주변 회로 아래에서 상기 주변 회로와 접촉하는 기판을 포함하는, 3D 메모리 디바이스.
  10. 제7항 또는 제9항에 있어서, 상기 주변 회로에 전도성으로 접속되도록 상기 패드-아웃 상호접속 층으로부터 상기 제3 상호접속 층 내로 수직으로 연장되는 복수의 비아 구조들을 더 포함하는, 3D 메모리 디바이스.
  11. 제5항에 있어서, 주변 회로는 상기 제3 본딩 층에 전도성으로 접속되고, 이는 상기 제1 및 제2 전도체 층들에 전도성으로 접속되는, 3D 메모리 디바이스.
  12. 제6항 내지 제11항 중 어느 한 항에 있어서,
    상기 제1 반도체 구조는 상기 복수의 제1 NAND 메모리 스트링들에 전도성으로 접속된 복수의 제1 비트 라인(BL)을 더 포함하고;
    상기 제2 반도체 구조는 상기 복수의 제2 NAND 메모리 스트링들에 전도성으로 접속된 복수의 제2 BL들을 더 포함하고, 상기 제1 BL들 및 제2 BL들은 본딩되지 않고 상기 제3 본딩 층을 통해 상기 주변 회로에 개별적으로 전도성으로 접속되는, 3D 메모리 디바이스.
  13. 3D 메모리 디바이스로서,
    복수의 쌍의 본딩된 반도체 구조들을 포함하는 스택 구조를 포함하고, 상기 쌍들 각각은:
    복수의 제1 전도체 층들을 포함하는 제1 메모리 스택, 및 상기 복수의 제1 전도체 층들에 각각 전도성으로 접속된 복수의 제1 워드 라인 본딩 접점들을 포함하는 제1 본딩 층을 포함하는 제1 반도체 구조;
    복수의 제2 전도체 층들을 포함하는 제2 메모리 스택, 및 상기 복수의 제2 전도체 층들에 각각 전도성으로 접속된 복수의 제2 워드 라인 본딩 접점들을 포함하는 제2 본딩 층을 포함하는 제2 반도체 구조; 및
    상기 제1 본딩 층과 상기 제2 본딩 층 사이의 본딩 인터페이스이며, 상기 제1 워드 라인 본딩 접점들은 상기 본딩 인터페이스에서 상기 제2 워드 라인 본딩 접점들과 접촉하여, 상기 제1 전도체 층들 중 적어도 하나가 상기 제2 전도체 층들 중 적어도 하나에 각각 전도성으로 접속되는, 본딩 인터페이스, 및
    상기 스택 구조에 본딩되고 상기 스택 구조에 전도성으로 접속되는 제3 반도체 구조이며, 상기 제3 반도체 구조는 적어도 한 쌍의 반도체 구조의 주변 회로를 포함하는, 제3 반도체 구조를 포함하는, 3D 메모리 디바이스.
  14. 제13항에 있어서,
    상기 제1 반도체 구조는:
    상기 본딩 인터페이스에 상기 제1 본딩 층,
    상기 제1 본딩 층 아래의 상기 제1 메모리 스택-상기 제1 메모리 스택은 인터리빙된 상기 복수의 제1 전도체 층들 및 복수의 제1 절연 층들을 포함함-, 및
    상기 제1 메모리 스택을 통해 수직으로 연장되는 복수의 제1 NAND 메모리 스트링을 포함하고;
    상기 제2 반도체 구조는:
    상기 본딩 인터페이스에 상기 제2 본딩 층;
    상기 제2 본딩 층 위의 상기 제2 메모리 스택-상기 제2 메모리 스택은 인터리빙된 상기 복수의 제2 전도체 층들 및 복수의 제2 절연 층들을 포함함-, 및
    상기 제2 메모리 스택을 통해 수직으로 연장되는 복수의 제2 NAND 메모리 스트링을 포함하는, 3D 메모리 디바이스.
  15. 제14항에 있어서, 상기 복수의 제1 및 제2 전도체 층들은 상기 제1 및 제2 전도체 층들로부터 측방향으로 떨어져 있는 본딩 영역에서 라우팅되고 전도성으로 접속되는, 3D 메모리 디바이스.
  16. 제13항 내지 제15항 중 어느 한 항에 있어서,
    상기 제1 반도체 구조는 상기 복수의 제1 NAND 메모리 스트링들과 상기 제1 본딩 층 사이에 복수의 제1 전도성 라우팅들을 포함하는 제1 상호접속 층을 포함하고;
    상기 제2 반도체 구조는 상기 복수의 제2 NAND 메모리 스트링들과 상기 제2 본딩 층 사이에 복수의 제2 전도성 라우팅들을 포함하는 제2 상호접속 층을 포함하고;
    상기 제1 전도체 층들은 상기 본딩 영역에 대해 전도성으로 접속되고 상기 제1 전도성 라우팅들에 의해 라우팅되고, 상기 제2 전도체 층들은 상기 본딩 영역에 대해 전도성으로 접속되고 상기 제2 전도성 라우팅들에 의해 라우팅되는, 3D 메모리 디바이스.
  17. 제13항에 있어서,
    제1 메모리 스택과 제2 메모리 스택은 스태거 방식으로 수직으로 배열되고;
    제1 전도체 층들의 각각은 제1 비아 구조 및 상기 제1 전도성 라우팅들을 통해 상기 각각의 제1 워드 라인 본딩 접점에 전도성으로 접속되고;
    상기 제2 전도체 층들 각각은 제2 비아 구조 및 상기 제2 전도성 라우팅들을 통해 상기 각각의 제2 워드 라인 본딩 접점에 전도성으로 접속되는, 3D 메모리 디바이스.
  18. 제14항 내지 제17항 중 어느 한 항에 있어서,
    상기 스택 구조는:
    상단 제2 반도체 구조에서 상기 제2 NAND 메모리 스트링들 위에서 상기 제2 NAND 메모리 스트링들과 접촉하는 반도체 층; 및
    하단 제1 반도체 구조에서 상기 제1 NAND 메모리 스트링들 아래에서 상기 제1 NAND 메모리 스트링들과 접촉하는 기판을 포함하고;
    상기 제3 반도체 구조는:
    상기 반도체 층 위에서 상기 반도체 층과 접촉하는 제3 본딩 층,
    상기 제3 본딩 층 위의 상기 주변 회로,
    상기 주변 회로 위의 제2 반도체 층, 및
    상기 제2 반도체 층 위의 패드-아웃 상호접속 층을 포함하는, 3D 메모리 디바이스.
  19. 제14항 내지 제17항 중 어느 한 항에 있어서,
    상기 스택 구조는:
    상단 제2 반도체 구조에서 상기 제2 NAND 메모리 스트링들 위에서 상기 제2 NAND 메모리 스트링들과 접촉하는 반도체 층; 및
    상기 반도체 층 위에서 상기 제2 NAND 메모리 스트링들과 접촉하는 패드-아웃 상호접속 층, 및
    하단 제1 반도체 구조에서 상기 제1 NAND 메모리 스트링들 아래에서 상기 제1 NAND 메모리 스트링들과 접촉하는 제2 반도체 층을 포함하고;
    상기 제3 반도체 구조는,
    상기 제2 반도체 층 아래에서 상기 제2 반도체 층과 접촉하는 제3 본딩 층,
    상기 제3 본딩 층 아래에서 상기 제3 본딩 층과 접촉하는 상기 주변 회로, 및
    상기 주변 회로 아래의 기판을 포함하는, 3D 메모리 디바이스.
  20. 제18항 또는 제19항에 있어서, 상기 주변 회로에 전도성으로 접속되도록 상기 패드-아웃 상호접속 층으로부터 수직으로 연장되는 복수의 비아 구조들을 더 포함하는, 3D 메모리 디바이스.
  21. 제13항 내지 제20항 중 어느 한 항에 있어서, 반도체 구조들의 각각의 쌍은:
    상기 복수의 제1 NAND 메모리 스트링들에 전도성으로 접속된 복수의 제1 비트 라인(BL)들; 및
    상기 복수의 제2 NAND 메모리 스트링들에 전도성으로 접속된 복수의 제2 BL들-상기 복수의 제1 BL들 및 제2 BL들은 본딩되지 않고 상기 제3 본딩 층을 통해 상기 주변 회로에 개별적으로 전도성으로 접속됨-을 더 포함하는, 3D 메모리 디바이스.
  22. 제13항 내지 제21항 중 어느 한 항에 있어서, 반도체 구조들의 각각의 쌍은 하이브리드 본딩을 통해 서로 배면-대-배면 방식으로 본딩되는, 3D 메모리 디바이스.
  23. 3차원(3D) 메모리 디바이스를 형성하는 방법으로서,
    제1 기판 상에, 복수의 제1 전도체 층들을 포함하는 제1 메모리 스택 및 상기 제1 전도체 층들에 전도성으로 접속된 복수의 제1 워드 라인 본딩 접점들을 포함하는 제1 본딩 층을 형성하여 제1 반도체 구조를 형성하는 단계;
    제2 기판 상에, 복수의 제2 전도체 층들을 포함하는 제2 메모리 스택 및 상기 제2 전도체 층들에 전도성으로 접속된 복수의 제2 워드 라인 본딩 접점들을 포함하는 제2 본딩 층을 형성하여 제2 반도체 구조를 형성하는 단계; 및
    (i) 상기 제1 반도체 구조가 상기 제2 반도체 구조에 본딩되고, (ii) 상기 제1 전도체 층들이 본딩 인터페이스에서 본딩된 제1 및 제2 워드 라인 본딩 접점들을 통해 상기 제2 전도체 층들에 전도성으로 접속되도록, 상기 제1 반도체 구조 및 상기 제2 반도체 구조를 면-대-면 방식으로 본딩하는 단계를 포함하는, 3D 메모리 디바이스 형성 방법.
  24. 제23항에 있어서,
    상기 제1 반도체 구조를 형성하는 단계는:
    상기 제1 전도체 층들 및 상기 제1 워드 라인 본딩 접점들 위에 그리고 이들에 전도성으로 접속된 복수의 제1 전도성 라우팅들을 포함하는 제1 상호접속 층을 형성하는 단계, 및
    상기 제1 상호접속 층 위에서 상기 제1 상호접속 층에 전도성으로 접속된 상기 제1 본딩 층을 형성하는 단계를 포함하고;
    상기 제2 반도체 구조를 형성하는 단계는:
    상기 제2 전도체 층들 및 상기 제2 워드 라인 본딩 접점들 위에서 이들에 전도성으로 접속된 복수의 제2 전도성 라우팅들을 포함하는 제2 상호접속 층을 형성하는 단계; 및
    상기 제2 상호접속 층 위에서 상기 제2 상호접속 층에 전도성으로 접속된 상기 제2 본딩 층을 형성하는 단계를 포함하는, 3D 메모리 디바이스 형성 방법.
  25. 제24항에 있어서,
    상기 제1 반도체 구조를 형성하는 단계는:
    상기 제1 기판 위에 상기 제1 메모리 스택을 형성하는 단계-상기 제1 메모리 스택은 인터리빙된 상기 복수의 제1 전도체 층들 및 복수의 제1 절연 층들을 포함함-, 및
    상기 제1 메모리 스택을 통해 수직으로 연장되는 복수의 제1 NAND 메모리 스트링을 형성하는 단계를 더 포함하고;
    상기 제2 반도체 구조를 형성하는 단계는:
    상기 제2 기판 위에 상기 제2 메모리 스택을 형성하는 단계-상기 제2 메모리 스택은 인터리빙된 상기 복수의 제2 전도체 층들 및 복수의 제2 절연 층들을 포함함-, 및
    상기 제2 메모리 스택을 통해 수직으로 연장되는 복수의 제2 NAND 메모리 스트링을 형성하는 단계를 더 포함하는, 3D 메모리 디바이스 형성 방법.
  26. 제25항에 있어서,
    반도체 층을 형성하기 위해 상기 제2 기판을 박형화하는 단계;
    상기 반도체 층에 제3 반도체 구조를 본딩하는 단계;
    제2 반도체 층을 형성하기 위해 상기 제3 반도체 구조의 제3 기판을 박형화하는 단계; 및
    상기 제2 반도체 층 위에 패드-아웃 상호접속 층을 형성하는 단계를 더 포함하는, 3D 메모리 디바이스 형성 방법.
  27. 제25항에 있어서,
    반도체 층을 형성하기 위해 상기 제1 기판을 박형화하는 단계;
    상기 반도체 층에 제3 반도체 구조를 본딩하는 단계;
    제2 반도체 층을 형성하기 위해 상기 제2 반도체 구조의 제2 기판을 박형화하는 단계; 및
    상기 제2 반도체 층 위에 패드-아웃 상호접속 층을 형성하는 단계를 더 포함하는, 3D 메모리 디바이스 형성 방법.
  28. 제26항 또는 제27항에 있어서,
    상기 제3 반도체 구조를 형성하는 단계는:
    상기 제3 기판 위에 주변 회로를 형성하는 단계,
    상기 주변 회로 위에 제3 상호접속 층을 형성하는 단계, 및
    상기 제3 상호접속 층 위에 제3 본딩 층을 형성하는 단계를 포함하고;
    상기 제3 반도체 구조를 상기 반도체 층에 본딩하는 단계는 상기 제3 본딩 층을 상기 반도체 층에 본딩하는 단계를 포함하는, 3D 메모리 디바이스 형성 방법.
  29. 제23항 내지 제28항 중 어느 한 항에 있어서, 상기 제1 반도체 구조 및 상기 제2 반도체 구조의 본딩은 하이브리드 본딩을 포함하는, 3D 메모리 디바이스 형성 방법.
  30. 3차원(3D) 메모리 디바이스를 형성하기 위한 방법으로서, 복수의 쌍의 본딩된 반도체 구조들을 포함하는 스택 구조를 형성하기 위해 복수의 제1 반도체 구조 및 복수의 제2 반도체 구조를 교대로 본딩하는 단계를 포함하고, 본딩된 반도체 구조들의 적어도 한 쌍의 전도체 층들은 본딩을 통해 전도성으로 접속되고, 상기 복수의 본딩된 반도체 구조들을 형성하는 단계는,
    본딩된 반도체 구조들의 쌍을 형성하기 위해 면-대-면 방식으로 제2 반도체 구조를 제1 반도체 구조와 본딩하는 단계-상기 제2 반도체 구조는 상기 제1 반도체 구조 위에 있음-;
    다른 제1 반도체 구조를 본딩된 반도체 구조들의 상기 쌍과 본딩하는 단계-상기 다른 제1 반도체 구조는 페이스 업함-; 및
    다른 쌍의 본딩된 반도체 구조들을 형성하기 위해 다른 제2 반도체 구조를 상기 다른 제1 반도체와 면-대-면 방식으로 본딩하는 단계-상기 쌍 및 상기 다른 쌍은 배면-대-배면 방식으로 본딩됨-를 포함하는, 3D 메모리 디바이스 형성 방법.
  31. 제30항에 있어서,
    상기 제1 반도체 구조를 형성하는 단계는, 복수의 제1 전도체 층들을 포함하는 제1 메모리 스택, 및 상기 제1 전도체 층들에 각각 전도성으로 접속된 복수의 제1 워드 라인 본딩 접점들을 포함하는 제1 본딩 층을 형성하는 단계를 포함하고;
    상기 제2 반도체 구조를 형성하는 단계는, 복수의 제2 전도체 층들을 포함하는 제2 메모리 스택, 및 상기 제2 BL들에 각각 전도성으로 접속된 복수의 제2 워드 라인 본딩 접점들을 포함하는 제2 본딩 층을 형성하는 단계를 포함하는, 3D 메모리 디바이스 형성 방법.
  32. 제31항에 있어서,
    상기 다른 제1 반도체 구조를 형성하는 단계는 복수의 다른 제1 전도체 층들을 포함하는 다른 제1 메모리 스택, 및 상기 다른 제1 전도체 층들에 각각 전도성으로 접속된 복수의 다른 제1 워드 라인 본딩 접점들을 포함하는 다른 제1 본딩 층을 형성하는 단계를 포함하고;
    상기 다른 제2 반도체 구조를 형성하는 단계는 복수의 다른 제2 전도체 층들을 포함하는 다른 제2 메모리 스택, 및 상기 다른 제2 전도체 층들에 각각 전도성으로 접속된 복수의 다른 제2 워드 라인 본딩 접점들을 포함하는 다른 제2 본딩 층을 형성하는 단계를 포함하는, 3D 메모리 디바이스 형성 방법.
  33. 제32항에 있어서,
    상기 제1 및 제2 반도체 구조들을 면-대-면 방식으로 본딩하는 단계는 본딩 인터페이스에서 상기 제1 및 제2 워드 라인 본딩 접점들을 정렬하고 본딩하여, (i) 상기 제1 반도체 구조가 상기 제2 반도체 구조에 본딩되고, (ii) 상기 제1 전도체 층들이 상기 본딩된 제1 및 제2 워드 라인 본딩 접점들을 통해 상기 제2 전도체 층들에 전도성으로 접속되는, 단계를 포함하고;
    상기 다른 제1 및 제2 반도체 구조들을 면-대-면 방식으로 본딩하는 단계는 다른 본딩 인터페이스에서 상기 다른 제1 및 제2 워드 라인 본딩 접점들을 정렬하고 본딩하여, (i) 상기 다른 제1 반도체 구조가 상기 다른 제2 반도체 구조에 본딩되고, (ii) 상기 다른 제1 워드 라인들이 상기 본딩된 다른 제1 및 제2 워드 라인 본딩 접점들을 통해 상기 다른 제2 워드 라인들에 전도성으로 접속되는, 단계를 포함하는, 3D 메모리 디바이스 형성 방법.
  34. 제32항 또는 제33항에 있어서, 상기 제1 반도체 구조, 상기 제2 반도체 구조, 상기 다른 제1 반도체 구조, 및 상기 다른 제2 반도체 구조를 형성하는 단계는 상기 각각의 전도체 층들 및 상기 각각의 워드 라인 본딩 접점들에 전도성으로 접속되고 상기 각각의 NAND 메모리 스트링들 위에 있는 복수의 제1 전도성 라우팅들을 포함하는 각각의 상호접속 층을 형성하는 단계를 각각 포함하는, 3D 메모리 디바이스 형성 방법.
  35. 제32항 또는 제33항에 있어서, 각각의 반도체 층을 형성하기 위해 상기 제2 반도체 구조, 상기 다른 제1 반도체 구조, 및 상기 다른 제2 반도체 구조의 기판을 박형화하는 단계를 더 포함하는, 3D 메모리 디바이스 형성 방법.
  36. 제35항에 있어서,
    제3 반도체 구조를 페이스-다운 방식으로 상기 제2 반도체 구조의 상기 반도체 층에 본딩하는 단계;
    제2 반도체 층을 형성하기 위해 상기 제3 반도체 구조의 제3 기판을 박형화하는 단계; 및
    상기 제2 반도체 층 위에 패드-아웃 상호접속 층을 형성하는 단계를 더 포함하는, 3D 메모리 디바이스 형성 방법.
  37. 제35항에 있어서,
    각각의 반도체 층을 형성하기 위해 상기 제1 기판을 박형화하는 단계;
    제3 반도체 구조를 페이스-업 방식으로 제1 반도체 구조의 상기 반도체 층에 본딩하는 단계; 및
    상기 다른 제2 반도체 구조의 상기 반도체 층 위에 패드-아웃 상호접속 층을 형성하는 단계를 더 포함하는, 3D 메모리 디바이스 형성 방법.
  38. 제36항 또는 제37항에 있어서,
    상기 제3 반도체 구조를 형성하는 단계는:
    상기 제3 기판 위에 주변 회로를 형성하는 단계,
    상기 주변 회로 위에 제3 상호접속 층을 형성하는 단계, 및
    상기 제3 상호접속 층 위에 제3 본딩 층을 형성하는 단계를 포함하고;
    상기 제3 반도체 구조를 상기 반도체 층에 본딩하는 단계는 상기 제3 본딩 층을 상기 반도체 층에 본딩하는 단계를 포함하는, 3D 메모리 디바이스 형성 방법.
  39. 제30항 내지 제38항 중 어느 한 항에 있어서, 쌍 내의 상기 반도체 구조들 사이 및 상기 쌍들 사이의 본딩은 하이브리드 본딩을 포함하는, 3D 메모리 디바이스 형성 방법.
  40. 3차원(3D) 메모리 디바이스로서,
    제1 반도체 구조이며:
    복수의 제1 전도체 층들을 포함하는 제1 메모리 스택, 및
    상기 복수의 제1 전도체 층에 각각 전도성으로 접속된 복수의 제1 워드 라인 본딩 접점들을 포함하는 제1 본딩 층을 포함하는, 제1 반도체 구조;
    제2 반도체 구조이며:
    복수의 제2 전도체 층들을 포함하는 제2 메모리 스택, 및
    상기 복수의 제2 전도체 층에 각각 전도성으로 접속된 복수의 제2 워드 라인 본딩 접점들을 포함하는 제2 본딩 층을 포함하는, 제2 반도체 구조; 및
    상기 제1 및 제2 본딩 층들 사이에서 상기 제1 및 제2 메모리 스택들 중 적어도 하나의 주변 회로를 포함하는 제3 반도체 구조-상기 제1 전도체 층들 중 적어도 하나는 상기 제3 반도체 구조로 그리고 상기 제3 반도체 구조를 통해 상기 제2 전도체 층들 중 적어도 하나에 전도성으로 접속됨-를 포함하는, 3D 메모리 디바이스.
  41. 제40항에 있어서,
    상기 제1 반도체 구조는:
    상기 제3 반도체 구조 아래의 상기 제1 본딩 층, 및
    상기 제1 본딩 층 아래의 상기 제1 메모리 스택-상기 제1 메모리 스택은 인터리빙된 상기 복수의 제1 전도체 층들 및 복수의 제1 절연 층들을 포함함-을 포함하고;
    상기 제2 반도체 구조는:
    상기 제3 반도체 구조 위의 상기 제2 본딩 층, 및
    상기 제2 본딩 층 위의 제2 메모리 스택-상기 제2 메모리 스택은 인터리빙된 상기 복수의 제2 전도체 층들 및 복수의 제2 절연 층들을 포함함-을 포함하는, 3D 메모리 디바이스.
  42. 제41항에 있어서,
    상기 제1 반도체 구조는 상기 제1 메모리 스택을 통해 수직으로 연장되는 복수의 제1 NAND 메모리 스트링을 더 포함하고;
    상기 제2 반도체 구조는 상기 제2 메모리 스택을 통해 수직으로 연장되는 복수의 제2 NAND 메모리 스트링을 더 포함하는, 3D 메모리 디바이스.
  43. 제40항 내지 제42항 중 어느 한 항에 있어서,
    상기 제1 반도체 구조는 상기 복수의 제1 NAND 메모리 스트링들과 상기 제1 본딩 층 사이에 복수의 제1 전도성 라우팅들을 포함하는 제1 상호접속 층을 포함하고;
    상기 제2 반도체 구조는 상기 복수의 제2 NAND 메모리 스트링들과 상기 제2 본딩 층 사이에 복수의 제2 전도성 라우팅들을 포함하는 제2 상호접속 층을 포함하고;
    상기 제1 전도체 층들은 본딩 영역에 대해 전도성으로 접속되고 상기 제1 전도성 라우팅들에 의해 라우팅되고, 상기 제2 전도체 층들은 상기 본딩 영역에 대해 전도성으로 접속되고 상기 제2 전도성 라우팅들에 의해 라우팅되며, 상기 본딩 영역은 상기 제1 전도체 층 및 상기 제2 전도체 층으로부터 측방향으로 떨어져 있는, 3D 메모리 디바이스.
  44. 제42항에 있어서,
    제1 메모리 스택과 제2 메모리 스택은 스태거 방식으로 수직으로 배열되고;
    제1 전도체 층들의 각각은 제1 비아 구조 및 상기 제1 전도성 라우팅들을 통해 상기 각각의 제1 워드 라인 본딩 접점에 전도성으로 접속되고;
    상기 제2 전도체 층들 각각은 제2 비아 구조 및 상기 제2 전도성 라우팅들을 통해 상기 각각의 제2 워드 라인 본딩 접점에 전도성으로 접속되는, 3D 메모리 디바이스.
  45. 제43항에 있어서, 상기 제3 반도체 구조는 상부 본딩 층, 하부 본딩 층, 및 상기 상부 본딩 층과 상기 하부 본딩 층 사이의 상기 주변 회로를 포함하고,
    상기 상부 본딩 층은 상기 제2 워드 라인 본딩 접점에 전도성으로 접속된 복수의 상부 본딩 접점을 포함하고,
    상기 하부 본딩 층은 상기 제1 워드 라인 본딩 접점에 전도성으로 접속된 복수의 하부 본딩 접점을 포함하는, 3D 메모리 디바이스.
  46. 제45항에 있어서,
    상기 제2 반도체 구조는 상기 제2 NAND 메모리 스트링들 위에서 상기 제2 NAND 메모리 스트링들과 접촉하는 반도체 층, 및 상기 반도체 층 위의 패드-아웃 상호접속 층을 포함하고,
    상기 제1 반도체 구조는 상기 제1 NAND 메모리 스트링들 아래에서 상기 제1 NAND 메모리 스트링들과 접촉하는 기판을 포함하고;
    상기 제3 반도체 구조는:
    상기 상부 본딩 층과 상기 주변 회로 사이의 제3 상호접속 층,
    상기 제3 상호접속 층 아래에서 상기 제3 상호접속 층과 접촉하는 상기 주변 회로, 및
    상기 주변 회로와 상기 하부 본딩 층 사이에서 이들과 접촉하는 제2 반도체 층을 포함하는, 3D 메모리 디바이스.
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