CN111418060A - 具有正交的顶部互连层的、面对面安装的ic裸片 - Google Patents

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S·L·泰格
E·M·内奎斯特
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Abstract

本发明的一些实施例提供了一种三维(3D)电路，所述三维(3D)电路通过使两个或更多个集成电路(IC)裸片堆叠成至少部分地重叠并且共享分配功率信号、时钟信号和/或数据总线信号的一个或多个互连层而形成。所述共享互连层包括承载功率信号、时钟信号和/或数据总线信号的互连段。在一些实施例中，所述共享互连层是较高级别的互连层(例如，每个IC裸片的顶部互连层)。在一些实施例中，所述3D电路的所述堆叠的IC裸片包括第一IC裸片和第二IC裸片。所述第一裸片包括第一半导体衬底和被限定在所述第一半导体衬底上方的第一组互连层。同样，所述第二IC裸片包括第二半导体衬底和被限定在所述第二半导体衬底上方的第二组互连层。如下面进一步描述的，在一些实施例中，所述第一和第二裸片按照使所述第一和第二组互连层面向彼此的面对面布置(例如，垂直堆叠布置)被放置。在一些实施例中，所述第二裸片的所述第二组互连层中的一个或多个互连层的子集具有承载被供应至所述第一IC裸片的功率信号、时钟信号和/或数据总线信号的互连布线。

Description

具有正交的顶部互连层的、面对面安装的IC裸片
背景技术
电子电路通常在半导体材料(诸如，硅)的晶片上被制造。具有这种电子电路的晶片通常被切割成许多裸片(die)，其中每个裸片被称为集成电路(IC)。每个裸片被容纳在IC盒中，并且通常被称为IC芯片的微芯片—“芯片”。根据摩尔定律(由戈登·摩尔首先提出)，可以被限定在IC裸片上的晶体管的数量将大约每两年翻倍。随着半导体制造工艺的进步，该定律在过去的五十年大都适用。然而，近年来，随着我们达到可以被限定在半导体衬底上的晶体管的最大数量，已经预测到摩尔定律的终结。因此，本领域中需要将允许更多的晶体管在IC芯片中被限定的其他进步。
发明内容
本发明的一些实施例提供了一种三维(3D)电路，该三维(3D)电路通过使两个或更多个集成电路(IC)裸片堆叠成至少部分地重叠并且共享分配功率信号、时钟信号和/或数据总线信号的一个或多个互连层而被形成。共享互连层包括承载功率信号、时钟信号和/或数据总线信号的互连段(也被称为互连线或者导线)。在一些实施例中，共享互连层是较高级别的互连层(例如，每个IC裸片的顶部互连层)。
在一些实施例中，3D电路的堆叠的IC裸片包括第一IC裸片和第二IC裸片。第一裸片包括第一半导体衬底和被限定在第一半导体衬底上方的第一组互连层。类似地，第二IC裸片包括第二半导体衬底和被限定在第二半导体衬底上方的第二组互连层。如下面进一步描述的，在一些实施例中，第一裸片和第二裸片按照使第一和第二组互连层面向彼此的面对面布置(例如，垂直堆叠布置)被放置。在一些实施例中，第二裸片的第二组互连层中的一个或多个互连层的子集具有互连布线，该互连布线承载被供应至第一IC裸片的功率信号、时钟信号和/或数据总线信号。该子集在下面被称为共享互连层子集。
在一些实施例中，许多电子组件(例如，有源组件(如晶体管和二极管)或者无源组件(如电阻器和电容器))被限定在第一半导体衬底上，并且这些电子组件通过第一组互连层上的互连布线被连接至彼此以形成许多微电路(例如，布尔门)和/或较大的电路(例如，功能块)。在这些实施例中的一些实施例中，来自第二裸片的共享互连层子集的功率信号、时钟信号和/或数据总线信号被供应至第一裸片的若干电子组件、微电路和较大的电路。同样，在这些实施例中的一些实施例中，来自共享互连层子集的功率信号、时钟信号和/或数据总线信号也被供应至被形成在第二裸片的第二衬底上的电子组件、微电路和较大的电路。
在一些实施例中，面对面布置的第一裸片和第二裸片使得其顶部互连层通过直接键合工艺被键合至彼此，该直接键合工艺在这两组互连层之间建立直接接触的金属到金属键合、氧化物键合或者熔融键合的。这种键合的示例是以直接接触的形式在两个铜导体之间的铜到铜(Cu-Cu)金属键合。在一些实施例中，直接键合通过混合键合技术(诸如，
Figure BDA0002513902220000021
(直接键合互连)技术)和其他金属键合技术(诸如，由Invensas Bonding Technologies股份有限公司(位于美国加州圣荷西的Xperi Corporation公司)提供的那些金属键合技术)来提供。
一些实施例中的直接键合技术允许在第一裸片和第二裸片的顶部两个互连层之间建立大量直接连接(例如，超过每平方毫米1,000个连接、每平方毫米10,000个连接、每平方毫米100,000个连接、每平方毫米1,000,000个连接或者更少等)，以便允许功率信号、时钟信号和/或数据总线信号在第一和第二IC裸片之间横穿(traverse)。这些连接横穿两个面对面安装的裸片之间的键合层。当这些连接从第二裸片的顶部互连层向第一裸片的顶部互连层提供信号时，在一些实施例中，第一裸片使用其他IC结构(例如，过孔)来将这些信号从其顶部互连层承载到第一裸片的其他层和/或衬底。
在第一和第二IC裸片的顶部互连层之间的这些连接的长度非常短，如下面进一步描述的，这允许在这些线上的信号快速地到达其目的地，同时承受来自其他附近的布线的最小电容性负载。在一些实施例中，连接第一和第二裸片的顶部互连层的两个相邻的、直接键合的连接之间的间距(即，两个相邻的连接的中心之间的距离)可以非常小，例如，针对两个相邻的连接的间距可以在0.2微米至15微米之间。这种紧密的接近允许在第一和第二裸片的顶部互连层之间存在大量并且高密度的这种连接。此外，由于这些连接的长度较短并且互连焊盘大小较小，因此，这些连接的紧密接近不会在两个相邻的z轴连接之间引起很大的电容性负载。
在一些实施例中，第一和第二裸片的顶部互连层具有彼此正交的优选布线方向。具体地，第一裸片的顶部互连层具有第一优选路由方向，而第二裸片的顶部互连层具有第二优选路由方向。在一些实施例中，第一和第二优选路由方向彼此正交，例如，一个裸片的顶层具有水平的优选路由方向，而另一裸片的顶层具有垂直的优选路由方向。在其他实施例中，第一裸片的顶层具有与第二裸片的顶层相同的优选路由方向，但是在通过直接键合技术来将顶部两个层键合在一起之前，两个裸片中的一个裸片被旋转90度。
使第一和第二裸片的顶部互连层的布线方向彼此正交具有若干优点。这在IC裸片之间提供了更好的信号路由，并且避免了在两个裸片的相邻互连层上的较长平行段之间的电容性耦合。同样，这允许第一和第二裸片的顶部互连层共同限定需要在两个不同的互连层中的正交导线段的功率分配网络(在下面被称为功率网格)或者时钟分配网络(在下面被称为时钟树)。
在第一和第二裸片的顶层上的正交布线方向还增加了在这些层上的布线之间的重叠，这增加了用于在不同裸片的顶部互连层上键合不同的几对导线以从一个裸片向另一裸片提供功率信号和/或时钟信号的候选位置的数量。例如，在一些实施例中，第一裸片具有沿着一个方向(例如，水平方向)横穿的一组交替的电力线和接地线，而第二裸片具有沿着另一方向(例如，垂直方向)横穿的另一组交替的电力线和接地线。一个裸片的互连层上的电力线/接地线可以在对应的一对电力线之间的每个或者一些重叠部分处被直接键合至另一裸片的互连层上的对应电力线/接地线。
这种直接键合为第一和第二裸片创建了非常稳健的功率网格，而对于这两个裸片中的每一个裸片，未使用两个不同的互连层。换言之，在一些实施例中，通过直接键合方案而连接第一和第二裸片的正交顶部互连层来限定功率网格消除了每个裸片中的功率层中的一个或多个功率层。类似地，在一些实施例中，通过直接键合方案而连接第一和第二裸片的正交顶部互连层来限定时钟树消除了每个裸片中的时钟层中的一个或多个时钟层。在其他实施例中，第一裸片不具有功率网格或者时钟树，因为其共享在第二裸片的(多个)互连层中被限定的功率网格或者时钟树。
在一些实施例中，第一和第二裸片不是面对面堆叠的。例如，在一些实施例中，这两个裸片是面对面堆叠的(即，一个裸片的一组互连层被安装成靠近另一裸片的半导体衬底的背面)或者背对背堆叠的(即，一个裸片的半导体衬底的背面被安装成靠近另一裸片的半导体衬底的背面)。在其他实施例中，第三裸片被放置在第一和第二裸片之间，第一和第二裸片面对面堆叠、面对背堆叠(其中第三裸片在一个裸片的衬底的背面与另一裸片的一组互连层之间)或者背对背堆叠(其中第三裸片在第一和第二裸片的衬底的背面之间)。虽然一些实施例使用直接键合技术来在两个面对面堆叠的裸片的顶部互连层之间建立连接，但是其他实施例使用备选连接方案(诸如，通过硅过孔(TSV)、氧化物过孔(TOV)或者玻璃过孔(TGV))来在面对背的裸片之间以及背对背的裸片之间建立连接。
使IC裸片堆叠以在两个裸片之间共享功率信号、时钟信号和/或数据总线信号具有若干优点。这种堆叠减少了两个裸片的互连层的总数，因为其允许两个裸片共享较高级别的互连层中的一些互连层，以便分配功率信号、时钟信号和/或数据总线信号。例如，如上所述，每个裸片不需要将两个互连层用于创建功率/接地网格，因为该网格可以通过将一个裸片的功率/接地顶部互连层与另一裸片的功率/接地顶部互连层直接键合来形成。减少较高级别的互连层是有益的，因为在这些层上的布线由于其更厚、更宽并且更粗的布置而通常占用更多的空间。另外，在多个裸片上共享对这些互连层的使用的能力可以减少可能在一个裸片上比另一裸片更受约束的拥塞和路由限制。
在许多情况下，使IC裸片堆叠还允许用于传递功率信号、时钟信号和/或数据总线信号的布线短很多，因为堆叠为在功率信号互连、时钟信号互连和/或数据总线信号互连与要接收这些信号的电路组件之间的较短连接提供了更多的候选位置。例如，代替绕着若干功能块在第一裸片上路由数据总线信号以便从该块的外围到达在另一个块内的电路或者组件，数据总线信号可以通过在第二裸片的共享互连层上的数据总线互连被直接提供至第一裸片上的该电路或者组件。该数据信号可以非常快速地(例如，在1个或者2个时钟周期内)被提供至其目的地，因为数据信号不需要从目的地块的外围被路由，而是通过来自上述共享互连层的较短的互连来提供。针对功率信号、时钟信号和/或数据总线信号的较短的连接减少了在承载这些信号的连接上的电容性负载，这转而减少了在这些线路上的信号偏斜并且允许3D电路不使用或者使用更少的信号隔离方案。
使IC裸片堆叠还允许裸片共享电力电路、时钟电路和/或数据总线电路。例如，在第一裸片共享第二裸片的功率互连、时钟互连和/或数据总线互连的一些实施例中，第一裸片还依赖于被限定在第二裸片上的电力电路、时钟电路和/或数据总线电路以提供功率信号、时钟信号和/或数据总线信号。这释放了在第一裸片上的空间以实现3D电路的其他电路和功能块。由于电力电路、时钟电路和/或数据总线电路通常会占用很大一部分可用空间，因此，所得到的节省可以很大。例如，芯片输入/输出(I/O)电路(例如，SERDES I/O电路)和存储器I/O电路(例如，DDR存储器I/O电路)可以比IC上的许多其他电路大。
由于通常电力电路和时钟电路需要与可以影响电力电路和时钟电路的操作的其他电路和/或信号隔离，因此，将电力电路和时钟电路中的所有或者一些电路从第一裸片推离到第二裸片也释放了第一裸片上的空间。同样，仅在一个裸片上具有系统级电路允许这种电路的更好的隔离(例如，电压调节器和/或时钟电路的更好的隔离)。
总而言之，使IC裸片堆叠通过将某些功能性组合到公共互连层中并且与堆叠中的多个裸片共享这些功能来优化芯片堆叠系统的成本和性能。由较高级别的互连层提供的功能性可以与堆叠中的多个裸片共享。较高级别的互连层需要较厚并且较宽的金属和较粗的间距。去除它们允许每个芯片与具有较高密度的过孔的一些内部级别互连层连接以实现更高的性能和更低的成本。高级别互连层的示例包括系统级电路装置层和RDL层。系统电路包括电力电路、时钟电路、数据总线电路、ESD(静电放电)电路、测试电路等。
前述的发明内容旨在用作对本发明的一些实施例的简要介绍。这并不意味着是对本文档所公开的所有发明主题的介绍或者概述。下面的具体实施方式和在具体实施方式中所提到的附图将进一步描述在发明内容中所描述的实施例以及其他实施例。因此，为了理解本文档所描述的所有实施例，需要全面回顾发明内容、具体实施方式、附图和权利要求书。
附图说明
在随附权利要求书中阐述了本发明的新颖特征。然而，为了进行解释，在以下附图中阐述了本发明的若干实施例。
图1图示了本发明的一些实施例的3D电路。
图2至图4图示了在使用被形成在第二裸片的衬底上的电力电路、时钟电路和/或数据总线电路的一些实施例中的第一裸片的示例。
图5图示了第一和第二裸片的具有彼此正交的优选布线方向的顶部互连层的示例。
图6至图8图示了用于确保第一和第二裸片的顶部互连层的优选布线方向彼此正交的若干技术的示例。
图9呈现了图示了由两个面对面安装的裸片的顶部互连层形成的功率网格的示例。
图10呈现了用于在两个面对面安装的裸片之间共享功率网格的另一示例。
图11图示了共享的互连架构，其中两个面对面安装的裸片的顶部两个互连层具有形成共享功率网格和共享的时钟树的电力线、接地线和时钟线。
图12至图15呈现了用于在两个面对面安装的裸片之间共享功率网格和时钟树的其他示例。
图16至图18呈现了用于在两个面对面安装的裸片之间共享时钟树的示例。
图19和图20A呈现了用于在两个面对面安装的裸片之间共享数据总线的示例。
图20B图示了形成3D芯片并且共享数据I/O电路的两个面对面安装的IC裸片的另一示例。
图21图示了使用3D IC的器件。
图22提供了由被安装在球栅阵列上的两个面对面安装的IC裸片形成的3D芯片的示例。
图23图示了一些实施例用来生产3D芯片的制造工艺。
图24至图27示出了处于图23所示制造工艺的不同阶段的两个晶片。
图28图示了具有三个堆叠的IC裸片的3D芯片的示例。
图29图示了具有四个堆叠的IC裸片的3D芯片的示例。
图30图示了通过将三个较小的裸片面对面安装在较大的裸片上而形成的3D芯片。
具体实施方式
在本发明的以下详细描述中，阐述和描述了本发明的许多细节、示例和实施例。然而，对于本领域的技术人员而言将清楚并且明显的是：本发明不限于所阐述的实施例，并且可以在不讨论一些具体细节和示例的情况下实践本发明。
本发明的一些实施例提供了一种三维(3D)电路，该三维(3D)电路通过使两个或更多个集成电路(IC)裸片垂直地堆叠成至少部分地重叠并且共享一个或多个互连层而被形成，该一个或多个互连层分配功率信号、时钟信号和/或数据总线信号。共享互连层包括承载功率信号、时钟信号和/或数据总线信号的互连段(也被称为互连线或者导线)。在一些实施例中，共享互连层是较高级别的互连层。
图1图示了本发明的一些实施例的3D电路100。如图所示，电路100包括处于垂直堆叠的面对面布置的两个IC裸片105和110。虽然在图1中未示出，但是在一些实施例中，堆叠的第一和第二裸片由封装的环氧树脂和/或芯片盒封装到一个集成电路包装中。第一裸片105包括第一半导体衬底120和被限定在第一半导体衬底120上方的第一组互连层125。类似地，第二IC裸片110包括第二半导体衬底130和被限定在第二半导体衬底130上方的第二组互连层135。在一些实施例中，第二裸片的第二组互连层135中的一个或多个互连层的子集140具有互连布线，该互连布线承载被供应至第一裸片105(例如，提供至第一裸片105的互连层和/或衬底)的功率信号、时钟信号和/或数据总线信号。该子集140在下面被称为共享互连层子集。
在一些实施例中，许多电子组件(例如，有源组件(如晶体管和二极管)或者无源组件(如电阻器和电容器))被限定在第一半导体衬底120和第二半导体衬底130上。第一衬底120上的电子组件通过第一组互连层125上的互连布线被连接至彼此以形成许多微电路(例如，布尔门)和/或较大的电路(例如，功能块)。类似地，第二衬底130上的电子组件通过第二组互连层135上的互连布线被连接至彼此以形成附加的微电路(例如，布尔门)和/或较大的电路(例如，功能块)。
在一些实施例中，在一个裸片的衬底(例如，第一裸片105的第一衬底120)上的电子组件还通过在另一裸片的一组互连层(例如，第二裸片110的第二组互连层135)上的互连布线被连接至同一衬底(例如，衬底120)上的其他电子组件，以形成附加的微电路和/或较大的电路。
在一些实施例中，来自第二裸片110的共享互连层子集140的功率信号、时钟信号和/或数据总线信号被供应至第一裸片105的若干电子组件、微电路和较大的电路。同样，在这些实施例中的一些实施例中，来自共享互连层子集140的功率信号、时钟信号和/或数据总线信号也被供应至被形成在第二裸片的第二衬底上的电子组件、微电路和较大的电路。
为了形成图1所示3D电路100，第一和第二裸片面对面堆叠，使得第一组互连层125和第二组互连层135面向彼此。顶部互连层160和165通过直接键合工艺被键合至彼此，该直接键合工艺在这两组互连层之间建立直接接触的金属到金属键合、氧化物键合或者熔融键合。这种键合的示例是以直接接触的形式在两个铜导体之间的铜到铜(Cu-Cu)金属键合。在一些实施例中，直接键合通过混合键合技术(诸如，
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(直接键合互连)技术)和其他金属键合技术(诸如，由Invensas Bonding Technologies股份有限公司(位于美国加州圣荷西的Xperi Corporation公司)提供的那些金属键合技术)来提供。在一些实施例中，DBI连接横跨氧化硅表面和氮化硅表面的跨度。
在美国专利6962835和美国专利7485968中进一步描述了DBI工艺，这两个专利都通过引用并入本文。在美国专利申请15/725,030中也描述了该工艺，该专利申请也通过引用并入本文。如在美国专利申请15/725,030中描述的，在两个面对面安装的IC裸片之间的直接键合连接是原生(native)互连，这些原生互连允许信号跨越两个不同的裸片，在交叉裸片边界没有标准接口并且没有输入/输出协议。换言之，直接键合的互连允许来自一个裸片的原生信号直接传递至另一裸片，而无需对原生信号进行修改或者对原生信号进行可忽略的修改，从而放弃了标准的接口连接和采用联合的输入/输出协议。
按照这种方式，直接键合的互连允许电路跨两个面对面安装的裸片的交叉裸片边界被形成和/或通过该交叉裸片边界来访问。在美国专利申请15/725,030中进一步描述了这种电路的示例。并入的美国专利6962835、美国专利7485968和美国专利申请15/725,030还描述了用于制造两个面对面安装的裸片的制造技术。
如在图1中示出的，一些实施例中的直接键合技术允许大量直接连接150在第二裸片110的顶部互连层165与第一裸片105的顶部互连层160之间被建立。为了使这些信号横穿到第一裸片105的其他互连层或者第一裸片105的衬底120，在一些实施例中，第一裸片使用其他IC结构(例如，过孔)来将这些信号从其顶部互连层承载到这些其他层和/或衬底。在一些实施例中，超过每平方毫米1,000个连接，每平方毫米10,000个连接、每平方毫米100,000个连接、每平方毫米1,000,000个连接或者更少等可以在第一裸片105的顶部互连层160与第二裸片110的顶部互连层165之间被建立，以便允许功率信号、时钟信号和/或数据总线信号在第一和第二IC裸片之间横穿。
在第一和第二裸片之间的、直接键合的连接150的长度非常短。例如，基于当前的制造技术，直接键合的连接的范围可以从零点几微米到个位数或者低于两位数的微米(例如，2至10微米)变动。如下面进一步描述的，这些连接的短长度允许横穿通过这些连接的信号快速到达其目的地，同时不会承受来自附近的平面布线和附近的直接键合的垂直连接的电容性负载或者承受来自附近的平面布线和附近的直接键合的垂直连接的最小电容性负载。平面布线连接被称为x-y布线或者连接，因为这种布线主要保留在3D电路的x-y轴所限定的平面内。另一方面，在两个裸片之间或者在两个互连层之间的垂直连接被称为z轴布线或者连接，因为这种布线主要在3D电路的z轴上横穿。如下面进一步描述的，在表示z轴连接时使用“垂直的”不应该与横穿单独的互连层的、水平的或者垂直的优选方向平面布线混淆。
在一些实施例中，两个相邻的、直接键合的连接150之间的间距可以非常小，例如，针对两个相邻的连接的间距在0.2微米至15微米之间。这种紧密的接近允许在第一裸片105的顶部互连层160与第二裸片110的顶部互连层165之间存在大量并且高密度的这种连接。此外，由于这些连接的长度较短并且互连焊盘大小较小，因此，这些连接的紧密接近不会在两个相邻的z轴连接之间引起很大的电容性负载。例如，在一些实施例中，直接键合的连接的长度小于1微米或者2微米(例如，长度为0.1至0.5微米)，并且即使在考虑了在裸片中的每个裸片上的过孔的长度之后，也促进在两个裸片上的不同的两个位置之间的短z轴连接(例如，长度为1至10微米)。总而言之，在两个裸片之间的直接垂直连接提供在这些裸片上的不同位置之间的短而快速的路径。
使IC裸片堆叠以在两个裸片之间共享功率信号、时钟信号和/或数据总线信号减少了两个裸片的互连层的总数，因为其允许两个裸片共享较高级别的互连层中的一些互连层以便分配功率信号、时钟信号和/或数据总线信号。例如，如下面进一步描述的，这样共享互连层允许两个裸片在它们之间共享一个功率网格。在一些实施例中，该共享的功率网格通过将一个裸片的功率/接地顶部互连层(例如，第一裸片105的层160)与另一裸片的功率/接地顶部互连层(例如，第二裸片110的层165)直接键合来形成。在其他实施例中，该共享的功率网格由一个裸片的、与另一裸片(例如，第一裸片105)共享的两个互连层(例如，第二裸片110的顶部两个互连层)形成。减少较高级别的互连层是有益的，因为在这些层上的布线由于其更厚、更宽并且更粗的布置而通常占用更多的空间。另外，在多个裸片上共享对这些互连层的使用的能力可以减少可能在一个裸片上比另一裸片更受约束的拥塞和路由限制。
在许多情况下，使IC裸片堆叠还允许用于传递功率信号、时钟信号和/或数据总线信号的布线短很多，因为堆叠为在功率信号互连、时钟信号互连和/或数据总线信号互连与接收这些信号的电路组件之间的较短连接提供了更多的候选位置。例如，如下面进一步描述的，一些实施例通过与第二裸片的共享互连层上的数据总线的较短的、直接键合的连接来向第一裸片上的电路提供数据总线信号。这些直接键合的连接比将绕着若干功能块在第一裸片上路由数据总线信号以便从该块的外围到达在另一个块内的电路的连接短很多。横穿较短的直接键合的连接的数据信号非常快速地(例如，在1个或者2个时钟周期内)到达其在第一裸片上的目的地电路，因为这些数据信号不需要从目的地块的外围被路由。在较少拥塞的共享互连层上，数据总线线路可以被定位在第一裸片上的目的地电路上方或者附近，以确保该线路上的数据总线信号可以通过较短的直接键合的连接被提供至目的地电路。
使IC裸片堆叠还允许裸片共享电力电路、时钟电路和/或数据总线电路。例如，如在图2至图4中示出的，在一些实施例中，第一裸片105使用被形成在第二裸片110的衬底130上的电力电路、时钟电路和/或数据总线电路。在这些图中，电力电路、时钟电路和数据总线电路的示例分别是电压调节器205、时钟驱动器305和PHY(物理层)接口405(例如，芯片I/O接口、存储器I/O接口等)。
使得在第二裸片上限定第一裸片共享电力电路、时钟电路和/或数据总线电路释放了在第一裸片上的空间以实现3D电路的其他电路和功能块。由于电力电路、时钟电路和/或数据总线电路可以占用很大一部分可用空间，因此，所得到的节省可以很大。例如，芯片I/O电路(例如，SERDES I/O电路)和存储器I/O电路(例如，DDR存储器I/O电路)可以比IC上的许多其他电路大。由于电力电路和时钟电路通常需要与可能影响电力电路和时钟电路的操作的其他电路和/或信号隔离，因此，将电力电路和时钟电路中的所有或者一些电路从第一裸片推离到第二裸片进一步释放了在第一裸片上的空间。仅在一个裸片上具有系统级电路允许这种电路的更好的隔离(例如，电压调节器和/或时钟电路的更好的隔离)。
总而言之，使IC裸片堆叠通过将某些功能性组合到公共互连层中并且与堆叠中的多个裸片共享这些功能来优化了芯片堆叠系统的成本和性能。由更高级别的互连层提供的功能性可以与堆叠中的多个裸片共享。更高级别的互连层需要更厚并且更宽的金属和更粗的间距。去除它们允许每个芯片与具有较高密度的过孔的一些内层互连层连接以实现更高的性能和更低的成本。高级别互连层的示例包括系统级电路装置层和RDL层。系统电路包括电力电路、时钟电路、数据总线电路、ESD(静电放电)电路、测试电路等。
IC裸片的每个互连层通常具有优选布线方向(也被称为路由方向)。同样，在一些实施例中，IC裸片的连续的互连层的优选布线方向彼此正交。例如，虽然已经引入了在连续的互连层的优选布线方向之间采用45度和60度偏移的多个布线结构，但是IC裸片的优选布线方向通常在水平的优选布线方向和垂直的优选布线方向之间交替。使在IC裸片的连续的互连层之间的布线方向交替具有若干优点，诸如，提供更好的信号路由以及避免在相邻的互连层上的长平行段之间进行电容性耦合。
当面对面安装第一和第二IC裸片时，一些实施例使第一和第二裸片的顶部互连层的优选布线方向彼此正交，以便实现这些相同的益处以及在面对面安装的接合处正交的优选布线方向的其他独特的益处。图5图示了第一裸片505和第二裸片510的具有彼此正交的优选布线方向的顶部互连层的示例。在该示例中，第一裸片505的顶部互连层502具有优选的水平方向，而第二裸片510的顶部互连层504具有优选的垂直方向。如图所示，第一裸片的顶层502可以具有较短的垂直导线段，并且第二裸片的顶层504可以具有较短的水平导线段。然而，顶层502和504上的大部分段分别是水平的和垂直的。
不同的实施例采用不同的技术来确保第一和第二裸片的顶部互连层的优选布线方向彼此正交。图6至图8图示了若干这种技术的示例。图6图示了在一些实施例中，两个裸片605和610利用不同的工艺来制造。针对第一裸片605的工艺将第一裸片的第一互连层限定为具有水平的优选布线方向，而针对第二裸片610的工艺将第二裸片的第一互连层限定为具有垂直的优选布线方向。由于这两种工艺都在IC衬底上方限定七个互连层并且在连续的层之间使优选布线方向交替，因此，第一裸片的第七层具有水平的优选方向，而第二裸片的第七层具有垂直的优选方向。
图7图示了第一和第二裸片由于具有不同数量的互连层而针对其顶部互连层具有不同的优选布线方向的示例。在该示例中，两个裸片705和710的第一互连层的优选布线方向具有相同的布线方向(在该示例中，为水平的布线方向)。然而，第一裸片具有七个互连层，而第二裸片具有六个互连层。因此，第一裸片的顶部互连层(第七层)具有水平的优选布线方向，而第二裸片的顶部互连层(第六层)具有垂直的优选布线方向。
图8呈现了图示了通过使两个裸片中的一个裸片旋转90度来在两个面对面安装的裸片805和810的顶部互连层之间实现正交的优选布线方向的示例。在该示例中，第一裸片805和第二裸片810的互连层的优选布线方向是相同的，即，它们都以水平的优选布线方向开始，针对连续的层使优选布线方向交替，并且以垂直的优选布线方向结束。
同样，在一些实施例中，第一裸片805和第二裸片810利用若干掩膜来制造，这些掩膜被共同定义为这两个裸片实现一个IC设计。在一些实施例中，两个裸片805和810的、共同定义的掩膜共享一个或多个公共掩膜。在其他实施例中，第一裸片805和第二裸片810由不同的制造工艺和/或不同的铸造厂产生。
然而，在使两个裸片805和810面对面堆叠之前，第二裸片被旋转90度。该旋转实际上使第二裸片的每个互连层的优选布线方向翻转为与第一裸片的对应互连层的优选布线方向正交。因此，与第一裸片的顶层的水平优选布线方向相比，旋转的第二裸片的顶层实际上具有垂直的优选布线方向。
在图8中，通过将这些方向放在引号中以指示这些方向不指示制成的优选方向，而是指示与第一裸片的布线方向相比较的并且通过相对于第一裸片使第二裸片旋转而实现的布线方向来指定第二裸片的有效的优选布线方向。在一些实施例中，两个裸片805和810通过相同的单晶硅晶片来生产，或者通过具有相同晶向的两个单晶硅晶片来生产。在这些实施例中的一些实施例中，在已经面对面安装两个裸片805和810之后，两个裸片805和810具有正交的晶向。
使第一和第二裸片的顶部互连层的优选布线方向彼此正交具有若干优点。这在IC裸片之间提供了更好的信号路由，并且避免了在两个裸片的相邻互连层上的较长平行段之间进行电容性耦合。同样，这允许第一和第二裸片共享在其顶部正交层上的电力线，从而消除了其功率层中的一个或多个功率层。在第一和第二裸片的顶层上的正交布线方向增加了在这些层上的功率布线之间的重叠。这种重叠增加了用于在不同裸片的顶部互连层上键合不同的几对电力线以从一个裸片向另一裸片提供功率信号的候选位置的数量。
图9呈现了图示了在一些实施例中，由第一裸片905的顶部互连层902和第二裸片910的顶部互连层904形成的功率网格950的示例。该网格向被限定在第一裸片905的第一衬底920和第二裸片910的第二衬底930上的电路供应功率信号和接地信号。如图所示，第一裸片905的顶部互连层902具有沿着水平方向横穿的一组交替的电力线915和接地线920，而第二裸片910的顶部互连层904具有沿着垂直方向横穿的一组交替的电力线925和接地线930。
在一些实施例中，一个裸片的互连层上的电力线/接地线在对应的几对电力线和几对接地线之间的每个或者一些重叠部分955处被直接键合至另一裸片的互连层上的对应电力线/接地线。这种直接键合为第一和第二裸片创建了非常稳健的功率网格950，而对于这两个裸片中的每一个裸片，未使用两个不同互连层。这通过使两个裸片共享一个功率网格释放了在每个裸片上的至少一个互连层并且总共从3D电路(由面对面键合的裸片905和910形成)中消除了两个互连层。同样，面对面安装的顶部互连层允许较粗并且较宽的互连线被用于功率信号，这转而允许这些信号面临较小的电阻并且遭受较小的信号衰减。
在一些实施例中，如上面参照图2描述的，功率信号和接地信号由被限定在第二裸片910的衬底上的电力电路装置供应。在这些实施例中的一些中，来自电力电路装置的功率信号和接地信号通过过孔被从第二裸片的衬底供应至第二裸片910的顶部互连层904上的电力线和接地线。从该互连层904，通过直接键合的连接(例如，DBI连接)，这些信号被供应至第一裸片905的顶部互连层902上的电力线和接地线，从该电力线和接地线，这些信号被供应至第一裸片905的电路和其他互连层。
图10呈现了在一些实施例中，用于在第一裸片1005与第二裸片1010之间共享功率网格1050的另一示例。在该示例中，功率网格1050由第二裸片1010的顶部两个互连层1002和1004形成。除了这些互连层中的两个互连层都属于第二裸片1010之外，这两个互连层1002和1004与互连层902和904相似。具体地，互连层1002具有交替的电力线1015和接地线1020，而互连层1004具有交替的电力线1025和接地线1030，其中过孔被限定在对应的几对电力线和几对接地线之间的每个或者一些重叠部分1055处。
图10所示功率网格架构占用第二裸片1010的两个互连层，但是不使用第一裸片的任何互连层。因此，与功率网格950一样，功率网格1050通过使两个裸片共享一个功率网格从3D电路中消除了总共两个互连层。同样，利用裸片1010的顶部两个互连层来限定功率网格允许较粗并且较宽的互连线被用于功率信号，这转而允许这些信号面临较小的电阻并且遭受较小的信号衰减。
在一些实施例中，功率信号和接地信号由被限定在第二裸片1010的衬底上的电力电路装置供应至第二裸片1010的顶部两个互连层1002和1004上的功率线1015和接地线1030。从这些互连层1002和1004，这些信号通过第一裸片1005与第二裸片1010之间的直接键合的连接(例如，DBI连接)被供应至第一裸片1005的顶部互连层上的功率互连线和接地互连线和/或焊盘。从第一裸片1005的顶部互连层，这些功率信号和接地信号通过过孔被供应至第一裸片1005的其他互连层和被限定在第一裸片的衬底上的电路。
在图9和图10以及下面所描述的其他附图中的一些附图所示的功率网格架构中，在两个不同层上的两条电力线或者两个不同层上的两条接地线之间建立电连接的直接连接或者过孔电力地屏蔽在这些连接/过孔之间垂直地横穿的信号通过其自己的垂直连接或者过孔，其自己的垂直连接或者过孔横穿相同裸片或者不同裸片上的不同互连层。同样，在这些示例中，电力线分配功率信号和接地信号。普通技术人员要认识到：在其他实施例中，在两个或更多个垂直堆叠的裸片之间的共享的功率分配网络分配其他类型的功率信号，诸如，参考电压(VREF)和低功率状态电压。
同样，在一些实施例中，第一功率网格被限定在第一裸片的顶部两个互连层上，同时第二功率网格被限定在通过直接键合工艺与第一裸片面对面安装的第二裸片的顶部两个互连层上。在这些实施例中的一些实施例中，在第一裸片的顶部互连层上的功率/接地互连的方向与在第二裸片的顶部互连层上的功率/接地互连的方向正交。
在其他实施例中，通过直接键合工艺(例如，DBI工艺)而面对面安装的两个裸片在第一裸片的顶部两个互连层(如图10所示的层1002和1004)上具有电力线/接地线，但是电力线/接地线只在第二裸片的顶部互连层上。在这些实施例中的一些实施例中，在第一裸片的顶部互连层上的功率/接地互连的方向与在第二裸片的顶部互连层上的功率/接地互连的方向正交。在这种面对面安装的3D芯片布置中，一个功率子网格由第一裸片的顶部两个互连层形成，而另一功率子网格由第一和第二裸片的顶部互连层形成。这两个子网格在两个裸片上形成三层共享功率网格。
在一些实施例中，由一个或两个裸片的顶部互连层形成的共享功率网格被用于在这些层上或者在这些层之间屏蔽其他类型的互连线。具体地，一些实施例不仅在两个面对面安装的裸片之间共享功率网格，而且共享被形成在两个裸片之间所共享的一个或两个互连层上的时钟树。在一些实施例中，时钟树被形成在形成功率网格的相同共享互连层上，而在其他实施例中，包含时钟网格的一个或多个互连层在形成功率网格的互连层之间。在一些实施例中，功率网格使时钟线屏蔽于其他时钟线和数据互连线的电容性耦合。
图11图示了一些实施例的共享互连架构。在该架构中，两个面对面安装的裸片1105和1110(形成3D堆叠芯片1100)的顶部两个互连层1115和1120具有形成功率网格1150和时钟树1160的电力线、接地线和时钟线。图11具有四组示意图。第一组示出了两个面对面安装的裸片1105和1110。第二组示出了裸片1105和1110以及这两个裸片的顶部两个互连层1115和1120的展开图。第三组示意图的上半部分仅示出了顶部两个互连层1115和1120上的电力线和接地线，而第三组示意图的下半部分仅示出了这两个层上的时钟线。最后，第四组示意图的上半部分示出了由顶部两个互连层1115和1120的电力线和接地线形成的功率网格，而该组示意图的下半部分示出了由这两个层上的时钟线形成的时钟树1160。
如在图11的第二和第三组示意图中示出的，第一裸片1105的顶部互连层1115包括水平的电力线1130、接地线1135和时钟线1140，而第二裸片1110的顶部互连层1120包括垂直的电力线1130、接地线1135和时钟线1140。在这些示意图中，电力线/接地线1130和1135是较细的长实线，而时钟线1140是较粗的短线段。
每个互连层上的电力线1130和接地线1135依次交替排列(即，电力线之后是接地线，该接地线之后是电力线，依此类推)。同样，一组时钟线段被放置在每对相邻的电力线1130和接地线1135之间。因此，每个互连层上的每条时钟线段1140在两条电力线/接地线1130和1135之间，该两条电力线/接地线1130和1135将时钟线段与附近的时钟线和数据线屏蔽开，并且因此，减少了在时钟线段与附近的时钟线和数据线之间的电容性耦合。同样，由于位于顶部互连层中，因此，时钟线段更粗并且更宽，这转而减小了其电阻并且允许它们承载的时钟信号被驱动更长的距离。
互连层1115和1120上的水平时钟线段和垂直时钟线段形成共享H树时钟结构1160，该共享H树时钟结构1160向第一裸片1105和第二裸片1110上的电路分配时钟信号。下面将进一步描述H树时钟结构。为了形成时钟树1160，互连层1115上的每个水平时钟线段通过至少一个直接键合的连接(例如，DBI连接)被连接至互连层1120上的至少一个垂直时钟线段。一个顶部互连层(例如，层1115)上的时钟线段中的一些时钟线段通过三个直接键合的连接(例如，DBI连接)连接至另一互连层(例如，层1120)上的三个时钟线段。类似地，为了形成功率网格1150，(1)一个互连层(例如，层1115)上的每条电力线通过一个或多个直接键合的连接(例如，DBI连接)连接至另一互连层(例如，层1120)上的一条或者多个电力线，以及(2)一个互连层(例如，层1115)上的每条接地线通过一个或多个直接键合的连接(例如，DBI连接)连接至另一互连层(例如，层1120)上的一条或者多条接地线。
功率网格1150和时钟树1160通过使两个裸片共享共同形成功率网格1150和时钟树1160的两个互连层1105和1110来从3D电路中消除两个或更多个互连层。在每个裸片1105或者1110上，功率信号、接地信号和时钟信号通过互连层之间的过孔来在该裸片的互连层之间进行分配。在一些实施例中，电力电路和时钟电路被限定在裸片中的仅一个裸片的衬底上(例如，在第二裸片1110的衬底上)。在其他实施例中，电力电路被限定在一个裸片的衬底(例如，第一裸片1105的衬底)上，而时钟电路被限定在另一裸片的衬底(例如，第二裸片1110的衬底)上。在其他实施例中，电力电路和/或时钟电路被限定在裸片1105和1110两者的衬底上。
H树时钟结构包括一系列分层的H结构，其中每个H结构将相同的时钟信号从H结构的中心分配到H结构的外部四个拐角，其中信号被传递至另一较小H结构的中心，直到时钟信号到达最小H结构的外部拐角。在一些实施例中，最大H结构的中心接收来自被限定在第二裸片的衬底上的时钟电路的时钟信号。在其他实施例中，该信号从第二裸片的衬底上的时钟电路被供应至H结构的其他位置，或者从第一裸片的衬底上的时钟电路被供应至H结构上的某一位置。在一些实施例中，时钟信号通过过孔被从H树结构1160分配到第一和第二裸片的电路和互连。
图12呈现了在一些实施例中，用于在第一裸片1205与第二裸片1210之间共享功率网格1250和时钟树1260的另一示例。在该示例中，功率网格1250和时钟树1260由第二裸片1210的顶部两个互连层1215和1220形成，该第二裸片1210通过直接键合的连接与第一裸片1205面对面地安装以形成3D芯片1200。除了这些互连层中的两个互连层都属于第二裸片1210之外，这两个互连层1215和1220与互连层1115和1120相似。
具体地，每个互连层1215或者1220具有交替的电力线1225和接地线1230以及在相邻的几对电力线和接地线之间的时钟线段。过孔被限定在对应的几对电力线、对应的几对接地线和对应的几对时钟线段之间的每个或者一些重叠部分处，以便创建功率网格1250和时钟树1260。图12所示的共享互连架构通过使两个裸片共享形成功率网格1250和时钟树1260的两个互连层1215和1220来从3D电路中消除两个或更多个互连层。
在一些实施例中，功率信号、接地信号和时钟信号由被限定在第二裸片1210的衬底上的电力电路装置和时钟电路装置供应至第二裸片1210的互连层1215和1220上的电力线、接地线和时钟线。从这些互连层1215和1220，功率信号、接地信号和时钟信号通过第一裸片1205与第二裸片1210之间的直接键合的连接(例如，DBI连接)被供应至第一裸片1205的顶部互连层上的电力线、接地线和时钟互连线和/或焊盘。从第一裸片1205的顶部互连层，功率信号、接地信号和时钟信号然后通过过孔被供应至第一裸片1205的其他互连层和被限定在第一裸片的衬底上的电路。在一些实施例中，电力电路和/或时钟电路也被限定在第一裸片1205的衬底上。
图13图示了一些实施例的另一共享互连架构。在该示例中，功率网格1350和时钟树1360由第一裸片1305的顶部互连层1315和第二裸片1310的顶部两个互连层1320和1325形成，第二裸片1310通过直接键合的连接被面对面地安装到第一裸片1305以形成3D芯片1300。该示例的共享架构与图9所示的共享互连架构相似，除了第二裸片1310的顶部互连层1320包含用于向第一裸片1305和第二裸片1310上的电路分配时钟信号的共享H树时钟结构1350之外，并且该互连层1320在第一裸片1305和第二裸片1310的两个功率/接地互连层1315和1325之间。H树时钟结构在功率/接地互连层1315和1325之间的这种放置使该结构中的时钟线段屏蔽于电容性地耦合至承载第一裸片1305和第二裸片1310的其他互连层上的数据和其他信号的互连线。
在一些实施例中，电力线/接地线在互连层1315和1325中的每一个上交替排列。同样，在一些实施例中，在第二裸片的互连层1325上的电力线/接地线连接至该裸片的互连层1320上的焊盘，并且这些焊盘通过直接键合的连接(例如，DBI连接)被连接至互连层1315上的电力线。在一些实施例中，功率/接地信号通过过孔被分配到每个裸片上的其他互连层和衬底层。
同样，在一些实施例中，时钟信号通过过孔被从H树结构1360分配到第二裸片的电路和互连，同时其通过该结构与第一裸片的层1315上的时钟焊盘之间的直接键合的连接被从该结构1360分配到第一裸片的电路和互连。在一些实施例中，直接键合的连接源自一些H结构的拐角并且沿着z轴行进。在一些实施例中，在该时钟数中的最大H结构的中心接收来自被限定在第二裸片的衬底上的时钟电路的时钟信号。在其他实施例中，该信号从第二裸片的衬底上的时钟电路被供应至H结构的其他位置，或者从第一裸片的衬底上的时钟电路被供应至H结构上的某一位置。
图14图示了一些实施例的又一共享功率/时钟互连架构。除了功率和时钟互连层1415、1420和1425都是第二裸片1410的互连层之外，该架构1400与图13所示的功率/时钟互连架构1300相似。在该示例中，第一裸片1405不包含专用于电力线或者时钟线的任何互连层。同样，在该示例中，H树时钟结构1460再次位于第二裸片1410的功率/接地互连层1415和1425之间，并且因此，其时钟线段由这些功率/接地互连层屏蔽于电容性地耦合至承载在第一裸片1405和第二裸片1410的其他互连层上的数据和其他信号的其他互连线。
在架构1400中，功率信号、接地信号和时钟信号通过以下方式被供应至电路和互连：通过从在第二裸片的层1415上的电力线/接地线和时钟线/焊盘到在第一裸片1405的顶部层1412上的线/焊盘的直接键合的连接来使这些电路和互连直接键合。在一些实施例中，功率信号、接地信号和时钟信号通过过孔被供应至第二裸片的电路、互连和焊盘。类似地，在一些实施例中，功率信号、接地信号和时钟信号通过过孔从第一裸片1405的顶层1412被供应至第一裸片1405的电路和互连。
图15图示了一些实施例的又一共享功率/时钟互连架构。该架构1500与图13所示的功率/时钟互连架构1300相似。然而，在架构1500中，H树结构1560由两个裸片1505和1510的顶部互连层1515和1520实现，两个裸片1505和1510通过直接键合的连接(例如，DBI连接)被面对面安装以形成3D芯片1500。时钟互连层1515是第一IC裸片1505的顶部互连层，并且具有H树结构1560的水平段。时钟互连层1510是第二IC裸片1510的顶部互连层，并且具有H树结构1560的垂直段。
H树结构1560的垂直段和水平段通过直接键合的连接(例如，DBI连接)被连接至彼此。在一些实施例中，最大H结构的中心接收来自被限定在第二裸片的衬底上的时钟电路的时钟信号。在其他实施例中，该信号从第二裸片的衬底上的时钟电路被供应至H结构的其他位置，或者从第一裸片的衬底上的时钟电路被供应至H结构上的某一位置。在一些实施例中，时钟信号通过被限定在第一裸片中的过孔被从第一裸片1505的互连层1515的时钟线分配到第一裸片的电路和互连。类似地，时钟信号通过过孔被从第二裸片1510的互连层1520上的时钟线分配到第二裸片的电路和互连。
如图所示，H树时钟结构1560在第一裸片1505的互连层1525与第二裸片1510的顶部互连层1530之间。与H树结构1360的位置一样，H树时钟结构1560在功率/接地互连层1525和1530之间的放置使该结构中的时钟线段屏蔽于电容性地耦合至承载在第一裸片1505和第二裸片1510的其他互连层上的数据和其他信号的互连线。
在该示例中，功率/接地层1525和1530通过过孔连接至时钟互连层1515和1520上的功率/接地焊盘。这些互连层中的一个互连层(例如，层1515)上的功率/接地焊盘通过直接键合的连接(例如，DBI连接)连接至另一互连层(例如，层1520)上的对应功率/接地焊盘。通过这些过孔和直接键合的连接，对应的几对电力线/接地线在互连层1525和1530上被连接以形成功率网格1550。
在一些实施例中，功率/接地信号通过过孔被分配到每个裸片上的其他互连层和衬底层。在一些实施例中，四个功率/时钟互连层1515、1520、1525和1530是裸片中的一个裸片(例如，第二裸片1510)的互连层，并且这四个层由第一裸片1505共享。在其他实施例中，这些互连层中的三个互连层属于一个裸片，并且它们中的一个属于另一裸片。
在一些实施例中，由两个面对面安装的裸片形成的3D芯片结构在被形成在第一裸片上的全功率网格与被形成在第二裸片上的全/半功率网格之间具有一个或多个时钟互连层。在一些实施例中，裸片上的全功率网格包括至少两个互连层，该至少两个互连层包含电力线/接地互连线。在这些实施例中的一些实施例中，裸片上的局部功率网格包括一个互连层，该互连层包含功率/接地互连线，并且该互连层通过z轴垂直连接(例如，过孔和DBI连接)连接至另一裸片的功率网格。在这些实施例中的一些实施例中，一个裸片上的全部或者部分(多个)功率网格层不包括该裸片的顶部互连层，因为顶层被用于承载时钟互连线或者数据互连线(如图15所示顶部互连层1515和1520，该顶部互连层1515和1520承载时钟线)。
在一些实施例中，两个垂直堆叠的IC裸片不共享功率分配互连层，但是共享用于共享一个或多个时钟信号的互连层。图16至图18图示了两个这种共享互连架构的示例。在图16中，两个裸片1605和1610通过直接键合的连接被面对面安装以形成3D芯片1600。裸片1610的顶部互连层1620包括时钟树1660，该时钟树1660被用于：(1)通过该裸片的过孔来向裸片1610的其他互连层分配时钟信号，以及(2)通过直接键合的连接(例如，DBI连接)来将时钟信号分配到裸片1605的其他互连层，将时钟信号分配到裸片1605的顶部互连层1615，并且然后通过该裸片1605的过孔。
如在图13和图14中图示的示例中，时钟树1660是H树结构。普通技术人员要认识到：其他实施例使用其他类型的时钟分配结构。在一些实施例中，最大H结构的中心接收来自被限定在第二裸片的衬底上的时钟电路的时钟信号。在这些实施例中的一些实施例中，第一IC裸片1605不包括生成时钟信号的时钟电路。在其他实施例中，该信号从第二裸片的衬底上的时钟电路被供应至H结构的其他位置，或者从第一裸片的衬底上的时钟电路被供应至H结构上的某一位置。
图17图示了两个裸片1705和1710通过直接键合的连接而被面对面安装以形成3D芯片1700。在该示例中，这两个裸片1705和1710的顶部互连层1715和1720分别包括水平时钟线段1735和垂直时钟线段1740，该水平时钟线段1735和垂直时钟线段1740共同形成被用于向裸片1705和1710的其他互连层分配时钟信号的时钟树1760。顶部互连层1715和1720上的水平线段和垂直线段通过直接键合的连接(例如，DBI连接)而被连接，以便形成H树时钟结构1760。
在一些实施例中，第二裸片1710的顶层1720上的一个或多个时钟线段接收来自被限定在第二裸片的衬底上的时钟电路的时钟信号。在一些实施例中，时钟信号通过第一裸片的过孔被从第一裸片1705的互连层1715上的时钟线分配到第一裸片的电路和互连。类似地，时钟信号通过过孔被从第二裸片1710的互连层1720上的时钟线分配到第二裸片的电路和互连。
图18图示了用于在两个面对面安装的IC裸片之间分配时钟信号的又一共享互连结构。除了在图18中，水平时钟互连层1815和垂直时钟互连层1820都属于第二裸片1810之外，该结构与图17所示的结构相似，该第二裸片1810通过直接键合的连接被面对面安装到第一裸片1805以形成3D芯片1800。在该示例中，在该架构中，第二裸片的互连层1815和1820之间的过孔在这些层上的时钟线之间建立连接，以便创建时钟结构1860(即，H树结构1860)。
然后，第一裸片1805与第二裸片1810之间的直接键合的连接将来自该时钟结构的时钟信号供应至第一裸片1805的顶部互连层上的时钟线/焊盘。然后，时钟信号通过过孔被传递至第一裸片1805的其他互连层和衬底层。时钟信号还通过过孔被传递至第二裸片1810的其他互连层和衬底层。在一些实施例中，第二裸片的衬底上的时钟电路将时钟信号供应至第二裸片1810的互连层1815和/或互连层1820上的一个或多个时钟线段。在其他实施例中，时钟信号由被限定在第一裸片1805的衬底上的时钟电路生成。
在图11至图18中图示的3D芯片的独特特征中的一个独特特征是：在这些芯片中，时钟线被移动至裸片的顶部互连层，或者裸片的顶部互连层旁边。通常，时钟线不在顶部互连层中，因为这样的放置将使时钟信号/时钟线暴露于在芯片外部的干扰信号。然而，图11至图18所示的面对面安装的裸片可以将时钟线放在其顶部互连层中，因为这些层与在其3D芯片外部的信号很好地隔离开，因为这些互连层实际上在裸片堆叠的中间。
除了使时钟信号隔离之外，面对面安装的顶部互连层还允许更粗并且更宽的互连线被用于时钟信号。这些信号具有较小的电阻，并且遭受较小的信号衰减。因此，时钟信号可以被驱动更长的距离，而不进行时钟信号再生(这将需要时钟信号行进到被形成在半导体衬底上的缓冲器电路)或者进行较少的时钟信号再生。被限定在上部互连层上并且在两个或更多个垂直堆叠的IC裸片(例如，两个面对面安装的IC裸片)之间被共享的功率互连线段和数据互连线段也受益于在上部互连层上的更厚并且更宽的互连的这种更低电阻优势(即，更少信号衰减优势)。
如上面提到的，使IC裸片堆叠还允许两个或更多个裸片在一个或多个共享互连层上共享数据总线。图19图示了允许两个面对面安装的IC裸片共享被限定在裸片中的一个裸片上的数据总线和数据存储装置的一个这种共享互连层架构的示例。在该示例中，数据存储装置是片上高速缓存1960。在其他实施例中，共享数据存储装置是任何其他类型的存储装置。在图19中，两个面对面安装的IC裸片1905和1910(该IC裸片1905和1910形成3D芯片1900)共享被限定在第二裸片1910的顶部互连层1920上的数据总线1950。如图所示，该顶部互连层1920通过直接键合的连接(例如，DBI连接)连接至第一裸片1905的顶部互连层1915。
虽然数据总线不一定需要包括平行的互连线，但是在该示例中，数据总线1950包括若干平行的互连线，该若干平行的互连线通过沿着每条互连线在一个或多个位置处的过孔和直接键合的连接而连接至第一和第二裸片上的其他互连线。这些线被示出为在物理上是平行的，但是在其他情况下，它们只是在拓扑上是平行的(例如，在一端，它们连接至在裸片或者互连层的一个位置处的若干相邻位置，而在另一端，它们连接至在裸片或者互连层中的另一位置处的若干其他相邻位置)。数据总线1950通过互连线和过孔连接至被限定在第二裸片1910的衬底1965上的高速缓存存储装置1960的输入/输出接口1955。通过互连线和过孔，数据总线1950还连接至被限定在第二裸片1910上的电路，使得通过这些连接和I/O接口1955，这些电路可以接收从高速缓存存储装置1960读取的输出数据，并且提供用于存储在高速缓存存储装置1960中的输入数据。
通过直接键合的连接，数据总线1950还连接至第一裸片1905的顶部互连层1915上的互连线/焊盘。互连层1915上的这些互连线/焊盘通过第一裸片1905的互连线和过孔连接至第一裸片1905上的电路。通过这些连接(即，互连线、过孔和直接键合的连接)和I/O接口1955，被限定在第一裸片1905上的电路可以接收从高速缓存存储装置1960读取的输出数据，并且提供用于存储在高速缓存存储装置1960中的输入数据。
使IC裸片堆叠使得它们可以共享一条或多条数据总线允许用于传递数据的布线短很多，因为堆叠为数据总线互连与要接收这些信号的电路组件之间的较短连接提供了更多的候选位置。例如，代替绕着若干功能块在第二裸片上路由数据信号以便从该块的外围到达在另一个块内的电路或者组件，数据信号可以通过第一裸片的共享互连层上的数据总线互连被直接提供至第二裸片上的该电路或者组件。数据信号可以非常快速地(例如，在1个或者2个时钟周期内)被提供至其目的地，因为数据信号不需要从目的地块的外围被路由，而是通过来自上述共享互连层的较短的互连来提供。针对数据信号的较短的连接减少了在承载这些信号的连接上的电容性负载，这转而减少了在这些线路上的信号偏斜并且允许3D电路不使用或者使用更少的信号隔离方案。
图20A图示了共享资源的两个面对面安装的IC裸片的另一示例。在该示例中，两个裸片中的第一裸片2005和第二裸片2010的电路共享数据I/O电路装置，该数据I/O电路装置包括I/O接口2025、外部数据I/O单元2030(例如，电平移位驱动器)和由多个数据总线线路形成的数据I/O总线2022。数据I/O单元2030可以是外部存储器I/O单元或者另一数据接口单元，诸如，SerDes单元。在图20A中，两个面对面安装的IC裸片2005和2010形成3D芯片2000。在第二裸片2010的背面限定了硅过孔(TSV)。通过这些TSV和I/O接口，数据被接收，并且被供应至被限定在第二裸片2010的衬底上的数据I/O单元2030。
数据I/O单元2030通过第二裸片的互连线和过孔连接至被限定在第二裸片2010的顶部互连层2020上的数据总线2022。如图所示，该顶部互连层2020通过直接键合的连接(例如，DBI连接)连接至第一裸片2005的顶部互连层2015。在该示例中，数据总线2022再次被示出为具有若干平行的互连线，该若干平行的互连线通过沿着每条互连线在一个或多个位置处的过孔和直接键合的连接而连接至第一和第二裸片上的其他互连线。然而，如上面提到的，数据总线的互连线不一定需要是平行的。
通过互连线和过孔，数据总线2022连接至被限定在第二裸片2010上的电路，使得通过这些连接，这些电路可以从数据I/O单元2030接收数据和向数据I/O单元2030供应数据。通过直接键合的连接，数据总线2022还连接至第一裸片2005的顶部互连层2015上的互连线/焊盘。互连层2015上的这些互连线/焊盘通过第一裸片2005的互连线和过孔连接至第一裸片2005上的电路。通过这些连接(即，互连线、过孔和直接键合的连接)，被限定在第一裸片2005上的电路可以从数据I/O单元2030接收数据和向数据I/O单元2030供应数据。
一些实施例在两个或更多个垂直堆叠的IC裸片之间分配IO电路。例如，一些实施例在两个垂直堆叠的IC裸片之间分配SerDes电路。SerDes电路包括数字(逻辑)部分和模拟部分。在一些实施例中，SerDes电路的数字部分在第一IC裸片上被实现，而模拟部分在与第一裸片面对面安装的或者与第一裸片垂直堆叠的第二IC裸片上被实现。在信号被传递至核心电路装置之前，该IO接口必须涉及这两个层之间的交互。只有这两个层共同构成了IO电路装置。
图20B图示了形成3D芯片2052并且共享数据I/O电路的两个面对面安装的IC裸片的另一示例。在该示例中，I/O电路装置被限定在裸片2055和2060两者上，以便减少I/O电路装置在每个裸片上占用的面积。该示例中的I/O电路装置包括两组功率轨(rail)和接地轨2062至2068、ESD(静电放电)电路2073、驱动器2074和去耦电容器(未示出)。
功率/接地轨包括在第二裸片2060的顶部互连层2070上的两个功率轨2062和2066以及在第一裸片2055的顶部互连层2072上的两个接地轨2064和2068。功率轨2062和接地轨2064是承载I/O电路装置(例如，I/O驱动器)的功率信号和接地信号的I/O接口功率和接地轨。功率轨2066和接地轨2068是承载第一和第二裸片的核心电路的功率信号和接地信号的核心功率轨和接地轨。裸片的核心电路是执行裸片的计算操作的电路。
在一些实施例中，每个功率轨或者接地轨是由四个矩形段形成的矩形环，其中每个段跨越裸片的四个侧面中的一个侧面并且连接至同一导轨的另外两个矩形段。在其他实施例中，每个功率轨不是跨越裸片的整个外围的连续环，因为其具有一种或多种不连续性(例如，在其所在的互连层的拐角处)。同样，虽然在顶部互连层2070和2072上示出了功率轨和接地轨，但是普通技术人员要认识到：在一些实施例中，在裸片的其他互连层上存在功率轨和接地轨(例如，一个裸片的若干互连层上的功率轨，以及另一裸片的若干互连层上的接地轨)。
多个驱动器2074被形成在第一裸片2055的衬底2082上。当信号从裸片外部的电路横穿到裸片的核心电路时，驱动器2074对这些信号进行电平移位以将它们从其外部电压电平转换为内部电压电平。类似地，当信号从裸片的核心电路横穿到裸片外部的电路时，驱动器2074对这些信号进行电平移位以将它们从其内部电压电平转换为外部电压电平。驱动器2074还提供信号缓冲。为了执行其操作(例如，电平移位操作)，驱动器从功率轨和接地轨2062至2068接收功率信号和接地信号。
在一些实施例中，第二裸片2060的衬底2080包括通过TSV被连接至第二裸片2060的背面上的信号焊盘的信号焊盘。这些背面信号焊盘被连接至从3D芯片2052外部的外部电路接收信号和向该外部电路供应信号的外部互连(例如，微凸点阵列)。通过这些背面信号焊盘，第二裸片衬底2080的正面上的信号焊盘从I/O电路装置的外部电路接收信号，以及将来自I/O电路装置的信号供应至外部电路。普通技术人员要认识到：其他实施例使用其他结构(例如，通过中介层而连接的铜柱)来向裸片供应信号。
如图所示，第二裸片2060包括被限定在其衬底上的ESD电路2073，而第一裸片2055包括被限定在其衬底上的驱动器2074。ESD电路用于维持芯片内部的信号稳定性。在一些实施例中，ESD电路被设计为使外部不规则信号浪涌(surge)快速消散，以便维持芯片内部的信号稳定性。每个裸片2055或者2060还包括去耦电容器，其用于通过消除信号噪声以免影响芯片上的信号质量来维持芯片内部的信号稳定性。
每个裸片的顶部互连层上的功率轨或者接地轨(I/O或者核心)必须通过另一裸片的顶部互连层来将其功率信号或者接地信号提供至另一裸片。在一些实施例中，通过以下方式来完成这一点：使功率信号或者接地信号利用一个或多个过孔来在同一裸片上向下横穿一层，沿着该层上的互连线横穿，并且然后，沿着一个或多个过孔横穿回至其裸片的顶部互连层上的一个或多个焊盘。这些焊盘具有至另一裸片的顶部互连层上的焊盘的直接键合的连接(例如，DBI连接)。然后，另一裸片上的焊盘通过过孔和互连线来向另一裸片上的电路分配所接收到的功率信号或者接地信号。同样，在相应的功率轨和接地轨之间(例如，I/O功率轨和I/O接地轨，或者核心功率轨和核心接地轨)，一些实施例在耦合两个裸片的面对面安装的层中限定去耦电容器，以便抑制信号噪声对电源的影响。
在一些实施例中，核心功率轨2066和核心接地轨2068分别在与轨道2066和2068的相同的互连层上连接至内部电力线和内部接地线。在一些实施例中，这些内部电力线和内部接地线形成内部功率网格，诸如，在图9或者图10中示出的功率网格。同样，在一些实施例中，每个裸片2055或者2060的顶部互连层与另一裸片的顶部互连层具有附加的直接键合的连接，以便从另一裸片接收I/O电路装置组件(例如，针对ESD电路、驱动器等)的输入，并且将来自I/O电路装置组件(例如，针对ESD电路、驱动器等)的输出提供至另一裸片。
在现有的IC设计中，针对I/O电路装置和IC核的功率/接地轨通常被定义为与I/O电路装置的去耦电容器、驱动器和ESD电路一起被放置在单个裸片上的四个同心矩形环。将这些组件放置在一个裸片上需要I/O电路装置在IC裸片的外围上占用大量面积。这转而引起更大的裸片或者为IC核留下更少的空间。另一方面，3D芯片2052不会具有这些缺点，因为其I/O电路装置在两个裸片2055和2060上分开。同样，通过将功率轨和接地轨(针对I/O和核心)放置在不同的裸片上，3D芯片2052的功率轨和接地轨的面积少很多，从而为IC的核的电路留下了更多的空间。
普通技术人员要明白：3D芯片2052仅呈现了可以在两个垂直堆叠的(例如，两个面对面安装的)裸片之间分配I/O电路和功率轨的一种方式。其他实施例使用其他技术来分配I/O电路和功率轨。例如，在其他实施例中，一个I/O功率轨在第一裸片的顶部互连层的外围上，而另一I/O功率轨更接近与第一裸片垂直堆叠的(例如，面对面安装的)第二裸片的(多个)顶部互连层的中心。其他实施例在两个垂直堆叠的裸片的较高互连层上限定I/O轨道的多个条纹，并且然后在不同的条纹之间限定多个核心。因此，在图22B中呈现的架构仅说明一些实施例在两个垂直堆叠的裸片之间分配I/O电路和功率轨的方式。
图21图示了使用3D IC 2100(如3D IC 100、900至2000中的任何一个)的器件2102。在该示例中，3D IC 2100由两个面对面安装的IC裸片2105和2110形成，该两个面对面安装的IC裸片2105和2110在它们之间具有许多直接键合的连接2115。在其他示例中，3D IC2100包括三个或者更多个垂直堆叠的IC裸片。如图所示，3D IC裸片2100包括将该IC的裸片封装在安全壳体2125中的盖2150。在裸片2110的背面，一个或多个TSV和/或互连层2106被限定为将3D IC连接至球栅阵列2120(例如，微凸块阵列)，该球栅阵列2120允许该3D IC被安装在器件2102的印刷电路板2130上。器件2102包括其他组件(未示出)。在一些实施例中，这种组件的示例包括一个或多个存储器存储装置(例如，半导体或者磁盘存储装置)、(多个)输入/输出接口电路、一个或多个处理器等。
在一些实施例中，第一裸片2105和第二裸片2110是在图1至图20中的任何一个图中示出的第一裸片和第二裸片。在这些实施例中的一些实施例中，第二裸片2110通过球栅阵列来接收功率信号、时钟信号和/或数据总线信号，并且将所接收到的信号路由到其(多个)共享互连层上的共享的电力线、时钟线和/或数据总线线路，所接收到的信号可以通过第一裸片2105与第二裸片2110之间的直接键合的连接来从其(多个)共享互连层被供应至第一裸片的互连/电路。
图22提供了3D芯片2200的另一示例，该3D芯片2200由被安装在球栅阵列2240上的两个面对面安装的IC裸片2205和2210形成。在该示例中，第一裸片2205和第二裸片2210通过直接键合的连接(例如，DBI连接)被面对面连接。如图所示，若干TSV 2222通过第二裸片2210被限定。这些TSV电连接至第二裸片2210的背面的互连/焊盘，在该第二裸片2210上多层互连被限定。
在一些实施例中，第二裸片2210的背面的互连创建用于限定针对3D芯片2200的一个或多个系统级电路(即，针对第一裸片2205和第二裸片2210的电路)的信号路径。系统级电路的示例是电力电路、时钟电路、数据I/O信号、测试电路等。在一些实施例中，作为系统级电路(例如，电力电路等)的一部分的电路组件被限定在第二裸片2210的正面。电路组件可以包括有源组件(例如，晶体管、二极管等)或者无源组件/模拟组件(例如，电阻器、电容器(例如，去耦电容器)、电感器、过滤器等)。
在一些实施例中，用于使这些电路组件互连以形成系统级电路的布线中的一些或者全部布线被限定在第二裸片2210的背面上的互连层上。使用这些背面互连层来实现3D芯片2200的系统级电路释放了在第二裸片2210的正面上的一个或多个互连层以与第一裸片2205共享其他类型的互连线。在一些实施例中，背面互连层还被用于限定电路组件中的一些电路组件(例如，去耦电容器等)。如以下进一步描述的，在一些实施例中，第二裸片2210的背面还可以连接至第三裸片的正面或者背面。
在一些实施例中，第二裸片2210的背面的层中的一个或多个层还被用于将该裸片安装到球栅阵列2240，这允许3D芯片2100安装在印刷电路板上。在一些实施例中，系统电路装置通过被连接至第三裸片的背面的球栅阵列2240来接收系统级信号(例如，功率信号、时钟信号、数据I/O信号、测试信号等)中的一些或者全部系统级信号。
在一些实施例中，芯片2200的第二裸片2210的背面被用于限定一个或多个互连层，在该一个或多个互连层上限定了电力线/接地线。例如，在一些实施例中，在第二裸片的背面的第一互连层提供第一组交替的电力线和接地线，而在该背面的第二互连层提供另一组交替的电力线和接地线。这两组交替的电力线/接地线形成功率网格(与上方参照图9和图10所描述的网格相似)，因为过孔将每一组中的电力线连接至另一组中的电力线，并且将每一组中的接地线连接至另一组中的接地线。
在一些实施例中，在(多个)这种背面互连层上的电力线/接地线是比在第一裸片2205和第二裸片2210的(多个)正面上的顶部互连层上的线更粗并且更宽的线。栅极应力是在第一裸片和第二裸片的正面上的顶部互连层上具有非常粗的电力线的不良副作用。然而，当在IC裸片的背面上放置较粗的(例如，较宽的)电力线时，这不是问题。在第二裸片的背面上的更粗并且更宽的电力线具有更小的电阻(遭受更小的信号衰减)，并且对于向第一和第二裸片上的核心电路供应附加的功率信号是理想的。由于更靠近裸片的外围的电路的功耗，朝着裸片中心的电路可以经历功率信号衰减。因此，在一些实施例中，在第二裸片的背面上的电力线/接地线被用于向更接近第一裸片和第二裸片的中间的电路提供未衰减的功率信号。
作为在第二裸片2210的背面上限定电力线/接地线的备选，或者结合在第二裸片2210的背面上限定电力线/接地线，在一些实施例中，时钟线和/或数据总线线路在第二裸片的背面上被限定。这种时钟线和数据总线线路可以被用于实现与上面参照图11至图20B描述的那些互连结构类似的互连结构。由于背面互连可以更粗和更宽，因此，时钟线和数据总线线路可以受益于与上面针对被限定在第二裸片2210的背面上的电力线描述的那些益处相同的益处。在一些实施例中，在第二裸片2210的背面上的互连线宽度在1至10微米的范围内，而在第一裸片2205和第二裸片2210的正面上的互连层上的互连线宽度在1微米或者更小范围内。
图23图示了一些实施例用于产生图22所示3D芯片2200的制造工艺2300。将参照图24至图27来解释该图，图24至图27示出了处于该工艺的不同阶段的两个晶片2405和2410。一旦进行了切割，两个晶片就产生两个堆叠的裸片，诸如，裸片2205和2210。即使图23所示工艺2300在已经安装和处理了晶片之后将晶片切割成裸片，其他实施例中的制造工艺也至少对晶片中的一个晶片在不同的阶段执行切割操作。具体地，一些实施例在第二晶片被切割成单独的第二裸片之前将第一晶片2405切割成各自被安装在第二晶片上的若干第一裸片。
如图所示，工艺2300通过在第一晶片2405和第二晶片2410的衬底上限定组件(例如，晶体管)并且在每个衬底上方限定多个互连层以在每个裸片上限定出形成微电路(例如，门)的互连来开始(例如，在2305中)。为了在每个晶片上限定这些组件和互连，在一些实施例中，工艺2300对每个晶片执行多个IC制造操作(例如，膜沉积、图案化、掺杂等)。图24图示了在已经在这些晶片上限定了组件和互连的若干制造操作之后的第一晶片2405和第二晶片2410。如图所示，针对第二晶片2410的制造操作限定横穿第二晶片2410的互连层并且穿透该晶片的衬底2416的一部分的若干TSV 2412。
在已经处理了第一晶片和第二晶片以限定其组件和互连之后，工艺2300通过直接键合工艺(诸如，DBI工艺)来面对面安装第一晶片2205和第二晶片2210(在2310中)。图25图示了在已经通过DBI工艺面对面安装了第一晶片2405和第二晶片2410之后的第一晶片2405和第二晶片2410。如图所示，该DBI工艺在第一晶片2405与第二晶片2410之间创建多个直接键合的连接2426。
接下来，在2315中，工艺2300对第二晶片2410的背面执行减薄操作以去除该晶片的衬底层的一部分。如在图26中示出的，该减薄操作在第二晶片2410的背面上使TSV 2412暴露出来。在减薄操作之后，工艺2300在第二晶片的背面上限定一个或多个互连层2430(在2320中)。图27图示了在已经在第二晶片的背面上限定了互连层之后的第一晶片2405和第二晶片2410。
这些互连层2430包括允许3D芯片堆叠电连接至球栅阵列的一个或多个层。在一些实施例中，在第三晶片的背面上的互连线/焊盘还产生一个或多个重新分配层(RDL层)，其允许信号被重新分配到背面上的不同位置。在一些实施例中，在第二裸片的背面上的互连层2430还创建用于针对第一裸片和第二裸片的电路限定一个或多个系统级电路(例如，电力电路、时钟电路、数据I/O信号、测试电路等)的信号路径。在一些实施例中，系统级电路由被限定在第二裸片的正面上的电路组件(例如，晶体管等)限定。在一些实施例中，工艺2300不在第二晶片的背面上限定互连层以为系统级电路创建信号路径，因为其仅使用第一和第二裸片的位于其两个面之间的互连层来建立系统级信号路径。
在第二晶片2410的背面上限定了互连层之后，该工艺将堆叠的晶片切割成单独的芯片堆叠(在2325中)，其中每个芯片堆叠包括两个堆叠的IC裸片2205和2210。然后，该工艺将每个芯片堆叠安装在球栅阵列上并且将芯片堆叠封装在一个芯片壳体内(例如，通过使用芯片盒)(在2330中)。然后，该工艺结束。
在一些实施例中，三个或者更多个IC裸片被堆叠以形成3D芯片。图28图示了具有三个堆叠的IC裸片2805、2810和2815的3D芯片2800的示例。在该示例中，第一裸片2805和第二裸片2810通过直接键合的连接(例如，DBI连接)被面对面连接，而第三裸片2815和第二裸片2810被面对背连接(例如，第三裸片2815的特定面被安装在第二裸片2810的背面上)。在一些实施例中，第一裸片2805和第二裸片2810是在图1至图20中的任何一个图中示出的第一裸片和第二裸片。
在图28中，通过第二裸片2810限定了若干TSV 2822。这些TSV电连接至第二裸片2810的背面上的互连/焊盘，第二裸片2810的背面上的互连/焊盘连接至第三裸片2815的顶部互连层上的互连/焊盘。第三裸片2815还具有将在该裸片的正面上的信号连接至该裸片的背面上的互连/焊盘的多个TSV。通过互连/焊盘，第三裸片的背面连接至允许3D芯片2800安装在印刷电路板上的球栅阵列2840。
在一些实施例中，第三裸片2815包括系统电路装置，诸如，电力电路、时钟电路、数据I/O电路、测试电路等。在一些实施例中，第三裸片2815的系统电路装置向第一裸片2805和第二裸片2810的电路供应系统级信号(例如，功率信号、时钟信号、数据I/O信号、测试信号等)。在一些实施例中，系统电路装置通过被连接至第三裸片的背面的球栅阵列2840来接收系统级信号中的一些或者全部系统级信号。
图29图示了具有多于两个堆叠的IC裸片的3D芯片2900的另一示例。在该示例中，3D芯片2900具有四个IC裸片2905、2910、2915和2920。在该示例中，第一裸片2905和第二裸片2910通过直接键合的连接(例如，DBI连接)被面对面连接，而第三裸片2915和第二裸片2910被面对背连接(例如，第三裸片2915的特定面被安装在第二裸片2910的背面上)，并且第四裸片2920和第三裸片2915被面对背连接(例如，第四裸片2920的特定面被安装在第三裸片2915的背面上)。在一些实施例中，第一裸片2905和第二裸片2910是在图1至图20中的任何一个图中示出的第一裸片和第二裸片。
在图29中，通过第二裸片2910、第三裸片2915和第四裸片2920限定了若干TSV2922。这些TSV电连接至这些裸片的背面上的互连/焊盘，这些互连/焊盘连接至在下面的裸片的顶部互连层或者下面的互连层上的互连/焊盘。通过互连/焊盘和TSV，从球栅阵列2940接收来自芯片外部的信号。
其他实施例使用其他3D芯片堆叠架构。例如，代替面对背安装图29中的第四裸片2920和第三裸片2915，另一实施例中的3D芯片堆叠使这两个裸片面对面安装以及使第二裸片2910和第三裸片2915背对背安装。这种布置将使第三裸片2915和第二裸片2920在其正面上共享一组更紧密地布置的互连层。
虽然已经参照许多具体细节描述了本发明，但是本领域的普通技术人员要认识到：在不脱离本发明的精神的情况下，可以按照其他具体形式来实施本发明。例如，普通技术人员要明白：即使上面描述了若干H树作为时钟分配网络的示例，其他实施例也使用其他类型的时钟分配网络。同样，在一些实施例中，在3D芯片中的堆叠的裸片在多个共享互连层上共享多个不同的时钟树以便分配多个不同的时钟信号(例如，以利用每个不同的共享时钟树来分配不同的时钟信号)。
在图1至图20中图示的示例中，第一IC裸片被示出为与第二IC裸片面对面安装。在其他实施例中，第一IC裸片与无源中介层面对面安装，该无源中介层将裸片电连接至在3D芯片外部的电路或者面对面或者背对面安装在中介层上的其他裸片。在这些实施例中的一些实施例中，在这些示例中，无源中介层可以包括在图1至图20中针对第二裸片所描述的功率互连线架构、时钟互连线架构和/或数据总线互连线架构。换言之，中介层可以提供用于建立3D芯片的电力线、时钟线和数据总线线路的互连层。
在一些实施例中，中介层的顶层的优选布线方向与第一裸片的顶层的优选布线方向正交。可以通过使用与上面参照图6至图8描述的那些技术相似的技术来实现这一点。一些实施例使用中介层来允许较小的裸片连接至较大的裸片。
同样，已经参照具有垂直对齐的IC裸片的若干3D结构描述了一些实施例的3D电路和IC。然而，利用无数其他3D结构来实现其他实施例。例如，在一些实施例中，在多个较小裸片被放置在较大裸片或者晶片上的情况下形成3D电路。图30图示了一个这种示例。具体地，图30图示了3D芯片3000通过将三个较小的裸片3010a至3010c面对面安装在较大的裸片3005上而被形成。通过使该芯片的一侧由盖3020封装起来并且另一侧被安装在微凸点阵列3025上来将所有四个裸片容纳在一个芯片3000中，该微凸点阵列3025连接至器件3035的板3030。在通过使两组垂直堆叠的多裸片结构垂直堆叠而形成的3D结构中实现一些实施例。

Claims (29)

1.一种三维(3D)电路，包括：
第一集成电路(IC)裸片，所述第一集成电路(IC)裸片包括第一半导体衬底和被限定在所述第一半导体衬底的顶部上的第一组互连层；以及
第二IC裸片，所述第二IC裸片与所述第一IC裸片面对面安装，并且包括第二半导体衬底和被限定在所述第二半导体衬底的顶部上的第二组互连层，
所述第一组互连层和所述第二组互连层通过多个连接被连接，以及
所述第一裸片的最外互连层，所述最外互连层具有优选布线方向，所述优选布线方向与所述第二裸片的最外互连层的优选布线方向正交。
2.根据权利要求1所述的3D电路，其中所述第二IC裸片在被安装到所述第一IC裸片之前被旋转90度，以便使所述两个裸片的所述最外层的所述优选布线方向彼此正交。
3.根据权利要求1所述的3D电路，其中所述第一组互连层具有N个互连层，而所述第二组互连层具有N+1个互连层，其中N是整数。
4.根据权利要求1所述的3D电路，其中所述第一组互连层具有N个互连层，并且所述第二组互连层具有N个互连层，其中N是整数。
5.根据权利要求1所述的3D电路，其中所述第一组互连层和所述第二组互连层之间的所述多个连接包括多个直接键合的连接。
6.根据权利要求1所述的3D电路，其中所述第一组互连层和所述第二组互连层之间的所述多个连接包括多个过孔，每个过孔将所述第一裸片的互连层上的导电焊盘与所述第二裸片的互连层上的导电焊盘键合。
7.根据权利要求1所述的3D电路，其中当所述第一裸片和所述第二裸片实现一个IC设计时，所述第一裸片和所述第二裸片利用共同的或者部分共同的一组掩膜而被制造。
8.根据权利要求1所述的3D电路，其中所述第一裸片和所述第二裸片在氧化硅表面或者氮化硅表面上被键合至彼此。
9.根据权利要求1所述的3D电路，其中在所述第一裸片和所述第二裸片已经被面对面安装之后，所述第一裸片和所述第二裸片具有正交的结晶方向。
10.根据权利要求1所述的3D电路，其中所述第二裸片是无源中介层。
11.一种三维(3D)电路，包括：
第一集成电路(IC)裸片，所述第一集成电路(IC)裸片包括第一半导体衬底和被限定在所述第一半导体衬底上的第一组互连层；以及
第二IC裸片，所述第二IC裸片与所述第一IC裸片垂直堆叠，并且包括第二半导体衬底和被限定在所述第二半导体衬底上的第二组互连层，其中至少一个特定的第二组互连层包括用于向所述第一IC裸片供应功率信号的多个互连段。
12.根据权利要求11所述的3D电路，其中每个IC裸片包括多个晶体管和多个电路元件，所述多个电路元件通过将多组晶体管与所述裸片的一组互连层上的一组互连段互连而被形成。
13.根据权利要求11所述的3D电路，其中所述第二IC裸片包括电力电路，所述电力电路通过所述第二裸片的所述特定的第二组互连层和在所述第一组互连层和所述第二组互连层之间的直接电连接来向所述第一IC裸片上的电路提供功率信号。
14.根据权利要求11所述的3D电路，还包括：键合层，所述键合层使所述第一组互连层和所述第二组互连层键合；以及多个连接，所述多个连接与所述键合层交叉以从所述特定的第二组互连层向所述第一IC裸片供应功率信号。
15.根据权利要求14所述的3D电路，其中每平方毫米一组至少1000个连接与所述键合层交叉，以允许信号在所述第一IC裸片和所述第二IC裸片之间横穿，并且所述连接的子集承载功率信号。
16.根据权利要求14所述的3D电路，其中与所述键合层交叉的多个相邻连接中的每个相邻连接中的、在两个相邻连接之间的中心距为5微米或者更小。
17.根据权利要求14所述的3D电路，其中所述第一裸片和所述第二裸片通过直接键合工艺被面对面安装，其中从所述第二裸片向所述第一裸片供应功率信号的直接键合的连接的至少一个子集短于1微米。
18.根据权利要求17所述的3D电路，其中所述直接键合工艺是DBI(直接键合互连)工艺。
19.一种三维(3D)电路，包括：
第一集成电路(IC)裸片，所述第一集成电路(IC)裸片包括第一半导体衬底和被限定在所述第一半导体衬底上的第一组互连层；以及
第二IC裸片，所述第二IC裸片与所述第一IC裸片垂直堆叠，并且包括第二半导体衬底和被限定在所述第二半导体衬底上的第二组互连层，其中至少一个特定的第二组互连层包括用于向所述第一IC裸片供应时钟信号的多个互连段。
20.根据权利要求19所述的3D电路，其中每个IC裸片包括多个晶体管和通过将多组晶体管与所述裸片的一组互连层上的一组互连段互连而形成的多个电路元件。
21.根据权利要求19所述的3D电路，其中所述第二IC裸片包括时钟电路，所述时钟电路通过所述第二裸片的所述特定的第二组互连层和在所述第一组互连层和所述第二组互连层之间的连接来向所述第一IC裸片上的电路提供时钟信号。
22.根据权利要求19所述的3D电路，其进一步包括：键合层，所述键合层使所述第一组互连层和所述第二组互连层键合；以及多个连接，所述多个连接与所述键合层交叉以从所述特定的第二组互连层向所述第一IC裸片供应时钟信号。
23.根据权利要求22所述的3D电路，其中每平方毫米一组至少1000个连接与所述键合层交叉以允许信号在所述第一IC裸片和所述第二IC裸片之间横穿，并且所述连接的子集中的每个连接承载时钟信号。
24.根据权利要求22所述的3D电路，其中每平方毫米一组至少10000个连接与所述键合层交叉以允许信号在所述第一IC裸片和所述第二IC裸片之间横穿，并且所述连接的子集中的每个连接承载时钟信号。
25.根据权利要求22所述的3D电路，其中与所述键合层交叉的多个相邻连接中的每个相邻连接中的、在两个相邻连接之间的中心距为5微米或者更小。
26.根据权利要求19所述的3D电路，其中所述第二组互连层包括是所述第一裸片和所述第二裸片所共享的时钟分配网络的一部分的时钟互连的至少一个子集。
27.根据权利要求26所述的3D电路，其中所述时钟分配网络由所述第二组互连层中的多个互连层形成。
28.根据权利要求27所述的3D电路，其中所述第二组互连层中形成所述时钟分配网络的所述多个互连层包括形成时钟树的多条水平的或者垂直的互连线。
29.根据权利要求28所述的3D电路，其中所述时钟树是分层的H树。
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