CN117337489A - 三维堆叠封装及三维堆叠封装制造方法 - Google Patents
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Abstract
本申请提供一种三维堆叠封装及三维堆叠封装制造方法，该三维堆叠封装包括：第一半导体芯片、第二半导体芯片和第三半导体芯片，第一半导体芯片与第二半导体芯片设置于同一水平面，第三半导体芯片堆叠在第一半导体芯片与第二半导体芯片一侧，第一半导体芯片的工艺制程等级低于第二半导体芯片的工艺制程等级，第一半导体芯片包括第一硅通孔，第一硅通孔形成第一半导体芯片和第三半导体芯片之间的电连接。从而可节约制造成本，保证芯片性能的稳定性，因此可保证第二半导体芯片实现更高的计算性能，实现半导体芯片高集成度，信号传输速率更高，带宽更大。
Description
本申请涉及半导体技术领域，尤其涉及一种三维堆叠封装及三维堆叠封装制造方法。
随着半导体技术的发展，对半导体芯片的集成度与小型化要求越来越高，随着智能设备对性能要求越来越高，晶体管数量一再增多，从而需求芯片尺寸越来越大，但受限于芯片尺寸可制造性的约束，高性能的需求将被限制。同时，随着智能设备应用领域越来越广泛，对带宽的需求也在逐步增加。
为实现高集成度与小型化，满足智能设备对带宽的需求，现有的一种三维集成电路(Three-Dimensional Integrated Circuits，3DIC)结构是将存储芯片堆叠在应用处理器(Application processor，AP)芯片之上，AP芯片和存储芯片三维垂直互连，并通过在下层AP芯片中制作硅通孔(Through-Si-Via，TSV)用于上层存储芯片与下层AP芯片之间信号的互连，上层存储芯片的供电需要通过下层AP芯片中的TSV来实现。
然而，随着半导体芯片的工艺持续演进，AP芯片持续使用业界最先进制造工艺(如目前的5nm芯片和7nm芯片)，上述的3DIC结构中，AP芯片若使用先进制造工艺，一方面TSV制程良率较低，芯片性能稳定性较差，导致制造成本较高。另一方面，TSV数量多，所占的面积较大，会将AP芯片的模块划分的比较零散，导致芯片计算性能下降。
发明内容
本申请提供一种三维堆叠封装及三维堆叠封装制造方法，以解决AP芯片使用先进制造工艺时TSV制程良率较低和芯片计算性能下降的问题。
第一方面，本申请提供一种三维堆叠封装，该三维堆叠封装包括：第一半导体芯片、第二半导体芯片和第三半导体芯片；
其中，所述第一半导体芯片与所述第二半导体芯片设置于同一水平面，所述第三半导体芯片堆叠在所述第一半导体芯片与所述第二半导体芯片一侧，所述第一半导体芯片的工艺制程等级低于所述第二半导体芯片的工艺制程等级；
所述第一半导体芯片包括第一硅通孔，所述第一硅通孔形成所述第一半导体芯片和所述第三半导体芯片之间的电连接。
通过第一方面提供的三维堆叠封装，第三半导体芯片堆叠在所述第一半导体芯片与第二半导体芯片一侧，由于在工艺制程等级低的第一半导体芯片中制作第一硅通孔 来形成第一半导体芯片和所述第三半导体芯片之间的电连接，不在工艺制程等级高的第二半导体芯片制作硅通孔，硅通孔在制程等级低的半导体中良率和性能都比在制程等级高的半导体中有优势，良率更高，性能更稳定，从而可节约制造成本，保证芯片性能的稳定性，因此可保证第二半导体芯片实现更高的计算性能，实现半导体芯片高集成度，信号传输速率更高，带宽更大。
在一种可能的设计中，所述第一半导体芯片可以包括蓝牙模块、通用串行总线USB模块、高速串行计算机扩展总线标准PCIE模块、全球定位系统GPS模块中的一个或多个，所述第二半导体芯片包括中央处理器CPU模块、图形处理器GPU模块、自然处理单元NPU、调制解调器、双倍速率同步动态随机存储器DDR中的一个或多个。
通过本实施方式提供的三维堆叠封装，蓝牙模块、USB模块、PCIE模块、GPS模块中的一个或多个所在的第一半导体芯片可使用等级低的工艺制程，CPU模块、GPU模块、NPU、调制解调器、DDR中的一个或多个所在的第二半导体芯片可使用等级高的工艺制程，从而，硅通孔可在工艺制程等级低的第一半导体芯片中制作，不在工艺制程等级高的第二半导体芯片中制作，硅通孔在制程等级低的半导体中良率和性能都比在制程等级高的半导体中有优势，良率更高，性能更稳定，从而可节约制造成本，保证芯片性能的稳定性，因此可保证第二半导体芯片实现更高的计算性能，实现半导体芯片高集成度，信号传输速率更高，带宽更大。
在一种可能的设计中，所述第一半导体芯片可以包括串行外设接口SPI模块、通用串行总线USB模块、边界扫描测试JTAG模块、时钟模块中的一个或多个，所述第二半导体芯片包括串化器与解串器SerDes模块或DDR中的至少一个。
通过本实施方式提供的三维堆叠封装，SPI模块、USB模块、JTAG模块、时钟模块中的一个或多个所在的第一半导体芯片可使用等级低的工艺制程，SerDes模块或DDR中的至少一个所在的第二半导体芯片可使用等级高的工艺制程，从而，硅通孔可在工艺制程等级低的第一半导体芯片中制作，不在工艺制程等级高的第二半导体芯片中制作，硅通孔在制程等级低的半导体中良率和性能都比在制程等级高的半导体中有优势，良率更高，性能更稳定，从而可节约制造成本，保证芯片性能的稳定性，因此可保证第二半导体芯片实现更高的计算性能，实现半导体芯片高集成度，信号传输速率更高，带宽更大。
在一种可能的设计中，所述第三半导体芯片的有源面朝向所述第一半导体芯片和所述第二半导体芯片的无源面。
在一种可能的设计中，该三维堆叠封装还包括：
第一氧化层和第二氧化层，所述第一氧化层和第二氧化层设置在所述第三半导体芯片与所述第一半导体芯片之间以及所述第三半导体芯片与所述第二半导体芯片之间，所述第一氧化层和所述第二氧化层键合在一起；
第一金属层和第二金属层，所述第一金属层和所述第二金属层设置在所述第三半导体芯片与所述第一半导体芯片之间，所述第一金属层和所述第二金属层键合在一起。
在一种可能的设计中，该三维堆叠封装还包括：
设置在所述第一半导体芯片与所述第二半导体芯片有源面的焊盘；以及
与所述焊盘电连接的第一重布线层或者基板。
在一种可能的设计中，该三维堆叠封装还包括：
堆叠在所述第三半导体芯片上的第四半导体芯片；
所述第三半导体芯片包括第二硅通孔，所述第二硅通孔形成所述第三半导体芯片和所述第四半导体芯片之间的电连接。
通过本实施方式提供的三维堆叠封装，在第一方面所提供的三维堆叠封装所具有的有益效果的基础上，由于在第三半导体芯片上堆叠了至少一个第四半导体芯片，整个三维堆叠封装的集成度变高，信号传输速率提高，带宽变大。
在一种可能的设计中，该三维堆叠封装还包括：
第二重布线层和第三重布线层，其中，所述第二重布线层设置于所述第三半导体芯片远离所述第一半导体芯片一侧，所述第三重布线层设置于所述第一半导体芯片和所述第二半导体芯片同一侧；
第五半导体芯片，所述第五半导体芯片通过所述第五半导体芯片的焊球与所述第二重布线层电连接。
通过本实施方式提供的三维堆叠封装，相比较现有的POP结构，整个三维堆叠封装的集成度变高，信号传输速率提高，带宽变大。
在一种可能的设计中，该三维堆叠封装还包括：
第一基板和第二基板，其中，所述第一基板设置于所述第三半导体芯片远离所述第一半导体芯片一侧，所述第二基板设置于所述第一半导体芯片和所述第二半导体芯片一侧；
第五半导体芯片，所述第五半导体芯片通过所述第五半导体芯片的焊球与所述第一基板电连接。
通过本实施方式提供的三维堆叠封装，相比较现有的POP结构，整个三维堆叠封装的集成度变高，信号传输速率提高，带宽变大。
第二方面，本申请提供一种三维堆叠封装制造方法，该方法包括：
将第一半导体芯片和第二半导体芯片堆叠在第三半导体芯片上，所述第一半导体芯片与所述第二半导体芯片设置于同一水平面，所述第一半导体芯片的工艺制程等级低于所述第二半导体芯片的工艺制程等级；
在所述第一半导体芯片制作第一硅通孔，所述第一硅通孔形成所述第一半导体芯片和所述第三半导体芯片之间的电连接。
通过第二方面提供的三维堆叠封装制造方法，通过将第三半导体芯片堆叠在第一半导体芯片与第二半导体芯片一侧，在工艺制程等级低的第一半导体芯片中制作第一硅通孔来形成第一半导体芯片和第三半导体芯片之间的电连接，不在工艺制程等级高的第二半导体芯片制作硅通孔，硅通孔在制程等级低的半导体中良率和性能都比在制程等级高的半导体中有优势，良率更高，性能更稳定，从而可节约制造成本，保证芯片性能的稳定性，因此可保证第二半导体芯片实现更高的计算性能，实现半导体芯片高集成度，信号传输速率更高，带宽更大。
在一种可能的设计中，所述第一半导体芯片包括蓝牙模块、通用串行总线USB模块、高速串行计算机扩展总线标准PCIE模块、全球定位系统GPS模块中的一个或多个，所述第二半导体芯片包括中央处理器CPU模块、图形处理器GPU模块、自然处 理单元NPU、调制解调器、双倍速率同步动态随机存储器DDR中的一个或多个。
通过本实施方式提供的三维堆叠封装，蓝牙模块、USB模块、PCIE模块、GPS模块中的一个或多个所在的第一半导体芯片可使用等级低的工艺制程，CPU模块、GPU模块、NPU、调制解调器、DDR中的一个或多个所在的第二半导体芯片可使用等级高的工艺制程，从而，硅通孔可在工艺制程等级低的第一半导体芯片中制作，不在工艺制程等级高的第二半导体芯片中制作，硅通孔在制程等级低的半导体中良率和性能都比在制程等级高的半导体中有优势，良率更高，性能更稳定，从而可节约制造成本，保证芯片性能的稳定性，因此可保证第二半导体芯片实现更高的计算性能，实现半导体芯片高集成度，信号传输速率更高，带宽更大。
在一种可能的设计中，所述第一半导体芯片包括串行外设接口SPI模块、通用串行总线USB模块、边界扫描测试JTAG模块、时钟模块中的一个或多个，所述第二半导体芯片包括串化器与解串器SerDes模块或DDR中的至少一个。
通过本实施方式提供的三维堆叠封装，SPI模块、USB模块、JTAG模块、时钟模块中的一个或多个所在的第一半导体芯片可使用等级低的工艺制程，SerDes模块或DDR中的至少一个所在的第二半导体芯片可使用等级高的工艺制程，从而，硅通孔可在工艺制程等级低的第一半导体芯片中制作，不在工艺制程等级高的第二半导体芯片中制作，硅通孔在制程等级低的半导体中良率和性能都比在制程等级高的半导体中有优势，良率更高，性能更稳定，从而可节约制造成本，保证芯片性能的稳定性，因此可保证第二半导体芯片实现更高的计算性能，实现半导体芯片高集成度，信号传输速率更高，带宽更大。
在一种可能的设计中，所述将第一半导体芯片和第二半导体芯片堆叠在第三半导体芯片上时，将所述第三半导体芯片的有源面朝向所述第一半导体芯片和所述第二半导体芯片的无源面。
在一种可能的设计中，所述方法还包括：
在所述第三半导体芯片与所述第一半导体芯片之间以及所述第三半导体芯片与所述第二半导体芯片之间设置第一氧化层和第二氧化层，将所述第一氧化层和所述第二氧化层键合在一起；
在所述第三半导体芯片与所述第一半导体芯片之间设置第一金属层和第二金属层，将所述第一金属层和所述第二金属层键合在一起。
在一种可能的设计中，所述方法还包括：
在所述第一半导体芯片与所述第二半导体芯片有源面设置焊盘；
设置与所述焊盘电连接的第一重布线层或者基板。
在一种可能的设计中，所述方法还包括：
在所述第三半导体芯片上堆叠第四半导体芯片；
在所述第三半导体芯片制作第二硅通孔，所述第二硅通孔形成所述第三半导体芯片和所述第四半导体芯片之间的电连接。
通过本实施方式提供的三维堆叠封装制造方法，在第二方面所提供的三维堆叠封装制造方法所具有的有益效果的基础上，由于在第三半导体芯片上堆叠了至少一个第四半导体芯片，整个三维堆叠封装的集成度变高，信号传输速率提高，带宽变大。
在一种可能的设计中，所述方法还包括：
在所述第三半导体芯片远离所述第一半导体芯片一侧设置第二重布线层；
在所述第一半导体芯片和所述第二半导体芯片同一侧设置第三重布线层；
将第五半导体芯片的焊球与所述第二重布线层电连接。
通过本实施方式提供的三维堆叠封装制造方法，相比较现有的POP结构，整个三维堆叠封装的集成度变高，信号传输速率提高，带宽变大。
在一种可能的设计中，所述方法还包括：
在所述第三半导体芯片远离所述第一半导体芯片一侧设置第一基板；
在所述第一半导体芯片和所述第二半导体芯片一侧设置第二基板；
将第五半导体芯片的焊球与所述第一基板电连接。
通过本实施方式提供的三维堆叠封装制造方法，相比较现有的POP结构，整个三维堆叠封装的集成度变高，信号传输速率提高，带宽变大。
图1为本申请提供的一种三维堆叠封装实施例的结构示意图；
图2为本申请提供的一种三维堆叠封装实施例的结构示意图；
图3为本申请提供的一种三维堆叠封装实施例的结构示意图；
图4为本申请提供的一种三维堆叠封装实施例的结构示意图；
图5为本申请提供的一种三维堆叠封装实施例的结构示意图；
图6为本申请提供的一种三维堆叠封装制造方法的流程图；
图7为本申请提供的一种三维堆叠封装制造方法的流程图；
图8为本申请提供的一种三维堆叠封装制造方法的流程图；
图9为将4个晶圆堆叠的示意图；
图10为将工艺制程等级低的半导体芯片与工艺制程等级高的半导体芯片堆叠到第四晶圆上的示意图；
图11为在第一半导体芯片上制作硅通孔的示意图；
图12为完成塑封的结构示意图；
图13为在工艺制程等级低的半导体芯片和工艺制程等级高的半导体芯片表面形成重布线层的示意图；
图14为去掉载板后的示意图；
图15为完成植球的示意图。
本申请实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明，本申请实施例中被描述为“示例性的”或者“例如”的任何实施例或方案不应被解释为比其它实施例或方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
在现有的三维集成电路结构中，存储芯片堆叠在AP芯片之上，AP芯片中的TSV 用于上层存储芯片与下层AP芯片之间信号的互连以及上层存储芯片的供电。随着半导体芯片的工艺持续演进，AP芯片持续使用业界最先进制造工艺，若在最先进制造工艺生产的AP芯片中预留空间制作TSV，一方面TSV制程良率较低，芯片性能稳定性较差，导致制造成本较高。另一方面，TSV数量多，所占的面积较大，会将AP芯片的模块划分的比较零散，导致芯片计算性能下降。为解决这一问题，本申请提供一种三维堆叠封装及三维堆叠封装制造方法，本申请的三维堆叠封装包括第一半导体芯片、第二半导体芯片和第三半导体芯片，第三半导体芯片堆叠在第一半导体芯片与第二半导体芯片一侧，第一半导体芯片的工艺制程等级低于第二半导体芯片的工艺制程等级，通过在工艺制程等级低的第一半导体芯片中制作第一硅通孔来形成第一半导体芯片和第三半导体芯片之间的电连接及通信连接，不在工艺制程等级高的第二半导体芯片制作硅通孔，硅通孔在制程等级低的半导体中良率和性能都比在制程等级高的半导体中有优势，良率更高，性能更稳定，从而可节约制造成本，保证芯片性能的稳定性，因此可保证第二半导体芯片实现更高的计算性能，实现半导体芯片高集成度，信号传输速率更高，带宽更大。下面结合附图详细说明本申请提供的三维堆叠封装的结构以及三维堆叠封装制造方法的具体过程。
图1为本申请提供的一种三维堆叠封装实施例的结构示意图，如图1所示，本实施例的三维堆叠封装可以包括第一半导体芯片110、第二半导体芯片120和第三半导体芯片100，其中，第一半导体芯片110与第二半导体芯片120设置于同一水平面，第三半导体芯片100堆叠在第一半导体芯片110与第二半导体芯片120一侧。其中第一半导体芯片110的工艺制程等级低于第二半导体芯片120的工艺制程等级，例如第二半导体芯片120的工艺制程等级为5nm或7nm，第一半导体芯片110的工艺制程等级为10nm等。
第一半导体芯片110包括第一硅通孔111，第一硅通孔111形成第一半导体芯片110和第三半导体芯片100之间的电连接。
在一种可实施的方式中，第一半导体芯片包括蓝牙模块、通用串行总线(Universal Serial Bus，USB)模块、高速串行计算机扩展总线标准(Peripheral Component Interconnect Express，PCIE)模块和全球定位系统(Global Positioning System，GPS)模块中的一个或多个，第二半导体芯片包括中央处理器(Central Processing Unit，CPU)、图形处理器(Graphic Processing Unit，GPU)、自然处理单元(Natural Processing Unit，NPU)、调制解调器(Modem)和双倍速率同步动态随机存储器(Double Data Rate，DDR)中的一个或多个。
本实施方式中，蓝牙模块、USB模块、PCIE模块、GPS模块中的一个或多个所在的第一半导体芯片可使用等级低的工艺制程，CPU模块、GPU模块、NPU、调制解调器、DDR中的一个或多个所在的第二半导体芯片可使用等级高的工艺制程，从而，硅通孔可在工艺制程等级低的第一半导体芯片中制作，不在工艺制程等级高的第二半导体芯片中制作，硅通孔在制程等级低的半导体中良率和性能都比在制程等级高的半导体中有优势，良率更高，性能更稳定，从而可节约制造成本，保证芯片性能的稳定性，因此可保证第二半导体芯片实现更高的计算性能，实现半导体芯片高集成度，信号传输速率更高，带宽更大。
在另一种可实施的方式中，第一半导体芯片包括串行外设接口(Serial Peripheral Interface，SPI)模块、USB模块、边界扫描测试(Joint Test Action Group，JTAG)模块和时钟(CLK)模块中的一个或多个，第二半导体芯片包括串化器与解串器SerDes模块或DDR中的至少一个。
本实施方式中，SPI模块、USB模块、JTAG模块、时钟模块中的一个或多个所在的第一半导体芯片可使用等级低的工艺制程，SerDes模块或DDR中的至少一个所在的第二半导体芯片可使用等级高的工艺制程，从而，硅通孔可在工艺制程等级低的第一半导体芯片中制作，不在工艺制程等级高的第二半导体芯片中制作，硅通孔在制程等级低的半导体中良率和性能都比在制程等级高的半导体中有优势，良率更高，性能更稳定，从而可节约制造成本，保证芯片性能的稳定性，因此可保证第二半导体芯片实现更高的计算性能，实现半导体芯片高集成度，信号传输速率更高，带宽更大。
可选的，在另一种可实施的方式中，第一半导体芯片110可以包括无线网络(WI-FI)模块、蓝牙模块、USB模块、PCIE模块、GPS模块和通用闪存存储(Universal Flash Storage，UFS)模块中的一个或多个，第二半导体芯片120包括CPU、GPU、NPU、调制解调器、DDR和媒体(Media)模块中的一个或多个。
本实施方式中，WI-FI模块、蓝牙模块、USB模块、PCIE模块、GPS模块和UFS模块中的一个或多个所在的第一半导体芯片可使用等级低的工艺制程，CPU、GPU、NPU、调制解调器、DDR和媒体模块中的一个或多个所在的第二半导体芯片可使用等级高的工艺制程，从而，硅通孔可在工艺制程等级低的第一半导体芯片中制作，不在工艺制程等级高的第二半导体芯片中制作，硅通孔在制程等级低的半导体中良率和性能都比在制程等级高的半导体中有优势。
在另一种可实施的方式中，第一半导体芯片110可以包括SPI模块、USB模块、通用异步收发传输器(Universal Asynchronous Receiver/Transmitter，UART)模块、JTAG模块、时钟模块和电源管理总线(Power Management Bus，PMBUS)模块中的一个或多个，第二半导体芯片120可以包括串化器(Serializer)和解串器(Deserializer)SerDes模块或DDR中的至少一个，即第二半导体芯片120可以包括SerDes模块，或者DDR，或者第二半导体芯片120可以包括SerDes模块和DDR。
本实施方式中，SPI模块、USB模块、UART模块、JTAG模块、时钟模块和PMBUS模块中的一个或多个所在的第一半导体芯片可使用等级低的工艺制程，SerDes模块或DDR中的至少一个所在的第二半导体芯片可使用等级高的工艺制程，从而，硅通孔可在工艺制程等级低的第一半导体芯片中制作，不在工艺制程等级高的第二半导体芯片中制作，硅通孔在制程等级低的半导体中良率和性能都比在制程等级高的半导体中有优势。
作为一种可实施的方式，第三半导体芯片100堆叠在第一半导体芯片110与第二半导体芯片120一侧时，第三半导体芯片100的有源面朝向第一半导体芯片110和第二半导体芯片120的无源面。
如图1所示，本实施例的三维堆叠封装还可以包括第一氧化层101、第二氧化层103和第一金属层102和第二金属层104，其中，第一氧化层101和第二氧化层103设置在第三半导体芯片100与第一半导体芯片110之间以及第三半导体芯片100与第 二半导体芯片120之间，第一氧化层101和第二氧化层103键合在一起。第一金属层102和第二金属层104设置在第三半导体芯片100与第一半导体芯片110之间，第一金属层102和第二金属层104键合在一起。
如图1所示，本实施例的三维堆叠封装还可以包括设置在第一半导体芯片110有源面的焊盘113，以及介质层112，还可以包括设置在第二半导体芯片120有源面的焊盘115，以及介质层114；以及与焊盘电连接的第一重布线层(140和141)或者基板(140和141)，还有介质层142。图1所示的三维堆叠封装还包括塑封件430，第一重布线层(140和141)和介质层142背面植焊球150，或者基板(140和141)和介质层142背面植焊球150，形成三维堆叠的结构。第三半导体芯片100与第一半导体芯片110通过第一金属层102、第二金属层104、第一硅通孔、焊盘113和第一重布线层或基板(140和141)连接到焊球150，第二半导体芯片120通过焊盘115、第一重布线层或基板(140和141)连接到焊球150，实现第一半导体芯片110、第二半导体芯片120和第三半导体芯片100的通信互连，包括电连接与信号连接。
作为一种可实施的方式，本实施例中的第二半导体芯片120可以是包括AP芯片的部分功能模块，第一半导体芯片110可以是包括AP芯片的部分功能模块，第三半导体芯片100可以是存储芯片、逻辑芯片或其它任何功能芯片。
本实施例提供的三维堆叠封装，第三半导体芯片堆叠在第一半导体芯片与第二半导体芯片一侧，通过在工艺制程等级低的第一半导体芯片中制作第一硅通孔来形成第一半导体芯片和第三半导体芯片之间的电连接，不在工艺制程等级高的第二半导体芯片制作硅通孔，硅通孔在制程等级低的半导体中良率和性能都比在制程等级高的半导体中有优势，良率更高，性能更稳定，从而可节约制造成本，保证芯片性能的稳定性，因此可保证第二半导体芯片实现更高的计算性能，实现半导体芯片高集成度，信号传输速率更高，带宽更大。
图2为本申请提供的一种三维堆叠封装实施例的结构示意图，如图2所示，本实施例的三维堆叠封装在图1所示的三维堆叠封装结构的基础上，进一步地，还可以包括堆叠在第三半导体芯片100上的第四半导体芯片160，堆叠时，可以是第四半导体芯片的有源面朝向第三半导体芯片的无源面，本实施例中，第三半导体芯片100包括第二硅通孔121，第二硅通孔121形成第三半导体芯片100和第四半导体芯片160之间的电连接。
如图2所示，本实施例的三维堆叠封装还包括第三氧化层105和第四氧化层106，第三氧化层105和第四氧化层106设置在第四半导体芯片160与第三半导体芯片100之间，第三氧化层105和第四氧化层106键合在一起。以及第一金属层107和第二金属层108，第一金属层107和第二金属层108设置在第四半导体芯片160与第三半导体芯片100之间，第一金属层107和第二金属层108键合在一起。
可选的，本实施例中的第四半导体芯片160可以是存储芯片、逻辑芯片或其它任何功能芯片。
可以理解的是，堆叠在第三半导体芯片100上的第四半导体芯片160可以是多个，堆叠时，可以是上一层半导体芯片的有源面朝向下一层半导体芯片的无源面，下面以堆叠在第三半导体芯片100上的半导体芯片为3个为例进行说明。
本实施例中，在图1所示三维堆叠封装所具有的有益效果的基础上，由于在第三半导体芯片上堆叠至少一个第四半导体芯片，整个三维堆叠封装的集成度变高，信号传输速率提高，带宽变大。
图3为本申请提供的一种三维堆叠封装实施例的结构示意图，如图3所示，本实施例的三维堆叠封装在图1所示的三维堆叠封装结构的基础上，进一步地，还可以包括堆叠在第三半导体芯片100上的第四半导体芯片160、第六半导体芯片170和第七半导体芯片180，第三半导体芯片100包括第二硅通孔121，第四半导体芯片160包括第三硅通孔131，第六半导体芯片170包括第四硅通孔151，第三硅通孔131形成第四半导体芯片160和第五半导体芯片170之间的电连接，第四硅通孔151形成第六半导体芯片170和第七半导体芯片180之间的电连接。
其中，第四半导体芯片160与第六半导体芯片170之间设置第五氧化层203和第六氧化层204，以及第五金属层201和第六金属层202，第五氧化层203和第六氧化层204键合在一起，第五金属层201和第六金属层202键合在一起。第六半导体芯片170与第七半导体芯片180之间设置第七氧化层205和第八氧化层206，以及第七金属层207和第八金属层208，第七氧化层205和第八氧化层206键合在一起，第七金属层207和第八金属层208键合在一起。
可选的，本实施例中的第四半导体芯片160、第六导体芯片170和第七半导体芯片180可以是存储芯片、逻辑芯片或其它任何功能芯片。
本实施例中，在图1所示三维堆叠封装所具有的有益效果的基础上，由于在第三半导体芯片上堆叠第四半导体芯片、第六导体芯片和第七半导体芯片，整个三维堆叠封装的集成度变高，信号传输速率提高，带宽变大。
作为一种可实施的方式，在图1-图3任一种三维堆叠封装的基础上，还可以在该三维堆叠封装上面再加一个半导体芯片，形成封装堆叠层(Package-On-Package，POP)结构，实现顶部半导体芯片和下面三维堆叠封装内半导体芯片的通信。
以图1所示的三维堆叠封装为例，图4为本申请提供的一种三维堆叠封装实施例的结构示意图，如图4所示，本实施例的三维堆叠封装可以包括：第一半导体芯片110、第二半导体芯片120和第三半导体芯片100，其中，第一半导体芯片110与第二半导体芯片120设置于同一水平面，第三半导体芯片100堆叠在第一半导体芯片110与第二半导体芯片120一侧。其中第一半导体芯片110的工艺制程等级低于第二半导体芯片120的工艺制程等级，例如第二半导体芯片120的工艺制程等级为5nm或7nm，第一半导体芯片110的工艺制程等级为10nm等。
第一半导体芯片110包括第一硅通孔111，第一硅通孔111形成第一半导体芯片110和第三半导体芯片100之间的电连接。其中第一半导体芯片110和第二半导体芯片120可以包括的模块可参见图1所示实施例中的描述，此处不再赘述。
本实施例中，作为一种可实施的方式，第三半导体芯片100堆叠在第一半导体芯片110与第二半导体芯片120一侧时，第三半导体芯片100的有源面朝向第一半导体芯片110和第二半导体芯片120的无源面。
如图4所示，本实施例的三维堆叠封装还可以包括第一氧化层101、第二氧化层103和第一金属层102和第二金属层104，其中，第一氧化层101和第二氧化层103 设置在第三半导体芯片100与第一半导体芯片110之间以及第三半导体芯片100与第二半导体芯片120之间，第一氧化层101和第二氧化层103键合在一起。第一金属层102和第二金属层104设置在第三半导体芯片100与第一半导体芯片110之间，第一金属层102和第二金属层104键合在一起。
如图4所示，本实施例的三维堆叠封装还可以包括设置在第一半导体芯片110有源面的焊盘113，以及介质层112，还可以包括设置在第二半导体芯片120有源面的焊盘115，以及介质层114。
如图4所示，本实施例的三维堆叠封装还可以包括第二重布线层411和第三重布线层440以及第五半导体芯片400，其中，第二重布线层411设置于第三半导体芯片100远离第一半导体芯片110一侧，第三重布线层440设置于第一半导体芯片110和第二半导体芯片120同一侧。本实施例中，第一半导体芯片110、第二半导体芯片120和第三半导体芯片100形成的芯片结构外围是塑封件414，在塑封件414中开孔、镀铜形成通过塑封胶的孔(Through Molding Via，TMV)412，第二重布线层411设置在TMV412的上方，介质层410上预留有焊球404焊接的焊盘位置，第五半导体芯片400通过第五半导体芯片400的焊球404与第二重布线层411电连接，具体可以是第五半导体芯片400的焊球404焊接在下面介质层410上预留的焊球位置，形成POP结构。本实施例中的三维堆叠封装结构还包括在第三重布线层440下面植的焊球441，最终实现第五半导体芯片400、第三半导体芯片100、第一半导体芯片110和第二半导体芯片120的通信互连。
作为另一种可实施的方式，图4中所示的第二重布线层411还可以是第一基板，第三重布线层440还可以是第二基板，第五半导体芯片400通过第五半导体芯片400的焊球404与第一基板电连接。
本实施例中，第五半导体芯片400可以是存储芯片、逻辑芯片或其它任何功能芯片。
作为一种可实施的方式，图5为本申请提供的一种三维堆叠封装实施例的结构示意图，如图5所示，图5示出了第五半导体芯片400的一种可能的结构，第五半导体芯片400包括第八半导体芯片400A和第九半导体芯片400B、第三基板403和焊球404，第八半导体芯片400A和第九半导体芯片400B通过金属打线(wire bonding)401实现芯片上输入输出(IO)Pad和电源地Pad与第三基板403连接，塑封件402保护芯片和金线401。
本实施例中，相比较现有的POP结构，整个三维堆叠封装的集成度变高，信号传输速率提高，带宽变大。
图6为本申请提供的一种三维堆叠封装制造方法的流程图，如图6所示，本实施例的制造方法可以包括：
S101、将第一半导体芯片和第二半导体芯片堆叠在第三半导体芯片上，第一半导体芯片与第二半导体芯片设置于同一水平面，第一半导体芯片的工艺制程等级低于第二半导体芯片的工艺制程等级。
S102、在第一半导体芯片制作第一硅通孔，第一硅通孔形成第一半导体芯片和第三半导体芯片之间的电连接。
在一种可实施的方式中，第一半导体芯片包括蓝牙模块、USB模块、PCIE模块、GPS模块中的一个或多个，第二半导体芯片包括CPU、GPU、NPU、调制解调器和DDR中的一个或多个。
在另一种可实施的方式中，第一半导体芯片包括SPI模块、USB模块、JTAG模块和时钟模块中的一个或多个，第二半导体芯片包括串化器与解串器SerDes模块或DDR中的至少一个。
可选的，在另一种可实施的方式中，第一半导体芯片可以包括WI-FI模块、蓝牙模块、USB模块、PCIE模块、GPS模块和UFS模块中的一个或多个，第二半导体芯片120包括CPU、GPU、NPU、调制解调器、DDR和媒体模块中的一个或多个。
在另一种可实施的方式中，第一半导体芯片可以包括SPI模块、USB模块、UART模块、JTAG模块、时钟模块和PMBUS模块中的一个或多个，第二半导体芯片可以包括SerDes模块或DDR中的至少一个。
本实施例中，可选的，将第一半导体芯片和第二半导体芯片堆叠在第三半导体芯片上时，将第三半导体芯片的有源面朝向第一半导体芯片和第二半导体芯片的无源面。
本实施例中，进一步地，还可以包括：
S103、在第三半导体芯片与第一半导体芯片之间以及第三半导体芯片与第二半导体芯片之间设置第一氧化层和第二氧化层，将第一氧化层和第二氧化层键合在一起。
S104、在第三半导体芯片与第一半导体芯片之间设置第一金属层和第二金属层，将第一金属层和第二金属层键合在一起。
本实施例中，进一步地，还可以包括：
在第一半导体芯片与第二半导体芯片有源面设置焊盘，设置与焊盘电连接的第一重布线层或者基板。
本实施例提供的三维堆叠封装制造方法，通过将第三半导体芯片堆叠在第一半导体芯片与第二半导体芯片一侧，在工艺制程等级低的第一半导体芯片中制作第一硅通孔来形成第一半导体芯片和第三半导体芯片之间的电连接，不在工艺制程等级高的第二半导体芯片制作硅通孔，硅通孔在制程等级低的半导体中良率和性能都比在制程等级高的半导体中有优势，良率更高，性能更稳定，从而可节约制造成本，保证芯片性能的稳定性，因此可保证第二半导体芯片实现更高的计算性能，实现半导体芯片高集成度，信号传输速率更高，带宽更大。
图7为本申请提供的一种三维堆叠封装制造方法的流程图，如图7所示，本实施例的方法可以包括：
S201、将第一半导体芯片和第二半导体芯片堆叠在第三半导体芯片上，第一半导体芯片与第二半导体芯片设置于同一水平面，第一半导体芯片的工艺制程等级低于第二半导体芯片的工艺制程等级。
S202、在第一半导体芯片制作第一硅通孔，第一硅通孔形成第一半导体芯片和第三半导体芯片之间的电连接。
S203、在第三半导体芯片与第一半导体芯片之间以及第三半导体芯片与第二半导体芯片之间设置第一氧化层和第二氧化层，将第一氧化层和第二氧化层键合在一起。
S204、在第三半导体芯片与第一半导体芯片之间设置第一金属层和第二金属层， 将第一金属层和第二金属层键合在一起。
S205、在第一半导体芯片与第二半导体芯片有源面设置焊盘，设置与焊盘电连接的第一重布线层或者基板。
S206、在第三半导体芯片上堆叠第四半导体芯片，在第三半导体芯片制作第二硅通孔，第二硅通孔形成第三半导体芯片和第四半导体芯片之间的电连接。
本实施例提供的三维堆叠封装制造方法，在图6所示三维堆叠封装制造方法所具有的有益效果的基础上，由于在第三半导体芯片上堆叠至少一个第四半导体芯片，整个三维堆叠封装的集成度变高，信号传输速率提高，带宽变大。
本实施例中，为实现在图6所示实施例中的三维堆叠封装上面再加一个半导体芯片，形成POP结构，图8为本申请提供的一种三维堆叠封装制造方法的流程图，如图8所示，本实施例的方法可以包括：
S301、将第一半导体芯片和第二半导体芯片堆叠在第三半导体芯片上，第一半导体芯片与第二半导体芯片设置于同一水平面，第一半导体芯片的工艺制程等级低于第二半导体芯片的工艺制程等级。
S302、在第一半导体芯片制作第一硅通孔，第一硅通孔形成第一半导体芯片和第三半导体芯片之间的电连接。
S303、在第三半导体芯片与第一半导体芯片之间以及第三半导体芯片与第二半导体芯片之间设置第一氧化层和第二氧化层，将第一氧化层和第二氧化层键合在一起。
S304、在第三半导体芯片与第一半导体芯片之间设置第一金属层和第二金属层，将第一金属层和第二金属层键合在一起。
S305、在第一半导体芯片与第二半导体芯片有源面设置焊盘。
S306、在第三半导体芯片远离第一半导体芯片一侧设置第二重布线层，在第一半导体芯片和第二半导体芯片同一侧设置第三重布线层，将第五半导体芯片的焊球与第二重布线层电连接。
或者，S306还可以为：在第三半导体芯片远离第一半导体芯片一侧设置第一基板，在第一半导体芯片和第二半导体芯片一侧设置第二基板，将第五半导体芯片的焊球与第一基板电连接。
本实施例提供的三维堆叠封装制造方法，相比较现有的POP结构，整个三维堆叠封装的集成度变高，信号传输速率提高，带宽变大。
下面通过一个具体的实施例，以堆叠在图7所示的第三半导体芯片上的半导体芯片为3个为例，详细说明图7所示的三维堆叠封装制造方法的工艺流程。
图9-图15为本申请提供的三维堆叠封装制造方法的工艺步骤的剖视图。
图9为将4个晶圆堆叠的示意图，如图9所示，首先第一晶圆301堆叠在载板320上，第一晶圆301有源面向上，第二晶圆302无源面向下，根据实际需要选择合适的键合方式，将金属层308_1与金属层308_2键合在一起，氧化层312_1与氧化层312_2键合在一起，再制作硅通孔315，完成第一晶圆301与第二晶圆302的堆叠。采用相同的工艺方法，将第三晶圆303的无源面与第二晶圆302的有源面堆叠，金属层307_1与金属层307_2键合在一起，氧化层311_1与氧化层311_2键合在一起，再制作硅通孔314，完成第二晶圆302与第三晶圆303的堆叠。采用相同的工艺方法，第四晶圆 304的无源面与第三晶圆303的有源面堆叠，金属层306_1与金属层306_2键合在一起，氧化层310_1与氧化层310_2键合在一起，再制作硅通孔313，完成第四晶圆304与第三晶圆303的堆叠。该步骤完成多层晶圆的堆叠过程。
图10为将工艺制程等级低的半导体芯片与工艺制程等级高的半导体芯片堆叠到第四晶圆上的示意图，参见图10，工艺制程等级低的半导体芯片和工艺制程等级高的半导体芯片是两个芯片的工艺制程等级相比较而言，是相对的，将工艺制程等级低的半导体芯片340的无源面堆叠在第四晶圆304有源面上面，将金属层305_1与金属层305_2键合在一起，氧化层309_1与氧化层309_2键合在一起。接着将工艺制程等级高的半导体芯片330无源面堆叠在第四晶圆304的有源面上面，氧化层309_1与氧化层309_2键合在一起。
图11为在第一半导体芯片上制作硅通孔的示意图，参见图11，在工艺制程等级低的半导体芯片340上制作硅通孔316，完成通过该工艺制程等级低的半导体芯片给堆叠第四晶圆304、第三晶圆303、第二晶圆302和第一晶圆301供电的路径，以及信号互连的路径。
图12为完成塑封的结构示意图，参见图12，对已经完成堆叠的整体芯片结构，制作塑封件350把芯片保护起来。
图13为在工艺制程等级低的半导体芯片和工艺制程等级高的半导体芯片表面形成重布线层的示意图，参见图13，在工艺制程等级高的半导体芯片330上形成焊盘360和介质层331，在工艺制程等级低的半导体芯片340上形成焊盘380和介质层341，再在介质层341和介质层331上面形成一层或者多层重布线层361和介质层362。
图14为去掉载板后的示意图，参见图14，去掉载板320。
图15为完成植球的示意图，参见图15，完成植球370，最终形成一个完整的芯片堆叠，实现通信互连。
Claims (18)
- 一种三维堆叠封装，其特征在于，包括：第一半导体芯片、第二半导体芯片和第三半导体芯片；所述第一半导体芯片与所述第二半导体芯片设置于同一水平面，所述第三半导体芯片堆叠在所述第一半导体芯片与所述第二半导体芯片一侧；所述第一半导体芯片的工艺制程等级低于所述第二半导体芯片的工艺制程等级；所述第一半导体芯片包括第一硅通孔，所述第一硅通孔形成所述第一半导体芯片和所述第三半导体芯片之间的电连接。
- 根据权利要求1所述的三维堆叠封装，其特征在于，所述第一半导体芯片包括蓝牙模块、通用串行总线USB模块、高速串行计算机扩展总线标准PCIE模块、全球定位系统GPS模块中的一个或多个，所述第二半导体芯片包括中央处理器CPU模块、图形处理器GPU模块、自然处理单元NPU、调制解调器、双倍速率同步动态随机存储器DDR中的一个或多个。
- 根据权利要求1所述的三维堆叠封装，其特征在于，所述第一半导体芯片包括串行外设接口SPI模块、通用串行总线USB模块、边界扫描测试JTAG模块、时钟模块中的一个或多个，所述第二半导体芯片包括串化器与解串器SerDes模块或DDR中的至少一个。
- 根据权利要求1-3任一项所述的三维堆叠封装，其特征在于，所述第三半导体芯片的有源面朝向所述第一半导体芯片和所述第二半导体芯片的无源面。
- 根据权利要求1-4任一项所述的三维堆叠封装，其特征在于，还包括：第一氧化层和第二氧化层，所述第一氧化层和第二氧化层设置在所述第三半导体芯片与所述第一半导体芯片之间以及所述第三半导体芯片与所述第二半导体芯片之间，所述第一氧化层和所述第二氧化层键合在一起；第一金属层和第二金属层，所述第一金属层和所述第二金属层设置在所述第三半导体芯片与所述第一半导体芯片之间，所述第一金属层和所述第二金属层键合在一起。
- 根据权利要求1-5任一项所述的三维堆叠封装，其特征在于，还包括：设置在所述第一半导体芯片与所述第二半导体芯片有源面的焊盘；以及与所述焊盘电连接的第一重布线层或者基板。
- 根据权利要求1-6任一项所述的三维堆叠封装，其特征在于，还包括：堆叠在所述第三半导体芯片上的第四半导体芯片；所述第三半导体芯片包括第二硅通孔，所述第二硅通孔形成所述第三半导体芯片和所述第四半导体芯片之间的电连接。
- 根据权利要求1-5任一项所述的三维堆叠封装，其特征在于，还包括：第二重布线层和第三重布线层，其中，所述第二重布线层设置于所述第三半导体芯片远离所述第一半导体芯片一侧，所述第三重布线层设置于所述第一半导体芯片和所述第二半导体芯片同一侧；第五半导体芯片，所述第五半导体芯片通过所述第五半导体芯片的焊球与所述第二重布线层电连接。
- 根据权利要求1-5任一项所述的三维堆叠封装，其特征在于，还包括：第一基板和第二基板，其中，所述第一基板设置于所述第三半导体芯片远离所述第一半导体芯片一侧，所述第二基板设置于所述第一半导体芯片和所述第二半导体芯片一侧；第五半导体芯片，所述第五半导体芯片通过所述第五半导体芯片的焊球与所述第一基板电连接。
- 一种三维堆叠封装制造方法，其特征在于，包括：将第一半导体芯片和第二半导体芯片堆叠在第三半导体芯片上，所述第一半导体芯片与所述第二半导体芯片设置于同一水平面，所述第一半导体芯片的工艺制程等级低于所述第二半导体芯片的工艺制程等级；在所述第一半导体芯片制作第一硅通孔，所述第一硅通孔形成所述第一半导体芯片和所述第三半导体芯片之间的电连接。
- 根据权利要求10所述的方法，其特征在于，所述第一半导体芯片包括蓝牙模块、通用串行总线USB模块、高速串行计算机扩展总线标准PCIE模块、全球定位系统GPS模块中的一个或多个，所述第二半导体芯片包括中央处理器CPU模块、图形处理器GPU模块、自然处理单元NPU、调制解调器、双倍速率同步动态随机存储器DDR中的一个或多个。
- 根据权利要求10所述的方法，其特征在于，所述第一半导体芯片包括串行外设接口SPI模块、通用串行总线USB模块、边界扫描测试JTAG模块、时钟模块中的一个或多个，所述第二半导体芯片包括串化器与解串器SerDes模块或DDR中的至少一个。
- 根据权利要求10-12任一项所述的方法，其特征在于，所述将第一半导体芯片和第二半导体芯片堆叠在第三半导体芯片上时，将所述第三半导体芯片的有源面朝向所述第一半导体芯片和所述第二半导体芯片的无源面。
- 根据权利要求10-13任一项所述的方法，其特征在于，所述方法还包括：在所述第三半导体芯片与所述第一半导体芯片之间以及所述第三半导体芯片与所述第二半导体芯片之间设置第一氧化层和第二氧化层，将所述第一氧化层和所述第二氧化层键合在一起；在所述第三半导体芯片与所述第一半导体芯片之间设置第一金属层和第二金属层，将所述第一金属层和所述第二金属层键合在一起。
- 根据权利要求10-14任一项所述的方法，其特征在于，所述方法还包括：在所述第一半导体芯片与所述第二半导体芯片有源面设置焊盘；设置与所述焊盘电连接的第一重布线层或者基板。
- 根据权利要求10-15任一项所述的方法，其特征在于，所述方法还包括：在所述第三半导体芯片上堆叠第四半导体芯片；在所述第三半导体芯片制作第二硅通孔，所述第二硅通孔形成所述第三半导体芯片和所述第四半导体芯片之间的电连接。
- 根据权利要求10-14任一项所述的方法，其特征在于，所述方法还包括：在所述第三半导体芯片远离所述第一半导体芯片一侧设置第二重布线层；在所述第一半导体芯片和所述第二半导体芯片同一侧设置第三重布线层；将第五半导体芯片的焊球与所述第二重布线层电连接。
- 根据权利要求10-14任一项所述的方法，其特征在于，所述方法还包括：在所述第三半导体芯片远离所述第一半导体芯片一侧设置第一基板；在所述第一半导体芯片和所述第二半导体芯片一侧设置第二基板；将第五半导体芯片的焊球与所述第一基板电连接。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |