JP2015119038A - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP2015119038A
JP2015119038A JP2013261419A JP2013261419A JP2015119038A JP 2015119038 A JP2015119038 A JP 2015119038A JP 2013261419 A JP2013261419 A JP 2013261419A JP 2013261419 A JP2013261419 A JP 2013261419A JP 2015119038 A JP2015119038 A JP 2015119038A
Authority
JP
Japan
Prior art keywords
chip
peripheral circuit
semiconductor chip
semiconductor device
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2013261419A
Other languages
English (en)
Inventor
山道　新太郎
Shintaro Yamamichi
新太郎 山道
中村　篤
Atsushi Nakamura
篤 中村
雅之 伊藤
Masayuki Ito
雅之 伊藤
直人 田岡
Naoto Taoka
直人 田岡
森　健太郎
Kentaro Mori
健太郎 森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2013261419A priority Critical patent/JP2015119038A/ja
Priority to TW103142091A priority patent/TW201528470A/zh
Priority to KR1020140181599A priority patent/KR20150071656A/ko
Priority to CN201410798449.7A priority patent/CN104733463A/zh
Priority to US14/574,662 priority patent/US20150171066A1/en
Publication of JP2015119038A publication Critical patent/JP2015119038A/ja
Priority to HK15107363.7A priority patent/HK1206868A1/xx
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3142—Sealing arrangements between parts, e.g. adhesion promotors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49833—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers the chip support structure consisting of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45139—Silver (Ag) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83192—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on another item or body to be connected to the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/145—Organic substrates, e.g. plastic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/147—Semiconductor insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/14—Mountings, e.g. non-detachable insulating substrates characterised by the material or its electrical properties
    • H01L23/15—Ceramic or glass substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49866—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers characterised by the materials
    • H01L23/49894—Materials of the insulating layers or coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00011—Not relevant to the scope of the group, the symbol of which is combined with the symbol of this group
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • General Engineering & Computer Science (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】半導体集積回路装置の性能を向上させる。
【解決手段】半導体装置１は、配線基板２上に搭載された周辺回路チップ３およびロジックチップ４を有する。配線部材２と周辺回路チップ３とは電気的に接続され、周辺回路チップ３とロジックチップ４とは電気的に接続されている。周辺回路チップ３には、第１周辺回路、電源制御回路、温度センサおよび第１ＲＡＭが形成されており、ロジックチップ４には、ＣＰＵ、第２周辺回路および第２ＲＡＭが形成されている。第１周辺回路および第１ＲＡＭは、第１のプロセスルールに基づいて製造されており、ＣＰＵ、第２周辺回路および前記第２ＲＡＭは、第１のプロセスルールよりも微細な第２のプロセスルールに基づいて製造されている。
【選択図】図４

Description

本発明は、半導体装置の技術に関し、特に、パッケージ内に半導体チップが搭載された半導体装置に適用して有効な技術に関するものである。
特開２００７−２２７５３７号公報（特許文献１）には、異なるプロセスで形成されるメモリ部とコントローラ部とを分離して別チップでそれぞれ形成し、それを積層構造のマルチチップパッケージ（Multi chip package；ＭＣＰ）技術により１つの半導体装置とする技術が記載されている。
また、特開２０１０−６２３２８号公報（特許文献２）には、半導体チップを三次元に積層するＣｏＣ（Chip on chip)、または、スタック型ＭＣＰ等と称される半導体装置が記載されている。上記特許文献２では、ダイパッドまたはフィルム状基板に固定された第１の半導体チップに、平面視において第１の半導体チップより小さい第２の半導体チップが、互いに対向配置した状態で電気的に接続される。また、上記特許文献２では、第２の半導体チップと半導体装置の外部との間で信号の送受を行うための信号用の端子部を、第２の半導体チップの側方位置の第１の半導体チップ上に形成する。
特開２００７−２２７５３７号公報 特開２０１０−６２３２８号公報
半導体装置の電子回路（以下、単に「回路」とも称する）上において、絶縁されていて本来流れないはずの場所または経路で電流が漏れ出す、すなわち、リーク電流（漏れ電流）が発生する、という課題がある。このリーク電流は、半導体装置が動作する際の周囲の温度（環境温度）の上昇に伴って増大する。また、リーク電流が発生（増大）すると、半導体チップ自体が発熱する発熱量が増加する。そして、半導体装置の温度が上昇し続け、半導体装置が正常に動作しなくなるおそれがある。
本願発明者は、半導体装置を製造する際のプロセスルールが、例えば９０ｎｍから６５ｎｍ、４０ｎｍおよび２８ｎｍへと微細化するのに伴って、上記リーク電流がより増大すること、さらには、半導体装置の温度がより上昇し続けることを、予測した。
また、本願発明者の検討によれば、上記の課題が発生する要因は、以下の点にもあることを見出した。
中央演算処理装置（Central Processing Unit；ＣＰＵ）を有する１つの半導体チップには、上記ＣＰＵを含めて、ローカルＲＡＭ制御部、ＲＡＭおよびフラッシュメモリなどのメモリ、ＣＡＮモジュール、外部インタフェース回路、ならびに電源制御回路など、複数の回路が形成されている。
半導体装置の高集積化、高速化、または低消費電力化等を実現するためには、上記の複数の回路のうち、少なくともＣＰＵは、相対的に微細な（細かい）プロセスルールに基づいて製造、すなわち、ハイエンドプロセス（先端プロセス）により製造される必要がある。しかし、上記した複数の回路のうちのＣＰＵ以外のものの中には、ハイエンドプロセスにおけるプロセスルールよりも微細でない（粗い）プロセスルールに基づいて製造、すなわち、ローエンドプロセス（レガシープロセス）により製造されることが可能な回路も存在する。
しかしながら、１つの半導体チップを、プロセスルールが互いに異なる複数の製造プロセスにより製造することは、困難である。
そこで、上記した複数の回路のうちのＣＰＵ以外のものであって、いわゆるローエンドプロセスにより製造されることが可能な回路を、ＣＰＵを製造する際のプロセスルールと同じプロセスルールに基づいて製造、すなわち、ハイエンドプロセスにより製造することが考えられる。
しかし、上記のように、互いに異なる複数の製造プロセスにより製造することが困難であることへの対応策として、半導体チップに含まれる全ての回路を、ハイエンドプロセスにより製造することが、上記のリーク電流の課題が発生する要因の一つであることを、本願発明者は見出した。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態による半導体装置は、基材上に搭載された第１半導体チップおよび第２半導体チップを有する。基材と第１半導体チップとは、第１導電性部材により電気的に接続され、第１半導体チップと第２半導体チップとは、第２導電性部材により電気的に接続されている。第１半導体チップには、第１周辺回路、電源制御回路、温度センサおよび第１ＲＡＭが形成されており、第２半導体チップには、ＣＰＵ、第２周辺回路および第２ＲＡＭが形成されている。第１周辺回路および第１ＲＡＭのそれぞれは、第１のプロセスルールに基づいて製造されており、ＣＰＵ、第２周辺回路および第２ＲＡＭのそれぞれは、第１のプロセスルールよりも微細な第２のプロセスルールに基づいて製造されている。
また、他の実施の形態による半導体装置は、基材上に搭載された第１半導体チップおよび第２半導体チップを有する。基材と第１半導体チップとは、第１導電性部材により電気的に接続され、第１半導体チップと第２半導体チップとは、第２導電性部材により電気的に接続されている。第１半導体チップには、第１周辺回路、電源制御回路、温度センサおよび第１ＲＡＭが形成されており、第２半導体チップには、ＣＰＵ、第２周辺回路および第２ＲＡＭが形成されている。第１半導体チップの配線層中の第１最小配線間隔は、第２半導体チップの配線層中の第２最小配線間隔よりも大きい。
一実施の形態によれば、半導体装置の高集積化、高速化または低消費電力化等を実現することができる。
実施の形態１の半導体装置の斜視図である。 実施の形態１の半導体装置の下面図である。 実施の形態１の半導体装置の透視平面図である。 実施の形態１の半導体装置の断面図である。 実施の形態１の半導体装置の回路構成例を示すブロック図である。 実施の形態１の半導体装置における回路配置を模式的に示す斜視図である。 実施の形態１の半導体装置およびメモリデバイスが搭載されたシステムの透視平面図である。 実施の形態１の半導体装置およびメモリデバイスが搭載されたシステムの断面図である。 実施の形態１の半導体装置の周辺回路チップにおける配線層の構造の一例を示す断面図である。 実施の形態１の半導体装置のロジックチップにおける配線層の構造の一例を示す断面図である。 実施の形態１の半導体装置の周辺回路チップにおけるＭＩＳＦＥＴの構造の一例を示す断面図である。 実施の形態１の半導体装置のロジックチップにおけるＭＩＳＦＥＴの構造の一例を示す断面図である。 比較例における半導体チップの動作時間と温度との関係についてシミュレーションを行った結果を示すグラフである。 比較例において半導体チップの温度上昇に伴う電源遮断を行う場合における半導体チップの動作時間と温度との関係について示すグラフである。 実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す平面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態１の半導体装置の製造工程を示す断面図である。 実施の形態２の半導体装置の平面図である。 実施の形態２の半導体装置の断面図である。 実施の形態３の半導体装置の平面図である。 実施の形態３の半導体装置の断面図である。 実施の形態４の半導体装置の平面図である。 実施の形態４の半導体装置の断面図である。 実施の形態４の半導体装置の他の例の構成を示す断面図である。 変形例２の半導体装置の透視平面図である。 変形例２の半導体装置の断面図である。 変形例３の半導体装置の透視平面図である。
（本願における記載形式・基本的用語・用法の説明）
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクション等に分けて記載するが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、記載の前後を問わず、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しの説明を省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
同様に実施の態様等の記載において、材料、組成等について、「Ａから成るＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、Ａ以外の要素を含むものを排除するものではない。例えば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。例えば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ（シリコン・ゲルマニウム）合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。また、金めっき、Ｃｕ層、ニッケル・めっき等といっても、そうでない旨、特に明示した場合を除き、純粋なものだけでなく、それぞれ金、Ｃｕ、ニッケル等を主要な成分とする部材を含むものとする。
さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
また、実施の形態の各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するため、あるいは領域の境界を明示するために、ハッチングやドットパターンを付すことがある。
また、以下の実施の形態において、Ａ〜Ｂとして範囲を示す場合には、特に明示した場合を除き、Ａ以上Ｂ以下を示すものとする。
以下で説明する実施の形態では、ＳｉＰ（System in Package）型の半導体装置の例として、パッケージ内に、１つの半導体チップが複数の半導体チップに分割されて搭載された半導体パッケージを取り上げて説明する。
（実施の形態１）
＜半導体装置＞
まず、本実施の形態１の半導体装置（半導体パッケージ）１の概要構成について、図１〜図４を用いて説明する。図１は、実施の形態１の半導体装置の斜視図である。図２は、実施の形態１の半導体装置の下面図である。図３は、実施の形態１の半導体装置の透視平面図である。図３は、封止体を取り除いた状態で、配線基板上の半導体装置の内部構造を示す。図４は、実施の形態１の半導体装置の断面図である。図４は、図３のＡ−Ａ線に沿った断面図である。なお、図１〜図４では、見やすさのため、端子数を少なくして示しているが、端子（ボンディングリード２ｆ、ランド２ｇ、半田ボール６、ならびに表面電極３ａｐおよび４ａｐなど）の数は、図１〜図４に示す態様には限定されない。
本実施の形態１の半導体装置（半導体パッケージ）１は、配線基板（基材）２、配線基板２上に搭載された周辺回路チップ（半導体チップ）３およびロジックチップ（半導体チップ）４、ならびに、周辺回路チップ３およびロジックチップ４を封止する封止体（封止材、樹脂）５を備えている。
図４に示すように、配線基板（基材）２は、周辺回路チップ３が搭載された上面（面、主面、チップ搭載面）２ａ、上面２ａとは反対側の下面（面、主面、実装面）２ｂ、および上面２ａと下面２ｂとの間に配置された側面２ｃを備え、図２および図３に示すように、平面視において四角形の外形形状を有する。図２および図３に示す例では、配線基板２の平面サイズ（平面視における寸法、上面２ａおよび下面２ｂの寸法、外形サイズ）として、例えば一辺の長さが１４ｍｍ程度であり、配線基板２は、平面視において正方形状を有する。また、配線基板２の厚さ（高さ）、すなわち、図４に示す上面２ａから下面２ｂまでの距離は、例えば０．３ｍｍ〜０．５ｍｍ程度である。
なお、本願明細書では、平面視においてとは、配線基板２の上面２ａもしくは下面２ｂ、周辺回路チップ３の表面３ａもしくは裏面３ｂ、またはロジックチップ４の表面４ａもしくは裏面４ｂに垂直な方向から視た場合を意味する。
配線基板２は、上面２ａ側に搭載された周辺回路チップ３およびロジックチップ４と、図示しない実装基板とを電気的に接続するためのインタポーザであって、上面２ａ側と下面２ｂ側を電気的に接続する複数の配線層（図４に示す例では４層）を有する。各配線層には、複数の配線２ｄ、ならびに、複数の配線２ｄ間および隣り合う配線層間を絶縁する絶縁層２ｅが形成されている。ここで、本実施の形態１の配線基板２は、３つの絶縁層２ｅを有しており、真ん中の絶縁層２ｅがコア層（コア材）であるが、コアとなる絶縁層２ｅを有していない、いわゆるコアレス基板を用いてもよい。また、配線２ｄには、絶縁層２ｅの上面または下面に形成される配線２ｄ１、および、絶縁層２ｅを厚さ方向に貫通するように形成されている層間導電路であるビア配線２ｄ２が含まれる。
また、配線基板２の上面２ａには、周辺回路チップ３と電気的に接続される端子である、複数のボンディングリード（端子、チップ搭載面側端子、電極）２ｆが形成されている。ボンディングリード２ｆは、周辺回路チップ３の表面３ａ上に形成された表面電極（端子、電極パッド、ボンディングパッド）３ａｐと、ワイヤ７を介して電気的に接続された端子である。一方、配線基板２の下面２ｂには、複数のランド２ｇが形成されている。ランド２ｇには、図示しない実装基板と電気的に接続するための端子、すなわち、半導体装置１の外部接続端子である複数の半田ボール６が接合されている。複数のボンディングリード２ｆと複数のランド２ｇは、複数の配線２ｄを介して、それぞれ電気的に接続されている。なお、ボンディングリード２ｆやランド２ｇに接続される配線２ｄは、ボンディングリード２ｆやランド２ｇと一体に形成されるので、図４では、ボンディングリード２ｆおよびランド２ｇを、配線２ｄの一部として示している。
複数のボンディングリード２ｆを含めて配線基板２の上面２ａは、絶縁膜（ソルダレジスト膜）２ｈにより覆われている。絶縁膜２ｈには開口部が形成され、この開口部において、複数のボンディングリード２ｆの少なくとも一部（周辺回路チップ３との接合部、ボンディング領域）が、絶縁膜２ｈから露出している。また、複数のランド２ｇを含めて配線基板２の下面２ｂは、絶縁膜（ソルダレジスト膜）２ｋに覆われている。絶縁膜２ｋには開口部が形成され、この開口部において、複数のランド２ｇの少なくとも一部（半田ボール６との接合部）が、絶縁膜２ｋから露出している。
また、図４に示すように、配線基板２の下面２ｂの複数のランド２ｇに接合される複数の半田ボール（外部端子、電極、外部電極）６は、図２に示すように、行列状（アレイ状、マトリクス状）に配置されている。また、図２では図示を省略するが、複数の半田ボール６が接合される複数のランド２ｇ（図４参照）も、行列状（アレイ状、マトリクス状）に配置されている。このように、配線基板２の実装面側に、複数の外部端子（半田ボール６、ランド２ｇ）を行列状に配置する半導体装置を、エリアアレイ型の半導体装置と称する。エリアアレイ型の半導体装置は、配線基板２の実装面（下面２ｂ）側を、外部端子の配置スペースとして有効活用することができるので、外部端子数が増大しても半導体装置の実装面積の増大を抑制することができる点で好ましい。つまり、高機能化、高集積化に伴って、外部端子数が増大する半導体装置を省スペースで実装することができる。
また、半導体装置１は、配線基板２上に搭載された複数の半導体チップとして、周辺回路チップ３およびロジックチップ４を備えている。図４に示す例では、配線基板２上に周辺回路チップ３が搭載されており、周辺回路チップ３上にロジックチップ４が搭載されている。ロジックチップ４は、周辺回路チップ３を介して配線基板２と電気的に接続されている。また、図９〜図１２を用いて後述するように、周辺回路チップ３およびロジックチップ４には、例えばＭＩＳＦＥＴ（Metal insulator semiconductor field effect transistor）などの複数の半導体素子が形成されている。
周辺回路チップ３は、表面（主面、上面）３ａ、表面３ａとは反対側の裏面（主面、下面）３ｂ、および、表面３ａと裏面３ｂとの間に位置する側面３ｃを有し、図３に示すように、平面視において四角形の外形形状を有する。また、周辺回路チップ３は、表面３ａに形成された表面電極（端子、電極パッド、ボンディングパッド）３ａｐを有する。なお、周辺回路チップ３の表面電極３ａｐのうち、配線基板２のボンディングリード２ｆと電気的に接続されるものを、表面電極（基材用電極パッド）３ａｐ１とし、ロジックチップ４の表面電極（端子、電極パッド、ボンディングパッド）４ａｐと電気的に接続されるものを、表面電極（チップ用電極パッド）３ａｐ２とする。
ロジックチップ４は、表面（主面、上面）４ａ、表面４ａとは反対側の裏面（主面、下面）４ｂ、および、表面４ａと裏面４ｂとの間に位置する側面４ｃを有し、図３に示すように、平面視において四角形の外形形状を有する。また、ロジックチップ４は、表面４ａに形成された表面電極（端子、電極パッド、ボンディングパッド）４ａｐを有する。
図５を用いて後述するように、周辺回路チップ（半導体チップ）３には、ＣＡＮ（Controller area network）モジュールＰＲ１などの周辺回路、ＳＲＡＭ（Static random access memory）などのメモリＭＭ１、電源制御回路ＰＣ１、および、サーマルダイオード（温度センサ）ＴＳ１が形成されている。すなわち、周辺回路チップ３は、周辺回路が形成された半導体チップである。
また、ロジックチップ（半導体チップ）４には、ＣＰＵ（Central processing unit）回路ＰＵ１、ローカルＲＡＭ制御部ＰＲ３などの周辺回路、および、ＳＲＡＭなどのメモリＭＭ３が形成されている。すなわち、ロジックチップ４は、論理回路、すなわちロジック回路としての中央演算処理装置であるＣＰＵが形成された半導体チップである。
周辺回路チップ３が備える各回路は、周辺回路チップ３の表面３ａ側に形成される。詳しくは、図９および図１１を用いて後述するように、周辺回路チップ３は、例えばシリコン（Ｓｉ）から成る半導体基板３０Ｓ（後述する図９参照）を備え、半導体基板３０Ｓの主面（素子形成面）３０ｐ（後述する図９参照）に、例えばＭＩＳＦＥＴなどの複数の半導体素子（後述する図９参照）が形成されている。半導体基板３０Ｓの主面上（表面３ａ側）には、複数の配線と、複数の配線間を絶縁する絶縁膜とが積層された配線層３ａｓが形成されている。図４には、配線層３ａｓが示されている。配線層３ａｓの複数の配線は複数の半導体素子とそれぞれ電気的に接続されて、回路を構成する。周辺回路チップ３の表面３ａ（図４参照）に形成された複数の表面電極３ａｐは、半導体基板３０Ｓと表面３ａの間に設けられている配線層３ａｓを介して半導体素子と電気的に接続され、回路の一部を構成する。
ロジックチップ４が備える各回路は、ロジックチップ４の表面４ａ側に形成される。詳しくは、図１０および図１２を用いて後述するように、ロジックチップ４は、例えばシリコン（Ｓｉ）から成る半導体基板４０Ｓ（後述する図１０参照）を備え、半導体基板４０Ｓの主面（素子形成面）４０ｐ（後述する図１０参照）に、例えばＭＩＳＦＥＴなどの複数の半導体素子（後述する図１０参照）が形成されている。半導体基板４０Ｓの主面上（表面４ａ側）には、複数の配線と、複数の配線間を絶縁する絶縁膜とが積層された配線層４ａｓが形成されている。図４には、配線層４ａｓが示されている。配線層４ａｓの複数の配線は複数の半導体素子とそれぞれ電気的に接続されて、回路を構成する。ロジックチップ４の表面４ａ（図４参照）に形成された複数の表面電極４ａｐは、半導体基板４０Ｓと表面４ａの間に設けられている配線層４ａｓを介して半導体素子と電気的に接続され、回路の一部を構成する。
周辺回路チップ３は、周辺回路チップ３の裏面３ｂが配線基板２の上面２ａと対向するように、配線基板２上に搭載されている。周辺回路チップ３は、配線基板２の上面２ａのうち周辺回路チップ３を搭載する予定領域であるチップ搭載領域（チップ搭載部）２ｐ１上に、搭載されている。周辺回路チップ３と、配線基板２とは、ワイヤ（導電性部材）７により接続されている。詳しくは、周辺回路チップ３の表面電極（基材用電極パッド）３ａｐ１と、配線基板２のボンディングリード２ｆとが、ワイヤ７を介して電気的に接続されている。そのため、周辺回路チップ３の裏面３ｂと、配線基板２の上面２ａとが、ダイボンド材（接着材）８を介して接合されている。
ロジックチップ４は、ロジックチップ４の表面４ａが周辺回路チップ３の表面３ａと対向するように、周辺回路チップ３上に搭載されている。ロジックチップ４は、周辺回路チップ３の表面３ａのうちロジックチップ４を搭載する予定領域であるチップ搭載領域（チップ搭載部）３ｐ１上に、搭載されている。ロジックチップ４と、周辺回路チップ３とは、フリップチップ接続されている。詳しくは、周辺回路チップ３の表面電極（端子、電極パッド、ボンディングパッド）３ａｐ２と、ロジックチップ４の表面電極（端子、電極パッド、ボンディングパッド）４ａｐとが、例えば以下に示すように、フリップチップ接続により接続されている。
ロジックチップ４の表面電極４ａｐと、周辺回路チップ３の表面電極３ａｐ２との接合部では、例えば、柱状（例えば円柱形）に形成した銅（Ｃｕ）を主成分とする金属部材である突起電極（導電性部材、柱状電極、バンプ）９を介して、ロジックチップ４の表面電極４ａｐと、周辺回路チップ３の表面電極３ａｐ２とが、電気的に接続される。例えば、ロジックチップ４の表面電極４ａｐに形成された突起電極９の先端に、ニッケル（Ｎｉ）膜、半田（例えばＳｎＡｇ）膜を積層しておき、この先端の半田膜を周辺回路チップ３の表面電極３ａｐ２に接合させることで、ロジックチップ４の表面電極４ａｐと周辺回路チップ３の表面電極３ａｐ２を、電気的に接続することができる。ただし、突起電極９の先端に形成される接合材を構成する材料は、電気的特性上の要求、あるいは接合強度上の要求を満たす範囲内で種々の変形例を適用することができる。
本実施の形態１では、１つの半導体チップが、ＣＰＵが形成されたロジックチップ４と、周辺回路が形成された周辺回路チップ３とに、分割されている。ＣＰＵと周辺回路との間は、多数の配線により電気的に接続される必要があるため、ロジックチップ４と周辺回路チップ３とを電気的に接続する表面電極４ａｐの数は、従来複数の半導体チップを積層した場合における半導体チップ間を電気的に接続する表面電極の数と比べ、多い。詳しくは、表面電極４ａｐは、平面視において、例えば以下のように配列することができる。
例えば、ロジックチップ４が、１辺の長さを１．２２ｍｍとする正方形状を有するものとし、表面４ａ上に、平面視において、縦方向および横方向に行列状（アレイ状、マトリクス状）に配列された表面電極４ａｐが形成されるものとする。このとき、平面視において、縦方向および横方向のそれぞれの方向に４８個の表面電極４ａｐが２５．４μｍの間隔を空けて配列されることにより、２３０４個の表面電極４ａｐがマトリクス状に配列される。または、平面視において、縦方向および横方向のそれぞれの方向に５９個の表面電極４ａｐが２０．６μｍの間隔を空けて配列されることにより、３４８１個の表面電極４ａｐがマトリクス状に配列される。あるいは、平面視において、縦方向および横方向のそれぞれの方向に８４個の表面電極４ａｐが１４．６μｍの間隔を空けて配列されることにより、７０５６個の表面電極４ａｐが行列状に配列される。
図４に示すように、ロジックチップ４と周辺回路チップ３との間には、すなわちロジックチップ４の表面電極４ａｐと周辺回路チップ３の表面電極３ａｐ２との接合部では、接着材（封止材、樹脂）ＮＣＬ１が形成されている。接着材ＮＣＬ１は、ロジックチップ４の表面４ａと、周辺回路チップ３の表面３ａとの間の空間を塞ぐように配置される。接着材ＮＣＬ１は、配線基板２上に周辺回路チップ３を接着固定する接着材である。
後述する半導体装置の製造方法において説明するように、周辺回路チップ３とロジックチップ４とを電気的に接続する工程よりも前に周辺回路チップ３の表面３ａに接着材ＮＣＬ１を塗布しておく方法により、表面電極４ａｐの数が多い場合にも、ロジックチップ４と周辺回路チップ３との間に、接着材ＮＣＬ１を確実に配置することができる。
また、半導体装置１は、周辺回路チップ３およびロジックチップ４を封止する封止体（封止材、樹脂）５を備える。言い換えれば、封止体５は、周辺回路チップ３、ロジックチップ４、ワイヤ７および接着材ＮＣＬ１を封止する。
封止体５は、上面（面、表面）５ａ、上面５ａとは反対側に位置する下面（面、裏面）５ｂ（図４参照）、および上面５ａと下面５ｂの間に位置する側面５ｃを有し、平面視において四角形の外形形状を有する。図１および図４に示す例では、封止体５の平面サイズ（上面５ａ側から平面視した時の寸法、上面５ａの外形サイズ）は、配線基板２の平面サイズと同じであって、封止体５の側面５ｃは配線基板２の側面２ｃと連なっている。また、図１に示す例では、封止体５の平面寸法（平面視における寸法）として、例えば一辺の長さが１４ｍｍ程度であり、封止体５は、平面視において正方形状を有する。
封止体５は、周辺回路チップ３およびロジックチップ４を保護する樹脂体であって、周辺回路チップ３およびロジックチップ４に密着させて封止体５を形成することで、薄い周辺回路チップ３およびロジックチップ４の損傷を抑制することができる。また、封止体５は、保護部材としての機能を向上させる観点から、例えば以下のような材料で構成される。封止体５には、配線基板２、周辺回路チップ３およびロジックチップ４への密着のさせやすさ、および、封止後におけるある程度の硬さが要求されるので、封止体５には、例えばエポキシ系樹脂などの熱硬化性樹脂が含まれることが好ましい。また、硬化後の封止体５の機能を向上させるため、例えば、シリカ（二酸化珪素；ＳｉＯ２）粒子などのフィラー粒子が樹脂材料中に混合されていることが好ましい。例えば、封止体５を形成した後の熱変形による周辺回路チップ３およびロジックチップ４の損傷を抑制する観点からは、フィラー粒子の混合割合を調整して、周辺回路チップ３およびロジックチップ４の線膨張係数と、封止体５の線膨張係数とを近づけることが好ましい。
＜半導体装置の回路構成＞
次に、半導体装置１の回路構成例について、図５および図６を用いて説明する。図５は、実施の形態１の半導体装置の回路構成例を示すブロック図である。図６は、実施の形態１の半導体装置における回路配置を模式的に示す斜視図である。なお、図６では、メモリＭＭ２を制御するメモリコントローラ（図５では図示を省略）を、符号ＭＭ２を付して図示している。
前述したように、本実施の形態１では、配線基板２上に搭載される１つの半導体チップが、ＣＰＵが形成されたロジックチップ４と、周辺回路が形成された周辺回路チップ３とに、分割されている。
図５に示すように、周辺回路チップ３は、ＣＡＮ（Controller area network）モジュール（周辺回路）ＰＲ１、および、外部インタフェース回路（周辺回路、インタフェース）ＰＲ２を有する。また、周辺回路チップ３は、ＳＲＡＭ（Static random access memory）またはグローバルＲＡＭ（Random access memory）などから成るメモリ（ＲＡＭ）ＭＭ１、および、フラッシュメモリまたはＤＲＡＭ（Dynamic random access memory）などから成るメモリＭＭ２を有する。さらに、周辺回路チップ３は、電源制御回路ＰＣ１、および、サーマルダイオード（温度センサ）ＴＳ１を有する。なお、電源制御回路ＰＣ１とサーマルダイオードＴＳ１とは、半導体装置を駆動する電源（駆動電源、電流、電圧）の供給を制御する電源制御部ＣＵ１を構成する。
図５に示すように、ロジックチップ４は、ＣＰＵ（Central processing unit）回路（ＣＰＵ）ＰＵ１、およびローカルＲＡＭ制御部（周辺回路）ＰＲ３を有する。また、ロジックチップ４は、ＳＲＡＭまたはローカルＲＡＭなどから成るメモリ（ＲＡＭ）ＭＭ３を有する。さらに、ロジックチップ４は、制御回路ＣＣ１、ＣＣ２およびＣＣ３を有する。
ＣＡＮモジュール（周辺回路）ＰＲ１は、周辺回路チップ３の内部で、周辺バスＢＳ１およびシステムバスＢＳ２を介して、外部インタフェース回路ＰＲ２、メモリＭＭ１およびメモリＭＭ２と接続されている。また、ＣＡＮモジュールＰＲ１は、表面電極３ａｐ１、ワイヤ７、ボンディングリード２ｆおよび半田ボール６を介して、外部ＬＳＩ（Large scale integrated circuit）ＥＬ１と接続されている。ＣＡＮモジュールは、外部ＬＳＩとシリアル通信をするモジュール（周辺回路）である。なお、ＣＡＮとは、Controller area networkの略称であり、共通のバスラインにより電子モジュール間の通信を行うためのプロトコルを意味する。
外部インタフェース回路（周辺回路、インタフェース）ＰＲ２は、表面電極３ａｐ１、ワイヤ７、ボンディングリード２ｆおよび半田ボール６を介して、外部ＬＳＩＥＬ２と接続されている。また、外部インタフェース回路ＰＲ２は、表面電極３ａｐ２、突起電極９および表面電極４ａｐを介して、ロジックチップ４内に形成された制御回路ＣＣ１と接続されている。外部インタフェース回路ＰＲ２は、外部ＬＳＩＥＬ２と半導体装置１とを接続するモジュール（周辺回路、インタフェース）である。なお、制御回路ＣＣ１は、ＣＰＵ回路ＰＵ１と接続されており、ＣＰＵ回路ＰＵ１が外部インタフェース回路ＰＲ２を制御するための制御回路である。
メモリ（ＲＡＭ）ＭＭ１は、前述したように、ＳＲＡＭまたはグローバルＲＡＭなどから成る。メモリ（ＲＡＭ）ＭＭ１は、システムバスＢＳ２および周辺バスＢＳ１を介してＣＡＮモジュールＰＲ１と接続されており、表面電極３ａｐ２、突起電極９および表面電極４ａｐを介して、ロジックチップ４内に形成された制御回路ＣＣ２と接続されている。制御回路ＣＣ２は、ＣＰＵ回路ＰＵ１と接続されており、ＣＰＵ回路ＰＵ１がメモリＭＭ１を制御するための制御回路である。
メモリ（ＲＡＭ）ＭＭ２は、前述したように、フラッシュメモリまたはＤＲＡＭなどから成る。メモリ（ＲＡＭ）ＭＭ２は、システムバスＢＳ２および周辺バスＢＳ１を介してＣＡＮモジュールＰＲ１と接続されており、表面電極３ａｐ２、突起電極９および表面電極４ａｐを介して、ロジックチップ４内に形成された制御回路ＣＣ３と接続されている。制御回路ＣＣ３は、ＣＰＵ回路ＰＵ１と接続されており、ＣＰＵ回路ＰＵ１がメモリＭＭ２を制御するための制御回路である。
電源制御部ＣＵ１は、前述したように、電源制御回路ＰＣ１およびサーマルダイオード（温度センサ）ＴＳ１を含む。電源制御回路ＰＣ１およびサーマルダイオード（温度センサ）ＴＳ１を含む電源制御部ＣＵ１は、表面電極３ａｐ１、ワイヤ７、ボンディングリード２ｆおよび半田ボール６を介して、外部電源ＥＰ１と接続されている。外部電源ＥＰ１からの電源（駆動電源、電流、電圧）は、電源制御回路ＰＣ１と電気的に接続され、かつ、複数のワイヤ７のうちの電源用ワイヤ、周辺回路チップ３の内部に形成された配線層３ａｓのうちの電源配線、および複数の突起電極９のうちの電源用突起電極を介して、ロジックチップ４のＣＰＵ回路ＰＵ１に供給される。
電源制御部ＣＵ１は、周辺回路チップ３内に形成された、ＣＡＮモジュールＰＲ１、外部インタフェース回路ＰＲ２、メモリＭＭ１およびメモリＭＭ２の各回路と接続されており、各回路への外部電源ＥＰ１からの電源（駆動電源、電流、電圧）の供給を制御する。また、電源制御部ＣＵ１は、表面電極３ａｐ２、突起電極９および表面電極４ａｐを介して、ロジックチップ４内に形成された、ＣＰＵ回路ＰＵ１、ローカルＲＡＭ制御部ＰＲ３、メモリＭＭ３、ならびに制御回路ＣＣ１、ＣＣ２およびＣＣ３の各回路と接続されており、各回路への外部電源ＥＰ１からの電源の供給を制御する。
サーマルダイオード（温度センサ）ＴＳ１は、ロジックチップ４の温度を感知（検出）する。電源制御回路ＰＣ１は、サーマルダイオード（温度センサ）ＴＳ１により感知（検出）された温度に基づいて、ロジックチップ４内に形成されたＣＰＵ回路ＰＵ１への外部電源ＥＰ１からの電源（駆動電源、電流、電圧）の供給を制御する。これにより、例えば図１４を用いて後述するように、ロジックチップ４の温度が上昇し続けることを防止することができる。なお、サーマルダイオードに代え、各種の温度センサを用いることができる。
ＣＰＵ回路（ＣＰＵ）ＰＵ１は、中央演算処理装置（ＣＰＵ）Ｕ１、浮動小数点演算処理装置（ＦＰＵ）Ｕ２、およびマイクロプロセッサ（ＭＰＵ）Ｕ３を有する。
ローカルＲＡＭ制御部（周辺回路）ＰＲ３は、ＣＰＵ回路（ＣＰＵ）ＰＵ１と接続されている。ローカルＲＡＭ制御部ＰＲ３は、ＣＰＵ回路（ＣＰＵ）ＰＵ１に接続されたメモリＭＭ３を制御するモジュール（周辺回路）である。なお、ロジックチップ４内に命令キャッシュが形成されているときは、ローカルＲＡＭ制御部ＰＲ３は、命令キャッシュを制御する命令キャッシュ制御部（ＩＣＣ）として動作する。
メモリ（ＲＡＭ）ＭＭ３は、前述したように、ＳＲＡＭまたはローカルＲＡＭなどから成る。メモリ（ＲＡＭ）ＭＭ３は、ＣＰＵ回路（ＣＰＵ）ＰＵ１と接続されている。
周辺回路チップ３において、ＣＡＮモジュール（周辺回路）ＰＲ１、外部インタフェース回路（周辺回路、インタフェース）ＰＲ２、メモリ（ＲＡＭ）ＭＭ１、およびメモリＭＭ２のそれぞれは、相対的に粗いプロセスルールＲＬ１に基づいて製造、すなわち、ローエンドプロセス（レガシープロセス）により製造されている。また、周辺回路チップ３において、電源制御回路ＰＣ１、およびサーマルダイオード（温度センサ）ＴＳ１のそれぞれは、相対的に粗いプロセスルールＲＬ１に基づいて製造、すなわち、ローエンドプロセス（レガシープロセス）により製造されている。
一方、ロジックチップ４において、ＣＰＵ回路（ＣＰＵ）ＰＵ１、ローカルＲＡＭ制御部（周辺回路）ＰＲ３、およびメモリ（ＲＡＭ）ＭＭ３のそれぞれは、プロセスルールＲＬ１よりも微細な（細かい）プロセスルールＲＬ２に基づいて製造、すなわち、ハイエンドプロセス（先端プロセス）により製造されている。また、ロジックチップ４において、制御回路ＣＣ１、ＣＣ２およびＣＣ３のそれぞれは、プロセスルールＲＬ１よりも微細な（細かい）プロセスルールＲＬ２に基づいて製造、すなわち、ハイエンドプロセス（先端プロセス）により製造されている。
これにより、システムを構成する回路のうち、高い動作速度または高集積化が必要な部分のみを、相対的に微細なプロセスルールＲＬ２に基づいて製造、すなわち、ハイエンドプロセスにより製造することができる。また、システムを構成する回路のうち、高い動作速度または高集積化が必要な部分以外の部分を、プロセスルールＲＬ２よりも微細でないプロセスルールＲＬ１に基づいて製造、すなわち、ローエンドプロセスにより製造することができる。したがって、システムを構成する回路のうち発熱量が大きい部分である微細なプロセスルールＲＬ２に基づいて製造される回路の割合を少なくすることができるので、半導体装置が発生する発熱量を低減することができ、半導体装置の温度が上昇し続けることを抑制することができる。
ＳＲＡＭは、本来、データを格納するために用いられる回路であるため、ＣＰＵの動作速度と同等の動作速度を有する必要がなく、相対的に微細でないプロセスルールに基づいて、すなわち、ローエンドプロセスにより製造されれば足りるとも考えられる。しかし、ＳＲＡＭまたはローカルＲＡＭなどから成るメモリＭＭ３は、ＣＰＵ回路ＰＵ１用のメモリであるから、ＣＰＵ回路ＰＵ１の動作速度と同じ速度で動作させることが望ましい。したがって、ＳＲＡＭまたはローカルＲＡＭなどから成るメモリＭＭ３は、ＳＲＡＭまたはグローバルＲＡＭから成るメモリＭＭ１の構造と同じ構造から成るものの、相対的に微細なプロセスルールに基づいて、すなわち、ハイエンドプロセスにより製造されることが好ましい。このとき、ＳＲＡＭまたはグローバルＲＡＭなどから成るメモリＭＭ１は、ＣＰＵ回路ＰＵ１と同じ速度で動作しないが、ＳＲＡＭまたはローカルＲＡＭなどから成るメモリＭＭ３は、ＣＰＵ回路ＰＵ１と同じ速度で動作することになる。
フラッシュメモリから成るメモリＭＭ２が形成される領域の外形サイズは、フラッシュメモリに記憶される記憶容量を増加させるために、他の回路が形成される領域に比べて大きい。そのため、フラッシュメモリから成るメモリＭＭ２がロジックチップ４に形成される場合、発熱量が大きなロジックチップ４の外形サイズが大きくなるおそれがある。したがって、フラッシュメモリから成るメモリＭＭ２は、ロジックチップ４にではなく、周辺回路チップ３に形成されることが好ましい。
また、フラッシュメモリから成るメモリＭＭ２の記憶容量等の回路仕様は、半導体装置が使用される目的または用途に応じて、容易に設計変更できることが望ましい。そのため、フラッシュメモリから成るメモリＭＭ２がロジックチップ４に形成される場合、半導体装置が使用される目的または用途に応じて、すなわち顧客やニーズに応じて、容量を設計変更する毎に、レイアウトパターンが変更されたマスクを新たに用意する必要がある。
一方で、ロジックチップ４は、例えば同一のマスクを使用することなどにより製造コストを低減するため、半導体装置が使用される目的または用途に応じて変更せず、共通に使用されることが望ましい。したがって、半導体装置が使用される目的または用途に応じて、回路仕様が容易に設計変更されるフラッシュメモリから成るメモリＭＭ２は、ロジックチップ４にではなく、周辺回路チップ３に形成されることが好ましい。
フラッシュメモリがロジックチップ４に形成されない場合、半導体装置が使用される目的または用途に応じて、すなわち顧客やニーズに応じて、フラッシュメモリの容量を設計変更する場合でも、ロジックチップ４を製造するためのマスクとして、レイアウトパターンが変更されたマスクを新たに用意する必要がない。これにより、ロジックチップ４を製造する際に用いられ、価格が高いマスクを、複数の種類の半導体装置を製造する製造プロセスの間で共通に用いることができるので、半導体装置の製造コストを低減することができる。
フラッシュメモリから成るメモリＭＭ２の外形寸法（占有面積）は、ＣＡＮモジュールＰＲ１、電流制御回路ＰＣ１、サーマルダイオード（温度センサ）ＴＳ１、ＳＲＡＭなどのメモリＭＭ１、ＳＲＡＭなどのメモリＭＭ３、ＣＰＵ回路ＰＵ１およびローカルＲＡＭ制御部ＰＲ３のそれぞれの外形寸法（占有面積）よりも大きくしてもよい。これにより、半導体装置が使用される目的または用途に応じて、すなわち顧客やニーズに応じて、フラッシュメモリの容量を大きくすることができる。
外部インタフェース回路（周辺回路、インタフェース）ＰＲ２が、相対的に微細なプロセスルールに基づいて、すなわち、ハイエンドプロセスにより製造されることも考えられる。しかし、外部インタフェース回路ＰＲ２は、外部ＬＳＩＥＬ２と半導体装置１とを接続する回路であるので、外部インタフェース回路ＰＲ２には、高電圧が印加される。すなわち、外部インタフェース回路ＰＲ２が印加される（要する）電圧値は、ＣＡＮモジュールＰＲ１、サーマルダイオード（温度センサ）ＴＳ１、ＳＲＡＭなどのメモリＭＭ１、ＳＲＡＭなどのメモリＭＭ３、ＣＰＵ回路ＰＵ１およびローカルＲＡＭ制御部ＰＲ３のそれぞれが印加される（要する）電圧値よりも大きい。そのため、外部インタフェース回路ＰＲ２の近傍にＣＰＵ回路ＰＵ１が形成された場合、ＣＰＵ回路ＰＵ１に含まれるＭＩＳＦＥＴにおいてリーク電流が増加し、ＣＰＵ回路ＰＵ１における発熱量が増加するおそれがある。したがって、外部インタフェース回路ＰＲ２は、外部ＬＳＩＥＬ２に近い周辺回路チップ３に形成しておくことが好ましい。
本実施の形態１の半導体装置では、外部電源ＥＰ１から供給された電源（駆動電源、電流、電圧）は、まず、周辺回路チップ（半導体チップ、レガシープロセス品、下段側）３内に形成された電源制御部ＣＵ１を介して、周辺回路チップ３内に形成された各回路およびロジックチップ４（半導体チップ、先端プロセス品、上段側）に形成された各回路に供給される。このとき、ロジックチップ４の発熱量（自己発熱量）が所定の上限値を超えたことを、電源制御部ＣＵ１に形成されたサーマルダイオードＴＳ１が感知（検出）すると、このサーマルダイオードＴＳ１から、電源制御部ＣＵ１内に形成された電源制御回路ＰＣ１に指示を出し、ロジックチップ４への電源の供給を制御（遮断）する。
なお、図６に示すように、ロジックチップ４に形成された各回路の発熱量をサーマルダイオード（温度センサ）ＴＳ１が感知しやすくするため、本実施の形態１では、周辺回路チップ３内に形成された電源制御部ＣＵ１の外形サイズ（占有面積）は、ロジックチップ４の外形サイズ（占有面積）とほぼ同じ大きさである。また、ロジックチップ４は、ロジックチップ４内に形成された各回路のそれぞれが、平面視において電源制御部ＣＵ１と重なるように、言い換えると、電源制御部ＣＵ１がロジックチップ４で覆われるように、周辺回路チップ３上に搭載されている。言い換えれば、電源制御回路ＰＣ１およびサーマルダイオードＴＳ１のそれぞれは、周辺回路チップ３のうち、ロジックチップ４と重なる領域、すなわち周辺回路チップ３の表面３ａのうち、ロジックチップ４を搭載する予定領域であるチップ搭載領域（チップ搭載部）３ｐ１内に形成されている。これにより、サーマルダイオードＴＳ１とロジックチップ４との距離が短くなるため、前述したように、ロジックチップ４に形成された各回路の発熱量を、サーマルダイオード（温度センサ）ＴＳ１により感知（検出）しやすくすることができる。
＜マイクロコンピュータとしての動作＞
本実施の形態１では、周辺回路チップ３とロジックチップ４とが組み合わせられることにより、周辺回路チップ３とロジックチップ４とが１つのマイクロコンピュータとして動作する。例えばロジックチップ４には、電源制御部ＣＵ１が形成されていないため、ロジックチップ４単体では、マイクロコンピュータとして動作することができない。または、ロジックチップ４には、外部インタフェース回路ＰＲ２などの周辺回路が形成されていないため、ロジックチップ４単体では、マイクロコンピュータとして外部ＬＳＩＥＬ２と接続され動作することができない。あるいは、例えば周辺回路チップ３には、ＣＰＵ回路ＰＵ１が形成されていないため、周辺回路チップ３単体では、マイクロコンピュータとして動作することができない。
このような構成を有する本実施の形態１の半導体装置（半導体パッケージ、ロジックデバイス）１を、メモリデバイスが搭載された配線基板（マザーボード）上に搭載し、当該半導体装置とメモリデバイスとを組み合わせることにより、１つのシステム（半導体システム）を構築することができる。このような例を、図７および図８を用いて説明する。
図７は、実施の形態１の半導体装置およびメモリデバイスが搭載されたシステムの透視平面図である。図７は、封止体を取り除いた状態で、配線基板上の半導体装置の内部構造を示す。図８は、実施の形態１の半導体装置およびメモリデバイスが搭載されたシステムの断面図である。図８は、図７のＡ−Ａ線に沿った断面図である。
図７および図８に示すように、システム（半導体システム）１１は、マザーボード（配線基板）１２、メモリデバイス２１、および半導体装置１を有する。半導体装置１は、図１〜図６を用いて説明した半導体装置１である。
マザーボード（配線基板）１２は、半導体装置１およびメモリデバイス２１が搭載された上面（面、主面）１２ａ、上面２ａとは反対側の下面（面、主面）１２ｂ、および上面１２ａと下面１２ｂとの間に配置された側面１２ｃを有し、図７および図８に示すように、平面視において四角形の外形形状を有する。
マザーボード（配線基板）１２は、上面１２ａ側と下面１２ｂ側を電気的に接続する複数の配線層（図８に示す例では３層）を有する。各配線層には、複数の配線１２ｄおよび複数の配線１２ｄ間、および隣り合う配線層間を絶縁する絶縁層１２ｅが形成されている。
マザーボード（配線基板）１２の上面１２ａには、半導体装置１およびメモリデバイス２１と電気的に接続される端子である、複数のボンディングリード（端子、電極）１２ｆが形成されている。マザーボード１２の上面１２ａは、絶縁膜（ソルダレジスト膜）１２ｈにより覆われており、この絶縁膜１２ｈに形成された開口部において、複数のボンディングリード１２ｆの少なくとも一部が露出している。
一方、メモリデバイス２１は、配線基板２２およびメモリチップ２３を備えている。
図８に示すように、配線基板２２は、メモリチップ２３が搭載された上面（面、主面、チップ搭載面）２２ａ、上面２２ａとは反対側の下面（面、主面、実装面）２２ｂ、および上面２２ａと下面２２ｂとの間に配置された側面２２ｃを有し、図７および図８に示すように、平面視において四角形の外形形状を有する。
配線基板２２は、上面２２ａ側と下面２２ｂ側を電気的に接続する複数の配線層（図８に示す例では４層）を有する。各配線層には、複数の配線２２ｄ、ならびに、複数の配線２２ｄ間、および隣り合う配線層間を絶縁する絶縁層２２ｅが形成されている。
また、配線基板２２の上面２２ａには、メモリチップ２３と電気的に接続される端子である、複数のボンディングリード（端子、チップ搭載面側端子、電極）２２ｆが形成されている。配線基板２２の下面２２ｂを覆う絶縁膜（ソルダレジスト膜）２２ｋに形成された開口部において、複数のランド２２ｇの少なくとも一部（半田ボール２６との接合部）が、絶縁膜２２ｋから露出している。そして、複数のランド２２ｇに接合された複数の半田ボール（外部端子、電極、外部電極）２６は、マザーボード（配線基板）１２の複数のボンディングリード１２ｆに、それぞれ接続されている。配線基板２２の上面２２ａは、絶縁膜（ソルダレジスト膜）２２ｈにより覆われており、この絶縁膜２２ｈに形成された開口部において、複数のボンディングリード２２ｆの少なくとも一部が露出している。
メモリチップ２３は、表面（主面、上面）２３ａ、表面２３ａとは反対側の裏面（主面、下面）２３ｂ、および、表面２３ａと裏面２３ｂとの間に位置する側面２３ｃを有し、図７に示すように、平面視において四角形の外形形状を有する。また、メモリチップ２３は、表面２３ａに形成された表面電極（端子、電極パッド、ボンディングパッド）２３ａｐを有する。メモリチップ２３が備える各回路は、メモリチップ２３の表面２３ａ側に形成されている。
メモリチップ２３は、メモリチップ２３の裏面２３ｂが配線基板２２の上面２２ａと対向するように、配線基板２２上に搭載されている。メモリチップ２３と、配線基板２２とは、ワイヤ（導電性部材）２７により接続されている。メモリチップ２３の裏面２３ｂと、配線基板２２の上面２２ａとが、ダイボンド材（接着材、ペースト材）２８を介して接合されている。
また、メモリデバイス２１は、メモリチップ２３を封止する封止体（封止材、樹脂）２５を備える。封止体２５は、上面（面、表面）２５ａ、上面２５ａとは反対側に位置する下面（面、裏面）２５ｂ、および上面２５ａと下面２５ｂの間に位置する側面２５ｃを有し、平面視において四角形の外形形状を有する。
次に、本実施の形態１の半導体装置１がシステム１１としてシステム化された際の動作の一例として、半導体装置１が、半導体装置１に外付けされたメモリデバイス２１に格納されたデータを読み出しする際の動作について、説明する。
まず、ロジックチップ４に形成されたＣＰＵ回路ＰＵ１から、ロジックチップ４に形成され、かつ、周辺回路チップ３に形成された外部インタフェース回路ＰＲ２と電気的に接続された制御回路ＣＣ１に、コントロール信号（制御信号）を外部ＬＳＩＥＬ２としてのメモリデバイス２１に送信するための指示を出す。そして、制御回路ＣＣ１から、外部インタフェース回路ＰＲ２を介して、外部ＬＳＩＥＬ２としてのメモリデバイス２１に、コントロール信号を送信する。その後、このコントロール信号を受信した外部ＬＳＩＥＬ２としてのメモリデバイス２１が、該当するデータを出力する。
このように、本実施の形態１の半導体装置（半導体パッケージ、ロジックデバイス）１は、１つの半導体チップ（ロジックチップ）で行っていた外部ＬＳＩの制御処理を、周辺回路チップ３およびロジックチップ４の２つの半導体チップを用いて行うものである。
なお、本実施の形態１の半導体装置１およびメモリデバイス２１が搭載されたシステム１１は、ＣＰＵが形成された半導体チップと、半導体チップと別に形成されたメモリチップとを、配線基板上に積層し、１つの半導体パッケージ（ＳｉＰ）とした半導体装置とは、構造が異なる。
＜半導体チップ＞
次に、周辺回路チップ（半導体チップ）３およびロジックチップ（半導体チップ）４の最小配線幅について、図９〜図１２を用いて説明する。図９は、実施の形態１の半導体装置の周辺回路チップにおける配線層の構造の一例を示す断面図である。図１０は、実施の形態１の半導体装置のロジックチップにおける配線層の構造の一例を示す断面図である。図１１は、実施の形態１の半導体装置の周辺回路チップにおけるＭＩＳＦＥＴの構造の一例を示す断面図である。図１２は、実施の形態１の半導体装置のロジックチップにおけるＭＩＳＦＥＴの構造の一例を示す断面図である。
図９および図１１に示すように、周辺回路チップ３では、例えばｐ型の単結晶シリコンから成る半導体基板３０Ｓの主面３０ｐ側には、ｐ型ウェル（活性領域）３１ａと、ｎ型ウェル（活性領域）３１ｂと、酸化シリコン膜などから成る素子分離絶縁膜が埋め込まれた素子分離溝３２とが形成されている。ｐ型ウェル３１ａには、ｎチャネル型のＭＩＳＦＥＴ（トランジスタ）Ｑｎ３が形成されており、ｎ型ウェル３１ｂには、ｐチャネル型のＭＩＳＦＥＴ（トランジスタ）Ｑｐ３が形成されている。
ｎチャネル型のＭＩＳＦＥＴＱｎ３およびｐチャネル型のＭＩＳＦＥＴＱｐ３は、ＣＡＮモジュールＰＲ１、電源制御回路ＰＣ１、サーマルダイオードＴＳ１およびメモリＭＭ１のそれぞれを構成するトランジスタである。
図９および図１１に示すように、ｎチャネル型のＭＩＳＦＥＴＱｎ３は、素子分離溝３２で規定されたｐ型ウェル３１ａに形成されたソース領域ｎｓ３およびドレイン領域ｎｄ３と、ｐ型ウェル３１ａ上にゲート絶縁膜ｇｉ３を介して形成されたゲート電極ｇｅ３とを有している。ｎチャネル型のＭＩＳＦＥＴＱｎ３のゲート電極ｇｅ３の側面は、サイドウォールｓｗ３により覆われている。ｎチャネル型のＭＩＳＦＥＴＱｎ３のソース領域ｎｓ３、ドレイン領域ｎｄ３およびゲート電極ｇｅ３は、後述する配線層３ａｓを介して他の半導体素子または配線と電気的に接続されている。
一方、ｐチャネル型のＭＩＳＦＥＴＱｐ３は、素子分離溝３２で規定されたｎ型ウェル３１ｂに形成されたソース領域ｐｓ３およびドレイン領域ｐｄ３と、ｎ型ウェル３１ｂ上にゲート絶縁膜ｇｉ３を介して形成されたゲート電極ｇｅ３とを有している。ｐチャネル型のＭＩＳＦＥＴＱｐ３のゲート電極ｇｅ３の側面は、サイドウォールｓｗ３により覆われている。ｐチャネル型のＭＩＳＦＥＴＱｐ３のソース領域ｐｓ３、ドレイン領域ｐｄ３およびゲート電極ｇｅ３は、後述する配線層３ａｓを介して他の半導体素子または配線と電気的に接続されている。
なお、実際の半導体基板３０Ｓには、さらに抵抗素子、容量素子などの半導体素子が形成されている。
ｎチャネル型のＭＩＳＦＥＴＱｎ３およびｐチャネル型のＭＩＳＦＥＴＱｐ３の上方には、半導体素子間を接続する金属膜から成る配線が積層されることにより、多層配線構造を有する配線層３ａｓが形成されている。図９には、配線層３ａｓの一例として、アルミニウム（Ａｌ）を主体とする金属膜で構成された５層の配線、すなわち第１層配線３３ａ、第２層配線３３ｂ、第３層配線３３ｃ、第４層配線３３ｄおよび第５層配線３３ｅが示されている。
まず、半導体基板３０Ｓの主面３０ｐ上には、ｎチャネル型のＭＩＳＦＥＴＱｎ３およびｐチャネル型のＭＩＳＦＥＴＱｐ３を覆うように、層間絶縁膜３４が形成されている。層間絶縁膜３４には、層間絶縁膜３４を貫通して、ｎチャネル型のＭＩＳＦＥＴＱｎ３のソース領域ｎｓ３もしくはドレイン領域ｎｄ３、または、ｐチャネル型のＭＩＳＦＥＴＱｐ３のソース領域ｐｓ３もしくはドレイン領域ｐｄ３に達する金属プラグｐ３１が形成されている。金属プラグｐ３１は、ｎチャネル型のＭＩＳＦＥＴＱｎ３のソース領域ｎｓ３またはドレイン領域ｎｄ３、または、ｐチャネル型のＭＩＳＦＥＴＱｐ３のソース領域ｐｓ３またはドレイン領域ｐｄ３と電気的に接続されている。層間絶縁膜３４上には、第１層配線３３ａが形成されている。第１層配線３３ａは、金属プラグｐ３１と電気的に接続されている。第１層配線３３ａの表面を含めて層間絶縁膜３４上には、層間絶縁膜３５が形成されている。
層間絶縁膜３５には、層間絶縁膜３５を貫通して、第１層配線３３ａに達する金属プラグｐ３２が形成されている。金属プラグｐ３２は、第１層配線３３ａと電気的に接続されている。層間絶縁膜３５上には、第２層配線３３ｂが形成されている。第２層配線３３ｂは、金属プラグｐ３２と電気的に接続されている。第２層配線３３ｂの表面を含めて層間絶縁膜３５上には、層間絶縁膜３６が形成されている。
層間絶縁膜３６には、層間絶縁膜３６を貫通して、第２層配線３３ｂに達する金属プラグｐ３３が形成されている。金属プラグｐ３３は、第２層配線３３ｂと電気的に接続されている。層間絶縁膜３６上には、第３層配線３３ｃが形成されている。第３層配線３３ｃは、金属プラグｐ３３と電気的に接続されている。第３層配線３３ｃの表面を含めて層間絶縁膜３６上には、層間絶縁膜３７が形成されている。
同様に、層間絶縁膜３７には、層間絶縁膜３７を貫通して、第３層配線３３ｃに達し、第３層配線３３ｃと電気的に接続された金属プラグｐ３４が形成されている。層間絶縁膜３７上には、金属プラグｐ３４と電気的に接続された第４層配線３３ｄが形成されている。第４層配線３３ｄの表面を含めて層間絶縁膜３７上には、層間絶縁膜３８が形成されている。
また、層間絶縁膜３８には、層間絶縁膜３８を貫通して、第４層配線３３ｄに達し、第４層配線３３ｄと電気的に接続された金属プラグｐ３５が形成されている。層間絶縁膜３８上には、金属プラグｐ３５と電気的に接続された第５層配線３３ｅが形成されている。第５層配線３３ｅの表面を含めて層間絶縁膜３８上には、層間絶縁膜３９が形成されている。層間絶縁膜３９には、層間絶縁膜３９を貫通して、第５層配線３３ｅに達する金属プラグｐ３６が形成されている。
なお、金属プラグｐ３１、ｐ３２、ｐ３３、ｐ３４、ｐ３５およびｐ３６は、例えばタングステン（Ｗ）膜で構成されている。
層間絶縁膜３９上には、例えばアルミニウム（Ａｌ）から成る表面電極（端子、電極パッド、ボンディングパッド）３ａｐが形成されている。表面電極３ａｐは、金属プラグｐ３６と電気的に接続されている。図９に示すように、表面電極３ａｐの表面を含めて層間絶縁膜３９上には、ファイナルパッシベーション膜として、例えば酸化シリコン膜、窒化シリコン膜などの単層膜、あるいはこれらの２層膜から成る表面保護膜３ｈが形成されていてもよい。このとき、この表面保護膜３ｈに形成されたパッド開口３ｉの底部に、表面電極３ａｐが露出している。
なお、本願明細書では、図９に示すように、周辺回路チップ（半導体チップ）３の表面３ａとは、多層配線構造を有する配線層３ａｓの上面、すなわち、層間絶縁膜３９の上面を意味する。このとき、表面電極３ａｐは、周辺回路チップ３の表面３ａに形成されている。
なお、第５層配線３３ｅと表面電極３ａｐとの間に、再配線（図示は省略）を形成してもよい。再配線は、第５層配線３３ｅと表面電極３ａｐとを電気的に接続する。これにより、平面視において、金属プラグｐ３６と離れた位置に、表面電極３ａｐを形成することができる。
図１０および図１２に示すロジックチップ４でも、図９および図１１に示す周辺回路チップと同様に、例えばｐ型の単結晶シリコンから成る半導体基板４０Ｓの主面４０ｐ側には、ｐ型ウェル（活性領域）４１ａと、ｎ型ウェル（活性領域）４１ｂと、酸化シリコン膜などから成る素子分離絶縁膜が埋め込まれた素子分離溝４２とが形成されている。ｐ型ウェル４１ａには、ｎチャネル型のＭＩＳＦＥＴ（トランジスタ）Ｑｎ４が形成されており、ｎ型ウェル４１ｂには、ｐチャネル型のＭＩＳＦＥＴ（トランジスタ）Ｑｐ４が形成されている。
ｎチャネル型のＭＩＳＦＥＴＱｎ４およびｐチャネル型のＭＩＳＦＥＴＱｐ４は、ＣＰＵ回路ＰＵ１、ローカルＲＡＭ制御部ＰＲ３およびメモリＭＭ３のそれぞれを構成するトランジスタである。
図１０および図１２に示すように、ｎチャネル型のＭＩＳＦＥＴＱｎ４は、素子分離溝４２で規定された活性領域のｐ型ウェル４１ａに形成されたソース領域ｎｓ４およびドレイン領域ｎｄ４と、ｐ型ウェル４１ａ上にゲート絶縁膜ｇｉ４を介して形成されたゲート電極ｇｅ４とを有している。ｎチャネル型のＭＩＳＦＥＴＱｎ４のゲート電極ｇｅ４の側面は、サイドウォールｓｗ４により覆われている。ｎチャネル型のＭＩＳＦＥＴＱｎ４のソース領域ｎｓ４、ドレイン領域ｎｄ４およびゲート電極ｇｅ４は、後述する配線層４ａｓを介して他の半導体素子あるいは配線と電気的に接続されている。
ｐチャネル型のＭＩＳＦＥＴＱｐ４は、素子分離溝４２で規定された活性領域のｎ型ウェル４１ｂに形成されたソース領域ｐｓ４およびドレイン領域ｐｄ４と、ｎ型ウェル４１ｂ上にゲート絶縁膜ｇｉ４を介して形成されたゲート電極ｇｅ４とを有している。ｐチャネル型のＭＩＳＦＥＴＱｐ４のゲート電極ｇｅ４の側面は、サイドウォールｓｗ４により覆われている。ｐチャネル型のＭＩＳＦＥＴＱｐ４のソース領域ｐｓ４、ドレイン領域ｐｄ４およびゲート電極ｇｅ４は、後述する配線層４ａｓを介して他の半導体素子あるいは配線と電気的に接続されている。
なお、実際の半導体基板４０Ｓには、さらに抵抗素子、容量素子などの半導体素子が形成されている。
ｎチャネル型のＭＩＳＦＥＴＱｎ４およびｐチャネル型のＭＩＳＦＥＴＱｐ４の上方には、半導体素子間を接続する金属膜から成る配線が積層されることにより、多層配線構造を有する配線層４ａｓが形成されている。図１０には、配線層４ａｓの一例として、アルミニウム（Ａｌ）を主体とする金属膜で構成された５層の配線、すなわち第１層配線４３ａ、第２層配線４３ｂ、第３層配線４３ｃ、第４層配線４３ｄおよび第５層配線４３ｅが示されている。
まず、半導体基板４０Ｓの主面４０ｐ上には、ｎチャネル型のＭＩＳＦＥＴＱｎ４およびｐチャネル型のＭＩＳＦＥＴＱｐ４を覆うように、層間絶縁膜４４が形成されている。層間絶縁膜４４には、層間絶縁膜４４を貫通して、ｎチャネル型のＭＩＳＦＥＴＱｎ４のソース領域ｎｓ４もしくはドレイン領域ｎｄ４、または、ｐチャネル型のＭＩＳＦＥＴＱｐ４のソース領域ｐｓ４もしくはドレイン領域ｐｄ４に達する金属プラグｐ４１が形成されている。金属プラグｐ４１は、ｎチャネル型のＭＩＳＦＥＴＱｎ４のソース領域ｎｓ４またはドレイン領域ｎｄ４、または、ｐチャネル型のＭＩＳＦＥＴＱｐのソース領域ｐｓ４またはドレイン領域ｐｄ４と電気的に接続されている。層間絶縁膜４４上には、第１層配線４３ａが形成されている。第１層配線４３ａは、金属プラグｐ４１と電気的に接続されている。第１層配線４３ａの表面を含めて層間絶縁膜４４上には、層間絶縁膜４５が形成されている。
層間絶縁膜４５には、層間絶縁膜４５を貫通して、第１層配線４３ａに達する金属プラグｐ４２が形成されている。金属プラグｐ４２は、第１層配線４３ａと電気的に接続されている。層間絶縁膜４５上には、第２層配線４３ｂが形成されている。第２層配線４３ｂは、金属プラグｐ４２と電気的に接続されている。第２層配線４３ｂの表面を含めて層間絶縁膜４５上には、層間絶縁膜４６が形成されている。
層間絶縁膜４６には、層間絶縁膜４６を貫通して、第２層配線４３ｂに達する金属プラグｐ４３が形成されている。金属プラグｐ４３は、第２層配線４３ｂと電気的に接続されている。層間絶縁膜４６上には、第３層配線４３ｃが形成されている。第３層配線４３ｃは、金属プラグｐ４３と電気的に接続されている。第３層配線４３ｃの表面を含めて層間絶縁膜４６上には、層間絶縁膜４７が形成されている。
同様に、層間絶縁膜４７には、層間絶縁膜４７を貫通して、第３層配線４３ｃに達し、第３層配線４３ｃと電気的に接続された金属プラグｐ４４が形成されている。層間絶縁膜４７上には、金属プラグｐ４４と電気的に接続された第４層配線４３ｄが形成されている。第４層配線４３ｄの表面を含めて層間絶縁膜４７上には、層間絶縁膜４８が形成されている。
また、層間絶縁膜４８には、層間絶縁膜４８を貫通して、第４層配線４３ｄに達し、第４層配線４３ｄと電気的に接続された金属プラグｐ４５が形成されている。層間絶縁膜４８上には、金属プラグｐ４５と電気的に接続された第５層配線４３ｅが形成されている。第５層配線４３ｅの表面を含めて層間絶縁膜４８上には、層間絶縁膜４９が形成されている。層間絶縁膜４９には、層間絶縁膜４９を貫通して、第５層配線４３ｅに達する金属プラグｐ４６が形成されている。
なお、金属プラグｐ４１、ｐ４２、ｐ４３、ｐ４４、ｐ４５およびｐ４６は、例えばタングステン（Ｗ）膜で構成されている。
層間絶縁膜４９上には、例えばアルミニウム（Ａｌ）から成る表面電極（端子、電極パッド、ボンディングパッド）４ａｐが形成されている。表面電極４ａｐは、金属プラグｐ４６と電気的に接続されている。図１０に示すように、表面電極４ａｐの表面を含めて層間絶縁膜４９上には、ファイナルパッシベーション膜として、例えば酸化シリコン膜、窒化シリコン膜などの単層膜、あるいはこれらの２層膜から成る表面保護膜４ｈが形成されていてもよい。このとき、この表面保護膜４ｈに形成されたパッド開口４ｉの底部に、表面電極４ａｐが露出している。
なお、本願明細書では、図１０に示すように、ロジックチップ（半導体チップ）４の表面４ａとは、多層配線構造を有する配線層４ａｓの上面、すなわち、層間絶縁膜４９の上面を意味する。このとき、表面電極４ａｐは、ロジックチップ４の表面４ａに形成されている。
なお、第５層配線４３ｅと表面電極４ａｐとの間に、再配線（図示は省略）を形成してもよい。再配線は、第５層配線４３ｅと表面電極４ａｐとを電気的に接続する。これにより、平面視において、金属プラグｐ４６と離れた位置に、表面電極４ａｐを形成することができる。
本実施の形態１では、周辺回路チップ３において、各半導体素子は、相対的に粗いプロセスルールＲＬ１に基づいて製造、すなわち、ローエンドプロセス（レガシープロセス）により製造されている。また、ロジックチップ４において、各半導体素子は、プロセスルールＲＬ１よりも微細な（細かい）プロセスルールＲＬ２に基づいて製造、すなわち、ハイエンドプロセス（先端プロセス）により製造されている。
なお、ある製造プロセスがハイエンドプロセスであるか、またはローエンドプロセスであるか、といった絶対的な境界はないが、例えばプロセスルールが５５ｎｍ以上の場合の製造プロセスをローエンドプロセスとし、プロセスルールが５５ｎｍ未満の場合の製造プロセスをハイエンドプロセスとすることができる。
周辺回路チップ３では、ＭＩＳＦＥＴＱｎ３およびＱｐ３の各々のゲート絶縁膜ｇｉ３は、好適には、酸化シリコン膜、窒化シリコン膜または酸窒化シリコン膜から成る。また、ＭＩＳＦＥＴＱｎ３およびＱｐ３の各々のゲート電極ｇｅ３は、ポリシリコン（多結晶シリコン）から成る。周辺回路チップ３における、ＳＲＡＭから成るメモリＭＭ１などの各々の回路の動作速度は、ロジックチップ４における、ＣＰＵ回路ＰＵ１などの各々の回路の動作速度よりも小さくてもよい。したがって、ＭＩＳＦＥＴＱｎ３およびＱｐ３の各々のゲート絶縁膜ｇｉ３およびゲート電極ｇｅ３の材料として、シリコンを含み、半導体基板３０Ｓとの親和性の高い材料を用いることができるので、製造工程数を低減することができ、製造コストを低減することができる。
一方、ロジックチップ４では、ＭＩＳＦＥＴＱｎ４およびＱｐ４の各々のゲート絶縁膜ｇｉ４は、好適には、酸化ハフニウム（ＨｆＯ２）膜等のハフニウムを含む絶縁膜など、窒化シリコン膜よりも誘電率が高い、いわゆる高誘電率（Ｈｉｇｈ−ｋ）膜から成る。また、ＭＩＳＦＥＴＱｎ４およびＱｐ４の各々のゲート電極ｇｅ４は、例えば窒化チタン（ＴｉＮ）などの金属材料から成る。ＭＩＳＦＥＴが微細化され、ゲート絶縁膜の厚さが小さくなると、ゲート絶縁膜を通過して流れるリーク電流が増大するおそれがある。しかし、上記した材料から成るゲート絶縁膜ｇｉ４およびゲート電極ｇｅ４を用いることにより、ＭＩＳＦＥＴＱｎ４およびＱｐ４が微細化された場合にも、リーク電流を低減することができるので、ロジックチップ４における発熱量を低減することができる。
前述したように、本実施の形態１では、周辺回路チップ３は、相対的に粗いプロセスルールＲＬ１に基づいて製造されており、ロジックチップ４は、プロセスルールＲＬ１よりも微細な（細かい）プロセスルールＲＬ２に基づいて製造されている。そのため、周辺回路チップ３の配線層３ａｓ中の最小配線間隔ＭＷＳを最小配線間隔ＭＷＳ１とし、ロジックチップ４の配線層４ａｓ中の最小配線間隔ＭＷＳを最小配線間隔ＭＷＳ２とするとき、周辺回路チップ３の配線層３ａｓ中の最小配線間隔ＭＷＳ１は、ロジックチップ４の配線層４ａｓ中の最小配線間隔ＭＷＳ２よりも大きい。言い換えれば、ロジックチップ４の配線層４ａｓ中の最小配線間隔ＭＷＳ２は、周辺回路チップ３の配線層３ａｓ中の最小配線間隔ＭＷＳ１よりも小さい。
半導体基板の主面上に複数の配線が積層された配線層では、通常は、半導体基板の主面に近い側（下層）の配線ほど、膜厚が薄くなり、配線間隔が小さい。このような場合には、半導体チップにおいて、隣り合う第１層配線同士の中心間距離の最小値を、最小配線間隔ＭＷＳとして定義する。言い換えれば、周辺回路チップ３では、最小配線間隔ＭＷＳ１は、半導体基板３０Ｓの主面３０ｐ上に形成された配線層３ａｓ中のうち、最も主面３０ｐに近い配線である第１層配線３３ａ同士の中心間距離の最小値である。また、ロジックチップ４では、最小配線間隔ＭＷＳ２は、半導体基板４０Ｓの主面４０ｐ上に形成された配線層４ａｓ中のうち、最も主面４０ｐに近い配線である第１層配線４３ａ同士の中心間距離の最小値である。
なお、半導体基板の主面上に複数の配線が積層された配線層において、第１層配線以外の層の配線における配線間隔が最小となる場合には、その配線間隔が最小となる層の配線同士の中心間距離の最小値が、最小配線間隔ＭＷＳとなる。
以下では、周辺回路チップ３における第１層配線３３ａ、および、ロジックチップ４における第１層配線４３ａをまとめて第１層配線Ｍ１と称し、周辺回路チップ３における第２層配線３３ｂ、および、ロジックチップ４における第２層配線４３ｂをまとめて第２層配線Ｍ２と称する。また、プロセスルールＲＬ１とプロセスルールＲＬ２とをまとめてプロセスルールＲＬと称する。
例えばプロセスルールＲＬが６５ｎｍである場合を考える。この場合、第２層配線Ｍ２以上の配線層での配線において、最小線幅は例えば１００ｎｍであり、最小スペース幅は例えば１００ｎｍであり、このときの隣り合う配線同士の中心間距離の最小値は、２００ｎｍである。一方、第１層配線Ｍ１における最小線幅の、第２層以上の配線層での配線における最小線幅に対する比率は、９０％であり、第１層配線Ｍ１における最小スペース幅の、第２層以上の配線層での配線における最小スペース幅に対する比率は、９０％である。したがって、プロセスルールＲＬが６５ｎｍである場合、隣り合う第１層配線Ｍ１同士の中心間距離である最小配線間隔ＭＷＳは、１８０ｎｍである。
次に、例えばプロセスルールＲＬが５５ｎｍである場合の第２層以上の配線層での配線における最小線幅および最小スペース幅は、プロセスルールＲＬが６５ｎｍである場合の第２層以上の配線層での配線における最小線幅および最小スペース幅に対して９０％に減少する。したがって、第２層以上の配線層での配線において、最小線幅は例えば９０ｎｍであり、最小スペース幅は例えば９０ｎｍであり、このときの隣り合う配線同士の中心間距離の最小値は、１８０ｎｍである。一方、第１層配線Ｍ１における最小線幅の、第２層以上の配線層での配線における最小線幅に対する比率は、９０％であり、第１層配線Ｍ１における最小スペース幅の、第２層以上の配線層での配線における最小スペース幅に対する比率は、９０％である。したがって、プロセスルールＲＬが５５ｎｍである場合、隣り合う第１層配線Ｍ１同士の中心間距離である最小配線間隔ＭＷＳは、１６２ｎｍである。
さらに、プロセスルールＲＬが例えば４０ｎｍである場合、すなわち５５ｎｍ未満である場合には、隣り合う第１層配線Ｍ１同士の中心間距離である最小配線間隔ＭＷＳは、例えばプロセスルールＲＬが５５ｎｍである場合に比べて小さい。したがって、プロセスルールＲＬが例えば４０ｎｍである場合、すなわち５５ｎｍ未満である場合、隣り合う第１層配線Ｍ１同士の中心間距離である最小配線間隔ＭＷＳは、１６２ｎｍ未満である。
ロジックチップ４のＣＰＵ回路ＰＵ１におけるＣＰＵの動作速度を、ＣＰＵのクロック周波数であると定義する。また、ＣＰＵの動作速度、すなわちクロック周波数を例えば４００Ｈｚ程度以上に高くする場合、ロジックチップ４を製造する際のプロセスルールＲＬ２が５５ｎｍ未満であることが好ましい。したがって、上記したように、好適には、ロジックチップ４において、第１層配線４３ａにおける最小配線間隔ＭＷＳ２は、１６２ｎｍ未満である。一方、周辺回路チップ３を製造する際のプロセスルールＲＬ１は、５５ｎｍ以上であることが好ましい。したがって、好適には、周辺回路チップ３において、第１層配線３３ａにおける最小配線間隔ＭＷＳ１は、１６２ｎｍ以上である。
なお、ロジックチップ４を製造する際のプロセスルールＲＬ２が、周辺回路チップ３を製造する際のプロセスルールＲＬ１よりも小さい場合には、図１２に示すロジックチップ４のｎチャネル型のＭＩＳＦＥＴＱｎ４のゲート長ＧＬＮ２の最小値は、図１１に示す周辺回路チップ３のｎチャネル型のＭＩＳＦＥＴＱｎ３のゲート長ＧＬＮ１の最小値よりも小さい。また、図示は省略するが、ロジックチップ４のｐチャネル型のＭＩＳＦＥＴＱｐ４のゲート長の最小値は、周辺回路チップ３のｐチャネル型のＭＩＳＦＥＴＱｐ３のゲート長の最小値よりも小さい。
＜半導体チップの温度の上昇について＞
次に、半導体装置を製造する際のプロセスルールの微細化に伴って、半導体チップの温度がより上昇し続けやすくなること、および、本実施の形態１によれば、半導体チップの温度の上昇を防止または抑制できることについて、図１３を用いて説明する。
以下では、周辺回路チップとロジックチップとが１つの半導体チップとして一体化される場合を、比較例と称する。
図１３は、比較例における半導体チップの動作時間と温度との関係についてシミュレーションを行った結果を示すグラフである。図１３において、横軸は、半導体チップの動作時間を示し、縦軸は、半導体チップの温度を示す。図１３では、周囲の温度（環境温度）が、２５℃、３５℃、４５℃、５５℃、６５℃、７５℃、８５℃および９５℃の各々である場合について、半導体チップの動作時間と温度との関係を示す。
なお、図１３に示す結果は、半導体チップを製造する際のプロセスルールが４０ｎｍであり、ＣＰＵのクロック周波数、すなわち動作周波数が４００ＭＨｚであり、ＣＰＵのコア数が１つである、という条件の下でシミュレーションを行った結果である。
図１３に示すように、周囲の温度（環境温度）Ｔａが２５〜６５℃の場合、半導体チップの温度は、動作を開始した後、上昇する。これは、半導体チップの電子回路上において、絶縁されていて本来流れないはずの場所または経路で電流が漏れ出す、すなわち、リーク電流（漏れ電流）が発生するためであり、リーク電流が発生すると、半導体チップ自体が発熱するためである。しかし、半導体チップの動作時間の経過に伴って、半導体装置自体が発熱する発熱量と、半導体装置から周囲に放熱される放熱量とが釣り合うようになるため、半導体チップの温度の上昇速度は、徐々に減少する。したがって、半導体チップの温度は、半導体チップの動作時間の経過に伴って、一定の温度に近づく。
一方、周囲の温度（環境温度）Ｔａが７５℃、８５℃および９５℃の場合でも、半導体チップの温度は、動作を開始した後、上昇する。これは、周囲の温度Ｔａが２５〜６５℃の場合と同様に、上記したリーク電流（漏れ電流）が発生するためであり、リーク電流が発生すると、半導体チップ自体が発熱するためである。しかし、周囲の温度（環境温度）Ｔａが７５℃、８５℃および９５℃の場合には、周囲の温度Ｔａが２５〜６５℃の場合に比べ、半導体チップ自体が発熱する発熱量が大きいため、半導体チップの温度は、動作を開始した後、上昇し続ける。このように半導体チップの温度が上昇し続けると、半導体チップが正常に動作しなくなるおそれがある。すなわち、周囲の温度（環境温度）Ｔａの上昇に伴って、半導体チップが正常に動作しなくなるおそれが増加する。
また、図示は省略するものの、半導体装置を製造する際のプロセスルールが９０ｎｍ、６５ｎｍおよび２８ｎｍである場合についても、上記と同様のシミュレーションを行った。その結果から、本願発明者は、半導体装置が製造される際のプロセスルールが、例えば９０ｎｍから６５ｎｍ、４０ｎｍおよび２８ｎｍへと微細化するのに伴って、上記リーク電流がより増大すること、さらには、半導体装置の温度がより上昇し続けることを、予測した。
また、本願発明者の検討によれば、上記の課題が発生する要因は、以下の点にもあることを見出した。
ＣＰＵを有する１つの半導体チップには、上記ＣＰＵを含めて、ローカルＲＡＭ制御部、ＲＡＭおよびフラッシュメモリなどのメモリ、ＣＡＮモジュール、外部インタフェース回路、ならびに電源制御回路など、複数の回路が形成されている。
また、半導体装置の高集積化、高速化、または低消費電力化等を実現するためには、上記の複数の回路のうち、少なくともＣＰＵは、相対的に微細な（細かい）プロセスルールに基づいて製造、すなわち、ハイエンドプロセス（先端プロセス）により製造される必要がある。しかし、上記した複数の回路のうちのＣＰＵ以外のものの中には、ハイエンドプロセスにおけるプロセスルールよりも微細でない（粗い）プロセスルールに基づいて製造、すなわち、ローエンドプロセス（レガシープロセス）により製造されることが可能な回路も存在する。
しかしながら、１つの半導体チップを、プロセスルールが互いに異なる複数の製造プロセスにより製造することは、困難である。
そこで、上記した複数の回路のうちのＣＰＵ以外のものであって、いわゆるローエンドプロセスにより製造されることが可能な回路を、ＣＰＵを製造する際のプロセスルールと同じプロセスルールに基づいて製造、すなわち、ハイエンドプロセスにより製造することが考えられる。しかし、互いに異なる複数の製造プロセスにより製造することが困難であることへの対応策として、半導体チップに含まれる全ての回路を、ハイエンドプロセスにより製造することが、上記のリーク電流の課題が発生する要因の一つであることを、本願発明者は見出した。
そこで、本実施の形態１では、周辺回路チップ３とロジックチップ４とが分割され、別々の半導体チップとして形成されている。ＣＰＵ回路ＰＵ１を含むロジックチップ４は、例えば５５ｎｍ未満の微細なプロセスルールＲＬ２に基づいて製造されるものの、ＣＡＮモジュールＰＲ１などの周辺回路および電源制御部ＣＵ１を含む周辺回路チップ３は、プロセスルールＲＬ２よりも微細でないプロセスルールＲＬ１に基づいて製造、すなわち、レガシープロセスにより製造される。これにより、半導体チップ全体に含まれる回路のうち、高速で動作させるＣＰＵなどの微細化する必要がある回路以外の回路を、周辺回路チップ３に微細化せずに形成することができ、周辺回路チップ３に形成された回路において、リーク電流（漏れ電流）が流れることを防止または抑制することができる。また、半導体チップ全体に含まれる回路のうち、微細なプロセスルールＲＬ２に基づいて製造される回路の割合を少なくすることができるため、半導体チップ全体として、リーク電流（漏れ電流）が流れる総量を減少させることができる。そのため、周辺回路チップ３とロジックチップ４が一体化され、一体化された半導体チップ全体が、例えば５５ｎｍ未満の微細なプロセスルールＲＬ２に基づいて製造される場合に比べ、リーク電流による発熱量自体を低減することができる。これにより、半導体チップ全体の温度が上昇し続けることを防止することができ、ＣＰＵの動作速度を確保しつつ、より高い温度において半導体チップを正常に動作させることができる。よって、半導体装置を容易に高集積化することができ、半導体装置を容易に高速化することができ、半導体装置を容易に低消費電力化することができる。
＜半導体チップの温度上昇に伴う電源遮断について＞
次に、半導体チップの温度上昇に伴う電源遮断を行うことについて、図１４を用いて説明する。
図１４は、比較例において半導体チップの温度上昇に伴う電源遮断を行う場合における半導体チップの動作時間と温度との関係について示すグラフである。図１４では、周囲の温度Ｔａが、７５℃である場合について、シミュレーションを行った結果を示す。また、図１４では、電源遮断を行わずに４０℃および７５℃から温度が上昇（昇温）した場合、すなわち図１３において、周囲の温度Ｔａが、４０℃および７５℃の場合における結果を重ねて示す。
半導体チップの温度上昇に伴って電源遮断を行う場合には、半導体チップの温度が予め定められた温度Ｔ１まで上昇したときに、ＣＰＵへの電源の供給を遮断し、ＣＰＵの動作を停止する。これにより、半導体チップの温度が徐々に低下する。その後、半導体チップの温度が予め定められた温度であって、上記温度Ｔ１よりも低い温度Ｔ２まで低下したときに、ＣＰＵへの電源の供給を再開し、ＣＰＵの動作を再開する。その後、半導体チップの温度が温度Ｔ１まで上昇したときに電源の供給を遮断し、半導体チップの温度が温度Ｔ２まで低下したときに電源の供給を再開する制御を繰り返す。これにより、半導体チップの温度が上昇し続けることを防止することができる。
前述したように、本実施の形態１においては、周辺回路チップ３とロジックチップ４が一体化された場合（比較例）に比べ、リーク電流による発熱量を低減することができる。さらに、本実施の形態１では、ロジックチップ４の温度、すなわちサーマルダイオードＴＳ１により感知される温度が予め定められた温度Ｔ１まで上昇したときに、外部電源ＥＰ１からＣＰＵ回路ＰＵ１への電源の供給を電源制御回路ＣＵ１により遮断し、ＣＰＵ回路ＰＵ１の動作を停止する。その後、ロジックチップ４の温度が予め定められた温度であって、上記温度Ｔ１よりも低い温度Ｔ２まで低下したときに、外部電源ＥＰ１からＣＰＵ回路ＰＵ１への電源の供給を電源制御回路ＣＵ１により再開し、ＣＰＵ回路ＰＵ１の動作を再開する。その後、ロジックチップ４の温度が温度Ｔ１まで上昇したときに、外部電源ＥＰ１からＣＰＵ回路ＰＵ１への電源の供給を電源制御回路ＣＵ１により遮断し、ロジックチップ４の温度が温度Ｔ２まで低下したときに、外部電源ＥＰ１からＣＰＵ回路ＰＵ１への電源の供給を電源制御回路ＣＵ１により再開する制御を繰り返す。これにより、ロジックチップ４の温度が上昇し続けることを防止することができる。このように、ロジックチップ４の温度上昇に伴って電源遮断を行う制御を行うことにより、ロジックチップ４および周辺回路チップ３の温度が上昇し続けることを防止することができる。
また、前述したように、本実施の形態１では、好適には、ロジックチップ４を、周辺回路チップ３の表面３ａのうち、電源制御部ＣＵ１が形成された領域上に配置することができる。これにより、電源制御部ＣＵ１に含まれるサーマルダイオード（温度センサ）ＴＳ１の直上に、ロジックチップ４を配置することができ、サーマルダイオードＴＳ１によりロジックチップ４の温度を精度よく感知（検出）することができる。したがって、ロジックチップ４の温度が上昇し続けることを、より確実に防止することができる。
＜半導体装置の製造方法＞
次に、本実施の形態１の半導体装置の製造工程について説明する。半導体装置１は、図１５に示すフローに沿って製造される。図１５は、実施の形態１の半導体装置の製造工程の一部を示す製造プロセスフロー図である。図１６〜図２８は、実施の形態１の半導体装置の製造工程を示す図である。図１６、図１８および図２０は、実施の形態１の半導体装置の製造工程を示す平面図である。図１７、図１９および図２１〜図２８は、実施の形態１の半導体装置の製造工程を示す断面図である。図１６は、配線基板５０の全体構造を示す平面図である。図１７は、図１６に示すデバイス領域５０ａ１個分の断面図である。図２２〜図２８は、図１６に示すデバイス領域５０ａ１個分の断面図である。また、図１７、図１９および図２１〜図２８は、図３のＡ−Ａ線に沿った断面、すなわち図４に示す断面に対応した断面図である。なお、図１６〜図２８では、見やすさのため、端子数を少なくして示しているが、端子（ボンディングリード２ｆ、ランド２ｇ、半田ボール６、ならびに表面電極３ａｐおよび４ａｐなど）の数は、図１６〜図２８に示す態様には限定されない。
＜準備工程＞
まず、配線基板（基材）５０、周辺回路チップ（半導体チップ）３およびロジックチップ（半導体チップ）４を準備する（図１５のステップＳ１１）。
このステップＳ１１では、まず、図１６および図１７に示す配線基板５０を準備する。
図１６に示すように、配線基板５０は、複数のデバイス領域５０ａを備えている。複数のデバイス領域５０ａの各々は、図１〜図４に示す配線基板２に相当する。配線基板５０は、複数のデバイス領域５０ａと、各デバイス領域５０ａの間にダイシングライン（ダイシング領域）５０ｃを有する、いわゆる多数個取り基板である。このように、複数のデバイス領域５０ａを備える多数個取り基板を用いることで、製造効率を向上させることができる。
図１６および図１７に示すように、各デバイス領域５０ａにおいて、配線基板５０は、上面２ａ、上面２ａの反対側の下面２ｂ、および上面２ａ側と下面２ｂ側を電気的に接続する複数の配線層（図１７に示す例では４層）を有する。各配線層には、複数の配線２ｄおよび複数の配線２ｄ間、および隣り合う配線層間を絶縁する絶縁層（コア層）２ｅが形成されている。また、配線２ｄには、絶縁層２ｅの上面または下面に形成される配線２ｄ１、および絶縁層２ｅを厚さ方向に貫通するように形成されている層間導電路であるビア配線２ｄ２が含まれる。
また、図１６に示すように、配線基板５０の上面２ａは、周辺回路チップ３を搭載する予定領域であるチップ搭載領域（チップ搭載部）２ｐ１を含む。チップ搭載領域２ｐ１は上面２ａにおいて、デバイス領域５０ａの中央部に存在する。なお、図１６では、デバイス領域５０ａの外周、および、チップ搭載領域２ｐ１の外周を２点鎖線で示す。
配線基板５０の上面２ａには、複数のボンディングリード（端子、チップ搭載面側端子、電極）２ｆが形成されている。ボンディングリード２ｆは、後述する図２６を用いて説明するように、周辺回路チップ３の表面３ａに形成された表面電極３ａｐ１と、ワイヤ７を介して電気的に接続される端子である。一方、配線基板５０の下面２ｂには、複数のランド２ｇが形成されている。
複数のボンディングリード２ｆを含めて配線基板５０の上面２ａは、絶縁膜（ソルダレジスト膜）２ｈにより覆われている。絶縁膜２ｈには開口部が形成され、この開口部において、複数のボンディングリード２ｆの少なくとも一部（周辺回路チップ３との接合部、ボンディング領域）が、絶縁膜２ｈから露出している。また、複数のランド２ｇを含めて配線基板５０の下面２ｂは、絶縁膜（ソルダレジスト膜）２ｋにより覆われている。絶縁膜２ｋには開口部が形成され、この開口部において、複数のランド２ｇの少なくとも一部（半田ボール６との接合部）が、絶縁膜２ｋから露出している。
また、図１７に示すように、複数のボンディングリード２ｆと複数のランド２ｇは、複数の配線２ｄを介して、それぞれ電気的に接続されている。これら複数の配線２ｄ、複数のボンディングリード２ｆおよび複数のランド２ｇなどの導体パターンは、例えば、銅（Ｃｕ）を主成分とする金属材料で形成される。また、複数の配線２ｄ、複数のボンディングリード２ｆおよび複数のランド２ｇは、例えば電解めっき法により形成することができる。また、図１７に示すように、４層以上（図１７では４層）の配線層を有する配線基板５０は、例えばビルドアップ工法により、形成することができる。
また、ステップＳ１１では、図１８および図１９に示すような周辺回路チップ３を準備する。図１８および図１９に示すように、周辺回路チップ３は、表面（主面、上面）３ａ、表面３ａとは反対側の裏面（主面、下面）３ｂ、および、表面３ａと裏面３ｂとの間に位置する側面３ｃを備え、図１８および図１９に示すように、平面視において四角形の外形形状を有する。また、周辺回路チップ３は、表面３ａに形成された複数の表面電極（端子、電極パッド、ボンディングパッド）３ａｐを有する。複数の表面電極３ａｐのうち、配線基板５０のボンディングリード２ｆと電気的に接続されるものを、表面電極（基材用電極パッド）３ａｐ１とし、ロジックチップ４の表面電極４ａｐと電気的に接続されるものを、表面電極（チップ用電極パッド）３ａｐ２とする。さらに、周辺回路チップ３の表面３ａ側には、配線層３ａｓが形成されている。
図５を用いて前述したように、周辺回路チップ３には、ＣＡＮモジュールＰＲ１などの周辺回路、ＳＲＡＭなどのメモリＭＭ１、電源制御回路ＰＣ１、および、サーマルダイオード（温度センサ）ＴＳ１が形成されている。
また、図１８に示すように、周辺回路チップ３の表面３ａは、ロジックチップ４を搭載する予定領域であるチップ搭載領域（チップ搭載部）３ｐ１を含む。図１８では、チップ搭載領域３ｐ１の外周を２点鎖線で示す。チップ搭載領域３ｐ１は、表面３ａにおいて、周辺回路チップ３の中央部に存在する。本実施の形態１では、ロジックチップ４の表面４ａ側を周辺回路チップ３の表面３ａと対向させる、いわゆるフェイスダウン実装方式により、ロジックチップ４を周辺回路チップ３上に搭載する。したがって、表面電極３ａｐのうち、ロジックチップ４の表面電極４ａｐと電気的に接続される表面電極３ａｐ２は、チップ搭載領域３ｐ１の内部に形成されている。
また、ステップＳ１１では、図２０および図２１に示すようなロジックチップ４を準備する。図２０および図２１に示すように、ロジックチップ４は、表面（主面、上面）４ａ、表面４ａとは反対側の裏面（主面、下面）４ｂ、および、表面４ａと裏面４ｂとの間に位置する側面４ｃを備え、図３に示すように、平面視において四角形の外形形状を有する。また、ロジックチップ４は、表面４ａに形成された複数の表面電極（端子、電極パッド、ボンディングパッド）４ａｐを有する。ロジックチップ４の表面４ａ側には、配線層４ａｓが形成されている。
図５を用いて前述したように、ロジックチップ４には、ＣＰＵ回路（ＣＰＵ）ＰＵ１、ローカルＲＡＭ制御部（周辺回路）ＰＲ３、および、メモリＭＭ３が形成されている。
なお、ステップＳ１１において、配線基板５０を準備する工程、周辺回路チップ３を準備する工程、および、ロジックチップ４を準備する工程は、いずれの順番でも行うことができる。また、ロジックチップ４は、ロジックチップ４を搭載する工程（ステップＳ１３）を行う前に準備すればよい。したがって、ステップＳ１１においてロジックチップ４を準備せず、ステップＳ１２の後、ステップＳ１３の前に、ロジックチップ４を準備することができる。
＜周辺回路チップ搭載工程＞
次に、配線基板（基材）５０上に周辺回路チップ（半導体チップ）３を搭載する（図１５のステップＳ１２）。このステップＳ１２では、周辺回路チップ３の裏面３ｂが配線基板５０の上面２ａと対向するように、配線基板５０上に周辺回路チップ３を搭載する。
まず、図２２に示すように、周辺回路チップ３の裏面３ｂに、例えば、エポキシ系の熱硬化性樹脂であるダイボンド材（接着材、ペースト材）８を塗布する。そして、裏面３ｂにダイボンド材８が塗布された周辺回路チップ３を、配線基板５０上に搭載する。詳しくは、裏面３ｂが配線基板５０の上面２ａと対向するように、配線基板５０の上面２ａのチップ搭載領域２ｐ１に、周辺回路チップ３を搭載する。このとき、周辺回路チップ３の裏面３ｂは、ダイボンド材８を介して、配線基板５０の上面２ａに接着される。そして、接着後に、例えば熱処理を施すことにより、ダイボンド材８を硬化させる。これにより、図２３に示すように、周辺回路チップ３は、ダイボンド材８を介して、配線基板５０上に固定される。
＜ロジックチップ搭載工程＞
次に、周辺回路チップ（半導体チップ）３上にロジックチップ（半導体チップ）４を搭載する（図１５のステップＳ１３）。このステップＳ１３では、ロジックチップ４の表面４ａが周辺回路チップ３の表面３ａと対向するように、いわゆるフェイスダウン実装方式（フリップチップ接続方式）により、周辺回路チップ３上にロジックチップ４を搭載する。また、ステップＳ１３により、ロジックチップ４と周辺回路チップ３とは電気的に接続される。詳しくは、ロジックチップ４の表面４ａに形成された複数の表面電極４ａｐと、周辺回路チップ３の表面３ａに形成された複数の表面電極３ａｐのうちのチップ用電極パッドである複数の表面電極３ａｐ２は、突起電極（導電性部材、柱状電極、バンプ）９を介してそれぞれ電気的に接続される。
まず、図２４に示すように、ロジックチップ４に形成された表面電極４ａｐの表面に、突起電極９を形成する。突起電極９の表面には、例えば半田膜（図示は省略）が形成される。なお、周辺回路チップ３に形成された表面電極３ａｐ２の接合部に、図２４に示す突起電極９と電気的に接続するための接合材である半田膜（図示は省略）が形成されてもよい。
ロジックチップ４をフェイスダウン実装方式（フリップチップ接続方式）で周辺回路チップ３上に搭載する場合、例えば、ロジックチップ４と周辺回路チップ３とを電気的に接続した後で、ロジックチップ４と周辺回路チップ３との間を樹脂で封止する方式（後注入方式）が行われることがある。この場合、ロジックチップ４と周辺回路チップ３との隙間の近傍に配置したノズルから樹脂を供給し、毛細管現象を利用して樹脂を隙間に埋め込む。
一方、本実施の形態１で説明する例では、周辺回路チップ３上にロジックチップ４を搭載する前に、チップ搭載領域３ｐ１に接着材ＮＣＬ１を配置し、接着材ＮＣＬ１上からロジックチップ４を押し付けて周辺回路チップ３と電気的に接続する方式（先塗布方式）で、ロジックチップ４を搭載する。加熱処理を行う前であれば、接着材ＮＣＬ１は硬化前の柔らかい状態である。このため、ロジックチップ４を接着材ＮＣＬ１上に配置すると、突起電極９は、接着材ＮＣＬ１の内部に埋まる。
上記した後注入方式の場合、毛細管現象を利用して樹脂を隙間に埋め込むので、一つのデバイス領域５０ａに対する処理時間（樹脂を注入する時間）が長くなる。一方、上記した先塗布方式の場合、ロジックチップ４の突起電極９の先端（突起電極９の先端に形成された半田膜）と、周辺回路チップ３の表面電極３ａｐ２とが接触した時点で、既にロジックチップ４と周辺回路チップ３との間には、接着材ＮＣＬ１が埋め込まれている。したがって、上記した後注入方式と比較して、一つのデバイス領域５０ａに対する処理時間を短縮し、製造効率を向上させることができる点で好ましい。
ただし、本実施の形態１に対する変形例としては、接着材ＮＣＬ１を配置する工程と、ロジックチップ４を配置する工程との順番を前後させて、後注入方式を適用することができる。例えば、一括して形成する製品形成領域が少ない場合には、処理時間の差は小さくなるので、後注入方式を用いた場合でも、製造効率の低下を抑制することができる。
また、先塗布方式で使用する接着材ＮＣＬ１は、絶縁性（非導電性）の材料（例えば樹脂材料）から成る。この場合、ロジックチップ４の突起電極９の先端と周辺回路チップ３の表面電極３ａｐ２との接合部に接着材ＮＣＬ１を配置することで、接合部に設けられている複数の導電性部材（表面電極４ａｐ、突起電極９および表面電極３ａｐ２）同士の間を、電気的に絶縁することができる。
また、接着材ＮＣＬ１は、エネルギーを加えることで硬さ（硬度）が硬くなる（高くなる）樹脂材料で構成され、本実施の形態１では、例えば熱硬化性樹脂を含んでいる。また、硬化前の接着材ＮＣＬ１は、柔らかく、ロジックチップ４を押し付けることにより変形させられる。
また、硬化前の接着材ＮＣＬ１は、ハンドリング方法の違いから、以下の２種類に大別される。１つは、ＮＣＰ（Non-conductive paste）と称され、ペースト状の樹脂（絶縁材ペースト）から成るものである。この場合、このペースト状の樹脂を、図示しないノズルからチップ搭載領域３ｐ１に塗布する。もう一つは、ＮＣＦ（Non-conductive film）と称され、予めフィルム状に成形された樹脂（絶縁材フィルム）から成るものである。この場合、このフィルム状に成形された樹脂を、フィルム状態のままチップ搭載領域３ｐ１に搬送し、貼り付ける。絶縁材ペースト（ＮＣＰ）を使用する場合、絶縁材フィルム（ＮＣＦ）のように貼り付ける工程が不要なので、絶縁材フィルムを使用する場合よりも半導体チップ等に与えるストレスを小さくすることができる。一方、絶縁材フィルム（ＮＣＦ）を使用する場合、絶縁材ペースト（ＮＣＰ）よりも形状が保持されやすいので、接着材ＮＣＬ１を配置する範囲や厚さを制御しやすい。
図２４に示す例では、絶縁材フィルム（ＮＣＦ）である接着材ＮＣＬ１をチップ搭載領域３ｐ１（図１８参照）上に配置して、周辺回路チップ３の上面３ａと密着するように貼り付けた例を示している。ただし、図示は省略するが、変形例としては、絶縁材ペースト（ＮＣＰ）を用いることもできる。
次に、図２４および図２５に示すように、周辺回路チップ３のチップ搭載領域（チップ搭載部）３ｐ１（図１８参照）上に、ロジックチップ４を配置する。前述したように、ロジックチップ４の複数の表面電極４ａｐのそれぞれには、突起電極９が形成されている。突起電極９の先端には、半田膜（図示は省略）が形成されている。また、図示は省略するが、周辺回路チップ３の複数の表面電極３ａｐ２にも、接合材である半田膜を形成しておくこともできる。この場合、ロジックチップ４の複数の表面電極４ａｐのそれぞれと、周辺回路チップ３の複数の表面電極３ａｐ２のそれぞれが対向するように、周辺回路チップ３上にロジックチップ４を配置する。
次に、図示しない加熱治具をロジックチップ４の裏面４ｂ側に押し当て、周辺回路チップ３に向かってロジックチップ４を押し付ける。加熱処理を行う前であれば、接着材ＮＣＬ１は硬化前の柔らかい状態なので、加熱治具によりロジックチップ４を押し込むと、図２５に示す接着材ＮＣＬ１は周辺回路チップ３の表面３ａとロジックチップ４の表面４ａとの間で押し広げられる。また、ロジックチップ４の表面電極４ａｐの表面に形成された複数の突起電極９の先端に形成された半田膜は、周辺回路チップ３の表面電極３ａｐ２と接触する。
次に、図示しない加熱治具にロジックチップ４が押し付けられた状態で、加熱治具によりロジックチップ４および周辺回路チップ３を加熱する。ロジックチップ４と周辺回路チップ３との接合部では、突起電極９の先端に形成された半田膜が溶融し、周辺回路チップ３の表面電極３ａｐ２に接合される。これにより、図２５に示すように、ロジックチップ４の複数の表面電極４ａｐと、周辺回路チップ３の複数の表面電極３ａｐ２は、突起電極９（導電性部材、柱状電極、バンプ）を介して電気的に接続される。
また、接着材ＮＣＬ１を加熱することで、接着材ＮＣＬ１は硬化する。これにより、ロジックチップ４と周辺回路チップ３との間の空間を封止した状態で硬化した接着材ＮＣＬ１が得られる。すなわち、接着材ＮＣＬ１は、周辺回路チップ３とロジックチップ４との間を封止する封止材である。
＜周辺回路チップ接続工程＞
次に、配線基板５０と周辺回路チップ３とを電気的に接続する（図１５のステップＳ１４）。このステップＳ１４では、図２６に示すように、周辺回路チップ３の複数の表面電極３ａｐのうちの基材用電極パッドである複数の表面電極３ａｐ１と、配線基板５０の複数のボンディングリード２ｆとを、ワイヤ（導電性部材）７を用いて接続する（ワイヤボンディング）。
これにより、配線基板５０と周辺回路チップ３とが電気的に接続され、配線基板５０とロジックチップ４とが、周辺回路チップ３を介して電気的に接続される。
＜封止工程＞
次に、周辺回路チップおよびロジックチップを封止する（図１５のステップＳ１５）。このステップＳ１５では、図２７に示すように、配線基板５０の上面２ａ、周辺回路チップ３およびロジックチップ４を樹脂で封止して、封止体５を形成する。
本実施の形態１では、例えば図示しない成形金型内に加熱軟化させた樹脂を圧入して成形した後、樹脂を熱硬化させる、いわゆるトランスファモールド方式により、封止体５を形成することができる。トランスファモールド方式により形成された封止体５は、液状の樹脂を硬化させたものと比較して、耐久性が高いので、保護部材として好適である。また、例えば、シリカ（二酸化珪素；ＳｉＯ２）粒子などのフィラー粒子を熱硬化性樹脂に混合することで、例えば、反り変形に対する耐性を向上させることができるなど、封止体５の機能を向上させることができる。
＜ボールマウント工程＞
次に、ボールマウント工程を行う（図１５のステップＳ１６）。このステップＳ１６では、図２８に示すように、配線基板５０の下面２ｂに形成された複数のランド２ｇに、外部端子になる複数の半田ボール６を接合する。
例えば、配線基板５０の上下を反転させた後、配線基板５０の下面２ｂにおいて露出する複数のランド２ｇのそれぞれの上に半田ボール６を配置した後、加熱することにより、複数の半田ボール６とランド２ｇを接合する。これにより、複数の半田ボール６は、配線基板５０を介して、周辺回路チップ３およびロジックチップ４と電気的に接続される。
ただし、本実施の形態１で説明する技術は、アレイ状に半田ボール６を接合した、いわゆるＢＧＡ（Ball grid array）型の半導体装置に限って適用させるものではない。例えば、本実施の形態１に対する変形例としては、半田ボール６を形成せず、ランド２ｇを露出させた状態、あるいはランド２ｇに半田ボール６よりも薄く半田ペーストを塗布した状態で出荷する、いわゆるＬＧＡ（Land grid array）型の半導体装置に適用することができる。ＬＧＡ型の半導体装置の場合には、ボールマウント工程は省略することができる。
＜個片化工程＞
次に、個片化工程を行う（図１５のステップＳ１７）。このステップＳ１７では、図２８に示す配線基板５０をデバイス領域５０ａ（図１６および図１７参照）毎に分割する。詳しくは、ダイシングライン（ダイシング領域）５０ｃに沿って配線基板５０および封止体５を切断し、個片化された複数の半導体装置１（図４参照）を取得する。
この個片化工程を行う際の切断方法は特に限定されないが、例えばダイシングブレード（回転刃）を用いてテープ材（ダイシングテープ）に接着固定された配線基板５０および封止体５を、配線基板５０の下面２ｂ側から切削加工して切断することができる。
ただし、本実施の形態１で説明する技術は、複数のデバイス領域５０ａを備えた、多数個取り基板である配線基板５０を用いる場合に限って適用させるものではない。例えば、半導体装置１個分に相当する配線基板２（図４参照）の上に、周辺回路チップ３およびロジックチップ４を積層した半導体装置に適用することができる。この場合、個片化工程は省略することができる。
以上の各工程により、図１〜図１２を用いて説明した半導体装置１が得られる。その後、外観検査や電気的試験など、必要な検査、試験を行い、出荷、あるいは、図示しない実装基板に実装する。
＜半導体装置の製造方法の変形例＞
なお、上記実施の形態１の半導体装置の製造方法の変形例として、以下の各種の変更が可能である。
上記ロジックチップ搭載工程（ステップＳ１３）において、フィルム状の接着材、すなわち絶縁材フィルム（ＮＣＦ）である接着材ＮＣＬ１を介して、周辺回路チップ３上にロジックチップ４を搭載することについて説明した。しかし、上記ロジックチップ搭載工程（ステップＳ１３）において前述したように、フィルム状の接着材に代え、ペースト状の接着材、すなわち絶縁材ペースト（ＮＣＰ）である接着材ＮＣＬ１を介して、周辺回路チップ３上にロジックチップ４を搭載してもよい。
また、周辺回路チップ３とロジックチップ４との間の接着材ＮＣＬ１には、ボイド（空洞）が発生しやすい。そのため、上記ロジックチップ搭載工程（ステップＳ１３）において、複数の突起電極９と複数の表面電極３ａｐ２とを常温で接合するだけとし、突起電極９および表面電極３ａｐ２を含めた周辺回路チップ３とロジックチップ４との間の接合部を、上記接着材ＮＣＬ１で封止（保護）しなくてもよい。
また、上記周辺回路チップ接続工程（ステップＳ１４）において、周辺回路チップ３上にロジックチップ４を搭載し、周辺回路チップ３とロジックチップ４とをフリップチップ接続した後に、配線基板５０と周辺回路チップ３との間を、ワイヤ７を介して電気的に接続することについて説明した。しかし、配線基板５０上に周辺回路チップ３を搭載した後、周辺回路チップ３上にロジックチップ４を搭載する前に、配線基板５０と周辺回路チップ３との間を、ワイヤ７を介して電気的に接続してもよい。
また、上記ロジックチップ搭載工程（ステップＳ１３）において、周辺回路チップ３上にロジックチップ４を搭載する前に、チップ搭載領域３ｐ１に接着材ＮＣＬ１を配置し、接着材ＮＣＬ１上からロジックチップ４を押し付けて周辺回路チップ３と電気的に接続する方式（先塗布方式）について説明した。しかし、上記ロジックチップ搭載工程（ステップＳ１３）において前述したように、ロジックチップ４と周辺回路チップ３とを電気的に接続した後で、ロジックチップ４と周辺回路チップ３との間を樹脂で封止する方式（後注入方式）を行ってもよい。あるいは、封止体５を形成する前に、ロジックチップ４と周辺回路チップ３との間を樹脂で封止せず、封止体５を形成する際に、ロジックチップ４と周辺回路チップ３との間を樹脂で封止することにより、ロジックチップ４と周辺回路チップ３との間を封止する樹脂を、封止体５を構成する樹脂と同一の樹脂としてもよい。
また、上記準備工程（ステップＳ１１）〜上記ロジックチップ搭載工程（ステップＳ１３）に代え、次のようにしてもよい。すなわち、周辺回路チップ３が個片化される前、デバイス領域毎に周辺回路チップ３となる部分が形成されたウェハを用い、各デバイス領域におけるチップ搭載領域（チップ搭載部）３ｐ１にロジックチップ４を搭載してフリップチップ接続した後、ウェハをダイシングしてデバイス領域毎に分割してもよい。詳しくは、ダイシングラインに沿ってウェハを切断し、個片化され、表面３ａにロジックチップ４がフリップチップ接続された複数の周辺回路チップ３を取得してもよい。そして、表面３ａにロジックチップ４がフリップチップ接続された周辺回路チップ３を、配線基板５０の上面２ａに一括で搭載してもよい。
（実施の形態２）
上記実施の形態１では、周辺回路チップを配線基板に接続する実施態様として、周辺回路チップを配線基板にワイヤボンディング接続する実施態様について説明した。本実施の形態２では、周辺回路チップを、配線基板にフリップチップ接続する実施態様について説明する。なお、本実施の形態２では既に説明した実施の形態１との相違点を中心に説明し、重複する説明は原則として省略する。
図２９は、実施の形態２の半導体装置の平面図である。図３０は、実施の形態２の半導体装置の断面図である。図３０は、図２９のＡ−Ａ線に沿った断面図である。なお、図２９および図３０では、見やすさのため、端子数を少なくして示しているが、端子（ボンディングリード２ｆ、ランド２ｇ、半田ボール６、ならびに表面電極３ａｐおよび４ａｐなど）の数は、図２９および図３０に示す態様には限定されない。
本実施の形態２の半導体装置（半導体パッケージ）１は、配線基板（基材）２、配線基板２上に搭載された周辺回路チップ（半導体チップ）３およびロジックチップ（半導体チップ）４を備える。なお、本実施の形態２では、配線基板２、周辺回路チップ３およびロジックチップ４のうちいずれもワイヤにより接続されないため、周辺回路チップ３およびロジックチップ４を封止する封止体は備えられなくてもよい。
配線基板２は、平面視におけるボンディングリード２ｆおよび配線２ｄの位置が異なる点を除き、実施の形態１の配線基板２と同様にすることができる。
本実施の形態２では、配線基板２上に周辺回路チップ３が搭載されており、周辺回路チップ３上にロジックチップ４が搭載されている。すなわち、ロジックチップ４は、周辺回路チップ３を介して配線基板２と電気的に接続されている。
本実施の形態２では、周辺回路チップ３は、周辺回路チップ３の表面３ａが配線基板２の上面２ａと対向するように、配線基板２上に搭載されている。周辺回路チップ３と、配線基板２とは、フリップチップ接続されている。また、ロジックチップ４は、ロジックチップ４の表面４ａが周辺回路チップ３の裏面３ｂと対向するように、周辺回路チップ３上に搭載されている。ロジックチップ４と、周辺回路チップ３とは、フリップチップ接続されている。
本実施の形態２では、ロジックチップ４を配線基板２に接続する方法として、周辺回路チップ３を厚さ方向に貫通する貫通電極を形成し、ロジックチップ４の表面に形成された回路または配線と、配線基板２とを、この貫通電極を介して接続する技術を適用している。周辺回路チップ３は、表面３ａに形成された複数の表面電極（端子、電極パッド、ボンディングパッド）３ａｐ、および裏面３ｂに形成された複数の裏面電極（端子、電極パッド、ボンディングパッド）３ｂｐを有している。また、周辺回路チップ３は、表面３ａおよび裏面３ｂのうちの一方から他方に向かって貫通するように形成され、かつ、複数の表面電極３ａｐと複数の裏面電極３ｂｐを電気的に接続する複数の貫通電極３ｔｓｖを有している。上記した相違点以外については、周辺回路チップ３は、実施の形態１の周辺回路チップ３と同様にすることができる。
周辺回路チップ３の複数の表面電極３ａｐのうちの基材用電極パッドである複数の表面電極３ａｐ１と、配線基板２の複数のボンディングリード２ｆとは、複数の突起電極（導電性部材、柱状電極、バンプ）１０の各々を介して、それぞれ電気的に接続されている。一方、周辺回路チップ３の複数の裏面電極３ｂｐは、複数の貫通電極３ｔｓｖの各々を介して、周辺回路チップ３の複数の表面電極３ａｐのうちのチップ用電極パッドである複数の表面電極３ａｐ２と、それぞれ電気的に接続されている。また、ロジックチップ４の複数の表面電極４ａｐと、周辺回路チップ３の複数の裏面電極３ｂｐとは、複数の突起電極９の各々を介して、それぞれ電気的に接続されている。突起電極９および突起電極１０を用いたフリップチップ接続については、実施の形態１における突起電極９を用いたフリップチップ接続と同様にすることができる。
配線基板２と周辺回路チップ３との間には、接着材（封止材、樹脂）ＮＣＬ２が配置される。接着材ＮＣＬ２は、配線基板２の上面２ａと、周辺回路チップ３の表面３ａとの間の空間を塞ぐように配置される。接着材ＮＣＬ２は、配線基板２上に周辺回路チップ３を接着固定する接着材である。周辺回路チップ３とロジックチップ４との間に設けられている接着材（封止材、樹脂）ＮＣＬ１、および、接着材ＮＣＬ２は、実施の形態１において周辺回路チップ３とロジックチップ４との間に設けられている接着材（封止材、樹脂）ＮＣＬ１と同様にすることができる。
ロジックチップ４は、実施の形態１のロジックチップ４と同様にすることができる。また、周辺回路チップ３の裏面電極３ｂｐと、ロジックチップ４の表面電極４ａｐとは、実施の形態１と同様に、例えばフリップチップ接続により接続されている。
好適には、貫通電極３ｔｓｖは、電源制御部ＣＵ１（図５参照）が形成された領域の外部に形成される。前述したように、サーマルダイオード（温度センサ）ＴＳ１がロジックチップ４の温度を精度よく感知（検出）する観点から、電源制御部ＣＵ１は、周辺回路チップ３の裏面３ｂのうち、ロジックチップ４を搭載する予定領域であるチップ搭載領域（チップ搭載部）３ｐ１の内部に形成される。したがって、好適には、貫通電極３ｔｓｖは、図３０に示すように、ロジックチップ４を搭載する予定領域であるチップ搭載領域（チップ搭載部）３ｐ１の外部に形成される。
電源制御部ＣＵ１の電源制御回路ＰＣ１（図５参照）に含まれるＭＩＳＦＥＴの近傍に貫通電極３ｔｓｖが形成される場合、例えばＭＩＳＦＥＴにノイズとしての電圧が印加されるか、または、ＭＩＳＦＥＴにリーク電流が流れるなど、電気的に不具合が発生するおそれがある。一方、電源制御部ＣＵ１が形成された領域の外部に貫通電極３ｔｓｖが形成されることにより、貫通電極３ｔｓｖを電源制御部ＣＵ１の電源制御回路ＰＣ１に含まれるＭＩＳＦＥＴから離れた位置に形成することができる。したがって、例えばＭＩＳＦＥＴにノイズとしての電圧が印加されることを防止または抑制し、ＭＩＳＦＥＴにリーク電流が流れることを防止または抑制することができる。
本実施の形態２では、配線基板２と周辺回路チップ３とを、ワイヤによる接続に代え、フリップチップ接続により電気的に接続する。そのため、ワイヤによる接続に比べ、配線基板２と周辺回路チップ３とを低抵抗で接続することができ、半導体装置の電気的特性をさらに向上させることができる。
上記した相違点以外は、本実施の形態２の半導体装置は、実施の形態１の半導体装置と同様なので、重複する説明は省略する。
また、本実施の形態２の半導体装置の製造方法は、上記実施の形態１の半導体装置の製造方法における周辺回路チップ搭載工程で、周辺回路チップ３を、周辺回路チップ３の表面３ａが配線基板２の上面２ａと対向するように、配線基板５０（図１７参照）上に搭載し、フリップチップ接続する点で、実施の形態１の半導体装置の製造方法と相違する。上記相違点以外では、上記実施の形態１で説明した半導体装置の製造方法を適用することができるので、重複する説明は省略する。
本実施の形態２の半導体装置も、実施の形態１と同様に、半導体チップが周辺回路チップ３とロジックチップ４とに分割されているため、実施の形態１の半導体装置と同様の効果を有する。それに加え、前述したように、配線基板２と周辺回路チップ３とをフリップチップ接続により電気的に接続するため、配線基板２と周辺回路チップ３とを低抵抗で接続することができ、半導体装置の電気的特性をさらに向上させることができる。
（実施の形態３）
上記実施の形態２では、周辺回路チップとロジックチップとを配線基板上で積層する実施態様として、周辺回路チップ上にロジックチップを配置して積層する実施態様について説明した。本実施の形態３では、ロジックチップ上に周辺回路チップを積層する実施態様について説明する。なお、本実施の形態３では既に説明した実施の形態２および実施の形態１との相違点を中心に説明し、重複する説明は原則として省略する。
図３１は、実施の形態３の半導体装置の平面図である。図３２は、実施の形態３の半導体装置の断面図である。図３２は、図３１のＡ−Ａ線に沿った断面図である。なお、図３１および図３２では、見やすさのため、端子数を少なくして示しているが、端子（ボンディングリード２ｆ、ランド２ｇ、半田ボール６、ならびに表面電極３ａｐおよび４ａｐなど）の数は、図３１および図３２に示す態様には限定されない。
本実施の形態３の半導体装置（半導体パッケージ）１は、配線基板（基材）２、配線基板２上に搭載された周辺回路チップ（半導体チップ）３およびロジックチップ（半導体チップ）４を備える。なお、本実施の形態３では、配線基板２、周辺回路チップ３およびロジックチップ４のうちいずれもワイヤにより接続されないため、周辺回路チップ３およびロジックチップ４を封止する封止体は備えられなくてもよい。
配線基板２は、平面視におけるボンディングリード２ｆおよび配線２ｄの位置が異なる点を除き、実施の形態１の配線基板２と同様にすることができる。
本実施の形態３では、配線基板２上にロジックチップ４が搭載されており、ロジックチップ４上に周辺回路チップ３が搭載されている。すなわち、周辺回路チップ３は、ロジックチップ４を介して配線基板２と電気的に接続されている。
本実施の形態３では、ロジックチップ４は、ロジックチップ４の表面４ａが配線基板２の上面２ａと対向するように、配線基板２上に搭載されている。ロジックチップ４と、配線基板２とは、フリップチップ接続されている。また、周辺回路チップ３は、周辺回路チップ３の表面３ａがロジックチップ４の裏面４ｂと対向するように、ロジックチップ４上に搭載されている。ロジックチップ４と、周辺回路チップ３とは、フリップチップ接続されている。
本実施の形態３では、周辺回路チップ３を配線基板２に接続する方法として、ロジックチップ４を厚さ方向に貫通する貫通電極を形成し、周辺回路チップ３の表面に形成された回路または配線と、配線基板２とを、この貫通電極を介して接続する技術を適用している。ロジックチップ４は、表面４ａに形成された複数の表面電極（端子、電極パッド、ボンディングパッド）４ａｐ、および裏面４ｂに形成された複数の裏面電極（端子、電極パッド、ボンディングパッド）４ｂｐを有している。また、ロジックチップ４は、表面４ａおよび裏面４ｂのうちの一方から他方に向かって貫通するように形成され、かつ、複数の表面電極４ａｐと複数の裏面電極４ｂｐを電気的に接続する複数の貫通電極４ｔｓｖを有している。上記した相違点以外については、ロジックチップ４は、実施の形態１のロジックチップ４と同様にすることができる。
ロジックチップ４の複数の表面電極４ａｐのうちの基材用電極パッドである複数の表面電極４ａｐ１と、配線基板２のボンディングリード２ｆとは、複数の突起電極（導電性部材、柱状電極、バンプ）１０の各々を介して、それぞれ電気的に接続されている。一方、ロジックチップ４の複数の裏面電極４ｂｐは、複数の貫通電極４ｔｓｖの各々を介して、ロジックチップ４の複数の表面電極４ａｐのうちのチップ用電極パッドである複数の表面電極４ａｐ２と、それぞれ電気的に接続されている。また、周辺回路チップ３の複数の表面電極３ａｐと、ロジックチップ４の複数の裏面電極４ｂｐとは、複数の突起電極９の各々を介して、それぞれ電気的に接続されている。突起電極９および突起電極１０を用いたフリップチップ接続については、実施の形態１における突起電極９を用いたフリップチップ接続と同様にすることができる。
配線基板２とロジックチップ４との間には、接着材（封止材、樹脂）ＮＣＬ２が配置される。接着材ＮＣＬ２は、配線基板２の上面２ａと、ロジックチップ４の表面４ａとの間の空間を塞ぐように配置される。接着材ＮＣＬ２は、配線基板２上にロジックチップ４を接着固定する接着材である。周辺回路チップ３とロジックチップ４との間に設けられている接着材（封止材、樹脂）ＮＣＬ１、および、接着材ＮＣＬ２は、実施の形態１において周辺回路チップ３とロジックチップ４との間に設けられている接着材（封止材、樹脂）ＮＣＬ１と同様にすることができる。
周辺回路チップ３は、実施の形態１のロジックチップ４と同様にすることができる。また、周辺回路チップ３の表面電極３ａｐと、ロジックチップ４の裏面電極４ｂｐとは、実施の形態１と同様に、例えばフリップチップ接続により接続されている。
本実施の形態３では、配線基板２とロジックチップ４とを、フリップチップ接続により電気的に接続し、ロジックチップ４と周辺回路チップ３とを、フリップチップ接続により電気的に接続する。そのため、ワイヤによる接続に比べ、配線基板２と周辺回路チップ３とを低抵抗で接続することができ、半導体装置の電気的特性を向上させることができる。
上記した相違点以外については、本実施の形態３の半導体装置は、実施の形態１の半導体装置と同様なので、重複する説明は省略する。
また、本実施の形態３の半導体装置の製造方法は、上記実施の形態１の半導体装置の製造方法において、周辺回路チップ搭載工程と、ロジックチップ搭載工程の順序を入れ替えたものである。また、本実施の形態３におけるロジックチップ搭載工程では、ロジックチップ４を、ロジックチップ４の表面４ａが配線基板２の上面２ａと対向するように、配線基板２上に搭載し、フリップチップ接続する点で、実施の形態１の半導体装置の製造方法と相違する。さらに、本実施の形態３における周辺回路チップ搭載工程では、周辺回路チップ３を、周辺回路チップ３の表面３ａがロジックチップ４の裏面４ｂと対向するように、ロジックチップ４上に搭載し、フリップチップ接続する点で、実施の形態１の半導体装置の製造方法と相違する。上記相違点以外では、上記実施の形態１で説明した半導体装置の製造方法を適用することができるので、重複する説明は省略する。
本実施の形態３の半導体装置も、実施の形態１と同様に、半導体チップが周辺回路チップ３とロジックチップ４とに分割されているため、実施の形態１の半導体装置と同様の効果を有する。ただし、外部インタフェース回路と外部ＬＳＩとを電気的に容易に接続できる点において、本実施の形態３の半導体装置よりも、実施の形態１および実施の形態２の半導体装置の方が好ましい。
前述したように、外部インタフェース回路ＰＲ２（図５参照）は、周辺回路チップ３に形成されている。したがって、外部インタフェース回路ＰＲ２を外部ＬＳＩＥＬ２（図５参照）と電気的に接続するためには、図３２に示すように、ロジックチップ４に形成された貫通電極４ｔｓｖを介して周辺回路チップ３と配線基板２とを電気的に接続するか、または、ワイヤを介して周辺回路チップ３と配線基板２とを電気的に接続する必要がある。しかし、いずれの場合でも、実施の形態１および実施の形態２に比べ、外部インタフェース回路ＰＲ２と外部ＬＳＩＥＬ２とを電気的に容易に接続することができない。したがって、外部インタフェース回路ＰＲ２と外部ＬＳＩＥＬ２とを電気的に容易に接続するためには、上記実施の形態１および実施の形態２に示したように、周辺回路チップ３およびロジックチップ４のうち、周辺回路チップ３がロジックチップ４の配線基板２側に配置されることが、好ましい。
（実施の形態４）
上記実施の形態１では、周辺回路チップとロジックチップとを配線基板上で積層する実施態様について説明した。本実施の形態４では、周辺回路チップとロジックチップとを積層せず、配線基板上に周辺回路チップとロジックチップとを並べて配置する実施態様について説明する。なお、本実施の形態４では既に説明した実施の形態１との相違点を中心に説明し、重複する説明は原則として省略する。
図３３は、実施の形態４の半導体装置の平面図である。図３４は、実施の形態４の半導体装置の断面図である。図３４は、図３３のＡ−Ａ線に沿った断面図である。なお、図３３および図３４では、見やすさのため、端子数を少なくして示しているが、端子（ボンディングリード２ｆ、ランド２ｇ、半田ボール６、ならびに表面電極３ａｐおよび４ａｐなど）の数は、図３３および図３４に示す態様には限定されない。
本実施の形態４の半導体装置（半導体パッケージ）１は、配線基板（基材）２、配線基板２上に搭載された周辺回路チップ（半導体チップ）３およびロジックチップ（半導体チップ）４を備える。なお、本実施の形態４では、配線基板２、周辺回路チップ３およびロジックチップ４のうちいずれもワイヤにより接続されないため、周辺回路チップ３およびロジックチップ４を封止する封止体は備えられなくてもよい。
配線基板２は、周辺回路チップ３を搭載するチップ搭載領域（チップ搭載部）２ｐ１に加え、チップ搭載領域２ｐ１の隣りに設けられ、ロジックチップ４を搭載するチップ搭載領域（チップ搭載部）２ｐ２を有する。その他、平面視におけるボンディングリード２ｆおよび配線２ｄの位置が異なる点を除き、配線基板２は、実施の形態１の配線基板２と同様にすることができる。
本実施の形態４では、配線基板２上に周辺回路チップ３およびロジックチップ４が搭載されている。また、ロジックチップ４は、周辺回路チップ３を介さず、配線基板２と電気的に直接接続されている。
本実施の形態４では、周辺回路チップ３は、周辺回路チップ３の表面３ａが配線基板２の上面２ａと対向するように、配線基板２のチップ搭載領域２ｐ１上に搭載されている。周辺回路チップ３と、配線基板２とは、フリップチップ接続されている。また、ロジックチップ４は、ロジックチップ４の表面４ａが配線基板２の上面２ａと対向するように、配線基板２のチップ搭載領域２ｐ２上に搭載されている。ロジックチップ４と、配線基板２とは、フリップチップ接続されている。
配線基板２の上面２ａには、ボンディングリード２ｆとして、ボンディングリード２ｆ３１、２ｆ３２、２ｆ４１および２ｆ４２が形成されている。また、周辺回路チップ３の表面３ａには、表面電極３ａｐとして、表面電極３ａｐ１および３ａｐ２が形成されており、ロジックチップ４の表面４ａには、表面電極４ａｐとして表面電極４ａｐ１および４ａｐ２が形成されている。
周辺回路チップ３の表面３ａに形成された表面電極３ａｐ１は、例えば突起電極１０を介して、配線基板２の上面２ａに形成されたボンディングリード（周辺回路チップ用リード）２ｆ３１と接続されている。また、周辺回路チップ３の表面３ａに形成された表面電極３ａｐ２は、例えば突起電極１０を介して、配線基板２の上面２ａに形成されたボンディングリード（周辺回路チップ用リード）２ｆ３２と接続されている。一方、ロジックチップ４の表面４ａに形成された表面電極４ａｐ１は、例えば突起電極９を介して、配線基板２の上面２ａに形成されたボンディングリード（ロジックチップ用リード）２ｆ４１と電気的に接続されている。また、ロジックチップ４の表面４ａに形成された表面電極４ａｐ２は、例えば突起電極９を介して、配線基板２の上面２ａに形成されたボンディングリード（ロジックチップ用リード）２ｆ４２と電気的に接続されている。
配線基板２の上面２ａに形成されたボンディングリード２ｆ３１とボンディングリード２ｆ４１とは、例えば配線２ｄまたは図示しない再配線により接続されている。これにより、周辺回路チップ３の表面電極３ａｐ１と、ロジックチップ４の表面電極４ａｐ１とが、配線基板２を介して電気的に接続されている。
配線基板２とロジックチップ４との間には、接着材（封止材、樹脂）ＮＣＬ１が配置され、配線基板２と周辺回路チップ３との間には、接着材（封止材、樹脂）ＮＣＬ２が配置される。接着材ＮＣＬ１は、配線基板２の上面２ａと、ロジックチップ４の表面４ａとの間の空間を塞ぐように配置され、接着材ＮＣＬ２は、配線基板２の上面２ａと、周辺回路チップ３の表面３ａとの間の空間を塞ぐように配置される。接着材ＮＣＬ１は、配線基板２上にロジックチップ４を接着固定する接着材であり、接着材ＮＣＬ２は、配線基板２上に周辺回路チップ３を接着固定する接着材である。接着材ＮＣＬ１および接着材ＮＣＬ２は、実施の形態１において周辺回路チップ３とロジックチップ４との間に設けられている接着材（封止材、樹脂）ＮＣＬ１と同様にすることができる。
本実施の形態４では、ロジックチップ４は、周辺回路チップ３と積層されておらず、周辺回路チップ３と離れて配置されているため、実施の形態１に比べ、周辺回路チップ３に形成されたサーマルダイオード（温度センサ）ＴＳ１がロジックチップ４の温度を感知（検出）する精度が低くなる。
しかし、本実施の形態４でも、実施の形態１と同様に、周辺回路チップ３は、ロジックチップ４を製造する際のプロセスルールＲＬ２よりも微細でない（粗い）プロセスルールＲＬ１に基づいて、製造される。したがって、周辺回路チップ３とロジックチップ４が一体化され、一体化された半導体チップ全体が、例えば５５ｎｍ未満の微細なプロセスルールＲＬ２に基づいて製造される場合に比べ、リーク電流による発熱量自体を低減することができる。これにより、半導体チップ全体の温度が上昇し続けることを防止することができ、ＣＰＵの動作速度を確保しつつ、より高い温度において半導体チップを正常に動作させることができる。よって、半導体装置を容易に高集積化することができ、半導体装置を容易に高速化することができ、半導体装置を容易に低消費電力化することができる。
あるいは、配線基板２上に、配線基板２とは別の配線部材であって、シリコン基板、ガラス基板または有機系樹脂基板から成る配線部材（インターポーザ）６０を搭載し、周辺回路チップ３およびロジックチップ４を、配線基板２上に、配線部材６０を介して搭載してもよい。このような例を、図３５に示す。図３５は、実施の形態４の半導体装置の他の例の構成を示す断面図である。
図３５に示す例では、周辺回路チップ３の表面電極３ａｐ１は、突起電極１０、配線部材６０の上面６０ａに形成されたボンディングパッド（端子、電極パッド）６０ｆ、および突起電極９を介して、ロジックチップ４の表面電極４ａｐ１と電気的に接続されている。一方、周辺回路チップ３の表面電極３ａｐ２は、突起電極１０、配線部材６０の上面６０ａに形成されたボンディングパッド６０ｆ、配線部材６０を貫通する貫通電極６０ｔｓｖ、配線部材６０の下面６０ｂに形成されたランド６０ｇおよび半田ボール６６を介して、配線基板２のボンディングリード２ｆ３２と電気的に接続されている。また、ロジックチップ４の表面電極４ａｐ２は、突起電極９、ボンディングパッド６０ｆ、貫通電極６０ｔｓｖ、ランド６０ｇおよび半田ボール６６を介して、配線基板２のボンディングリード２ｆ４２と電気的に接続されている。なお、配線部材６０の下面６０ｂには、絶縁膜（ソルダレジスト膜）６０ｈが形成されている。
有機系樹脂基板から成る配線部材６０では、配線部材６０の表面に形成される配線（配線パターン）は、配線部材６０の表面に形成された銅箔のうち不要な部分を取り除いて回路を残す方法であるサブトラクティブ法により形成される。または、配線部材６０の表面に形成される配線（配線パターン）は、配線部材６０の表面に形成されたシード層のうち不要な部分を被覆した状態で電解銅めっきにより回路を形成するセミアディティブ工法により形成される。
一方、シリコン基板またはガラス基板から成る配線部材６０では、配線（配線パターン）は、例えばダマシン法により形成することができるため、有機系樹脂基板から成る配線基板または配線部材に比べ、形成される配線の線幅およびスペース幅を小さくすることができる。したがって、周辺回路チップ３とロジックチップ４との間を接続するために、微細な配線が多数形成される必要があることを考慮すると、有機系樹脂基板から成る配線基板２と、周辺回路チップ３およびロジックチップ４との間に、シリコン基板またはガラス基板から成る配線部材を配置することが好ましい。
（その他の変形例）
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
＜変形例１＞
例えば上記実施の形態１では、基材として配線基板が用いられ、配線基板の裏面にアレイ状に半田ボールが接合されたＢＧＡ型の半導体装置としての実施態様について説明した。しかし、本発明の実施態様は、ＢＧＡ型の半導体装置には限られないし、基材として配線基板が用いられた半導体装置には限られない。したがって、変形例１としての半導体装置を、半田ボールに代え、電極パッドが配線基板の裏面にアレイ状に接合されたＬＧＡ型の半導体装置とすることもできる。
さらには、変形例１としての半導体装置を、例えばＳＯＰ（Small outline package）、ＱＦＰ（Quad flat package）、ＱＦＮ（Quad flat non-leaded package）、ＳＯＮ（Small outline non-leaded package）など、基材として、配線基板に代え、リードフレームが用いられた半導体装置とすることもできる。このとき、配線基板２に形成されたボンディングリード２ｆ（図４参照）に代え、リードフレームに形成されたリードが、ワイヤ７（図４参照）を介して周辺回路チップ３の表面電極３ａｐ１（図４参照）と電気的に接続されることになる。
＜変形例２＞
例えば上記実施の形態１では、フラッシュメモリが周辺回路チップに形成された実施態様について説明した。しかし、本発明の実施態様は、フラッシュメモリが周辺回路チップに形成された場合には、限られない。したがって、変形例２としての半導体装置を、周辺回路チップ３およびロジックチップ４に加え、フラッシュメモリが形成されたメモリチップ７０を備えた半導体装置とすることができる。
図３６は、変形例２の半導体装置の透視平面図である。図３６は、封止体を取り除いた状態で、配線基板上の半導体装置の内部構造を示す。図３７は、変形例２の半導体装置の断面図である。図３７は、図３６のＡ−Ａ線に沿った断面図である。なお、端子の数は、図３６および図３７に示す態様には限定されない。
図３６および図３７に示すように、半導体装置１は、周辺回路チップ３およびロジックチップ４に加え、メモリチップ７０を備えている。メモリチップ７０は、表面（主面、上面）７０ａ、表面７０ａとは反対側の裏面（主面、下面）７０ｂ、および、表面７０ａと裏面７０ｂとの間に位置する側面７０ｃを有し、図３６に示すように、平面視において四角形の外形形状を有する。また、メモリチップ７０は、表面７０ａに形成された表面電極（端子、電極パッド、ボンディングパッド）７０ａｐを有する。
メモリチップ７０は、メモリチップ７０の表面７０ａが周辺回路チップ３の表面３ａと対向するように、周辺回路チップ３上に搭載されている。メモリチップ７０は、周辺回路チップ３の表面３ａ上で、かつ、ロジックチップ４の隣に、搭載されている。メモリチップ７０の表面電極７０ａｐと、周辺回路チップ３の表面電極３ａｐとしての表面電極３ａｐ２とは、突起電極１０を介して、電気的に接続されている。なお、メモリチップ７０は、表面７０ａ側に、配線層７０ａｓを有する。
周辺回路チップ３とメモリチップ７０との間には、接着材（封止材、樹脂）ＮＣＬ２が配置される。接着材ＮＣＬ２は、周辺回路チップ３とロジックチップ４との間に設けられている接着材（封止材、樹脂）ＮＣＬ１と同様にすることができる。
図３６および図３７に示すように、変形例２では、周辺回路チップ３は、配線基板２上に搭載されており、ロジックチップ４およびメモリチップ７０は、周辺回路チップ３上に搭載されている。図３６に示す例では、ロジックチップ４およびメモリチップ７０は、平面視において、互いに離れた位置に配置されている。ロジックチップ４は、上記実施の形態１におけるロジックチップ４と同様にすることができる。また、メモリチップ７０には、フラッシュメモリが形成されている。したがって、周辺回路チップ３には、メモリＭＭ２（図５参照）としてのフラッシュメモリが形成されていなくてもよいが、実施の形態１におけるフラッシュメモリの容量よりも小さい容量を有するフラッシュメモリが形成されていてもよい。また、メモリチップ７０には、メモリチップ７０に形成されたフラッシュメモリを制御するメモリコントローラが形成されていてもよく、あるいは、メモリチップ７０に形成されたフラッシュメモリを制御するメモリコントローラは、周辺回路チップ３に形成されていてもよい。
変形例２では、半導体装置が使用される目的または用途に応じて、すなわち顧客やニーズに応じて、フラッシュメモリの容量を設計変更する毎に、周辺回路チップ３を製造するためのマスクとして、レイアウトパターンが変更されたマスクを新たに用意する必要がない。これにより、周辺回路チップ３を製造するためのマスクを、複数の種類の半導体装置を製造する製造プロセスの間で共通に用いることができるので、半導体装置の製造コストを低減することができる。
＜変形例３＞
例えば上記実施の形態１では、ＣＰＵがロジックチップに形成された実施態様について説明した。しかし、本発明の実施態様は、ＣＰＵがロジックチップのみに形成された場合に、限られない。したがって、変形例３としての半導体装置を、ロジックチップに形成されたＣＰＵに加え、ロジックチップを製造する際のプロセスルールよりも大きいプロセスルールに基づいて周辺回路チップに形成された別のＣＰＵを備えた半導体装置とすることができる。
なお、以下では、変形例２の半導体装置に別のＣＰＵを備えた半導体装置の例を説明するが、メモリチップ７０が設けられていない、例えば実施の形態１の半導体装置に別のＣＰＵを備えた半導体装置とすることもできる。
図３８は、変形例３の半導体装置の透視平面図である。図３８は、封止体を取り除いた状態で、配線基板上の半導体装置の内部構造を示す。なお、図３８では、透視平面図と重ねて、半導体装置の回路構成例を示している。また、変形例３の半導体装置の、図３８のＡ−Ａ線に沿った断面の構造は、図３７に示した断面の構造と同様である。
図５に示したように、周辺回路チップ３は、実施の形態１の周辺回路チップ３と同様に、ＣＡＮモジュール（周辺回路）ＰＲ１、外部インタフェース回路（周辺回路、インタフェース）ＰＲ２、電源制御回路ＰＣ１、サーマルダイオード（温度センサ）ＴＳ１、およびメモリＭＭ１を有する。また、ロジックチップ４は、実施の形態１のロジックチップ４と同様に、ＣＰＵ回路ＰＵ１、ローカルＲＡＭ制御部ＰＲ３、およびメモリＭＭ３を有する。
一方、本変形例３では、周辺回路チップ３は、ロジックチップ４に備えられたＣＰＵ回路ＰＵ１とは別のＣＰＵ回路ＰＵ２を有する。ＣＰＵ回路ＰＵ２は、中央演算処理装置（ＣＰＵ）Ｕ４を有する。中央演算処理装置（ＣＰＵ）Ｕ４は、ロジックチップ４を製造する際のプロセスルールＲＬ２よりも微細でない（粗い）プロセスルールＲＬ１に基づいて周辺回路チップ３に製造されたＣＰＵである。なお、図３８では、ＣＰＵ回路ＰＵ２および中央演算処理装置（ＣＰＵ）Ｕ４は、周辺回路チップ３の内部に形成されているため、破線を用いて模式的に示されている。
本変形例３でも、実施の形態１と同様に、電源制御部ＣＵ１に含まれる電源制御回路ＰＣ１（図５参照）は、ロジックチップ４の温度が温度Ｔ１まで上昇したときに、ロジックチップ４のＣＰＵ回路ＰＵ１への電源の供給を遮断し、ロジックチップ４の温度が温度Ｔ２まで低下したときに、ＣＰＵ回路ＰＵ１への電源の供給を再開する制御を繰り返す。
一方、本変形例３では、電源制御部ＣＵ１に含まれる電源制御回路ＰＣ１は、ロジックチップ４のＣＰＵ回路ＰＵ１への電源の供給を遮断している間、周辺回路チップ３に形成されたＣＰＵ回路ＰＵ２に電源を供給して動作させる。周辺回路チップ３に形成されたＣＰＵ回路ＰＵ２は、ロジックチップ４に形成されたＣＰＵ回路ＰＵ１に比べ、半導体装置が維持しなければならない必要最小限の機能を保つ程度の機能を有するものである。そのため、ＣＰＵ回路ＰＵ２では、ＣＰＵ回路ＰＵ１に比べ、消費電力が小さく、発熱量も小さい。したがって、本変形例３では、ロジックチップ４のＣＰＵ回路ＰＵ１への電源の供給を遮断している間も、ＣＰＵ回路ＰＵ１に比べ、消費電力が小さく、発熱量が小さいＣＰＵ回路ＰＵ２を動作させることができるので、必要最小限の機能を保ちつつ、ロジックチップ４の温度が上昇し続けることを防止することができる。
＜変形例４＞
さらに、上記実施の形態で説明した技術思想の要旨を逸脱しない範囲内において、上記変形例１〜上記変形例３のいずれか１つ以上を組み合わせて適用することができる。
本発明は少なくとも以下の実施の形態を含む。
〔付記１〕
以下の工程を含む、半導体装置の製造方法：
（ａ）基材と、第１主面、前記第１主面上に形成された複数の第１電極パッド、および前記第１主面とは反対側の第１裏面を有する第１半導体チップと、第２主面、前記第２主面上に形成された複数の第２電極パッド、および前記第２主面とは反対側の第２裏面を有する第２半導体チップと、を準備する工程；
ここで、
前記第１半導体チップには、第１周辺回路、電源制御回路、温度センサおよび第１ＲＡＭが形成され、
前記第１周辺回路および前記第１ＲＡＭのそれぞれは、第１のプロセスルールに基づいて製造され、
前記第２半導体チップには、ＣＰＵ、第２周辺回路および第２ＲＡＭが形成され、
前記ＣＰＵ、前記第２周辺回路および前記第２ＲＡＭのそれぞれは、前記第１のプロセスルールよりも微細な第２のプロセスルールに基づいて製造され、
（ｂ）前記基材のチップ搭載領域上に前記第１半導体チップを搭載する工程；
（ｃ）前記第２半導体チップの前記第２主面が前記第１半導体チップと対向するように、前記第１半導体チップのチップ搭載領域上に前記第２半導体チップを搭載する工程；
（ｄ）前記第１半導体チップの前記複数の第１電極パッドのうちの複数の基材用電極パッドと前記基材の複数のリードを、複数の第１導電性部材によりそれぞれ電気的に接続し、前記第２半導体チップの前記複数の第２電極パッドと前記第１半導体チップの前記複数の第１電極パッドのうちの複数のチップ用電極パッドを、複数の第２導電性部材によりそれぞれ電気的に接続する工程。
〔付記２〕
基材と、
第１主面、前記第１主面上に形成された複数の第１電極パッド、および前記第１主面とは反対側の第１裏面を有し、前記第１主面が前記基材と対向するように、前記基材のチップ搭載領域上に搭載された第１半導体チップと、
第２主面、前記第２主面上に形成された複数の第２電極パッド、および前記第２主面とは反対側の第２裏面を有し、前記第２主面が前記第１半導体チップの前記第１裏面と対向するように、前記第１半導体チップ上に搭載された第２半導体チップと、
前記第１半導体チップの前記複数の第１電極パッドのうちの複数の基材用電極パッドと前記基材の複数のリードを、それぞれ電気的に接続する複数の第１導電性部材と、
前記第２半導体チップの前記複数の第２電極パッドと前記第１半導体チップの前記複数の第１電極パッドのうちの複数のチップ用電極パッドを、それぞれ電気的に接続する複数の第２導電性部材と、
前記第１半導体チップと前記第２半導体チップとの間を封止する第１封止材と、
前記基材と前記第１半導体チップとの間を封止する第２封止材と、
を含み、
前記第２半導体チップには、第１周辺回路、電源制御回路、温度センサおよび第１ＲＡＭが形成されており、
前記第１半導体チップには、ＣＰＵ、第２周辺回路および第２ＲＡＭが形成されており、
前記第１周辺回路および前記第１ＲＡＭのそれぞれは、第１のプロセスルールに基づいて製造されており、
前記ＣＰＵ、前記第２周辺回路および前記第２ＲＡＭのそれぞれは、前記第１のプロセスルールよりも微細な第２のプロセスルールに基づいて製造されており、
前記第１半導体チップは、前記第１裏面に形成された複数の第３電極パッドと、前記第１主面および前記第１裏面のうち一方の面から他方の面に向かって貫通する複数の貫通電極と、を有し、
前記複数の第３電極パッドは、前記複数の貫通電極の各々を介して、前記複数の第１電極パッドのうちの複数のチップ用電極パッドとそれぞれ電気的に接続され、
前記複数の第２導電性部材は、前記複数の第３電極パッドと、前記第２半導体チップの前記複数の第２電極パッドとを、それぞれ電気的に接続する、半導体装置。
〔付記３〕
第１チップ搭載領域および前記第１チップ搭載領域の隣りに設けられた第２チップ搭載領域を備えた第１面、および前記第１面とは反対側の第２面を有する基材と、
第１主面、前記第１主面上に形成された複数の第１電極パッド、および前記第１主面とは反対側の第１裏面を有し、前記基材の前記第１チップ搭載領域上に搭載された第１半導体チップと、
第２主面、前記第２主面上に形成された複数の第２電極パッド、および前記第２主面とは反対側の第２裏面を有し、前記基材の前記第２チップ搭載領域上に搭載された第２半導体チップと、
前記第１半導体チップの前記複数の第１電極パッドと前記基材の複数のリードのうちの複数の第１チップ用リードを、それぞれ電気的に接続する複数の第１導電性部材と、
前記第２半導体チップの前記複数の第２電極パッドと前記基材の複数のリードのうちの複数の第２チップ用リードを、それぞれ電気的に接続する複数の第２導電性部材と、
前記基材と前記第１半導体チップとの間を封止する第１封止材と、
前記基材と前記第２半導体チップとの間を封止する第２封止材と、
を含み、
前記第１半導体チップには、第１周辺回路、電源制御回路、温度センサおよび第１ＲＡＭが形成されており、
前記第２半導体チップには、ＣＰＵ、第２周辺回路および第２ＲＡＭが形成されており、
前記第１周辺回路および前記第１ＲＡＭのそれぞれは、第１のプロセスルールに基づいて製造されており、
前記ＣＰＵ、前記第２周辺回路および前記第２ＲＡＭのそれぞれは、前記第１のプロセスルールよりも微細な第２のプロセスルールに基づいて製造されている、半導体装置。
１ 半導体装置（半導体パッケージ、ロジックデバイス）
２ 配線基板（基材）
２ａ 上面（面、主面、チップ搭載面）
２ｂ 下面（面、主面、実装面）
２ｃ 側面
２ｄ、２ｄ１ 配線
２ｄ２ ビア配線
２ｅ 絶縁層（コア層）
２ｆ、２ｆ３１、２ｆ３２ ボンディングリード（端子、チップ搭載面側端子、電極）
２ｆ４１、２ｆ４２ ボンディングリード（端子、チップ搭載面側端子、電極）
２ｇ ランド
２ｈ、２ｋ 絶縁膜（ソルダレジスト膜）
２ｐ１、２ｐ２ チップ搭載領域（チップ搭載部）
３ 周辺回路チップ（半導体チップ）
３ａ 表面（主面、上面）
３ａｐ 表面電極（端子、電極パッド、ボンディングパッド）
３ａｐ１ 表面電極（基材用電極パッド）
３ａｐ２ 表面電極（チップ用電極パッド）
３ａｓ 配線層
３ｂ 裏面（主面、下面）
３ｂｐ 裏面電極（端子、電極パッド、ボンディングパッド）
３ｃ 側面
３ｈ 表面保護膜
３ｉ パッド開口
３ｐ１ チップ搭載領域（チップ搭載部）
３ｔｓｖ 貫通電極
４ ロジックチップ（半導体チップ）
４ａ 表面（主面、上面）
４ａｐ、４ａｐ１、４ａｐ２ 表面電極（端子、電極パッド、ボンディングパッド）
４ａｓ 配線層
４ｂ 裏面（主面、下面）
４ｂｐ 裏面電極（端子、電極パッド、ボンディングパッド）
４ｃ 側面
４ｈ 表面保護膜
４ｉ パッド開口
４ｔｓｖ 貫通電極
５ 封止体（封止材、樹脂）
５ａ 上面（面、表面）
５ｂ 下面（面、裏面）
５ｃ 側面
６ 半田ボール（外部端子、電極、外部電極）
７ ワイヤ（導電性部材）
８ ダイボンド材（接着材、ペースト材）
９、１０ 突起電極（導電性部材、柱状電極、バンプ）
１１ システム（半導体システム）
１２ マザーボード（配線基板）
１２ａ 上面（面、主面）
１２ｂ 下面（面、主面）
１２ｃ 側面
１２ｄ 配線
１２ｅ 絶縁層
１２ｆ ボンディングリード（端子、電極）
１２ｈ 絶縁膜（ソルダレジスト膜）
２１ メモリデバイス
２２ 配線基板
２２ａ 上面（面、主面、チップ搭載面）
２２ｂ 下面（面、主面、実装面）
２２ｃ 側面
２２ｄ 配線
２２ｅ 絶縁層
２２ｆ ボンディングリード（端子、チップ搭載面側端子、電極）
２２ｇ ランド
２２ｈ 絶縁膜（ソルダレジスト膜）
２３ メモリチップ
２３ａ 表面（主面、上面）
２３ａｐ 表面電極（端子、電極パッド、ボンディングパッド）
２３ｂ 裏面（主面、下面）
２３ｃ 側面
２５ 封止体（封止材、樹脂）
２５ａ 上面（面、表面）
２５ｂ 下面（面、裏面）
２５ｃ 側面
２６ 半田ボール（外部端子、電極、外部電極）
２７ ワイヤ（導電性部材）
２８ ダイボンド材（接着材、ペースト材）
３０ｐ、４０ｐ 主面
３０Ｓ、４０Ｓ 半導体基板
３１ａ、４１ａ ｐ型ウェル（活性領域）
３１ｂ、４１ｂ ｎ型ウェル（活性領域）
３２、４２ 素子分離溝
３３ａ、４３ａ 第１層配線
３３ｂ、４３ｂ 第２層配線
３３ｃ、４３ｃ 第３層配線
３３ｄ、４３ｄ 第４層配線
３３ｅ、４３ｅ 第５層配線
３４〜３９、４４〜４９ 層間絶縁膜
５０ 配線基板（基材）
５０ａ デバイス領域
５０ｃ ダイシングライン（ダイシング領域）
６０ 配線部材（インターポーザ）
６０ａ 上面
６０ｂ 下面
６０ｆ ボンディングパッド（端子、電極パッド）
６０ｇ ランド
６０ｈ 絶縁膜（ソルダレジスト膜）
６０ｔｓｖ 貫通電極
６６ 半田ボール
７０ メモリチップ
７０ａ 表面（主面、上面）
７０ａｐ 表面電極（端子、電極パッド、ボンディングパッド）
７０ａｓ 配線層
７０ｂ 裏面（主面、下面）
７０ｃ 側面
ＢＳ１ 周辺バス
ＢＳ２ システムバス
ＣＣ１〜ＣＣ３ 制御回路
ＣＵ１ 電源制御部
ＥＬ１、ＥＬ２ 外部ＬＳＩ
ＥＰ１ 外部電源
ｇｅ３、ｇｅ４ ゲート電極
ｇｉ３、ｇｉ４ ゲート絶縁膜
ＧＬＮ１、ＧＬＮ２ ゲート長
Ｍ１ 第１層配線
Ｍ２ 第２層配線
ＭＭ１、ＭＭ３ メモリ（ＲＡＭ）
ＭＭ２ メモリ
ＭＷＳ、ＭＷＳ１、ＭＷＳ２ 最小配線間隔
ＮＣＬ１、ＮＣＬ２ 接着材（封止材、樹脂）
ｎｄ３、ｎｄ４、ｐｄ３、ｐｄ４ ドレイン領域
ｎｓ３、ｎｓ４、ｐｓ３、ｐｓ４ ソース領域
ｐ３１〜ｐ３６、ｐ４１〜ｐ４６ 金属プラグ
ＰＣ１ 電源制御回路
ＰＲ１ ＣＡＮモジュール（周辺回路）
ＰＲ２ 外部インタフェース回路（周辺回路、インタフェース）
ＰＲ３ ローカルＲＡＭ制御部
ＰＵ１、ＰＵ２ ＣＰＵ回路
Ｑｎ３、Ｑｎ４、Ｑｐ３、Ｑｐ４ ＭＩＳＦＥＴ（トランジスタ）
ｓｗ３、ｓｗ４ サイドウォール
ＴＳ１ サーマルダイオード（温度センサ）
Ｕ１、Ｕ４ 中央演算処理装置（ＣＰＵ）
Ｕ２ 浮動小数点演算処理装置（ＦＰＵ）
Ｕ３ マイクロプロセッサ（ＭＰＵ）

Claims (20)

  1. 基材と、
    第１主面、前記第１主面上に形成された複数の第１電極パッド、および前記第１主面とは反対側の第１裏面を有し、前記基材のチップ搭載領域上に搭載された第１半導体チップと、
    第２主面、前記第２主面上に形成された複数の第２電極パッド、および前記第２主面とは反対側の第２裏面を有し、前記第２主面が前記第１半導体チップと対向するように、前記第１半導体チップのチップ搭載領域上に搭載された第２半導体チップと、
    前記第１半導体チップの前記複数の第１電極パッドのうちの複数の基材用電極パッドと前記基材の複数のリードを、それぞれ電気的に接続する複数の第１導電性部材と、
    前記第２半導体チップの前記複数の第２電極パッドと前記第１半導体チップの前記複数の第１電極パッドのうちの複数のチップ用電極パッドを、それぞれ電気的に接続する複数の第２導電性部材と、
    を含み、
    前記第１半導体チップには、第１周辺回路、電源制御回路、温度センサおよび第１ＲＡＭが形成されており、
    前記第２半導体チップには、ＣＰＵ、第２周辺回路および第２ＲＡＭが形成されており、
    前記第１周辺回路および前記第１ＲＡＭのそれぞれは、第１のプロセスルールに基づいて製造されており、
    前記ＣＰＵ、前記第２周辺回路および前記第２ＲＡＭのそれぞれは、前記第１のプロセスルールよりも微細な第２のプロセスルールに基づいて製造されている、半導体装置。
  2. 請求項１に記載の半導体装置において、
    駆動電源は、前記電源制御回路と電気的に接続され、かつ、前記第１半導体チップに形成された電源配線を介して、前記第２半導体チップの前記ＣＰＵに供給される、半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記電源制御回路および前記温度センサのそれぞれは、前記第１半導体チップのうち、前記第２半導体チップと重なる領域に形成されている、半導体装置。
  4. 請求項１に記載の半導体装置において、
    前記第１半導体チップには、さらに、第１フラッシュメモリが形成されており、
    前記第１フラッシュメモリの占有面積は、前記第１周辺回路、前記温度センサ、前記第１ＲＡＭ、前記第２ＲＡＭ、前記ＣＰＵおよび前記第２周辺回路のそれぞれの占有面積よりも大きい、半導体装置。
  5. 請求項１に記載の半導体装置において、
    前記第１半導体チップの前記第１主面上で、かつ、前記第２半導体チップの隣には、第３半導体チップが搭載されており、
    前記第３半導体チップには、第２フラッシュメモリが形成されている、半導体装置。
  6. 請求項１に記載の半導体装置において、
    前記第２ＲＡＭは、前記第１ＲＡＭと同じ構造から成り、
    前記第１ＲＡＭは、前記ＣＰＵと同じ速度で動作せず、
    前記第２ＲＡＭは、前記ＣＰＵと同じ速度で動作する、半導体装置。
  7. 請求項１に記載の半導体装置において、
    前記第１半導体チップには、さらに、外部ＬＳＩ用のインタフェースが形成されており、
    前記インタフェースは、前記第１のプロセスルールに基づいて製造されており、
    前記インタフェースが要する電圧値は、前記第１周辺回路、前記温度センサ、前記第１ＲＡＭ、前記第２ＲＡＭ、前記ＣＰＵおよび前記第２周辺回路のそれぞれが要する電圧値よりも高い、半導体装置。
  8. 請求項１に記載の半導体装置において、
    前記第１周辺回路、前記電源制御回路、前記温度センサおよび前記第１ＲＡＭのそれぞれを構成する第１トランジスタのゲート絶縁膜は、酸化シリコン膜または酸窒化シリコン膜から成り、
    前記第１トランジスタのゲート電極は、ポリシリコンから成り、
    前記ＣＰＵ、前記第２周辺回路および前記第２ＲＡＭのそれぞれを構成する第２トランジスタのゲート絶縁膜は、ハフニウムを含む絶縁膜から成り、
    前記第２トランジスタのゲート電極は、金属材料から成る、半導体装置。
  9. 請求項１に記載の半導体装置において、
    さらに、前記第１半導体チップと前記第２半導体チップとの間を封止する第１封止材と、前記第１半導体チップ、前記第２半導体チップ、前記第１導電性部材および前記第１封止材を封止する第２封止材と、を含み、
    前記第１半導体チップは、前記第１半導体チップの前記第１裏面が前記基材と対向するように、前記基材のチップ搭載領域上に搭載され、
    前記第２半導体チップは、前記第２半導体チップの前記第２主面が前記第１半導体チップの前記第１主面と対向するように、前記第１半導体チップのチップ搭載領域上に搭載され、
    前記第１半導体チップは、前記基材のチップ搭載領域上に、第１接着材を介して搭載されている、半導体装置。
  10. 請求項１に記載の半導体装置において、
    前記基材と前記第１半導体チップとの間を封止する第３封止材を含み、
    前記第１半導体チップは、前記第１半導体チップの前記第１主面が前記基材と対向するように、前記基材のチップ搭載領域上に搭載され、
    前記第２半導体チップは、前記第２半導体チップの前記第２主面が前記第１半導体チップの前記第１裏面と対向するように、前記第１半導体チップのチップ搭載領域上に搭載され、
    前記第１半導体チップは、前記第１裏面に形成された複数の第３電極パッドと、前記第１主面および前記第１裏面のうち一方の面から他方の面に向かって貫通する複数の貫通電極と、を有し、
    前記複数の第３電極パッドは、前記複数の貫通電極の各々を介して、前記複数の第１電極パッドのうちの複数のチップ用電極パッドとそれぞれ電気的に接続され、
    前記複数の第２導電性部材は、前記複数の第３電極パッドと、前記第２半導体チップの前記複数の第２電極パッドとを、それぞれ電気的に接続する、半導体装置。
  11. 請求項１に記載の前記半導体装置は、配線基板上に搭載され、
    前記配線基板上に搭載された前記半導体装置は、前記配線基板上に搭載された他の半導体装置を制御する、半導体装置。
  12. 前記他の半導体装置は、メモリデバイスである、請求項１１に記載の半導体装置。
  13. 基材と、
    第１主面、前記第１主面上に形成された複数の第１電極パッド、および前記第１主面とは反対側の第１裏面を有し、前記基材のチップ搭載領域上に搭載された第１半導体チップと、
    第２主面、前記第２主面上に形成された複数の第２電極パッド、および前記第２主面とは反対側の第２裏面を有し、前記第２主面が前記第１半導体チップと対向するように、前記第１半導体チップのチップ搭載領域上に搭載された第２半導体チップと、
    前記第１半導体チップの前記複数の第１電極パッドのうちの複数の基材用電極パッドと前記基材の複数のリードを、それぞれ電気的に接続する複数の第１導電性部材と、
    前記第２半導体チップの前記複数の第２電極パッドと前記第１半導体チップの前記複数の第１電極パッドのうちの複数のチップ用電極パッドを、それぞれ電気的に接続する複数の第２導電性部材と、
    を含み、
    前記第１半導体チップには、第１周辺回路、電源制御回路、温度センサおよび第１ＲＡＭが形成されており、
    前記第２半導体チップには、ＣＰＵ、第２周辺回路および第２ＲＡＭが形成されており、
    前記第１半導体チップの配線層中の第１最小配線間隔は、前記第２半導体チップの配線層中の第２最小配線間隔よりも大きい、半導体装置。
  14. 請求項１３に記載の半導体装置において、
    駆動電源は、前記電源制御回路と電気的に接続され、かつ、前記第１半導体チップに形成された電源配線を介して、前記第２半導体チップの前記ＣＰＵに供給される、半導体装置。
  15. 請求項１４に記載の半導体装置において、
    前記電源制御回路および前記温度センサのそれぞれは、前記第１半導体チップのうち、前記第２半導体チップと重なる領域に形成されている、半導体装置。
  16. 請求項１３に記載の半導体装置において、
    前記第１半導体チップには、さらに、第１フラッシュメモリが形成されており、
    前記第１フラッシュメモリの占有面積は、前記第１周辺回路、前記温度センサ、前記第１ＲＡＭ、前記第２ＲＡＭ、前記ＣＰＵおよび前記第２周辺回路のそれぞれの占有面積よりも大きい、半導体装置。
  17. 請求項１３に記載の半導体装置において、
    前記第１半導体チップの前記第１主面上で、かつ、前記第２半導体チップの隣には、第３半導体チップが搭載されており、
    前記第３半導体チップには、第２フラッシュメモリが形成されている、半導体装置。
  18. 請求項１３に記載の半導体装置において、
    前記第２ＲＡＭは、前記第１ＲＡＭと同じ構造から成り、
    前記第１ＲＡＭは、前記ＣＰＵと同じ速度で動作せず、
    前記第２ＲＡＭは、前記ＣＰＵと同じ速度で動作する、半導体装置。
  19. 請求項１３に記載の半導体装置において、
    前記第１半導体チップには、さらに、外部ＬＳＩ用のインタフェースが形成されており、
    前記インタフェースが要する電圧値は、前記第１周辺回路、前記温度センサ、前記第１ＲＡＭ、前記第２ＲＡＭ、前記ＣＰＵおよび前記第２周辺回路のそれぞれが要する電圧値よりも高い、半導体装置。
  20. 請求項１３に記載の半導体装置において、
    前記第１周辺回路、前記電源制御回路、前記温度センサおよび前記第１ＲＡＭのそれぞれを構成する第１トランジスタのゲート絶縁膜は、酸化シリコン膜または酸窒化シリコン膜から成り、
    前記第１トランジスタのゲート電極は、ポリシリコンから成り、
    前記ＣＰＵ、前記第２周辺回路および前記第２ＲＡＭのそれぞれを構成する第２トランジスタのゲート絶縁膜は、ハフニウムを含む絶縁膜から成り、
    前記第２トランジスタのゲート電極は、金属材料から成る、半導体装置。
JP2013261419A 2013-12-18 2013-12-18 半導体装置 Pending JP2015119038A (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2013261419A JP2015119038A (ja) 2013-12-18 2013-12-18 半導体装置
TW103142091A TW201528470A (zh) 2013-12-18 2014-12-04 半導體裝置
KR1020140181599A KR20150071656A (ko) 2013-12-18 2014-12-16 반도체 장치
CN201410798449.7A CN104733463A (zh) 2013-12-18 2014-12-18 半导体器件
US14/574,662 US20150171066A1 (en) 2013-12-18 2014-12-18 Semiconductor device
HK15107363.7A HK1206868A1 (en) 2013-12-18 2015-07-31 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013261419A JP2015119038A (ja) 2013-12-18 2013-12-18 半導体装置

Publications (1)

Publication Number Publication Date
JP2015119038A true JP2015119038A (ja) 2015-06-25

Family

ID=53369452

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013261419A Pending JP2015119038A (ja) 2013-12-18 2013-12-18 半導体装置

Country Status (6)

Country Link
US (1) US20150171066A1 (ja)
JP (1) JP2015119038A (ja)
KR (1) KR20150071656A (ja)
CN (1) CN104733463A (ja)
HK (1) HK1206868A1 (ja)
TW (1) TW201528470A (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019079940A (ja) * 2017-10-25 2019-05-23 三菱電機株式会社 パワー半導体モジュールの製造方法およびパワー半導体モジュール
JP2022541833A (ja) * 2019-10-12 2022-09-27 長江存儲科技有限責任公司 水素ブロッキング層を有する３次元メモリデバイスおよびその製作方法
JP7487213B2 (ja) 2019-04-15 2024-05-20 長江存儲科技有限責任公司 プロセッサおよびダイナミック・ランダムアクセス・メモリを有する接合半導体デバイスおよびそれを形成する方法

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI566305B (zh) * 2014-10-29 2017-01-11 巨擘科技股份有限公司 製造三維積體電路的方法
EP3345213A4 (en) * 2015-09-04 2019-04-24 Octavo Systems LLC IMPROVED SYSTEM USING A SYSTEM IN PACKAGING COMPONENTS
CN106898585A (zh) * 2015-12-21 2017-06-27 中国电力科学研究院 一种利用多芯片封装技术实现的温度采集模块
CN105845672B (zh) * 2016-06-15 2018-10-23 通富微电子股份有限公司 封装结构
CN105895541B (zh) * 2016-06-15 2018-10-23 通富微电子股份有限公司 封装结构的形成方法
US10960583B2 (en) * 2016-07-19 2021-03-30 Asm Technology Singapore Pte Ltd Molding system for applying a uniform clamping pressure onto a substrate
JP2019165046A (ja) * 2018-03-19 2019-09-26 東芝メモリ株式会社 半導体装置およびその製造方法
CN110660805B (zh) * 2018-06-28 2023-06-20 西部数据技术公司 包含分支存储器裸芯模块的堆叠半导体装置
JP7199921B2 (ja) * 2018-11-07 2023-01-06 ローム株式会社 半導体装置
US11302611B2 (en) * 2018-11-28 2022-04-12 Texas Instruments Incorporated Semiconductor package with top circuit and an IC with a gap over the IC
TWI739150B (zh) * 2019-08-30 2021-09-11 南茂科技股份有限公司 微型記憶體封裝結構以及記憶體封裝結構
CN111584478B (zh) * 2020-05-22 2022-02-18 甬矽电子(宁波)股份有限公司 一种叠层芯片封装结构和叠层芯片封装方法
US11178473B1 (en) * 2020-06-05 2021-11-16 Marvell Asia Pte, Ltd. Co-packaged light engine chiplets on switch substrate
JP2022030232A (ja) 2020-08-06 2022-02-18 キオクシア株式会社 半導体装置
JP2022165097A (ja) * 2021-04-19 2022-10-31 三菱電機株式会社 半導体装置および半導体装置の製造方法
WO2022261812A1 (zh) * 2021-06-15 2022-12-22 华为技术有限公司 三维堆叠封装及三维堆叠封装制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6437446B1 (en) * 2000-03-16 2002-08-20 Oki Electric Industry Co., Ltd. Semiconductor device having first and second chips
JP2005260053A (ja) * 2004-03-12 2005-09-22 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
TWI414580B (zh) * 2006-10-31 2013-11-11 Sumitomo Bakelite Co 黏著帶及使用該黏著帶而成之半導體裝置
CN103635999B (zh) * 2012-01-12 2017-04-05 松下电器产业株式会社 半导体装置

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019079940A (ja) * 2017-10-25 2019-05-23 三菱電機株式会社 パワー半導体モジュールの製造方法およびパワー半導体モジュール
JP7487213B2 (ja) 2019-04-15 2024-05-20 長江存儲科技有限責任公司 プロセッサおよびダイナミック・ランダムアクセス・メモリを有する接合半導体デバイスおよびそれを形成する方法
JP2022541833A (ja) * 2019-10-12 2022-09-27 長江存儲科技有限責任公司 水素ブロッキング層を有する３次元メモリデバイスおよびその製作方法
US11728236B2 (en) 2019-10-12 2023-08-15 Yangtze Memory Technologies Co., Ltd. Three-dimensional memory devices having hydrogen blocking layer and fabrication methods thereof
JP7330357B2 (ja) 2019-10-12 2023-08-21 長江存儲科技有限責任公司 水素ブロッキング層を有する３次元メモリデバイスおよびその製作方法

Also Published As

Publication number Publication date
TW201528470A (zh) 2015-07-16
US20150171066A1 (en) 2015-06-18
HK1206868A1 (en) 2016-01-15
KR20150071656A (ko) 2015-06-26
CN104733463A (zh) 2015-06-24

Similar Documents

Publication Publication Date Title
JP2015119038A (ja) 半導体装置
US9129828B2 (en) Semiconductor device with chip having a different number of front surface electrodes and back surface electrodes
TWI464851B (zh) 包含嵌入式倒裝晶片之半導體晶粒封裝體
US9117826B2 (en) Method of manufacturing semiconductor device, and semiconductor device
JP2010278318A (ja) 半導体装置
TW200416787A (en) Semiconductor stacked multi-package module having inverted second package
TWI635585B (zh) 半導體封裝件及其製法
JP4146290B2 (ja) 半導体装置
TW201411782A (zh) 半導體封裝件及其製法與中介板結構
JP2005209882A (ja) 半導体パッケージ及び半導体装置
JP5525530B2 (ja) ビアを介して電力供給及び接地されるパッケージ
TWI730010B (zh) 用以微型化系統級封裝的被動組件之預模鑄主動積體電路
TW201523832A (zh) 半導體封裝件之製法
US7235870B2 (en) Microelectronic multi-chip module
JP2009065066A (ja) 半導体装置
JP4388926B2 (ja) 半導体装置のパッケージ構造
US9601419B1 (en) Stacked leadframe packages
TWM472946U (zh) 晶粒封裝結構
TW202006905A (zh) 半導體封裝
JP2005123542A (ja) 半導体装置のパッケージ構造およびパッケージ化方法
JP3842272B2 (ja) インターポーザー、半導体チップマウントサブ基板および半導体パッケージ
KR20170002266A (ko) 플립 칩 패키징
TWI553799B (zh) 半導體封裝結構
TW202005016A (zh) 電子組件封裝
CN104701292A (zh) 一种高速ic-qfn封装协同优化设计方法