JP2005123542A - 半導体装置のパッケージ構造およびパッケージ化方法 - Google Patents

半導体装置のパッケージ構造およびパッケージ化方法 Download PDF

Info

Publication number
JP2005123542A
JP2005123542A JP2003359896A JP2003359896A JP2005123542A JP 2005123542 A JP2005123542 A JP 2005123542A JP 2003359896 A JP2003359896 A JP 2003359896A JP 2003359896 A JP2003359896 A JP 2003359896A JP 2005123542 A JP2005123542 A JP 2005123542A
Authority
JP
Japan
Prior art keywords
semiconductor chip
sub
board
terminal
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003359896A
Other languages
English (en)
Inventor
Moriyoshi Nakajima
盛義 中島
Kazuo Kobayashi
和男 小林
Natsuo Ajika
夏夫 味香
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Genusion Inc
Original Assignee
Genusion Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Genusion Inc filed Critical Genusion Inc
Priority to JP2003359896A priority Critical patent/JP2005123542A/ja
Priority to US10/595,424 priority patent/US20070132080A1/en
Priority to PCT/JP2003/016012 priority patent/WO2005038917A1/ja
Priority to AU2003289336A priority patent/AU2003289336A1/en
Publication of JP2005123542A publication Critical patent/JP2005123542A/ja
Priority to US12/235,734 priority patent/US7723835B2/en
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0652—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next and on each other, i.e. mixed assemblies
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0651—Wire or wire-like electrical connections from device to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/0652—Bump or bump-like direct electrical connections from substrate to substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06572—Auxiliary carrier between devices, the carrier having an electrical connection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06582—Housing for the assembly, e.g. chip scale package [CSP]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06596—Structural arrangements for testing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Abstract

【課題】 複数の半導体チップを組み込んで１つのパッケージ化された半導体装置を構成する際に、各半導体チップのＫＧＤ（Known-Good-Die）を容易に保証できるようにし、高い良品率の下で半導体装置を製造可能とする。また、各半導体チップの端子の位置、ピッチ、信号配列などを制約することなくそのまま利用可能とする。
【解決手段】 半導体チップ５０の端子５１を接続する端子２１とそれとは別の端子２２を形成したサブ基板２０の上面に半導体チップ５０とサブ基板２０との間をワイヤボンディングして半導体チップマウントサブ基板６０を構成する。パッケージ基板１０の上面には半導体チップ３０をマウントし、半導体チップマウントサブ基板６０を半導体チップ３０の上部に接着し、端子２２と端子１１′との間をワイヤボンディングする。
【選択図】 図１

Description

この発明は、半導体装置のパッケージ構造およびそのパッケージ化方法に関するものである。
移動体通信システムの端末装置（携帯電話機）などのように半導体装置を用いた電子機器において、その小型軽量化を図る上で半導体装置の高集積化を如何に高めるかは常に重要である。これまで半導体回路の微細化が順調に進んでいたときには可能な限りの回路を１チップ化して、実装面積の縮小化、高速化、消費電力の低減化というメリットを生かしてきた。ところが、半導体回路の微細化に伴う製造コストの急騰と設計開発期間の長期化という問題が顕在化してきた。
そこで、複数の半導体チップを３次元実装するＳＩＰ(System in Package) 技術が注目されている。例えば図９に示すように、パッケージ基板１０の上に半導体チップ３０をマウントし、この半導体チップ３０の上にさらに別の半導体チップ４０をマウントし、これらの半導体チップ３０，４０とパッケージ基板１０との間をワイヤＷでワイヤボンディングしている（非特許文献１参照）。
日経エレクトロニクス2002,2-11 no.815 p108 「第１部 チップがダメならパッケージがある」
従来のＳＩＰでは、異なったプロセスによる半導体チップを単一のパッケージに収めることができ、実装基板に対する実装面積の縮小化が図れる。このように複数の半導体チップを１つのパッケージ内に収めて半導体装置を構成する場合、良品率を如何に高めるかが課題となる。すなわち、各半導体チップはウエハ状態でウエハプローブテストを行い、良品と見なされた半導体チップのみをパッケージ基板などに搭載することになる。
ところが、複数の半導体チップを組み合わせるアセンブルメーカー側では、例えば異なった半導体チップの端子（電極）間をワイヤボンディングしてＳＩＰを構成する場合に、両半導体チップの端子の形成位置、端子ピッチ、信号線の順番などを予め固定的に設計しなければならず、設計上の自由度が低下してしまい、開発期間を短縮化できる筈のＳＩＰの特質がうまく活かせないといった問題があった。
また、半導体チップを供給するメーカー側では、ウエハ状態で半導体チップのすべての動作試験は行うことができず、例えば、高温連続動作試験(Burn-in) によるスクリーニング等の信頼性試験を完全に行うことはできなかった。そのため、ウエハから切り出した後の半導体チップを個別に良否判定し、その結果、ＫＧＤ（Known-Good-Die：検査済み良品チップ）を保証する半導体チップが得られる。ところが、ウエハから切り出したままの半導体チップ（ベアチップ）の状態でこのような判定を行うためには、各半導体チップの端子（電極）に対して電気的に接続するための装置や専用の試験装置が個々に必要となり、そのためコストが嵩むといった問題があった。
そこで、この発明の目的は、複数の半導体チップと組み合わせる際に、各半導体チップの外部接続用端子の位置、ピッチ、信号配列などを制約することなく半導体チップ間の電気的接続を容易に行えるようにして、上述の問題を解消した半導体装置のパッケージ構造およびパッケージ化方法を提供することにある。
また、この発明の別の目的は、半導体チップを供給するメーカー側では、ＳＩＰを構成する半導体チップのＫＧＤ（Known-Good-Die）を容易に保証できるようにし、ＳＩＰを製造するアセンブルメーカー側では、ＫＧＤの半導体チップを用いて高い良品率の下でＳＩＰを製造できるようにした半導体装置のパッケージ構造およびパッケージ化方法を提供することにある。
この発明は、複数の半導体チップを搭載する基板状またはフレーム状の基材と、当該基材に搭載した複数の半導体チップとを備えた半導体装置のパッケージ構造において、
マウントすべき半導体チップの端子を接続する内部端子と、該半導体チップの端子以外の端子を接続する外部端子と、該外部端子と前記内部端子との間を電気的に接続する導体配線とを形成したサブ基板に半導体チップがマウントされてなる半導体チップマウントサブ基板を備え、該半導体チップマウントサブ基板を他の半導体チップとともに前記基材に搭載し、これらの半導体チップマウントサブ基板と他の半導体チップを前記基材とともに樹脂封止したことを特徴としている。
また、この発明は、前記半導体チップマウントサブ基板を、前記基材に搭載した半導体チップ上に搭載したことを特徴としている。
また、この発明は、前記半導体チップマウントサブ基板を複数備え、それらの半導体チップマウントサブ基板を前記基材上に積層配置したことを特徴としている。
また、この発明は、前記半導体チップマウントサブ基板を、前記サブ基板を挟んで該サブ基板の両面に半導体チップを搭載して構成したことを特徴としている。
また、この発明は、前記半導体チップマウントサブ基板を、前記サブ基板に複数の半導体チップを積層配置して構成したことを特徴としている。
また、この発明は、前記半導体チップマウントサブ基板を、前記基材に対する前記樹脂封止とは別に前記サブ基板とともに該サブ基板に搭載した半導体チップを樹脂封止して構成したことを特徴としている。
また、この発明は、前記サブ基板を、前記基材に搭載する前の状態で、所定の信頼性試験または動作試験を行うために試験装置に接続するための端子を備えていて、前記半導体チップマウントサブ基板は前記基材に搭載する前の状態で前記端子を用いて前記所定の信頼性試験または動作試験を行った後に前記端子を切り離したものとしたことを特徴としている。
この発明によれば、マウントすべき半導体チップの端子を接続する内部端子と、該半導体チップの端子以外の端子を接続する外部端子と、該外部端子と前記内部端子との間を電気的に接続する導体配線とを形成したサブ基板に半導体チップがマウントされてなる半導体チップマウントサブ基板を備え、該半導体チップマウント基板を他の半導体チップとともに前記基材に搭載するようにしたので、この半導体チップマウントサブ基板を従来の例えばＳＩＰを構成する複数の半導体チップのうちの一つの半導体チップとして用いることができる。その際、半導体チップはサブ基板にマウントされた状態であるので、半導体チップマウントサブ基板の状態で信頼性試験や動作試験を行うことができ、ＫＧＤを保証した半導体チップと同様の素子としてこの半導体チップマウントサブ基板を扱うことができる。また、半導体チップ間の電気的接続を行う場合に、下部の半導体チップの端子と上部の半導体チップマウントサブ基板の端子との間を接続することになるので、個々の半導体チップの端子は個別に設計できる。または、既に設計製造された半導体チップをそのまま用いることができる。その結果、低コスト化が図れる。
また、この発明によれば、半導体チップマウントサブ基板を基材上の半導体チップ上に搭載したことにより全体の薄型化が図れる。
また、この発明によれば、半導体チップマウントサブ基板を複数備え、それらの半導体チップマウントサブ基板を基材上に積層配置したことにより、より多くの半導体チップの積層配置構造を容易に構成できる。
また、この発明によれば、半導体チップマウントサブ基板の両面に半導体チップを搭載したことにより、基材に対する半導体チップマウントサブ基板の搭載面積を大きくすることなく、多くの半導体チップをパッケージ化できる。
また、この発明によれば、半導体チップマウントサブ基板をサブ基板に複数の半導体チップを積層配置して構成したことにより、基材に対する半導体チップマウントサブ基板の搭載面積を大きくすることなく、より多くの半導体チップを単一のパッケージ内にパッケージ化できる。
また、この発明によれば、半導体チップマウントサブ基板を、基材に対する樹脂封止とは別に、サブ基板とともに該サブ基板に搭載した半導体チップを樹脂封止したことにより、半導体チップマウントサブ基板の状態でハンドリングが容易になり、半導体チップマウントサブ基板の信頼性も容易に確保できる。
また、この発明によれば、基材に搭載する前のサブ基板の状態で、所定の信頼性試験または動作試験を行うために試験装置に接続するための端子を備えていて、半導体チップマウントサブ基板が、それを基材に搭載する前の状態で端子を用いて所定の信頼性試験または動作試験を行った後に端子を切り離したものとしたことにより、ＫＧＤを保証した半導体チップと同様の素子としてこの半導体チップマウントサブ基板を扱うことができる。
第１の実施形態である半導体装置のパッケージ構造およびそのパッケージ化方法について、図１・図２を基に説明する。
図１は半導体装置の平面図、図２はその主要部の断面図である。図１・図２においてパッケージ基板１０の上面には半導体チップ３０をダイボンディングしている。半導体チップ５０はサブ基板２０にマウントしている。このサブ基板２０と半導体チップ５０とで半導体チップマウントサブ基板６０を構成している。この半導体チップマウントサブ基板６０はその下面（サブ基板２０の下面）を半導体チップ３０に接着することによって搭載している。またこれとは別に、半導体チップ４０を半導体チップ３０の上に搭載している。
パッケージ基板１０の上面には複数の端子１１，１１′を配列形成している。またパッケージ基板１０の下面には複数の半田ボール１２を配列形成している。このパッケージ基板１０の上面の端子１１，１１′と下面の半田ボール１２との間はパッケージ基板１０内部の配線層を介して電気的に導通させている。
半導体チップ３０の上面の周囲に配列した端子とパッケージ基板１０の上面に配列した端子１１との間はワイヤＷ３１によりワイヤボンディングしている。半導体チップ５０の上面には端子５１を形成している。またサブ基板２０の上面には、この発明に係る「内部端子」に相当する端子２１を形成していて、両者の間をワイヤＷ５２でワイヤボンディングしている。
またサブ基板２０の上面には、この発明に係る「外部端子」に相当する端子２２を形成している。これらの端子２２と端子２１との間はサブ基板２０内部の配線層を介して電気的に導通させている。サブ基板２０の端子２２とパッケージ基板１０の端子１１′との間はワイヤＷ２１でワイヤボンディングしている。このようにサブ基板２０で端子の位置を変換することによって、半導体チップの外部接続用端子（パッド）の位置、ピッチ、信号配列などを変更することなく、既に存在する半導体チップをそのまま用いて電気的接続を容易に行えるようになる。
また、このようにして半導体チップマウントサブ基板６０をＫＧＤの半導体チップのように扱って、他の半導体チップと共にパッケージ基板上に搭載することができる。
なお、この例では、半導体チップ４０は半導体チップ３０とともにＳＩＰとして用いるように既に設計されているのでサブ基板を用いていない。この半導体チップ４０の上面の端子４１と半導体チップ３０の上面に形成した端子３１との間はワイヤＷ４３でワイヤボンディングしている。さらに、半導体チップ４０の所定の端子４１′とパッケージ基板上の端子１１′との間はワイヤＷ４１でワイヤボンディングしている。
図１に示した例では、パッケージ基板１０上部の樹脂封止を行う前の状態を示している。図２に示したように、パッケージ基板１０の上面には半導体チップ３０，４０、半導体チップマウントサブ基板６０およびそれらの間を接続するワイヤの全体を封止樹脂１３で樹脂封止している。
ここで、半導体チップ３０は他の半導体チップであり、そのサイズは例えば８．５ｍｍ×８．５ｍｍである。半導体チップ４０はその他の半導体チップである。サブ基板２０上の半導体チップ５０は例えば３２Ｍ×３２ビットのＤＲＡＭであり、そのサイズは例えば３．０ｍｍ×５．７ｍｍである。この半導体チップ５０は、その短辺に端子５１を配列しているので、サブ基板２０の半導体チップ５０の短辺に沿った位置に端子２１を配列している。このことによりワイヤＷ５２のワイヤ長が短くてすむようにしている。またパッケージ基板１０上の端子１１′寄りで半導体チップ５０の一方の長辺に沿ったサブ基板２０上の所定位置に端子２２を配列形成している。そして、このサブ基板２０をパッケージ基板１０上の端子１１′寄りに配置することによって、ワイヤＷ２１のワイヤ長を短くてすむようにしている。
図３は第２の実施形態に係る半導体装置の平面図である。図１に示した例と異なるのは半導体チップマウントサブ基板６０の構造である。この図３に示す例では、サブ基板２０の上に２つの半導体チップ５０ａ，５０ｂをマウントしている。これらはそれぞれ１６Ｍ×１６ビットのＤＲＡＭであり、半導体チップの中央に端子５１をそれぞれ形成している。このように複数の半導体チップを用いる場合でも、それらを単一のサブ基板２０上にマウントすることにより、この半導体チップマウントサブ基板６０を３２Ｍ×１６ビットまたは１６Ｍ×３２ビットのＤＲＡＭであるかのように扱うことができる。
また、端子がチップの中央に配列されている半導体チップを用いる場合でも、サブ基板２０上で各半導体チップの端子に最も近接する位置に端子２１を配置することにより、各半導体チップ５０ａ，５０ｂの端子５１とサブ基板２０上の端子２１との間のワイヤＷ５２のワイヤ長が短くてすむようにしている。
図４は第３の実施形態に係る半導体装置の主要部の断面図である。サブ基板２０の上面に２つの導体チップ５０ａ，５０ｂをマウントし、ワイヤボンディングすることによって半導体チップマウントサブ基板６０を構成している。サブ基板２０には、半導体チップ５０ａ−５０ｂ間の電気的接続を行う配線を設けている。パッケージ基板１０の上部には半導体チップ３０をボンディングしていて、この半導体チップ３０の上面に半導体チップマウントサブ基板６０を搭載している。また、他の半導体チップ４０も搭載している。
図１〜図３に示した例と異なり、この例ではサブ基板２０上部の半導体チップ５０ａ，５０ｂの周囲を封止樹脂２３で樹脂封止している。このように半導体チップマウントサブ基板６０の状態で半導体チップを樹脂封止した状態とすることにより、半導体チップマウントサブ基板６０を半導体チップ３０に接着する際のハンドリングが容易となる。また、半導体チップ５０ａ，５０ｂ周囲の環境を清浄に保ったまま半導体チップマウントサブ基板６０の状態で工程間を搬送することが容易となる。なお、上記封止樹脂２３は最終的にパッケージ基板１０上部の封止樹脂１３によって覆われ、半導体装置の外部には露出しないので、封止樹脂１３のような機械的強度を必要とせず、簡易な方法で樹脂封止すればよい。例えばトランスファーモールド法などによらずに液状樹脂をポッティングする方法によって樹脂封止する。
なお、図４に示した例では、半導体チップマウントサブ基板６０のサブ基板２０の上面に設けた端子と半導体チップ３０の上面に設けた端子との間をワイヤＷ２３でワイヤボンディングしている。このようにして、パッケージ基板１０を介さずに半導体チップマウントサブ基板６０の半導体チップとは別の半導体チップとの間の電気的接続をとることも可能である。
図５は第４の実施形態に係る半導体装置の主要部の断面図である。第１〜第４の実施形態ではパッケージ基板を基材としてパッケージ化したが、この図５に示す例では、リードフレーム９を基材として用い、複数の半導体チップをパッケージ化している。リードフレーム９の中央部には、半導体チップ３０をダイボンディングしている。この半導体チップ３０の上部には半導体５０とサブ基板２０による半導体チップマウントサブ基板６０と、単体の半導体チップ４０とをそれぞれ搭載している。そして、半導体チップ３０とリードフレーム９のインナーリード部分との間をワイヤＷ３９でワイヤボンディングしている。半導体チップ４０とリードフレーム９のインナーリードとの間はワイヤＷ４９でワイヤボンディングしている。サブ基板２０の端子とリードフレーム９のインナーリードとの間はワイヤＷ２９でワイヤボンディングしている。これらの複数の半導体チップ部分およびワイヤ部分は封止樹脂１３で樹脂封止している。このようにして、リードフレーム９のアウターリードが封止樹脂１３の外部に突出したリード端子付き半導体装置が構成できる。
図６は第５の実施形態に係る半導体装置のパッケージ構造およびパッケージ化方法について示している。これらはいずれも主要部の断面図である。（Ａ）の例ではサブ基板２０の両面に半導体チップ５０をそれぞれフリップチップボンディングしている。そしてこれらの半導体チップ５０の周囲を封止樹脂２３で樹脂封止して、半導体チップマウントサブ基板６０を構成している。パッケージ基板１０の上面には半導体チップ３０をフリップチップボンディングしている。この半導体チップ３０の上部に半導体チップマウントサブ基板６０を接着し、サブ基板２０の上面に形成した端子とパッケージ基板１０の上面にした端子との間をワイヤＷ２１でワイヤボンディングしている。パッケージ基板１０の下面には半田ボール１２を配列形成している。パッケージ基板１０の上部には半導体チップ３０と半導体チップマウントサブ基板６０を含む全体を封止樹脂１３で樹脂封止している。なお、この図６では封止樹脂１３の外形のみ表している。
図６の（Ｂ）の例では、サブ基板２０に２つの半導体チップ５０を積層配置している。この例では半導体チップ５０とサブ基板２０との間をワイヤボンディングしている。そしてこれらの半導体チップ５０の周囲を封止樹脂２３で樹脂封止している。パッケージ基板１０の上面には半導体チップ３０をフリップチップボンディングしていて、この半導体チップ３０の上部に半導体チップマウントサブ基板６０を接着し、サブ基板２０とパッケージ基板１０との間をワイヤＷ２１でワイヤボンディングしている。その他の構成は（Ａ）の場合と同様である。なお、サブ基板２０に対して半導体チップ５０をフリップチップボンディングしてもよい。また半導体チップ上に別の半導体チップをフリップチップボンディングするようにしてもよい。
図６の（Ｃ）の例では、サブ基板２０ａに半導体チップ５０ａをフリップチップボンディングしてなる第１の半導体チップマウントサブ基板６０ａと、サブ基板２０ｂに半導体チップ５０ｂをフリップチップボンディングしてなる半導体チップマウントサブ基板６０ｂとを備えている。また、パッケージ基板１０の上面には半導体チップ３０をフリップチップボンディングしている。
この半導体装置を製造する場合、まずパッケージ基板１０に半導体チップ３０をフリップチップボンディングし、半導体チップ３０の上面に第１の半導体チップマウントサブ基板６０ａを接着し、そのサブ基板２０ａ上面とパッケージ基板１０のそれぞれの端子間をワイヤＷ２１ａでワイヤボンディングする。続いて半導体チップマウントサブ基板６０ａの上面（半導体チップ５０ａの上面）に接着シート７０を置いて第２の半導体チップマウントサブ基板６０ｂを第１の半導体チップマウントサブ基板６０ａに接着固定する。この接着シート７０は第２の半導体チップサブ基板６０ｂのサブ基板２０ｂの下面側に予め設けておいてもよい。この状態で、サブ基板２０ｂ上面の端子とパッケージ基板１０上面の端子との間をワイヤＷ２１ｂでワイヤボンディングする。その後、パッケージ基板１０の上部を封止樹脂１３で樹脂封止する。このように複数の半導体チップマウントサブ基板６０を積層配置することによって、実装基板への実装時の占有面積を増すことなく、多数の半導体チップを備えた半導体装置を構成することができる。
図６の（Ｄ）に示す例では、２つの半導体チップマウントサブ基板６０ａ，６０ｂをパッケージ基板１０に対して水平方向に配置している。これらの半導体チップマウントサブ基板６０ａ，６０ｂは、サブ基板２０ａ，２０ｂの上面に半導体チップ５０ａ，５０ｂをそれぞれフリップチップボンディングして構成している。パッケージ基板１０の上面には半導体チップ９ａ，９ｂをそれぞれフリップチップボンディングしている。これらの半導体９ａ，９ｂの上面に、半導体チップマウントサブ基板６０ａ，６０ｂを接着している。そして、それらのサブ基板２０ａ，２０ｂの上面の端子とパッケージ基板１０の端子との間をワイヤＷ２１でワイヤボンディングしている。その他の構成は（Ａ）〜（Ｃ）と同様である。このように複数の半導体チップマウントサブ基板６０を水平配置したことにより、厚みを増すことなく、多くの半導体チップをパッケージ内に備えた半導体装置が得られる。
以上に示した例では、いずれもサブ基板２０とパッケージ基板１０との間をワイヤで接続したが、サブ基板の周囲に外部端子を配列しておき、それらの外部端子をパッケージ基板上の端子に圧接により電気的且つ機械的に接合させるようにしてもよい。また、サブ基板の接合面（パッケージ基板等に対向する面）に外部端子として半田バンプを形成しておき、パッケージ基板上の端子やパッケージ基板に搭載した半導体チップ上の端子に、上記半田バンプを接合するようにしてもよい。
次に、半導体チップマウントサブ基板をＫＧＤ化するための方法について、図７・図８を参照して説明する。
図７の（Ｂ）は複数の半導体チップマウントサブ基板の信頼性試験および動作試験を行う状態である「切り離し前サブ基板」２００を示している。（Ａ）はその切り離し前サブ基板２００のうち１つの単位であるテスト時サブ基板単位２０′を拡大図示している。テスト時サブ基板単位２０′には半導体チップ５０をマウントしていて、この半導体チップ５０の端子５１とサブ基板側の端子２１との間をワイヤＷ５２でワイヤボンディングしている。サブ基板には端子２１の配列ピッチより大きなピッチで試験用端子２５を形成していて、この試験用端子２５と端子２１との間をそれぞれ配線２４で結んでいる。図中２点鎖線で示す範囲が切り離し後にサブ基板２０となる領域であり、この領域を切り離した後に半導体チップマウントサブ基板として用いる。
図７の（Ｂ）に示した切り離し前サブ基板２００の状態で、各試験用端子２５に対して試験装置を接続し、各種の信頼性試験および動作試験を行う。例えば前述した高温連続動作試験(Burn-in) などのスクリーニングを行う。そして、半導体チップ５０およびサブ基板２０による良品の半導体チップマウントサブ基板を選別する。
なお、上記サブ基板の領域２０を切り離した後、端子２１から試験用端子２５へ延びる配線２４の一部（図中Ｐで示す配線２４部分）がサブ基板２０に残ることになる。ただ、第１〜第５の各実施形態で参照した各図では、このサブ基板２０に残る上記配線部分は図面の明瞭化のために図示していない。
図８は上記サブ基板のテストを含む半導体装置全体の組立工程を示すフローチャートである。まずサブ基板については、サブ基板にマウントする半導体チップのウエハ状態でテストを行う。（Ｓ１１）。その後、ウエハの裏面を研磨して所定厚みまで薄くし（Ｓ１２）、ウエハダイシングによって個別の半導体チップ５０に分離する（Ｓ１３）。これらの半導体チップのうち良品と見なされた半導体チップ５０をサブ基板２０へマウントする（Ｓ１４）。続いて必要に応じて半導体チップ部分を樹脂封止する（Ｓ１５）。その後、上述の信頼性試験および動作試験を行い、それぞれの半導体チップについて良否判定を行う（Ｓ１６）。しかる後、各サブ基板２０領域の切り離しを行う（Ｓ１７）。
一方、本体部分について、まずパッケージ基板１０にマウントする半導体チップのウエハ状態でのテストを行う（Ｓ２１）。その後、ウエハ研磨、ウエハダイシングを行い（Ｓ２２→Ｓ２３）、各半導体チップ３０をパッケージ基板１０に搭載する（Ｓ２４）。その後、上述のＫＧＤである半導体チップマウントサブ基板６０を搭載する（Ｓ２５）。続いてパッケージ基板１０の上部を樹脂封止し、個別のパッケージ基板に切り離す（Ｓ２６）。そして各半導体装置について、上述のサブ基板に対して行ったものと同様の各種信頼性試験および動作試験を行う（Ｓ２７）。このようにして良品の半導体装置を得る。上記ステップＳ２６を行う代わりに、パッケージ基板の切り離し前に複数の半導体装置について試験を行い、その後に樹脂封止し、パッケージ基板として切り離してもよい（Ｓ２６′）。
なお、実施例では半導体チップ−半導体チップ間、パッケージ基板−サブ基板間、半導体チップ−パッケージ基板間、半導体チップ−サブ基板間の各部の接続を、ワイヤボンディングやフリップチップ接続で行う旨説明したが、これらの各部の一部または全部の接続を、フレキシブルなシート上に配線を施した配線シート等を用いて接続するように構成してもよい。すなわち、両端を端子とする複数の配線を配線シートに形成しておき、それらの端子を接続すべき相手側の端子に接続するようにしてもよい。例えばサブ基板とパッケージ基板間を接続する場合、配線シートの一方の端子をサブ基板の端子に接続し、配線シートの他方の端子をパッケージ基板の端子に接続すればよい。
第１の実施形態に係る半導体装置のパッケージ構造を示す平面図 同半導体装置の主要部の断面図 第２の実施形態に係る半導体装置の構造を示す平面図 第３の実施形態に係る半導体装置の構造を示す断面図 第４の実施形態に係る半導体装置の構造を示す断面図 第５の実施形態に係る４つの半導体装置の構造を示す断面図 第６の実施形態に係る半導体装置に用いる半導体チップマウントサブ基板の試験方法を示す図 同半導体装置のサブ基板のテストを含む半導体装置全体の組立工程を示すフローチャート 従来の半導体装置の構成を示す断面図
符号の説明
９−リードフレーム
１０−パッケージ基板
１１−端子
１２−半田ボール
１３−封止樹脂
２０−サブ基板
２０′−テスト時サブ基板単位
２１，２２−端子
２３−封止樹脂
２４−配線
２５−試験用端子
３０，４０，５０−半導体チップ
３１，４１，５１−端子
６０−半導体チップマウントサブ基板
７０−接着シート
２００−切り離し前サブ基板
Ｗ−ワイヤ

Claims (9)

  1. 複数の半導体チップを搭載する基板状またはフレーム状の基材と、当該基材に搭載した複数の半導体チップとを備えた半導体装置のパッケージ構造において、
    マウントすべき半導体チップの端子を接続する内部端子と、該半導体チップの端子以外の端子を接続する外部端子と、該外部端子と前記内部端子との間を電気的に接続する導体配線とを形成したサブ基板に半導体チップがマウントされてなる半導体チップマウントサブ基板を備え、該半導体チップマウントサブ基板を他の半導体チップとともに前記基材に搭載し、これらの半導体チップマウントサブ基板と他の半導体チップを前記基材とともに樹脂封止したことを特徴とする半導体装置のパッケージ構造。
  2. 前記半導体チップマウントサブ基板を、前記基材に搭載した半導体チップ上に搭載した請求項１に記載の半導体装置のパッケージ構造。
  3. 前記半導体チップマウントサブ基板を複数備え、それらの半導体チップマウントサブ基板を前記基材上に積層配置した請求項１または２に記載の半導体装置のパッケージ構造。
  4. 前記半導体チップマウントサブ基板は、前記サブ基板を挟んで該サブ基板の両面に半導体チップを搭載して成る請求項１、２または３に記載の半導体装置のパッケージ構造。
  5. 前記半導体チップマウントサブ基板は、前記サブ基板に複数の半導体チップを積層配置して成る請求項１〜４のうちいずれかに記載の半導体装置のパッケージ構造。
  6. 前記半導体チップマウントサブ基板は、前記基材に対する前記樹脂封止とは別に前記サブ基板とともに該サブ基板に搭載した半導体チップを樹脂封止して成る請求項１〜５のうちいずれかに記載の半導体装置のパッケージ構造。
  7. 前記サブ基板は、前記基材に搭載する前の状態で、所定の信頼性試験または動作試験を行うために試験装置に接続するための端子を備えていて、前記半導体チップマウントサブ基板は前記基材に搭載する前の状態で前記端子を用いて前記所定の信頼性試験または動作試験を行ったものである請求項１〜６のうちいずれかに記載の半導体装置のパッケージ構造。
  8. マウントすべき半導体チップの端子を接続する内部端子と、該半導体チップの端子以外の端子を接続する外部端子と、該外部端子と前記内部端子との間を電気的に接続する導体配線とを形成したサブ基板に半導体チップをマウントして半導体チップマウントサブ基板を構成し、該半導体チップマウントサブ基板を基板状またはフレーム状の基材に搭載し、該基材とともに前記半導体チップマウントサブ基板を一括して樹脂封止することを特徴とする半導体装置のパッケージ化方法。
  9. 前記基材に搭載する前の状態で、前記サブ基板に試験装置を接続するための端子を設けておき、当該端子に前記試験装置を接続して所定の信頼性試験または動作試験を行い、該信頼性試験または動作試験を行った後に前記端子を切り離して半導体チップマウントサブ基板を構成し、該半導体チップマウントサブ基板を前記基材に搭載することを特徴とする請求項８に記載の半導体装置のパッケージ化方法。
JP2003359896A 2003-10-20 2003-10-20 半導体装置のパッケージ構造およびパッケージ化方法 Pending JP2005123542A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2003359896A JP2005123542A (ja) 2003-10-20 2003-10-20 半導体装置のパッケージ構造およびパッケージ化方法
US10/595,424 US20070132080A1 (en) 2003-10-20 2003-12-15 Semiconductor chip mounted interposer, semiconductor device, semiconductor chip interposer fabrication method, bare chip mounted interposer, and interposer sheet
PCT/JP2003/016012 WO2005038917A1 (ja) 2003-10-20 2003-12-15 半導体装置のパッケージ構造およびパッケージ化方法
AU2003289336A AU2003289336A1 (en) 2003-10-20 2003-12-15 Package structure and packaging method of semiconductor device
US12/235,734 US7723835B2 (en) 2003-10-20 2008-09-23 Semiconductor device package structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003359896A JP2005123542A (ja) 2003-10-20 2003-10-20 半導体装置のパッケージ構造およびパッケージ化方法

Publications (1)

Publication Number Publication Date
JP2005123542A true JP2005123542A (ja) 2005-05-12

Family

ID=34463363

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003359896A Pending JP2005123542A (ja) 2003-10-20 2003-10-20 半導体装置のパッケージ構造およびパッケージ化方法

Country Status (4)

Country Link
US (2) US20070132080A1 (ja)
JP (1) JP2005123542A (ja)
AU (1) AU2003289336A1 (ja)
WO (1) WO2005038917A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007311395A (ja) * 2006-05-16 2007-11-29 Toppan Printing Co Ltd 半導体装置及び半導体装置の製造方法
US8044498B2 (en) 2006-07-12 2011-10-25 Genusion Inc. Interposer, semiconductor chip mounted sub-board, and semiconductor package
JP2021125669A (ja) * 2020-02-10 2021-08-30 三菱電機株式会社 半導体装置、および半導体装置の製造方法
KR20220128239A (ko) * 2021-03-12 2022-09-20 왈톤 어드밴스드 엔지니어링 인크. 시스템 인 패키지
KR20220128240A (ko) * 2021-03-12 2022-09-20 왈톤 어드밴스드 엔지니어링 인크. 박형 시스템 인 패키지

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008091638A (ja) * 2006-10-02 2008-04-17 Nec Electronics Corp 電子装置およびその製造方法
US8550650B1 (en) 2010-08-10 2013-10-08 Patrick McGinty Lighted helmet with heat pipe assembly
JP5973371B2 (ja) 2013-03-21 2016-08-23 日立オートモティブシステムズ株式会社 熱式流量計
CN111129090B (zh) * 2019-12-18 2022-05-31 武汉华星光电半导体显示技术有限公司 显示面板及其测试方法

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62134939A (ja) * 1985-12-06 1987-06-18 Sony Corp 混成集積回路
JPH0831108B2 (ja) * 1988-11-21 1996-03-27 三菱マテリアル株式会社 混成集積回路化設計した混成集積回路板の作製方法
JP3029736B2 (ja) * 1992-06-11 2000-04-04 株式会社日立製作所 混成集積回路装置の製造方法
JP3866777B2 (ja) 1994-08-29 2007-01-10 富士通株式会社 半導体装置及びその製造方法
JP2630295B2 (ja) 1995-02-28 1997-07-16 日本電気株式会社 マルチ・チップ・モジュール
JP3527015B2 (ja) 1996-06-10 2004-05-17 株式会社ルネサステクノロジ 半導体装置及びその製造方法
JPH10335574A (ja) * 1997-05-30 1998-12-18 Nippon Telegr & Teleph Corp <Ntt> 電子回路装置
JPH11204719A (ja) 1998-01-08 1999-07-30 Toshiba Corp 半導体装置
US6351028B1 (en) * 1999-02-08 2002-02-26 Micron Technology, Inc. Multiple die stack apparatus employing T-shaped interposer elements
US6263566B1 (en) * 1999-05-03 2001-07-24 Micron Technology, Inc. Flexible semiconductor interconnect fabricated by backslide thinning
JP2001196529A (ja) 2000-01-17 2001-07-19 Mitsubishi Electric Corp 半導体装置及びその配線方法
JP2002040095A (ja) 2000-07-26 2002-02-06 Nec Corp 半導体装置及びその実装方法
JP3874062B2 (ja) 2000-09-05 2007-01-31 セイコーエプソン株式会社 半導体装置
JP2002141459A (ja) 2000-10-31 2002-05-17 Sony Corp 半導体装置および製造方法
JP2003249606A (ja) 2002-02-25 2003-09-05 Sony Corp 半導体装置及びインターポーザー
US6933598B2 (en) 2002-10-08 2005-08-23 Chippac, Inc. Semiconductor stacked multi-package module having inverted second package and electrically shielded first package
US7598606B2 (en) * 2005-02-22 2009-10-06 Stats Chippac Ltd. Integrated circuit package system with die and package combination
US7548929B2 (en) * 2005-07-29 2009-06-16 Yahoo! Inc. System and method for determining semantically related terms
US7553752B2 (en) * 2007-06-20 2009-06-30 Stats Chippac, Ltd. Method of making a wafer level integration package
JP5301126B2 (ja) * 2007-08-21 2013-09-25 スパンション エルエルシー 半導体装置及びその製造方法
US7750454B2 (en) * 2008-03-27 2010-07-06 Stats Chippac Ltd. Stacked integrated circuit package system
US20090283889A1 (en) * 2008-05-16 2009-11-19 Byoung Wook Jang Integrated circuit package system

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007311395A (ja) * 2006-05-16 2007-11-29 Toppan Printing Co Ltd 半導体装置及び半導体装置の製造方法
US8044498B2 (en) 2006-07-12 2011-10-25 Genusion Inc. Interposer, semiconductor chip mounted sub-board, and semiconductor package
JP2021125669A (ja) * 2020-02-10 2021-08-30 三菱電機株式会社 半導体装置、および半導体装置の製造方法
US11610873B2 (en) 2020-02-10 2023-03-21 Mitsubishi Electric Corporation Semiconductor device and method of manufacturing semiconductor device
JP7301009B2 (ja) 2020-02-10 2023-06-30 三菱電機株式会社 半導体装置、および半導体装置の製造方法
KR20220128239A (ko) * 2021-03-12 2022-09-20 왈톤 어드밴스드 엔지니어링 인크. 시스템 인 패키지
KR20220128240A (ko) * 2021-03-12 2022-09-20 왈톤 어드밴스드 엔지니어링 인크. 박형 시스템 인 패키지
KR102559874B1 (ko) * 2021-03-12 2023-07-25 왈톤 어드밴스드 엔지니어링 인크. 박형 시스템 인 패키지
KR102559873B1 (ko) * 2021-03-12 2023-07-25 왈톤 어드밴스드 엔지니어링 인크. 시스템 인 패키지

Also Published As

Publication number Publication date
US20090065922A1 (en) 2009-03-12
WO2005038917A1 (ja) 2005-04-28
US20070132080A1 (en) 2007-06-14
US7723835B2 (en) 2010-05-25
AU2003289336A1 (en) 2005-05-05

Similar Documents

Publication Publication Date Title
JP5079493B2 (ja) マルチ・チップ・モジュールの製造方法
US7723835B2 (en) Semiconductor device package structure
JPWO2007026392A1 (ja) 半導体装置およびその製造方法
JP2007123520A (ja) 積層型半導体モジュール
JP4896010B2 (ja) 積層型半導体装置及びその製造方法
US20130256865A1 (en) Semiconductor module
JP2010147070A (ja) 半導体装置
KR20100056247A (ko) 접착층을 구비하는 반도체 패키지
JP4388926B2 (ja) 半導体装置のパッケージ構造
JP3842272B2 (ja) インターポーザー、半導体チップマウントサブ基板および半導体パッケージ
JP4232613B2 (ja) 半導体装置の製造方法
JP4339032B2 (ja) 半導体装置
JP2007142128A (ja) 半導体装置およびその製造方法
JP4303772B2 (ja) 半導体パッケージ
JP4439339B2 (ja) 半導体装置およびその製造方法
KR20080016124A (ko) 반도체 패키지 및 그 제조방법
JP4452767B2 (ja) 半導体装置およびその製造方法
JP4388989B2 (ja) 半導体チップマウント封止サブ基板
KR20010068514A (ko) 칩 스케일 패키지를 적층한 적층 패키지
WO2005041296A1 (ja) チップマウント用配線シート、シートマウントチップおよびシートマウントチップの製造方法
KR101185854B1 (ko) 반도체 패키지
WO1999026289A1 (en) Semiconductor device and method for manufacturing the same
US8222726B2 (en) Semiconductor device package having a jumper chip and method of fabricating the same
KR20100030499A (ko) 플립 칩 패키지 및 그의 제조방법
JP2009129975A (ja) 半導体装置及びその製造方法