JP2002141459A - 半導体装置および製造方法 - Google Patents
半導体装置および製造方法Info
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Abstract
(57)【要約】
【課題】 高密度の半導体装置を形成する。
【解決手段】 半導体素子１ａ，１ｂ間にワイヤ２ｃ，
２ｄを半導体素子１ａに接続することができるだけの空
間を形成するスペーサ８を挿入する。
２ｄを半導体素子１ａに接続することができるだけの空
間を形成するスペーサ８を挿入する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
製造方法に関し、特に、容易な製造工程で、複数の半導
体素子を高密度に積層できるようにした半導体装置およ
び製造方法に関する。
製造方法に関し、特に、容易な製造工程で、複数の半導
体素子を高密度に積層できるようにした半導体装置およ
び製造方法に関する。
【０００２】
【従来の技術】シリコンなどからなる複数の半導体素子
を１つにした半導体装置であるマルチチップパッケージ
（MCP）が一般に普及しつつある。
を１つにした半導体装置であるマルチチップパッケージ
（MCP）が一般に普及しつつある。
【０００３】従来のMCPは、２個の半導体素子から構成
される場合、２個の半導体素子１ａ，１ｂが、図１の断
面図に示すように、それぞれ回路のプリントが印刷され
ていない面（図１中では半導体素子１ａ，１ｂの下側の
面）（以下、単に裏面と称する）が基板３に接するよう
に、平面的に配置される。また、半導体素子１ａが金製
のワイヤ２ａ，２ｂにより、半導体素子１ｂがワイヤ２
ｃ，２ｄにより、それぞれの回路のプリントが印刷され
ている面（図１中では半導体素子１ａ，１ｂの上側の
面）（以下、単に表面と称する）上の所定の位置から基
板３にワイヤボンド接続されている。この状態で、基板
３上に接続された半導体素子１ａ，１ｂと、ワイヤ２ａ
乃至２ｄとが封止樹脂４により封止されて、MCPが形成
される。なお、半導体素子１と基板３の接続には、異方
性導電フィルム（ACF）、または、半田の微小電極を用
いたフリップチップ接続が使用されることもある。
される場合、２個の半導体素子１ａ，１ｂが、図１の断
面図に示すように、それぞれ回路のプリントが印刷され
ていない面（図１中では半導体素子１ａ，１ｂの下側の
面）（以下、単に裏面と称する）が基板３に接するよう
に、平面的に配置される。また、半導体素子１ａが金製
のワイヤ２ａ，２ｂにより、半導体素子１ｂがワイヤ２
ｃ，２ｄにより、それぞれの回路のプリントが印刷され
ている面（図１中では半導体素子１ａ，１ｂの上側の
面）（以下、単に表面と称する）上の所定の位置から基
板３にワイヤボンド接続されている。この状態で、基板
３上に接続された半導体素子１ａ，１ｂと、ワイヤ２ａ
乃至２ｄとが封止樹脂４により封止されて、MCPが形成
される。なお、半導体素子１と基板３の接続には、異方
性導電フィルム（ACF）、または、半田の微小電極を用
いたフリップチップ接続が使用されることもある。
【０００４】また、別の従来の例においては、図２の断
面図に示すように、基板３上に、その裏面（図２中では
半導体素子１ａの下側の面）が接するように半導体素子
１ａが積層される。半導体素子１ａの上に、半導体素子
１ａよりも小さな面積（面積とは、半導体素子の表面、
および、裏面の面積である）の半導体素子１ｂが、その
裏面（図２中では半導体素子１ｂの下側の面）が半導体
素子１ａの表面（図２中では半導体素子１ａの上側の
面）と接するように積層される。この状態で、半導体素
子１ａがワイヤ２ａ，２ｂにより、半導体素子１ｂがワ
イヤ２ｃ，２ｄにより、それぞれの表面から基板３に接
続される。この状態で、半導体素子１ａ，１ｂとワイヤ
２ａ乃至２ｄとが封止樹脂４により封止されて、MCPが
形成される。
面図に示すように、基板３上に、その裏面（図２中では
半導体素子１ａの下側の面）が接するように半導体素子
１ａが積層される。半導体素子１ａの上に、半導体素子
１ａよりも小さな面積（面積とは、半導体素子の表面、
および、裏面の面積である）の半導体素子１ｂが、その
裏面（図２中では半導体素子１ｂの下側の面）が半導体
素子１ａの表面（図２中では半導体素子１ａの上側の
面）と接するように積層される。この状態で、半導体素
子１ａがワイヤ２ａ，２ｂにより、半導体素子１ｂがワ
イヤ２ｃ，２ｄにより、それぞれの表面から基板３に接
続される。この状態で、半導体素子１ａ，１ｂとワイヤ
２ａ乃至２ｄとが封止樹脂４により封止されて、MCPが
形成される。
【０００５】さらに、別の従来の例においては、図３の
断面図に示すように、半導体素子１ａが、その表面（図
３中では半導体素子１ａの下側の面）が基板３と対向す
るように微小電極であるバンプ５ａ，５ｂを介してフリ
ップチップ接続され、半導体素子１ａの裏面（図３中で
は半導体素子１ａの上側の面）上に、半導体素子１ａと
略同サイズの半導体素子１ｂとが、その裏面同士（図３
中では半導体素子１ａの上側の面と半導体素子１ｂの下
側の面）が接するように貼り合わせられ、半導体素子１
ｂが、その表面の所定の位置からワイヤ２ａ，２ｂによ
り基板３と接続されている。半導体素子１ａ，１ｂは、
この状態で封止樹脂４により封止されてMCPが形成され
ている。
断面図に示すように、半導体素子１ａが、その表面（図
３中では半導体素子１ａの下側の面）が基板３と対向す
るように微小電極であるバンプ５ａ，５ｂを介してフリ
ップチップ接続され、半導体素子１ａの裏面（図３中で
は半導体素子１ａの上側の面）上に、半導体素子１ａと
略同サイズの半導体素子１ｂとが、その裏面同士（図３
中では半導体素子１ａの上側の面と半導体素子１ｂの下
側の面）が接するように貼り合わせられ、半導体素子１
ｂが、その表面の所定の位置からワイヤ２ａ，２ｂによ
り基板３と接続されている。半導体素子１ａ，１ｂは、
この状態で封止樹脂４により封止されてMCPが形成され
ている。
【０００６】また、別の従来の例においては、図４の断
面図に示すように、半導体素子１ａ，１ｂの裏面（図４
中では半導体素子１ａ，１ｂの下側の面）に導電性材料
７をエッチングして電極を形成し、半導体素子１ａ，１
ｂの表面（図３中では半導体素子１ａ，１ｂの上側の
面）に設けられた電極６ａ乃至６ｄと接続して積層す
る。このように半導体素子１ａ，１ｂが積層された状態
で、封止樹脂４により封止されることによりMCPが形成
されている。
面図に示すように、半導体素子１ａ，１ｂの裏面（図４
中では半導体素子１ａ，１ｂの下側の面）に導電性材料
７をエッチングして電極を形成し、半導体素子１ａ，１
ｂの表面（図３中では半導体素子１ａ，１ｂの上側の
面）に設けられた電極６ａ乃至６ｄと接続して積層す
る。このように半導体素子１ａ，１ｂが積層された状態
で、封止樹脂４により封止されることによりMCPが形成
されている。
【０００７】
【発明が解決しようとする課題】ところで、上記の図１
に示すMCPでは、２個の半導体素子をそれぞれ個別にパ
ッケージするよりも実装面積を小さくすることができる
ものの、搭載する半導体素子１ａ，１ｂのそれぞれの面
積よりも実装面積を小さくすることができず、半導体素
子の高密度化に限界があるという課題があった。
に示すMCPでは、２個の半導体素子をそれぞれ個別にパ
ッケージするよりも実装面積を小さくすることができる
ものの、搭載する半導体素子１ａ，１ｂのそれぞれの面
積よりも実装面積を小さくすることができず、半導体素
子の高密度化に限界があるという課題があった。
【０００８】また、上記の図２に示すMCPでは、サイズ
が異なる半導体素子同士を積層する場合、半導体素子の
高密度化に有利となるが、例えば、略同サイズの半導体
素子を積層するような場合、図２に示すように、半導体
素子１ａの表面に接続されるワイヤ２ａ，２ｂを接続す
るスペースが確保できなくなるので、積層が困難になっ
てしまうという課題があった。
が異なる半導体素子同士を積層する場合、半導体素子の
高密度化に有利となるが、例えば、略同サイズの半導体
素子を積層するような場合、図２に示すように、半導体
素子１ａの表面に接続されるワイヤ２ａ，２ｂを接続す
るスペースが確保できなくなるので、積層が困難になっ
てしまうという課題があった。
【０００９】さらに、上記の図３に示すMCPでは、半導
体素子１ａ，１ｂのそれぞれの表裏が揃っておらず、さ
らに、異なる方法で基板３に接続されることになるた
め、その製造工程が複雑なものとなってしまい、MCPの
製造コストが増大してしまうという課題があった。
体素子１ａ，１ｂのそれぞれの表裏が揃っておらず、さ
らに、異なる方法で基板３に接続されることになるた
め、その製造工程が複雑なものとなってしまい、MCPの
製造コストが増大してしまうという課題があった。
【００１０】また、上記の図４に示すMCPでは、半導体
素子１ａ，１ｂのそれぞれの裏面にエッチング加工を施
すといった処理が必要となるので、製造工程の複雑化に
より、歩留まりが悪化し、製造コストを増大してしまう
という課題があった。また、個々の半導体素子は、基板
３に対して直接接続されるように設計されているものが
多く、複数の半導体素子を積層させる場合、図４に示す
MCPを形成するには、エッチング加工により積層する専
用の半導体素子を設計し、製造する必要が生じる。この
ため、図４に示すMCPの構成は、製造コストが増大して
しまううえ、汎用性の半導体素子には適さないという課
題があった。
素子１ａ，１ｂのそれぞれの裏面にエッチング加工を施
すといった処理が必要となるので、製造工程の複雑化に
より、歩留まりが悪化し、製造コストを増大してしまう
という課題があった。また、個々の半導体素子は、基板
３に対して直接接続されるように設計されているものが
多く、複数の半導体素子を積層させる場合、図４に示す
MCPを形成するには、エッチング加工により積層する専
用の半導体素子を設計し、製造する必要が生じる。この
ため、図４に示すMCPの構成は、製造コストが増大して
しまううえ、汎用性の半導体素子には適さないという課
題があった。
【００１１】本発明はこのような状況に鑑みてなされた
ものであり、複数の半導体素子を高密度に実装するMCP
を実現し、その製造を容易にさせるものである。
ものであり、複数の半導体素子を高密度に実装するMCP
を実現し、その製造を容易にさせるものである。
【００１２】
【課題を解決するための手段】本発明の半導体装置は、
複数の半導体素子と、複数の半導体素子よりも略小面積
のスペーサとを備え、複数の半導体素子間にスペーサを
挿入して、基板上に積層することを特徴とする。
複数の半導体素子と、複数の半導体素子よりも略小面積
のスペーサとを備え、複数の半導体素子間にスペーサを
挿入して、基板上に積層することを特徴とする。
【００１３】前記スペーサは、シリコンチップとするこ
とができる。
とができる。
【００１４】前記複数の半導体素子のうち、第１の半導
体素子を基板上に積層させ、複数の半導体素子のうち、
第２の半導体素子を第１の半導体素子上に積層させ、第
２の半導体素子よりも略小面積のスペーサを第２の半導
体素子上に積層させ、複数の半導体素子のうち、第３の
半導体素子をスペーサ上に積層させるようにすることが
できる。
体素子を基板上に積層させ、複数の半導体素子のうち、
第２の半導体素子を第１の半導体素子上に積層させ、第
２の半導体素子よりも略小面積のスペーサを第２の半導
体素子上に積層させ、複数の半導体素子のうち、第３の
半導体素子をスペーサ上に積層させるようにすることが
できる。
【００１５】前記第１の半導体素子よりも略小面積の第
２の半導体素子を第１の半導体素子上に積層させ、第２
の半導体素子よりも略小面積のスペーサを第２の半導体
素子上に積層させ、第２の半導体素子と同形の第３の半
導体素子をスペーサ上に積層させるようにすることがで
きる。
２の半導体素子を第１の半導体素子上に積層させ、第２
の半導体素子よりも略小面積のスペーサを第２の半導体
素子上に積層させ、第２の半導体素子と同形の第３の半
導体素子をスペーサ上に積層させるようにすることがで
きる。
【００１６】本発明の半導体装置の製造方法は、基板上
に第1の半導体素子を積層する第１の工程と、第1の半導
体素子上に、第1の半導体素子よりも略小面積のスペー
サを積層する第２の工程と、スペーサ上に第２の半導体
素子を積層する第３の工程とを含むことを特徴とする。
に第1の半導体素子を積層する第１の工程と、第1の半導
体素子上に、第1の半導体素子よりも略小面積のスペー
サを積層する第２の工程と、スペーサ上に第２の半導体
素子を積層する第３の工程とを含むことを特徴とする。
【００１７】前記第２の工程では、第１の半導体素子上
の前記スペーサと対向する位置に接着剤を塗布して、第
1の半導体素子上に、第1の半導体素子よりも略小面積の
スペーサを積層させるようにすることができ、第３の工
程では、スペーサ上の第２の半導体素子と対向する位置
に接着剤を塗布して、スペーサ上に第２の半導体素子を
積層させるようにすることができる。
の前記スペーサと対向する位置に接着剤を塗布して、第
1の半導体素子上に、第1の半導体素子よりも略小面積の
スペーサを積層させるようにすることができ、第３の工
程では、スペーサ上の第２の半導体素子と対向する位置
に接着剤を塗布して、スペーサ上に第２の半導体素子を
積層させるようにすることができる。
【００１８】前記第２の工程では、スペーサの両面に接
着剤を塗布して、第1の半導体素子上に積層させるよう
にすることができる。
着剤を塗布して、第1の半導体素子上に積層させるよう
にすることができる。
【００１９】本発明の半導体装置においては、複数の半
導体素子間にスペーサが挿入されて、基板上に積層され
る。
導体素子間にスペーサが挿入されて、基板上に積層され
る。
【００２０】本発明の半導体装置の製造方法において
は、基板上に第1の半導体素子が積層され、第1の半導体
素子上に、第1の半導体素子よりも略小面積のスペーサ
が積層され、スペーサ上に第２の半導体素子が積層され
る。
は、基板上に第1の半導体素子が積層され、第1の半導体
素子上に、第1の半導体素子よりも略小面積のスペーサ
が積層され、スペーサ上に第２の半導体素子が積層され
る。
【００２１】
【発明の実施の形態】図５は、本発明に係る半導体装置
（MCP）の一実施の形態の構成を示す図である。尚、図
５以降においては、従来の図面と対応する部分には、同
一の符号を付してあり、その説明は適宜省略する。
（MCP）の一実施の形態の構成を示す図である。尚、図
５以降においては、従来の図面と対応する部分には、同
一の符号を付してあり、その説明は適宜省略する。
【００２２】図５に示したMCPにおいて、従来の構成と
異なるのは、半導体素子１ａ，１ｂの間に、半導体素子
１ａ，１ｂ（以下、これらを個々に区別する必要がない
とき、単に半導体素子１と称する。その他の部位につい
ても同様とする）よりも略小面積のスペーサ８を設けた
ことである。スペーサ８は、シリコンなどから形成され
るものであり、その高さＨは、図１中の下側に位置する
半導体素子１ａと基板３を接続するワイヤ２ｃ，２ｄが
接続できるほどの空間を設けることが可能な200乃至300
μm程度である。尚、高さHは、ワイヤの種類により設定
が異なる。また、半導体素子１とスペーサ８との面積に
おける差は、図１中の下側に位置する半導体素子１ａと
基板３を接続するワイヤ２ａ，２ｂが接続できるほどの
空間を設けることが可能な程度のものでよい。
異なるのは、半導体素子１ａ，１ｂの間に、半導体素子
１ａ，１ｂ（以下、これらを個々に区別する必要がない
とき、単に半導体素子１と称する。その他の部位につい
ても同様とする）よりも略小面積のスペーサ８を設けた
ことである。スペーサ８は、シリコンなどから形成され
るものであり、その高さＨは、図１中の下側に位置する
半導体素子１ａと基板３を接続するワイヤ２ｃ，２ｄが
接続できるほどの空間を設けることが可能な200乃至300
μm程度である。尚、高さHは、ワイヤの種類により設定
が異なる。また、半導体素子１とスペーサ８との面積に
おける差は、図１中の下側に位置する半導体素子１ａと
基板３を接続するワイヤ２ａ，２ｂが接続できるほどの
空間を設けることが可能な程度のものでよい。
【００２３】このように構成することにより、略同面積
（略同形）の半導体素子１ａ，１ｂを積層することが可
能となる。また、スペーサ８は、材質として半導体素子
１の材質と同質のものを使用すると、接合面に生じやす
い熱応力などの問題を解消させることができる。さら
に、個々の半導体素子１は、ワイヤ２により直接基板３
に接続することができるので、汎用性の半導体素子１に
対しても適用することが可能となる。また、ワイヤ２
は、各半導体素子１上の略同位置に接続される構成とる
ことが多いので、複数のワイヤ２の基板３上の接続位置
を揃えることが可能となり、MCPをさらに高密度に形成
することが可能となる。
（略同形）の半導体素子１ａ，１ｂを積層することが可
能となる。また、スペーサ８は、材質として半導体素子
１の材質と同質のものを使用すると、接合面に生じやす
い熱応力などの問題を解消させることができる。さら
に、個々の半導体素子１は、ワイヤ２により直接基板３
に接続することができるので、汎用性の半導体素子１に
対しても適用することが可能となる。また、ワイヤ２
は、各半導体素子１上の略同位置に接続される構成とる
ことが多いので、複数のワイヤ２の基板３上の接続位置
を揃えることが可能となり、MCPをさらに高密度に形成
することが可能となる。
【００２４】同様の構成により、さらに、多くの半導体
素子１を積層することができ、例えば、図６に示すよう
に、半導体素子１ａ乃至１ｃの間に、スペーサ８ａ，８
ｂを挿入することで３個の半導体素子を積層することが
できる。従って、この手法を用いることにより、理論的
には、さらに多くの半導体素子１を積層することが可能
となる。ただし、実際には、封止樹脂４を含めたMCPの
大きさに制限があるので、積層できる半導体素子１の個
数は、MCPの大きさにより制限されることになる。
素子１を積層することができ、例えば、図６に示すよう
に、半導体素子１ａ乃至１ｃの間に、スペーサ８ａ，８
ｂを挿入することで３個の半導体素子を積層することが
できる。従って、この手法を用いることにより、理論的
には、さらに多くの半導体素子１を積層することが可能
となる。ただし、実際には、封止樹脂４を含めたMCPの
大きさに制限があるので、積層できる半導体素子１の個
数は、MCPの大きさにより制限されることになる。
【００２５】また、３個の半導体素子１を用いてMCPを
形成する場合、例えば、３個のうちの１個だけが他の２
個の半導体素子よりも大きいとき、図７に示すような構
成にしてもよい。
形成する場合、例えば、３個のうちの１個だけが他の２
個の半導体素子よりも大きいとき、図７に示すような構
成にしてもよい。
【００２６】図７に示す構成は、図２に示した半導体素
子１ｂの上面にスペーサ８を積層し、その上に半導体素
子１ｂと略同形の半導体素子１ｃを配した例である。こ
のような構成にすることにより、３個の半導体素子１ａ
乃至１ｃの面積の大きさの組み合わせによっては、図６
に示すような構成よりも、さらに、高密度に積層するこ
とが可能となる。
子１ｂの上面にスペーサ８を積層し、その上に半導体素
子１ｂと略同形の半導体素子１ｃを配した例である。こ
のような構成にすることにより、３個の半導体素子１ａ
乃至１ｃの面積の大きさの組み合わせによっては、図６
に示すような構成よりも、さらに、高密度に積層するこ
とが可能となる。
【００２７】また、同様に、図８に示すように、略同形
の半導体素子１ａ乃至１ｃを積層するようにしてもよ
い。図８に示す構成は、図３に示した半導体素子１ｂの
上面にスペーサ８を積層し、その上に半導体素子１ｂと
略同形の半導体素子１ｃを積層した例である。このよう
な構成にすることにより、３個の略同形の半導体素子１
ａ乃至１ｃを、図６に示すような構成よりも、さらに、
高密度に積層することが可能となる。
の半導体素子１ａ乃至１ｃを積層するようにしてもよ
い。図８に示す構成は、図３に示した半導体素子１ｂの
上面にスペーサ８を積層し、その上に半導体素子１ｂと
略同形の半導体素子１ｃを積層した例である。このよう
な構成にすることにより、３個の略同形の半導体素子１
ａ乃至１ｃを、図６に示すような構成よりも、さらに、
高密度に積層することが可能となる。
【００２８】次に、図９を参照して、図５に示したMCP
の製造方法について説明する。
の製造方法について説明する。
【００２９】第１の工程において、図９（Ａ）に示すよ
うに、基板３上に接着剤９を塗布して、その上に半導体
素子１ａを積層し、図９（Ｂ）に示すように形成する。
第２の工程において、図９（Ｃ）に示すように、基板３
上に積層された半導体素子１ａと基板３をワイヤ２ａ，
２ｂにより接続する。
うに、基板３上に接着剤９を塗布して、その上に半導体
素子１ａを積層し、図９（Ｂ）に示すように形成する。
第２の工程において、図９（Ｃ）に示すように、基板３
上に積層された半導体素子１ａと基板３をワイヤ２ａ，
２ｂにより接続する。
【００３０】第３の工程において、図９（Ｄ）に示すよ
うに、半導体素子１ａ上に接着剤９を塗布して、スペー
サ８を積層する。第４の工程において、図９（Ｅ）に示
すように、スペーサ８の上面に接着剤９を塗布し、図９
（Ｆ）に示すように半導体素子１ｂ上に積層する。
うに、半導体素子１ａ上に接着剤９を塗布して、スペー
サ８を積層する。第４の工程において、図９（Ｅ）に示
すように、スペーサ８の上面に接着剤９を塗布し、図９
（Ｆ）に示すように半導体素子１ｂ上に積層する。
【００３１】第５の工程において、図９（Ｇ）に示すよ
うに、半導体素子１ｂと基板３をワイヤ２ｃ，２ｄによ
り接続する。第６の工程において、図９（Ｈ）に示すよ
うに、封止樹脂４により全体を封止してMCPが形成され
る。尚、さらに、多くの半導体素子１を積層する場合、
上述の第３の工程乃至第５の工程を繰り返すことによ
り、さらに多くの半導体素子１を積層することができ
る。
うに、半導体素子１ｂと基板３をワイヤ２ｃ，２ｄによ
り接続する。第６の工程において、図９（Ｈ）に示すよ
うに、封止樹脂４により全体を封止してMCPが形成され
る。尚、さらに、多くの半導体素子１を積層する場合、
上述の第３の工程乃至第５の工程を繰り返すことによ
り、さらに多くの半導体素子１を積層することができ
る。
【００３２】上述のような、比較的容易な工程により、
歩留まりを悪化させることなく、高密度なMCPを形成す
ることが可能となり、製造コストを低減させることがで
きる。
歩留まりを悪化させることなく、高密度なMCPを形成す
ることが可能となり、製造コストを低減させることがで
きる。
【００３３】また、上述の第３の工程、および、第４の
工程は、例えば、図１０に示すように、接着剤９を半導
体素子１ａの表面ではなく、スペーサ８の両面に塗布す
ることにより、スペーサ８を半導体素子１ａに積層する
工程と半導体素子１ｂをスペーサ８上に積層する工程を
１つの工程にすることが可能となり、製造工程を簡略化
することが可能となる。
工程は、例えば、図１０に示すように、接着剤９を半導
体素子１ａの表面ではなく、スペーサ８の両面に塗布す
ることにより、スペーサ８を半導体素子１ａに積層する
工程と半導体素子１ｂをスペーサ８上に積層する工程を
１つの工程にすることが可能となり、製造工程を簡略化
することが可能となる。
【００３４】
【発明の効果】本発明の半導体装置によれば、複数の半
導体素子間にスペーサを挿入して、基板上に積層するよ
うにしたので、高密度な半導体装置を形成することが可
能となる。
導体素子間にスペーサを挿入して、基板上に積層するよ
うにしたので、高密度な半導体装置を形成することが可
能となる。
【００３５】本発明の半導体装置の製造方法によれば、
基板上に第1の半導体素子を積層し、第1の半導体素子上
に、第1の半導体素子よりも略小面積のスペーサを積層
し、スペーサ上に第２の半導体素子を積層するようにし
たので、高密度な半導体装置を容易に、低コストで製造
することが可能となる。
基板上に第1の半導体素子を積層し、第1の半導体素子上
に、第1の半導体素子よりも略小面積のスペーサを積層
し、スペーサ上に第２の半導体素子を積層するようにし
たので、高密度な半導体装置を容易に、低コストで製造
することが可能となる。
【図１】従来の半導体装置の構成を示す図である。
【図２】従来の半導体装置の構成を示す図である。
【図３】従来の半導体装置の構成を示す図である。
【図４】従来の半導体装置の構成を示す図である。
【図５】本発明を適用した半導体装置の構成を示す図で
ある。
ある。
【図６】本発明を適用した半導体装置の構成を示す図で
ある。
ある。
【図７】本発明を適用した半導体装置の構成を示す図で
ある。
ある。
【図８】本発明を適用した半導体装置の構成を示す図で
ある。
ある。
【図９】本発明を適用した半導体装置の製造工程を説明
する図である。
する図である。
【図１０】本発明を適用した半導体装置の製造工程を説
明する図である。
明する図である。
１，１ａ乃至１ｄ 半導体素子，２，２ａ乃至２ｆ ワ
イヤ，３ 基板，４封止樹脂，５ａ，５ｂ バンプ，６
電極，７ 導電性材料，８ スペーサ，９接着剤
イヤ，３ 基板，４封止樹脂，５ａ，５ｂ バンプ，６
電極，７ 導電性材料，８ スペーサ，９接着剤
Claims (7)
- 【請求項１】 複数の半導体素子と、 前記複数の半導体素子よりも略小面積のスペーサとを備
え、 前記複数の半導体素子間に前記スペーサを挿入して、基
板上に積層することを特徴とする半導体装置。 - 【請求項２】 前記スペーサは、シリコンチップである
ことを特徴とする請求項１に記載の半導体装置。 - 【請求項３】 前記複数の半導体素子のうち、第１の半
導体素子を前記基板上に積層し、 前記複数の半導体素子のうち、第２の半導体素子を前記
第１の半導体素子上に積層し、 前記第２の半導体素子よりも略小面積のスペーサを前記
第２の半導体素子上に積層し、 前記複数の半導体素子のうち、第３の半導体素子を前記
スペーサ上に積層することを特徴とする請求項１に記載
の半導体装置。 - 【請求項４】 前記第１の半導体素子よりも略小面積の
第２の半導体素子を前記第１の半導体素子上に積層し、 前記第２の半導体素子よりも略小面積のスペーサを前記
第２の半導体素子上に積層し、 前記第２の半導体素子と同形の前記第３の半導体素子を
前記スペーサ上に積層することを特徴とする請求項３に
記載の半導体装置。 - 【請求項５】 基板上に第1の半導体素子を積層する第
１の工程と、 前記第1の半導体素子上に、前記第1の半導体素子よりも
略小面積のスペーサを積層する第２の工程と、 前記スペーサ上に第２の半導体素子を積層する第３の工
程とを含むことを特徴とする半導体装置の製造方法。 - 【請求項６】 前記第２の工程は、前記第１の半導体素
子上の前記スペーサと対向する位置に接着剤を塗布し
て、前記第1の半導体素子上に、前記第1の半導体素子よ
りも略小面積のスペーサを積層し、 前記第３の工程は、前記スペーサ上の前記第２の半導体
素子と対向する位置に接着剤を塗布して、前記スペーサ
上に第２の半導体素子を積層することを特徴とする請求
項５に記載の半導体装置の製造方法。 - 【請求項７】 前記第２の工程は、前記スペーサの両面
に接着剤を塗布して、前記第1の半導体素子上に積層す
ることを特徴とする請求項５に記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000332922A JP2002141459A (ja) | 2000-10-31 | 2000-10-31 | 半導体装置および製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000332922A JP2002141459A (ja) | 2000-10-31 | 2000-10-31 | 半導体装置および製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002141459A true JP2002141459A (ja) | 2002-05-17 |
Family
ID=18809066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000332922A Withdrawn JP2002141459A (ja) | 2000-10-31 | 2000-10-31 | 半導体装置および製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002141459A (ja) |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003218316A (ja) * | 2002-01-10 | 2003-07-31 | Ficta Technology Inc | マルチチップパッケージ構造及び製造方法 |
| JP2004303841A (ja) * | 2003-03-28 | 2004-10-28 | Lintec Corp | 半導体装置、半導体装置の製造方法およびスペーサ |
| JP2004356529A (ja) * | 2003-05-30 | 2004-12-16 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
| JP2005203775A (ja) * | 2004-01-13 | 2005-07-28 | Samsung Electronics Co Ltd | マルチチップパッケージ |
| JP2005285877A (ja) * | 2004-03-26 | 2005-10-13 | Nec Semicon Package Solutions Ltd | 半導体装置およびその製造方法 |
| JP2006041258A (ja) * | 2004-07-28 | 2006-02-09 | Renesas Technology Corp | ゲッタリング層を有する半導体チップとその製造方法 |
| JP2006222470A (ja) * | 2006-05-29 | 2006-08-24 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
| US7235425B2 (en) | 2004-02-24 | 2007-06-26 | Kabushiki Kaisha Toshiba | Semiconductor device and fabrication method for the same |
| JP2008187109A (ja) * | 2007-01-31 | 2008-08-14 | Toshiba Corp | 積層型半導体装置とその製造方法 |
| JP2008539588A (ja) * | 2005-04-27 | 2008-11-13 | スパンジョン・リミテッド・ライアビリティ・カンパニー | マルチチップモジュールおよび製造方法 |
| JP2008541431A (ja) * | 2005-05-04 | 2008-11-20 | スパンジョン・リミテッド・ライアビリティ・カンパニー | マルチチップモジュールおよび製造方法 |
| US7723835B2 (en) | 2003-10-20 | 2010-05-25 | Genusion, Inc. | Semiconductor device package structure |
| US8044498B2 (en) | 2006-07-12 | 2011-10-25 | Genusion Inc. | Interposer, semiconductor chip mounted sub-board, and semiconductor package |
-
2000
- 2000-10-31 JP JP2000332922A patent/JP2002141459A/ja not_active Withdrawn
Cited By (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| JP2008541431A (ja) * | 2005-05-04 | 2008-11-20 | スパンジョン・リミテッド・ライアビリティ・カンパニー | マルチチップモジュールおよび製造方法 |
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| JP2006222470A (ja) * | 2006-05-29 | 2006-08-24 | Renesas Technology Corp | 半導体装置および半導体装置の製造方法 |
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| JP2008187109A (ja) * | 2007-01-31 | 2008-08-14 | Toshiba Corp | 積層型半導体装置とその製造方法 |
| US8039970B2 (en) | 2007-01-31 | 2011-10-18 | Kabushiki Kaisha Toshiba | Stacked semiconductor device and method of manufacturing the same |
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Legal Events
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|---|---|---|---|
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