JP2007173655A - 半導体装置 - Google Patents

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奈穂 田中
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宏明 鈴木
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Abstract

【課題】封止樹脂の未充填がなく、製造工程の増加に伴うコスト増加と作成時間増加を防ぐことができる半導体装置を提供することを目的とする。
【解決手段】搭載基板２に実装した一層目の半導体素子１ａに第２層目以上の半導体素子１ｂを積層するとともに、半導体素子１ａ，１ｂの少なくとも一つの半導体素子は対向する両端部を結ぶ方向が搭載基板２の外辺２ｃに対して平行でないように角度をつけて配置され、封止樹脂６で封止されている。
【選択図】図１

Description

本発明は、搭載基板の上に複数個の半導体素子を積層配置した半導体装置に関するものである。
通信機器やコンピューターなどに利用される半導体デバイスは、年々高速化、高性能化への要求が高まっており、半導体デバイスの多ピン化や小型化、優れた電気特性を実現化の解決策として半導体素子を積層配置し高密度実装する手法が注目されている。
従来、複数個の半導体素子を積層配置させた半導体装置としては、（特許文献１）に記載されたものがある。この半導体装置は図２０（ａ），図２０（ｂ）に示すように構成されている。 なお、図２０（ａ）では図２０（ｂ）における封止樹脂６の記載が省かれている。
図２０（ｂ）に示すように、半導体素子１ａ，１ｂを搭載基板２に積層配置したこの半導体装置は、搭載基板２に形成された凹部２ａに半導体素子１ａが収容されている。半導体素子１ｂは、半導体素子１ａとはその方向を図２０（ａ）に示すように傾けて、搭載基板２の凹部２ａの外側に搭載されて、その周りを封止樹脂６により封止されている。３ａは半導体素子１ａに形成されている素子電極、３ｂは半導体素子１ｂに形成されている素子電極である。５ａは搭載基板２に形成されている基板電極で、素子電極３ａとは金属細線４ａによって電気接続されている。５ｂは搭載基板２に形成されている基板電極で、素子電極３ｂとは金属細線４ｂによって電気接続されている。
このように搭載基板２の凹部２ａに半導体素子１ａを収容することによって、高さを低く抑えた半導体素子の積層実装を実現している。
特開平１０−２４２３８０号公報
ところが、現在、搭載基板および半導体素子は薄型化の一途をたどっている。そのため先行技術のような構造を用いた場合、搭載基板が必ず半導体素子より厚いものであるという制約があり、それぞれの薄型化に対応できない。
積層された半導体素子１ａ，１ｂの間に隙間７が生じてしまい、その部分において封止樹脂６が未充填となり半導体装置の性能の低下や、不良品発生の原因となってしまう。
また、搭載基板２に凹部２ａを作製する工程が含まれることから、搭載基板２の上に直接に搭載する方法と比べ、工程数増加に伴うコスト増加と作製時間増加といった問題点が挙げられる。
そこで本発明は、封止樹脂の未充填がなく、製造工程の増加に伴うコスト増加と作成時間増加を防ぐことができる半導体装置を提供することを目的とする。
本発明の請求項１記載の半導体装置は、矩形型の搭載基板に複数の半導体素子を積層して搭載した半導体装置であって、前記搭載基板に実装した一層目の前記半導体素子に第２層目以上の前記半導体素子を積層するとともに、前記積層は、前記複数の半導体素子の少なくとも一つの半導体素子は対向する両端部に素子電極が形成されており、前記両端部を結ぶ方向が前記搭載基板の外辺に対して平行でないように角度をつけて配置され、前記搭載基板に全ての複数の半導体素子が封止樹脂で封止されていることを特徴とする。
本発明の請求項２記載の半導体装置は、請求項１において、一層目の前記半導体素子がバンプを介して前記搭載基板にフリップチップ実装され、第２層目以上の前記半導体素子は前記搭載基板の基板電極とボンディングワイヤで電気接続されていることを特徴とする。
本発明の請求項３記載の半導体装置は、請求項１において、全部の前記半導体素子は、前記搭載基板の基板電極とボンディングワイヤで電気接続されていることを特徴とする。
本発明の請求項４記載の半導体装置は、請求項３において、全部の前記半導体素子は、対向する両端部にだけ素子電極が形成されており、前記搭載基板には、積層して搭載された複数の前記半導体素子の前記素子電極の近傍に前記基板電極が形成されていることを特徴とする。
本発明の請求項５記載の半導体装置は、請求項４において、前記搭載基板に搭載された複数の前記半導体素子は、素子電極が形成されている対向する両端部を結ぶ方向が互いに異なっていることを特徴とする。
本発明の請求項６記載の半導体装置は、請求項２において、一層目の前記半導体素子は、回路形成面を前記搭載基板の側にして前記搭載基板にフリップチップ実装され、第２層目以上の前記半導体素子は回路形成面を前記搭載基板の側とは反対側にして、一層目の前記半導体素子の前記回路形成面とは反対側の面に搭載されていることを特徴とする。
この構成によれば、搭載基板に実装した一層目の前記半導体素子に第２層目以上の前記半導体素子を積層するとともに、前記複数の半導体素子の少なくとも一つの半導体素子は対向する両端部に素子電極が形成されており、前記両端部を結ぶ方向が前記搭載基板の外辺に対して平行でないように角度をつけて配置されているので、封止樹脂の未充填がなく、製造工程の増加に伴うコスト増加と作成時間増加を防ぐことができる。
また、先行技術では、搭載基板に半導体素子の厚み分の穴をほることで薄型化を達成しているが、この場合には、必ず搭載基板より半導体素子が薄いという制約ができてしまい、搭載基板の薄型化に対応できないが、本発明の構成によれば、搭載基板と半導体素子の薄型化することによって、全体の薄型化が可能である。
本発明の半導体装置の各実施形態を、図面を参照しながら説明する。
（実施の形態１）
図１（ａ），図１（ｂ）は本発明の（実施の形態１）を示す。
図１（ｂ）は搭載基板２に半導体素子１ａ，１ｂを搭載基板２に積層配置した半導体装置の断面図で、図１（ａ）は平面図を示している。なお、図１（ａ）では図１（ｂ）における封止樹脂６の記載が省かれている。
半導体素子１ａは、搭載基板２に接着剤８ａで取り付けられている。この実施の形態の搭載基板２は、表面がフラットで、従来例を示した図２０（ａ）（ｂ）に見られたような凹部２ａは形成されていない。３ａは半導体素子１ａに形成されている素子電極、５ａは搭載基板２に形成されている基板電極で、素子電極３ａとは金属細線４ａによって電気接続されている。ここでは、半導体素子１ａの素子電極３ａ，３ａが設けられている両端部を結ぶ方向が、搭載基板２の外辺２ｃに対して平行でないように角度をつけて、半導体素子１ａの上面に接着剤８ａで接着されている。ここでは搭載基板２の一方の対角線の方向に半導体素子１ａが貼り付けられている。
半導体素子１ｂは、対向する両端部に素子電極３ｂ，３ｂが形成されており、前記両端部を結ぶ方向が搭載基板２の外辺２ｃに対して平行でないように角度をつけて、半導体素子１ａの上面に接着剤８ｂで接着されている。ここでは搭載基板２のもう一方の対角線の方向に半導体素子１ｂが貼り付けられている。
５ｂは搭載基板２に形成されている基板電極で、素子電極３ｂとは金属細線４ｂによって電気接続されている。さらに、搭載基板２に全ての半導体素子１ａ，１ｂが封止樹脂６で封止されている。
その結果、積層される２つの半導体素子１ａ，１ｂ各々の両端に設けられた多数の素子電極３ａ，３ｂが全て露出して配置され、素子電極３ａと基板電極５ａとを電気的に接続する金属細線４ａと、素子電極３ｂと基板電極５ｂとを電気的に接続する金属細線４ｂとが上下方向で交差することを回避することが可能となる。
この（実施の形態１）による半導体装置の製造方法について説明する。
まず、搭載基板２の外辺に対して各々所定の角度を有して積層配置される半導体素子１ａ，１ｂの各々の素子電極３ａおよび３ｂに対応するそれぞれの基板電極５ａ，５ｂを上面に設けた搭載基板２を準備する。
なお、この搭載基板２の下面には、外部接続電極としての多数のはんだボール９が形成されており、はんだボール９は該当する基板電極５ａ，５ｂに搭載基板２に形成されたビア（図示せず）によって配線されている。
最下層に配置される半導体素子１ａを搭載する搭載基板２の表面に、例えば銀（Ａｇ）のフレーク状粉末を樹脂ベースに混練させた樹脂接着材料などの接着剤８ａを塗布し、コレットを用いて半導体素子１ａを搭載基板２の外辺２ｃに対して所定の角度（この実施の形態では４５°）を有して搭載する。搭載後、通常１５０℃から２５０℃程度の温度で数１０分から数時間加熱する。
なお、接着剤は樹脂ベースでなく、はんだや金（Ａｕ）などを用いたものでもよい。また、搭載する半導体素子１ａ，１ｂはすべて回路形成面を上面として積層する。
続いて、最下層に配置された半導体素子１ａと同様に、搭載基板２の外辺に対して所定の角度（この実施の形態では４５°）を有して、半導体素子１ｂを半導体素子１ａの上に接着剤８ｂを用いて搭載する。その後、半導体素子１ａ，１ｂを２５０℃から３５０℃に加熱しながら、積層配置された半導体素子１ａの上の素子電極３ａと基板電極５ａとを、キャピラリーと呼ばれる工具で加圧しながら熱圧着を用いて金属細線４ａにより電気的に接続する。同様にして半導体素子１ｂの素子電極３ｂと基板電極５ｂとを金属細線４ｂにより接続する。
なお、金属細線は例えば金やアルミニウムなどからなり、接続方法としては熱圧着のみではなく、例えば超音波などを用いてもよい。
さらに、接続後、金型を用いて２つの半導体素子１ａ，１ｂと金属細線４ａ，４ｂとその周辺部に加熱溶解した封止樹脂６を流し込み硬化させる。
なお、封止に用いる材料は例えばエポキシ系などの熱硬化性の樹脂が用いられる。
また、半導体素子１ａ，１ｂを搭載基板２に接着剤８ａ，８ｂを用いて搭載することにより、基板加工の工程を削除し作業時間の短縮化およびコストの削減を行うことができ、かつ従来例の図２０に見られた隙間７を取り除くことができ封止樹脂の未充填という問題も解決することができる。
なお、半導体素子１ａ，１ｂの形状は矩形とは限らず、たとえば図２（ａ），図２（ｂ）のような正方形でもよい。
（実施の形態２）
図３（ａ），図３（ｂ）は本発明の（実施の形態２）を示す。
図１に示した（実施の形態１）では２つの半導体素子１ａ，１ｂを搭載基板２に積層配置した半導体装置を説明したが、この（実施の形態２）では３つの半導体素子１ａ，１ｂ，１ｃを搭載基板２に積層配置した半導体装置を説明する。
なお、この（実施の形態２）では、一層目の半導体素子１ａはその両端部を結ぶ方向が、搭載基板２の外辺２ｃに対して平行に配置され、二層目の半導体素子１ｂ，三層目の半導体素子１ｃは、その両端部を結ぶ方向が、搭載基板２の外辺２ｃに対して所定の角度（この実施の形態では±６０°）を有して配置されている。その他は（実施の形態１）と同じである。
この半導体装置の製造方法について説明する。
まず、図１０（ａ），図１０（ｂ）に示すように、半導体素子１ａ，１ｂ，１ｃの各々の素子電極３ａ，３ｂ，３ｃに対応するそれぞれの基板電極５ａ，５ｂ，５ｃを設けた搭載基板２を準備する。なお、この搭載基板２の下面には、外部接続電極としての多数のはんだボール９が形成されており、はんだボール９は該当する基板電極５ａ，５ｂ，５ｃに搭載基板２のビア（図示せず）によって配線されている。
その後、搭載基板２の表面に、例えば銀（Ａｇ）のフレーク状粉末を樹脂ベースに混練させた樹脂接着材料などの接着剤８ａを塗布し、コレットを用いて半導体素子１ａを図１１（ａ），図１１（ｂ）に示すように搭載する。搭載後、通常１５０℃から２５０℃程度の温度で数１０分から数時間加熱する。なお、接着剤は樹脂ベースでなく、はんだや金（Ａｕ）などを用いたものでもよい。
続いて、図１２（ａ），図１２（ｂ）に示すように、最下層に配置された半導体素子１ａと同様に、搭載基板２の外辺に対して所定の角度を有して、半導体素子１ｂを半導体素子１ａの上に、半導体素子１ｃを半導体素子１ｂの上にそれぞれ接着剤８ｂ，８ｃを介して搭載する。なお、搭載する半導体素子はすべて回路形成面を上面として搭載する。
その後、図１３（ａ），図１２（ｂ）に示すように、半導体素子１ａ，１ｂ，１ｃを２５０℃から３５０℃に過熱しながら、積層配置された半導体素子１ａの上の素子電極３ａと基板電極５ａとを、キャピラリーと呼ばれる工具で加圧しながら熱圧着を用いて金属細線４ａにより電気的に接続する。同様にして、半導体素子１ｂの上の素子電極３ｂと基板電極５ｂとを金属細線４ｂにより、半導体素子１ｃの上の素子電極３ｃと基板電極５ｃとを金属細線４ｃにより電気的に接続する。
なお、金属細線は例えば金やアルミニウムなどからなり、接続方法としては熱圧着のみではなく、例えば超音波などを用いてもよい。
この金属細線４ａ，４ｂ，４ｃによる接続後、図１４（ａ），図１４（ｂ）に示すように加熱溶解して封止樹脂６などを流し込み封止する。
このように構成したため、３つの半導体素子１ａ，１ｂ，１ｃが各々搭載基板２の外辺２ｃに対して角度を有して積層配置され、かつ搭載基板２に接着剤８ｂ，８ｃを介するだけで搭載されることにより、積層された半導体素子１ａ，１ｂ，１ｃの各々の素子電極３ａ，３ｂ，３ｃ、基板電極５ａ，５ｂ，５ｃ全てを露出させることが可能となり、金属細線４ａ，４ｂ，４ｃの上下方向での重なりを回避することができ、電気的特性の改善を実現することができる。
また、接着剤８ａ，８ｂ，８ｃを使用することにより、基板加工の工程を削除し作業時間の短縮化およびコストの削減を行うことができ、かつ従来例の図２０に見られた隙間７を取り除くことができ、封止樹脂の未充填という問題も解決することができる。
（実施の形態３）
図４（ａ），図４（ｂ）は本発明の（実施の形態３）を示す。
図１に示した（実施の形態１）では２つの半導体素子１ａ，１ｂを搭載基板２に積層配置する場合を説明したが、この（実施の形態３）では４つの半導体素子１ａ，１ｂ，１ｃ，１ｄを搭載基板２に積層配置する場合を説明する。
なお、この（実施の形態３）では、一層目の半導体素子１ａはその両端部を結ぶ方向が、搭載基板２の外辺２ｃに対して９０°に配置され、二層目の半導体素子１ｂは、その両端部を結ぶ方向が、搭載基板２の外辺２ｃに対して平行に配置され、三層目， 四層目の半導体素子１ｃ，１ｄは、その両端部を結ぶ方向が、搭載基板２の外辺２ｃに対して所定の角度（この実施の形態では±４５°）を有して配置されている。その他は（実施の形態１）と同じである。
半導体素子１ｄの両端部には素子電極３ｄ，３ｄが設けられており、その他の素子電極と同様に、この素子電極３ｄ，３ｄと、搭載基板２の基板電極５ｄ，５ｄとを金属細線４ｄ，４ｄで電気接続した後に、封止樹脂６によって封止されている。
この半導体装置の製造方法について説明する。
まず、搭載基板２の外辺に対して各々所定の角度を有して積層配置される半導体素子１ａ〜１ｄの各々の素子電極３ａ〜３ｄに対応するそれぞれの基板電極５ａ〜５ｄを設けた搭載基板２を準備する。なお、この搭載基板２の下面には、外部接続電極としての多数のはんだボール９が形成されており、はんだボール９は該当する基板電極５ａ，５ｂ，５ｃ，５ｄに搭載基板２のビア（図示せず）によって配線されている。
その後、搭載基板２の表面に、例えば銀（Ａｇ）のフレーク状粉末を樹脂ベースに混練させた樹脂接着材料などの接着剤８ａを塗布し、コレットを用いて半導体素子１ａを搭載基板２の外辺に対して所定の角度を有して搭載する。搭載後、通常１５０℃から２５０℃程度の温度で数１０分から数時間加熱する。なお、接着剤は樹脂ベースでなく、はんだや金（Ａｕ）などを用いたものでもよい。
続いて、最下層に配置された半導体素子１ａと同様に、搭載基板２の外辺に対して所定の角度を有して、半導体素子１ｂを半導体素子１ａの上に、半導体素子１ｃを半導体素子１ｂの上に、半導体素子１ｄを半導体素子１ｃの上に、それぞれ接着剤８ｂ，８ｃ，８ｄを介して搭載する。
その後、半導体素子１ａ，１ｂ，１ｃ，１ｄを２５０℃から３５０℃に過熱しながら、積層配置された半導体素子１ａの上の素子電極３ａと基板電極５ａとを、キャピラリーと呼ばれる工具で加圧しながら熱圧着を用いて金属細線４ａにより電気的に接続する。同様にして積層配置された、半導体素子１ｂの上の素子電極３ｂと基板電極５ｂとを金属細線４ｂにより、半導体素子１ｃの上の素子電極３ｃと基板電極５ｃとを金属細線４ｃにより、半導体素子１ｄの上の素子電極３ｄと基板電極５ｄとを金属細線４ｄにより電気的に接続する。
なお、金属細線は例えば金やアルミニウムなどからなり、接続方法としては熱圧着のみではなく、例えば超音波などを用いてもよい。
さらに、接続後、４つの半導体素子１ａ〜１ｄと金属細線４ａ〜４ｄと、その周辺部に加熱溶解した封止樹脂６などを流し込み封止する。
このように構成したため、積層される４つの半導体素子１ａ〜１ｄは搭載基板２の外辺２ｃに対して所定の角度を有して配置されており、半導体素子１ａ〜１ｄは各々重なることのないよう向かい合う両端部にのみ素子電極３ａ〜３ｄが設けられている。
その結果、半導体素子１ａ〜１ｄの各々の両端に設けられた多数の素子電極３ａ〜３ｄが全て露出して配置され、金属細線４ａ〜金属細線４ｄが上下方向で交差することを回避することが可能となる。
（実施の形態４）
図５（ａ），図５（ｂ）は本発明の（実施の形態４）を示す。
図１に示した（実施の形態１）では半導体素子１ａは金属細線４ａによって搭載基板２の基板電極５ａと電気接続したが、この実施の形態では、金属細線４ａを使用せずに、搭載基板２の基板電極５ａと電気接続されている点だけが、（実施の形態１）とは異なっている。
具体的には、最下層に配置される半導体素子１ａがフリップチップ実装されている。半導体素子１ａの両端部に設けられた素子電極３ａにはバンプ１０が形成されている。搭載基板２には、素子電極３ａにはバンプ１０に対応する位置の、素子電極３ａの各バンプ１０の直下に基板電極５ａが設けられ、素子電極３ｂに対応して搭載基板２の角部の付近に基板電極５ｂが設けられている。
まず、半導体素子１ａに形成されたバンプ１０の表面に銀（Ａｇ）などの導電性接着剤を転写して、半導体素子１ａの回路形成面を下面にして、基板電極５ａにフリップチップ実装する。
その後、半導体素子１ａの上に、例えば銀（Ａｇ）のフレーク状粉末を樹脂ベースに混練させた樹脂接着材料などの接着剤８ｂを塗布し、コレットを用いて、半導体素子１ｂを搭載基板２の外辺２ｃに対して所定の角度を有して搭載する。搭載後、通常１５０℃から２５０℃程度の温度で数１０分から数時間加熱する。また、最下層以外に積層配置される半導体素子は全て回路形成面を上面として搭載されている。
その後、半導体素子１ａ，１ｂを２５０℃から３５０℃に過熱しながら、積層配置された最下層以外の半導体素子１ｂの上の素子電極３ｂと、対応する基板電極５ｂを、キャピラリーと呼ばれる工具で加圧しながら熱圧着を用いて金属細線４ｂにより電気的に接続する。
なお、金属細線は例えば金やアルミニウムなどからなり、接続方法としては熱圧着のみではなく、例えば超音波などを用いてもよい。
さらに、接続後、２つの半導体素子１ａ，１ｂと金属細線４ｂと、その周辺部に加熱溶解した封止樹脂６などを流し込み封止する。
この構成によると、２つの半導体素子１ａ，１ｂが各々搭載基板２の外辺に対して角度を有して積層配置され、かつ最下層に積層配置される半導体素子１ａをバンプ１０を介してフリップチップ実装することにより、最下層以外に積層配置された半導体素子１ｂの各々の素子電極３ｂおよび基板電極５ｂを全て露出させることが可能となり、素子電極３ｂと基板電極５ｂとを電気的に接続する金属細線４ｂの上下方向での交差を回避することができ、電気的特性の改善を実現することができる。
また、バンプ１０を介してフリップチップ実装することにより、最下層に積層される半導体素子１ａと搭載基板２を電気的に接続する、バンプ１０の配置を考慮せずに積層を行うことができる。
また、基板加工の工程を従来に比べて削除でき、作業時間の短縮化およびコストの削減を行うことができ、かつ従来例の図２０に見られた隙間７を取り除くことができ、封止樹脂の未充填という問題も解決することができる。
なお、最下層に配意される半導体素子１ａの素子電極３ａは向かい合う２辺にのみ配置することはなく、また、積層配置される半導体素子の形状は長方形とは限らず、たとえば図６（ａ），図６（ｂ）のような正方形でもよい。
（実施の形態５）
図７（ａ），図７（ｂ）は本発明の（実施の形態５）を示す。
図３に示した（実施の形態２）では半導体素子１ａは金属細線４ａによって搭載基板２の基板電極５ａと電気接続したが、この実施の形態では、金属細線４ａを使用せずに、搭載基板２の基板電極５ａと電気接続されている点だけが、（実施の形態２）とは異なっている。
具体的には、最下層に配置される半導体素子１ａがフリップチップ実装されている。半導体素子１ａの両端部に設けられた素子電極３ａにはバンプ１０が形成されている。搭載基板２には、図１５（ａ），図１５（ｂ）に示すように、素子電極３ａの各バンプ１０の直下になる位置に基板電極５ａが設けられている。さらに、素子電極３ｂ，３ｃに対応して搭載基板２に基板電極５ｂ，５ｃが設けられている。
まず、半導体素子１ａに形成されたバンプ１０の表面に銀（Ａｇ）などの導電性接着剤を転写して、半導体素子１ａの回路形成面を下面にして、図１６（ａ），図１６（ｂ）に示すように基板電極５ａにフリップチップ実装する。
その後、半導体素子１ａの上に、例えば銀（Ａｇ）のフレーク状粉末を樹脂ベースに混練させた樹脂接着材料などの接着剤８ｂを塗布し、コレットを用いて、半導体素子１ｂを搭載基板２の外辺２ｃに対して所定の角度を有して搭載する。以下、同様に、半導体素子１ｂの上に接着剤８ｃを塗布し半導体素子１ｃを搭載して、最下層以外に積層配置される半導体素子は全て回路形成面を上面として搭載されている図１７（ａ），図１７（ｂ）の状態を得る。
搭載後、通常１５０℃から２５０℃程度の温度で数１０分から数時間加熱する。その後、半導体素子１ａ〜１ｃを２５０℃から３５０℃に過熱しながら、積層配置された半導体素子１ｂ，１ｃの上の素子電極３ｂ，３ｃと、対応する基板電極５ｂ，５ｃを、キャピラリーと呼ばれる工具で加圧しながら熱圧着を用いて金属細線４ｂ，４ｃにより図１８（ａ），図１８（ｂ）に示すように電気的に接続する。
なお、金属細線は例えば金やアルミニウムなどからなり、接続方法としては熱圧着のみではなく、例えば超音波などを用いてもよい。
さらに、接続後、３つの半導体素子１ａ，１ｂ，１ｃと金属細線４ｂ，４ｃ，と、その周辺部に加熱溶解した封止樹脂６などを流し込み図１９（ａ），図１９（ｂ）に示すように封止する。
この構成によると、３つの半導体素子１ａ，１ｂ，１ｃが各々搭載基板２の外辺に対して角度を有して積層配置され、かつ最下層に積層配置される半導体素子１ａをバンプ１０を介してフリップチップ実装することにより、最下層以外に積層配置された半導体素子１ｂ，１ｃの各々の素子電極３ｂ，３ｃおよび基板電極５ｂ，５ｃを全て露出させることが可能となり、金属細線４ｂ，４ｃの上下方向での交差を回避することができ、電気的特性の改善を実現することができる。
また、バンプ１０を介してフリップチップ実装することにより、最下層に積層される半導体素子１ａと搭載基板２を電気的に接続する、バンプ１０の配置を考慮せずに積層を行うことができる。
また、基板加工の工程を従来に比べて削除でき、作業時間の短縮化およびコストの削減を行うことができ、かつ従来例の図２０に見られた隙間７を取り除くことができ、封止樹脂の未充填という問題も解決することができる。
（実施の形態６）
図８（ａ），図８（ｂ）は本発明の（実施の形態６）を示す。
図４に示した（実施の形態３）では半導体素子１ａは金属細線４ａによって搭載基板２の基板電極５ａと電気接続したが、この実施の形態では、金属細線４ａを使用せずに、搭載基板２の基板電極５ａと電気接続されている点だけが、（実施の形態３）とは異なっている。
具体的には、最下層に配置される半導体素子１ａがフリップチップ実装されている。半導体素子１ａの両端部に設けられた素子電極３ａにはバンプ１０が形成されている。搭載基板２には、素子電極３ａにはバンプ１０に対応する位置の、素子電極３ａの各バンプ１０の直下に基板電極５ａが設けられている。さらに搭載基板２には、素子電極３ｂ，３ｃ，３ｄに対応して搭載基板２に基板電極５ｂ，５ｃ，５ｄが設けられている。
まず、半導体素子１ａに形成されたバンプ１０の表面に銀（Ａｇ）などの導電性接着剤を転写して、半導体素子１ａの回路形成面を下面にして、基板電極５ａにフリップチップ実装する。
その後、半導体素子１ａの上に、例えば銀（Ａｇ）のフレーク状粉末を樹脂ベースに混練させた樹脂接着材料などの接着剤８ｂを塗布し、コレットを用いて、半導体素子１ｂを搭載基板２の外辺２ｃに対して所定の角度を有して搭載する。以下、同様に、半導体素子１ｂ，１ｃの上に接着剤８ｃ，８ｄを塗布し半導体素子１ｃ，１ｄを搭載する。最下層以外に積層配置される半導体素子は全て回路形成面を上面として搭載されている。
搭載後、通常１５０℃から２５０℃程度の温度で数１０分から数時間加熱する。その後、半導体素子１ａ〜１ｄを２５０℃から３５０℃に過熱しながら、積層配置された半導体素子１ｂ〜１ｄの上の素子電極３ｂ，３ｃ，３ｄと、対応する基板電極５ｂ，５ｃ，５ｄを、キャピラリーと呼ばれる工具で加圧しながら熱圧着を用いて金属細線４ｂ，４ｃ，４ｄにより電気的に接続する。
なお、金属細線は例えば金やアルミニウムなどからなり、接続方法としては熱圧着のみではなく、例えば超音波などを用いてもよい。
さらに、接続後、４つの半導体素子１ａ〜１ｄと金属細線４ｂ〜４ｄと、その周辺部に加熱溶解した封止樹脂６などを流し込み封止する。
この構成によると、４つの半導体素子１ａ〜１ｄが各々搭載基板２の外辺に対して角度を有して積層配置され、かつ最下層に積層配置される半導体素子１ａをバンプ１０を介してフリップチップ実装することにより、最下層以外に積層配置された半導体素子１ｂ〜１ｄの各々の素子電極３ｂ〜３ｄおよび基板電極５ｂ〜５ｄを全て露出させることが可能となり、金属細線４ｂ〜４ｄの上下方向での交差を回避することができ、電気的特性の改善を実現することができる。
また、バンプ１０を介してフリップチップ実装することにより、最下層に積層される半導体素子１ａと搭載基板２を電気的に接続する、バンプ１０の配置を考慮せずに積層を行うことができる。
また、基板加工の工程を従来に比べて削除でき、作業時間の短縮化およびコストの削減を行うことができ、かつ従来例の図２０に見られた隙間７を取り除くことができ、封止樹脂の未充填という問題も解決することができる。
（実施の形態７）
図９（ａ），図９（ｂ）は本発明の（実施の形態７）を示す。
図８に示した（実施の形態６）では搭載基板２に４枚の半導体素子１ａ〜１ｄを搭載していたが、この実施の形態では、積層配置された半導体素子が１枚増えている点が（実施の形態６）とは異なっている。
具体的には、搭載基板２にバンプ１０を介してフリップフロップ実装された半導体素子１ａの上に、半導体素子１ｂ〜１ｅが積層配置されている。
半導体素子１ａの両端部に設けられた素子電極３ａにはバンプ１０が形成されている。搭載基板２には、素子電極３ａにはバンプ１０に対応する位置の、素子電極３ａの各バンプ１０の直下に基板電極５ａが設けられている。さらに搭載基板２には、素子電極３ｂ，３ｃ，３ｄ，３ｅに対応して搭載基板２に基板電極５ｂ，５ｃ，５ｄ，５ｅが設けられている。
まず、半導体素子１ａに形成されたバンプ１０の表面に銀（Ａｇ）などの導電性接着剤を転写して、半導体素子１ａの回路形成面を下面にして、基板電極５ａにフリップチップ実装する。
その後、半導体素子１ａの上に、例えば銀（Ａｇ）のフレーク状粉末を樹脂ベースに混練させた樹脂接着材料などの接着剤８ｂを塗布し、コレットを用いて、半導体素子１ｂを搭載基板２の外辺２ｃに対して所定の角度を有して搭載する。以下、同様に、半導体素子１ｂ，１ｃ，１ｄの上に接着剤８ｃ，８ｄ，８ｅを塗布し半導体素子１ｃ，１ｄ，１ｅを搭載する。最下層以外に積層配置される半導体素子は全て回路形成面を上面として搭載されている。
搭載後、通常１５０℃から２５０℃程度の温度で数１０分から数時間加熱する。その後、半導体素子１ａ〜１ｅを２５０℃から３５０℃に過熱しながら、積層配置された半導体素子１ｂ〜１ｅの上の素子電極３ｂ，３ｃ，３ｄ，３ｅと、対応する基板電極５ｂ，５ｃ，５ｄ，５ｅを、キャピラリーと呼ばれる工具で加圧しながら熱圧着を用いて金属細線４ｂ，４ｃ，４ｄ，４ｅにより電気的に接続する。
なお、金属細線は例えば金やアルミニウムなどからなり、接続方法としては熱圧着のみではなく、例えば超音波などを用いてもよい。
さらに、接続後、５つの半導体素子１ａ〜１ｅと金属細線４ｂ〜４ｅと、その周辺部に加熱溶解した封止樹脂６などを流し込み封止する。
なお、この実施の形態では、半導体素子１ａの両端部を結ぶ方向が搭載基板２の外辺２ｃに対する角度と、半導体素子１ｅの両端部を結ぶ方向が搭載基板２の外辺２ｃに対する角度とは、同じで、搭載基板２の外辺２ｃに対して平行に配置されている。
この構成によると、５つの半導体素子１ａ〜１ｅが各々搭載基板２の外辺に対して角度を有して積層配置され、かつ最下層に積層配置される半導体素子１ａをバンプ１０を介してフリップチップ実装することにより、最下層以外に積層配置された半導体素子１ｂ〜１ｅの各々の素子電極３ｂ〜３ｅおよび基板電極５ｂ〜５ｅを全て露出させることが可能となり、金属細線４ｂ〜４ｅの上下方向での交差を回避することができ、電気的特性の改善を実現することができる。
また、バンプ１０を介してフリップチップ実装することにより、最下層に積層される半導体素子１ａと搭載基板２を電気的に接続する、バンプ１０の配置を考慮せずに積層を行うことができる。
また、基板加工の工程を従来に比べて削除でき、作業時間の短縮化およびコストの削減を行うことができ、かつ従来例の図２０に見られた隙間７を取り除くことができ、封止樹脂の未充填という問題も解決することができる。
なお、本発明は積層配置される半導体素子上の素子電極と、基板電極とを電気的に接続する金属細線の上下方向での交差を回避するように配置することを目的としているので、目的を達することができれば積層する半導体素子の枚数は限定されることはない。
本発明にかかる半導体装置は、金属細線の交差を回避して電気的特性を向上させることができ、多層基板上に複数の半導体素子を積層配置する半導体装置に利用することができる。
本発明の（実施の形態１）にかかる半導体装置を示す平面図とそのＡ−ＡＡ位置での断面図 同実施の形態にかかる別の例の半導体装置の平面図とそのＢ−ＢＢ位置での断面図 本発明の（実施の形態２）にかかる半導体装置を示す平面図とそのＣ−ＣＣ位置での断面図 本発明の（実施の形態３）にかかる半導体装置を示す平面図とそのＤ−ＤＤ位置での断面図 本発明の（実施の形態４）にかかる半導体装置を示す平面図とそのＥ−ＥＥ位置での断面図 同実施の形態にかかる別の例の半導体装置の平面図とそのＦ−ＦＦ位置での断面図 本発明の（実施の形態５）にかかる半導体装置を示す平面図とそのＧ−ＧＧ位置での断面図 本発明の（実施の形態６）にかかる半導体装置を示す平面図とそのＨ−ＨＨ位置での断面図 本発明の（実施の形態７）にかかる半導体装置を示す平面図とそのＩ−ＩＩ位置での断面図 本発明の（実施の形態２）にかかる半導体装置の製造工程を示す平面図とそのＪ−ＪＪ位置での断面図 同実施の形態にかかる半導体装置の製造工程を示す平面図とそのＪ−ＪＪ位置での断面図 同実施の形態にかかる半導体装置の製造工程を示す平面図とそのＪ−ＪＪ位置での断面図 同実施の形態にかかる半導体装置の製造工程を示す平面図とそのＪ−ＪＪ位置での断面図 同実施の形態にかかる半導体装置の製造工程を示す平面図とそのＪ−ＪＪ位置での断面図 本発明の（実施の形態５）にかかる半導体装置の製造工程を示す平面図とそのＫ−ＫＫ位置での断面図 同実施の形態にかかる半導体装置の製造工程を示す平面図とそのＫ−ＫＫ位置での断面図 同実施の形態にかかる半導体装置の製造工程を示す平面図とそのＫ−ＫＫ位置での断面図 同実施の形態にかかる半導体装置の製造工程を示す平面図とそのＫ−ＫＫ位置での断面図 同実施の形態にかかる半導体装置の製造工程を示す平面図とそのＫ−ＫＫ位置での断面図 従来例にかかる半導体装置の構造を示す平面図とそのＬ−ＬＬ位置での断面図
符号の説明
１ａ，１ｂ，１ｃ，１ｄ，１ｅ 半導体素子
２ 搭載基板
２ｃ 搭載基板２の外辺
３ａ，３ｂ，３ｃ，３ｄ，３ｅ 素子電極
４ａ，４ｂ，４ｃ，４ｄ，４ｅ 金属細線
５ａ，５ｂ，５ｃ，５ｄ，５ｅ 基板電極
６ 封止樹脂
８ａ，８ｂ，８ｃ，８ｄ，８ｅ 接着剤
９ はんだボール
１０ バンプ

Claims (6)

  1. 矩形型の搭載基板に複数の半導体素子を積層して搭載した半導体装置であって、
    前記搭載基板に実装した一層目の前記半導体素子に第２層目以上の前記半導体素子を積層するとともに、
    前記積層は、前記複数の半導体素子の少なくとも一つの半導体素子は対向する両端部に素子電極が形成されており、前記両端部を結ぶ方向が前記搭載基板の外辺に対して平行でないように角度をつけて配置され、
    前記搭載基板に全ての複数の半導体素子が封止樹脂で封止されている
    半導体装置。
  2. 一層目の前記半導体素子がバンプを介して前記搭載基板にフリップチップ実装され、
    第２層目以上の前記半導体素子は前記搭載基板の基板電極とボンディングワイヤで電気接続されている
    請求項１記載の半導体装置。
  3. 全部の前記半導体素子は、前記搭載基板の基板電極とボンディングワイヤで電気接続されている
    請求項１記載の半導体装置。
  4. 全部の前記半導体素子は、対向する両端部にだけ素子電極が形成されており、
    前記搭載基板には、積層して搭載された複数の前記半導体素子の前記素子電極の近傍に前記基板電極が形成されている
    請求項３記載の半導体装置。
  5. 前記搭載基板に搭載された複数の前記半導体素子は、素子電極が形成されている対向する両端部を結ぶ方向が互いに異なっている
    請求項４記載の半導体装置。
  6. 一層目の前記半導体素子は、回路形成面を前記搭載基板の側にして前記搭載基板にフリップチップ実装され、
    第２層目以上の前記半導体素子は回路形成面を前記搭載基板の側とは反対側にして、一層目の前記半導体素子の前記回路形成面とは反対側の面に搭載されている
    請求項２記載の半導体装置。
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