JPH02312265A - 半導体装置 - Google Patents

半導体装置

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JPH02312265A
JPH02312265A JP1133220A JP13322089A JPH02312265A JP H02312265 A JPH02312265 A JP H02312265A JP 1133220 A JP1133220 A JP 1133220A JP 13322089 A JP13322089 A JP 13322089A JP H02312265 A JPH02312265 A JP H02312265A
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Takashi Kondo
隆 近藤
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Mitsubishi Electric Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体素子をパッケージに収納した半導体
装置に関し、特に複数の半導体素子を積層し高密度に実
装した改良にかかわる。
〔従来の技術〕
第４図は従来の半導体装置を示す斜視図である。
図において、１は例えば半導体装［装置における半導体
記憶素子などの半導体素子で、長方形をなしてお）、両
短辺側にそれぞれ複数の電樺部２が設けられている。３
はセラミックからなるパッケージで、内部の底面に素子
取付は部が設けられ、上記半導体素子１の各電極部２に
対応する複数の内部リード４が両側Ｃ図では片側のみを
示す）に設けられ、外部リード５が出されている。
半導体素子ｌをパッケージ３の取付は部に固着し、各電
極部２とそれぞれ対応する各内部リード番とを、アルミ
ニウム材などの金属細線６でワイヤボンディングしてい
る。このように、半導体素子ｌが装着されたパッケージ
３にふた（図示は略す〕を接着し、気密封止していた。
〔発明が解決しようとする課題〕
上記のような従来の半導体装置では、パッケージ３に半
導体素子ｌを１個のみ装着してお夛、前述の半導体記憶
装置などにおいては、半導体装置が多数必要となる。し
たがって、例えば、電算機などでは、これらの半導体装
置を実装する配線基板上の占有面積が大きくなシ、実装
効率が低くなるという問題点があった。
この発明は、このような問題点を解決するためになされ
たもので、１個のパッケージに複数の半導体素子が占有
面積をあまシ大きくすることなく装着され、パッケージ
の大きさが１個の半導体素子のパッケージの場合よシ少
し大きくするだけでよく、高い集積密度の半導体装置を
得ることを目的としている。
〔線層を解決するための手段〕
この発明にかかる半導体装置は、複数の電極部が設けら
れた複数の半導体素子を、各電画部がそれぞれ露出する
ように積層し、この積層された複数の半導体素子をパッ
ケージに収納し、各半導体素子のｉＪ数のｆｌｔ極部と
パッケージに設けられた複数の内部リードとをそれぞれ
ワイヤボンディングしたものである。
〔作用〕
この発明においては、積層された各半導体素子に各電極
部が露出しており、対応する各内部リードにワイヤボン
ディング芒れる。こうして、複数の半４体素子が１個の
パッケージに小さい占有面積で装着され、配線基板上で
の集積度が高められる０ 〔実施例〕 第１図（ａ）及び（ｂ）は、この発明の一実施例による
半導体装置の平面図及び正面断面図であシ、ふたは除い
て示す。図において、１１は複ｆｆ（（図では４個〕の
半導体素子で、図は半導体記憶素子の場合を示し、長方
形にされており、両短辺側に複数宛の電画部１２が形成
されている。各半導体素子１１は相互の電極部１２が重
ならず露出するように１円周方向に順次ずらしｃ図では
４５°度宛）積層している。各半導体素子１１間の接着
は、例えば高純度（半導体装置の信１ｊ４性を阻害しな
い程度）のエポキシ樹脂からなる接着剤を用いる。１３
はセラミックなどからなるパッケージで、内部に素子取
付は部１３ａが設けられ、この取付は部１３ａを囲い多
数の内部リード１４が配設され、下方に外部リード１５
が出されている。
上記のように積層された複数の半導体素子１１は、パッ
ケージ１３の素子取付は部１３ａに接合固着されている
。こうして、各層の半導体素子１１の露出された各電極
部１２と、対応する各内部リード１４とを、それぞれア
ルミニタム材などからなる金属細線１６でワイヤボンデ
ィングする。この後、パッケージ１３上に封止体をなす
ふた１フを接着し、気密封止する。
第２図はこの発明の第２の実施例による半導体装置の平
面図で、ふたは除いて示す。同一平面上に下層の半導体
素子１１を複数個（図では２個）並置し、上層の複数個
（図では２個〕並置した半導体素子１１を円周方向に９
０°ずらし、下層上に接着している。セラミックなどか
らなるパッケージ２０には内部に素子取付は部２０ａが
形成されており、この取付は部２０ａを囲い多数の内部
リード１４が配設されている。
パッケージ２０の素子取付は部２０ａに下層の半導体素
子１１を接合している。各層の露出された各電極部１２
と対応する各内部リード１４とを、それぞれ金属細線１
６でワイヤボンディングする。
この後、パッケージ２０上にふた（図示は略す〕を接着
し、気密封止する。
第３図はこの発明のｆＪＧ３の実施例による半導体装置
の断面図である。パッケージ２１の素子取付は部２ユａ
に下層になる半導体素子を接合固着している。この半導
体素子１１の各電極部１２と対応する各内部リード１４
とを、それぞれ金ＭｊｉｆＢ線１６によシワイヤボンデ
ィングする。この下層の半導体素子ユｌ上に間隔片２２
を介し中層の半導体素子ユニを接着剤によシ接着する。
この中層の半導体素子１１の各電画部１２と対応する各
内部リード１４とを、それぞれ金属細線１６によシワイ
ヤボンディングする。つづいて、中層の半導体素子ｌｌ
上に間隔片２２を介し、上層の半導体素子１１を接着剤
によシ接着する。この上層の半導体素子１１の各電画部
１２と対応する各内部リード１４とを、それぞれ金属細
＃！１６によシワイヤボンディングする。
この後、パッケージ２１上に封止体をなすキャラ　−ブ
２３を接着し、気密封止する。
各半導体素子１１は、円周方向にずらされていないが、
間隔片２２を介在しているので、各電極部１２は上方に
すき間があけられ露出しておシ、ワイヤボンディングさ
れた金属線ｆｉ１６の曲った上部に、上層の半導体素子
１１の下面が当らないように逃がしている。このように
、上の層の半導体素子１１が下の層の金属細線１６をか
わす高さＫするため、間隔片２２の厚さは、一般的に０
．２　ｍｍ程度以上が必要であるｏｉた、間隔片２２は
下の半導体素子１１の電極部１２に重ならないように、
外形を小さくしている。
間隔片２２の材料には、半導体素子１１の素材（一般的
にシリコンなど）と熱膨張係数が近似し、熱伝導率が大
きなシリコン板、あるいは炭化シリコン板、窒化アルミ
板などの研摩したものを用いるのが好ましく、半導体装
置の熱特性が向上される０ 上記パッケージ２１の内部リード１４の高さ位置は、電
極部１２の位置より低いことが、ワイヤボンディングを
施すのに具合いがよい。
なお、上記第３の実施例の装置では、各半導体素子１１
間に間隔片２２を介して積層し、各電極部が露出するよ
うにしてお夛、各層の半導体素子１１は円周方向にずら
されていない。したがって、長方形に限らず正方形、あ
るいはこれらの外の形状であっても適用できるものであ
る。また、電極部１２は両辺側に限らず、この外の辺側
にも設けた場合にも適用できる。
〔発明の効果〕
以上のように、この発明によれば、複数の半導体素子を
、相互の複数の電極部が露出するように積層し、この積
層された複数の半導体素子をパッケージに収納し、各半
導体素子の各電憧部とパッケージに設けた各内部リード
とをワイヤボンディングしたので、装着した半導体素子
の数量の割にパッケージの占有面積が増大せず、配線基
板への集積度が高められる。
【図面の簡単な説明】
第１図（、）及び（ｂ）はこの発明の第１の実施例によ
る半導体装置をふたは除いて示す平面図及び正面断面図
、ｊｇ２図はこの発明の第２の実施例による半導体装置
をふたは除いて示す平面図、第３図はこの発明の第３の
実施例による半導体装置の正面断面図、第４図は従来の
半導体装置の斜視図でろる０ １１・・・半導体素子、１２・・・電極部、１３・・・
パッケージ、１３ａ・・・素子取付は部、１４・・・内
部リード、１６・・・金属ＭＪ線、１７・・・封止体（
ふた〕、２０．２１・・・パッケージ、２０ａ　、　２
１ａ・・・素子取付は部、２３・・・封止体（キャップ
）、２２・・・間隔片なお、図中同一符号は同−又は相
当部分を示・す。

Claims (1)

    【特許請求の範囲】
  1. 複数の半導体素子が、各半導体素子に設けられた複数の
    電極部をそれぞれ露出するように積層されており、この
    積層された複数の半導体素子が収納されるパッケージを
    備え、上記各半導体素子の複数の電極部と上記パッケー
    ジに設けられた複数の内部リードとが、それぞれワイヤ
    ボンディングされた半導体装置。
JP1133220A 1989-05-26 1989-05-26 半導体装置 Pending JPH02312265A (ja)

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