JPH08213547A - 半導体装置 - Google Patents

半導体装置

Info

Publication number
JPH08213547A
JPH08213547A JP7019995A JP1999595A JPH08213547A JP H08213547 A JPH08213547 A JP H08213547A JP 7019995 A JP7019995 A JP 7019995A JP 1999595 A JP1999595 A JP 1999595A JP H08213547 A JPH08213547 A JP H08213547A
Authority
JP
Japan
Prior art keywords
metal base
resin case
base plate
semiconductor chip
chip elements
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7019995A
Other languages
English (en)
Inventor
Shogo Ogawa
省吾 小川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP7019995A priority Critical patent/JPH08213547A/ja
Publication of JPH08213547A publication Critical patent/JPH08213547A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/49105—Connecting at different heights
    • H01L2224/49107—Connecting at different heights on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

(57)【要約】 【目的】複数のパワーチップ素子を搭載したパワートラ
ンジスタモジュールなどを対象に、ヒートサイクルに起
因する半導体チップ素子，絶縁基板，樹脂ケースなどの
クラック割れを防いで信頼性の向上が図れるようにした
半導体装置を提供する。 【構成】樹脂ケース２に組み込んだ複数のパワー半導体
チップ素子（ＩＧＢＴ５，ダイオード６）を絶縁基板４
を介して放熱用金属ベース板１に載置し、ケース上蓋２
ｂに支持した外部導出端子３と半導体チップ素子との間
を内部配線接続したものにおいて、金属ベース板１を複
数枚（＃１，＃２）に分割してそれぞれに絶縁基板，半
導体チップ素子を振り分けて載置し、かつ各金属ベース
板をその底面が外部に露呈するよう樹脂ケースの底壁に
固着し、さらに内部配線用電極板１４，１５を樹脂ケー
スの底壁上に敷設してチップとワイヤ接続する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、パワートランジスタモ
ジュールなどを対象とした半導体装置、特にそのパッケ
ージ構造に関する。
【０００２】
【従来の技術】インバータ装置などに用いる電力用のパ
ワートランジスタモジュールは、ますます大容量化，多
機能化が進む傾向にあり、これに合わせてパッケージに
組み込む半導体チップ素子数も増加し、最近では４個
組，６個組のパワートランジスタモジュールも製品化さ
れている。
【０００３】次に、４個のパワートランジスタを並列に
接続して同一パッケージに組み込んだ４個組モジュール
を対象例に、従来における半導体装置を図２（ａ),
（ｂ）に、またその等価回路を図３に示す。なお、図２
（ａ）は組立構造の断面図、図２（ｂ）は樹脂ケースを
除いた（ａ）図の平面図である。まず、図２（ａ),
（ｂ）において、１は放熱用金属ベース板（銅板）、１
ａは金属ベース板１の四隅に穿孔した装置取付け用のね
じ穴、２は外囲ケース２ａと上蓋２ｂからなる樹脂ケー
ス、３は上蓋２ｂと一体モールドして引出した外部導出
端子、４は絶縁基板、５はパワートランジスタ（ＩＧＢ
Ｔ）のチップ素子、６はフライホイールダイオードのチ
ップ素子、７はボンディングワイヤ、８は抵抗チップ素
子、９は封止用のエポキシ樹脂、１０は樹脂ケース内に
充填したシリコーンゲルである。なお、図２における各
端子に表示した記号は、図３の図中に表示した各端子記
号（Ｃ：コレクタ端子，Ｅ：エミッタ端子，ｅ：エミッ
タ補助端子，Ｇ：ゲート端子）に対応する。
【０００４】ここで、図２のパッケージ構造では、４個
組のパワートランジスタチップ素子５が２組に振り分け
て金属ベース板１（樹脂ケース２の底面積と同サイズ）
の上面に接合した２枚の絶縁基板４に載置されている。
すなわち、、各絶縁基板４の上面には電極１１，１２，
１３が導体パターンとして形成されており、パワートラ
ンジスタチップ素子５，およびダイオードチップ素子６
は電極１１に、抵抗チップ素子８は電極１３にマウント
され、かつパワートランジスタチップ素子５，ダイオー
ド素子６と電極１２，１３との相互間がボンディングワ
イヤ７により内部配線されている。さらに、上蓋２ｂに
支持した各外部導出端子３のうち、コレクタ端子Ｃは電
極１１に、エミッタ端子Ｅ，エミッタ補助端子ｅは電極
１２に、ゲート端子Ｇは電極１３にそれぞれ半田接合さ
れている。
【０００５】
【発明が解決しようとする課題】ところで、前述のよう
に複数個のパワー半導体チップ素子をパッケージに組み
込んでモジュールを構成する場合に、従来のパッケージ
構造のままではチップ素子の搭載数の増加とともに次記
のような問題点が派生する。すなわち、パッケージ内に
組み込むチップ素子数が増えると、これに相応して各チ
ップ素子を一括搭載する金属ベース板（銅板）の面積が
増加する。このために、実使用時のヒートサイクルに伴
う金属ベース板自身の熱的変形（熱膨張）量が大きくな
り、この結果として金属ベース板との熱膨張率の差から
半導体チップ素子，絶縁基板，樹脂ケースに大きな機械
的応力が加わってクラック割れなどのトラブルが生じ易
くなる。
【０００６】本発明は上記の点にかんがみなされたもの
であり、複数のパワーチップ素子を搭載したパワートラ
ンジスタモジュールなどを対象に、前記課題を解決して
ヒートサイクルに起因する半導体チップ素子，絶縁基
板，樹脂ケースなどのクラック割れを防いで信頼性の向
上が図れるようにした半導体装置を提供することを目的
とする。
【０００７】
【課題を解決するための手段】上記目的を達成するため
に、本発明のパッケージ組立構造によれば、金属ベース
板を複数枚に分割してそれぞれに絶縁基板，半導体チッ
プ素子を振り分けて載置するとともに、各金属ベース板
をその底面が外部に露呈するよう樹脂ケースの底壁を貫
通させてケースに固着して構成するものとする。
【０００８】また、前記構成のパッケージ構造において
は、半導体チップ素子とワイヤ接続した内部配線用の電
極板を金属ベース板から分離して樹脂ケースの底壁上に
敷設する。さらに、樹脂ケースの底壁周縁部に装置取付
け用のねじ穴を設けるなどの具体的な構成で実施するこ
とができる。
【０００９】
【作用】上記構成のように、金属ベース板を複数に分割
した上で各金属ベース板に半導体チップ素子を振り分け
て搭載することにより、個々の金属ベース板の所要面積
がその分割数に応じて小さくなる。これにより、各金属
ベース板のヒートサイクルによる熱的変形量は、全ての
チップ素子を１枚の金属ベース板に搭載したものと比べ
て減少するので、この結果として金属ベース板との熱膨
張率の差から半導体チップ素子，絶縁基板，樹脂ケース
などに加わる機械的な応力も小さくなってクラック割れ
などのトラブル発生が良好に回避される。
【００１０】また、半導体チップ素子とワイヤ接続した
内部配線用の電極板を金属ベース板の領域から分離して
樹脂ケースの底壁上に敷設し、さらに装置取付け用のね
じ穴を樹脂ケースの底壁周縁部に穿孔することにより、
各金属ベース板の所要面積をますます縮小できるほか、
内部配線用の電極板とチップ搭載電極との間の絶縁が十
分に確保される。さらに、この電極板は絶縁基板に形成
した導体パターンのように膜厚が制約されることがな
く、十分な厚みを持たせて該電極部の抵抗，インダクタ
ンスの低減化が容易に実現できる。
【００１１】
【実施例】以下、本発明の実施例を図１（ａ),（ｂ）に
基づいて説明する。なお、実施例の図中で図２（ａ),
（ｂ）に対応する同一部材には同じ符号が付してある。
すなわち、図示実施例においては、金属ベース板１を符
号＃１，＃２で示す２枚の金属ベース板に二分割した上
で、各金属ベース板＃１，＃２が有底樹脂ケース２の底
壁部２ｃに並置結合されており、かつ各金属ベース板ご
とに絶縁基板４を介してパワートランジスタチップ素子
（ＩＧＢＴ）５，およびフライホイールダイオードチッ
プ素子６がそれぞれ２個ずつ搭載されている。ここで、
各金属ベース板＃１，＃２はチップ素子５，６を２個ず
つ合計４個のチップをマウントした絶縁基板４よりも一
回り大きなサイズに設定し、その底面が樹脂ケース２の
裏面側に露呈するよう、樹脂ケース２の底壁部２ｃを貫
通して組み込まれている。なお、各金属ベース板１（＃
１，＃２）を樹脂ケース２へ固着するには、樹脂ケース
２をモールド成形する際に各金属ベース板１を金型にイ
ンサートして一体にモールドするか、あるいは樹脂ケー
ス２の底壁部２ｃにあらかじめ開口した窓穴へ金属ベー
ス板＃１，＃２を個別に嵌め込んで接着剤により固着す
る方法で対応できる。さらに、樹脂ケース２の底壁部２
ｃの四隅には半導体装置を放熱フィンに取付けるための
ねじ穴２ｄが開口している。
【００１２】また、図２（ｂ）における電極１２，１３
に相応する内部配線用の電極板１４，１５が、それぞれ
十分な厚みを持った電極板として金属ベース板１の領域
から外れた位置に並べて樹脂ケース２の底壁部２ｃの上
面に固着されており、この電極板１４，１５とパワート
ランジスタチップ素子５，ダイオードチップ素子６との
間がワイヤ７で接続され、さらに電極板１４，１５，お
よび絶縁基板４の電極に樹脂ケース２の上蓋２ｂに支持
した外部導出端子３（コレクタ端子Ｃ，エミッタ端子
Ｅ，ゲート端子Ｇ）の導体片が半田付けされている。な
お、樹脂ケース２の内部には図２と同様にシリコーンゲ
ル１０を充填し、その上層部をエポキシ樹脂９で封止し
ている。
【００１３】前記したパッケージ構造のように、複数の
パワー半導体チップ素子を分割した金属ベース板に振り
分けて搭載することにより、個々の金属ベース板の所要
面積は図２における１枚の金属ベース板よりも小サイズ
でヒートサイクルに伴う個々の金属ベース板の熱的変形
量が小さくなり、これにより熱膨張率の差に起因して半
導体チップ素子，絶縁基板，樹脂ケースに加わる機械的
応力を低めてクラック割れなどのトラブルを回避でき
る。また、内部配線用の電極板を絶縁基板から分離して
樹脂ケースの底壁部上に直接敷設することにより、金属
ベース板の所要面積の縮小化が一層進むほか絶縁も確保
され、さらに当該電極板を十分な板厚にすることで電極
の抵抗，インダクタンスの低減化が可能となる。
【００１４】なお、図示実施例は４個のパワートランジ
スタ（ＩＧＢＴ）を２並列に分け、２枚の金属ベース板
に振り分け搭載して組立てた４並列組のパワートランジ
スタモジュールを示したが、金属ベース板の数を３枚に
することで６並列組のモジュールも容易に実現できる。
また、１枚の金属ベース板に搭載するパワートランジス
タチップ素子の組数も図示例の２組に限定されるもので
はなく、各枚に１組，あるいは３組ずつ搭載して実施す
る、さらには複数に分割した各金属ベース板に種類の異
なる半導体チップ素子を搭載して複合デバイスを構成す
ることも可能である。
【００１５】
【発明の効果】以上述べたように、本発明の構成によれ
ば、放熱用金属ベース板を複数枚に分割してそれぞれに
絶縁基板，半導体チップ素子を振り分けて載置し、かつ
各金属ベース板をその底面が外部に露呈するよう樹脂ケ
ースの底壁に固着したことにより、個々の金属ベース板
の所要面積が小さくなり、これによりヒートサイクルに
伴う各金属ベース板の熱的変形量も低減する。したがっ
て、モジュールを構成する全てのチップ素子を１枚の大
形金属ベース板に搭載した従来構成と比べて、金属ベー
ス板との熱膨張率の差から半導体チップ素子，絶縁基
板，樹脂ケースなどに加わる機械的な応力を低減してク
ラック割れなどのトラブルが発生し難く、半導体装置の
信頼性が大幅に向上する。
【００１６】また、半導体チップ素子とワイヤ接続した
内部配線用の電極板を金属ベース板から分離して樹脂ケ
ースの底壁上に直接敷設し、さらに装置取付け用のねじ
穴を樹脂ケースの底壁周縁部に穿孔することにより、各
金属ベース板の所要面積を一層縮減できるほか、内部配
線用の電極板とチップ搭載側の電極との間に十分な絶縁
が確保できるなどの利点が得られる。
【図面の簡単な説明】
【図１】本発明実施例の組立構成図であり、（ａ）は縦
断面図、（ｂ）は樹脂ケースを除いた平面図
【図２】従来における半導体装置の組立構成図であり、
（ａ）は縦断面図、（ｂ）は樹脂ケースを除いた平面図
【図３】図１，図２に示した半導体装置のの等価回路図
【符号の説明】
１ 放熱用金属ベース板 ２ 樹脂ケース ２ｂ 上蓋 ２ｃ 底壁部 ２ｄ ねじ穴 ３ 外部導出端子 ４ 絶縁基板 ５ パワートランジスタチップ素子 ６ フライホイールダイオードチップ素子 ７ ボンディングワイヤ ８ 抵抗チップ素子 １４，１５ 内部配線用電極板

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】端子一体形の樹脂ケース内に複数のパワー
    半導体チップ素子を組み込んでなる半導体装置であり、
    パワー半導体チップ素子を絶縁基板を介して放熱用金属
    ベース板上に載置し、ケース上蓋に支持した外部導出端
    子と半導体チップ素子との間を内部配線接続したものに
    おいて、金属ベース板を複数枚に分割してそれぞれに絶
    縁基板，半導体チップ素子を振り分けて載置するととも
    に、各金属ベース板をその底面が外部に露呈するよう樹
    脂ケースの底壁を貫通させてケースに固着したことを特
    徴とする半導体装置。
  2. 【請求項２】請求項１記載の半導体装置において、半導
    体チップ素子とワイヤ接続した内部配線用の電極板を金
    属ベース板から分離して樹脂ケースの底壁上に敷設した
    ことを特徴とする半導体装置。
  3. 【請求項３】請求項１記載の半導体装置において、樹脂
    ケースの底壁周縁部に装置取付け用のねじ穴を設けたこ
    とを特徴とする半導体装置。
JP7019995A 1995-02-08 1995-02-08 半導体装置 Pending JPH08213547A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP7019995A JPH08213547A (ja) 1995-02-08 1995-02-08 半導体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7019995A JPH08213547A (ja) 1995-02-08 1995-02-08 半導体装置

Publications (1)

Publication Number Publication Date
JPH08213547A true JPH08213547A (ja) 1996-08-20

Family

ID=12014751

Family Applications (1)

Application Number Title Priority Date Filing Date
JP7019995A Pending JPH08213547A (ja) 1995-02-08 1995-02-08 半導体装置

Country Status (1)

Country Link
JP (1) JPH08213547A (ja)

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11307720A (ja) * 1998-04-21 1999-11-05 Toyota Autom Loom Works Ltd 半導体装置
US6236110B1 (en) * 1999-04-05 2001-05-22 Mitsubishi Denki Kabushiki Kaisha Power semiconductor module
US6791167B2 (en) 2002-03-28 2004-09-14 Mitsubishi Denki Kabushiki Kaisha Resin-molded device and manufacturing apparatus thereof
US7843700B2 (en) 2004-04-14 2010-11-30 Denso Corporation Semiconductor device
WO2011149017A1 (ja) * 2010-05-27 2011-12-01 京セラ株式会社 半導体モジュール基板および半導体モジュール
JP2014033119A (ja) * 2012-08-06 2014-02-20 Mitsubishi Electric Corp 半導体装置
JP2014053618A (ja) * 2008-11-26 2014-03-20 Infineon Technologies Ag セグメント化された基板を有するパワー半導体モジュール
JP2014170799A (ja) * 2013-03-01 2014-09-18 Sumitomo Electric Ind Ltd 半導体装置
JP2020205337A (ja) * 2019-06-17 2020-12-24 富士電機株式会社 半導体モジュールおよび半導体装置
US11251101B2 (en) 2018-03-20 2022-02-15 Fuji Electric Co., Ltd. Semiconductor device

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11307720A (ja) * 1998-04-21 1999-11-05 Toyota Autom Loom Works Ltd 半導体装置
US6236110B1 (en) * 1999-04-05 2001-05-22 Mitsubishi Denki Kabushiki Kaisha Power semiconductor module
US6791167B2 (en) 2002-03-28 2004-09-14 Mitsubishi Denki Kabushiki Kaisha Resin-molded device and manufacturing apparatus thereof
CN100334727C (zh) * 2002-03-28 2007-08-29 三菱电机株式会社 树脂模制型器件的制造方法及制造装置
US7843700B2 (en) 2004-04-14 2010-11-30 Denso Corporation Semiconductor device
US8179688B2 (en) 2004-04-14 2012-05-15 Denso Corporation Semiconductor device
JP2014053618A (ja) * 2008-11-26 2014-03-20 Infineon Technologies Ag セグメント化された基板を有するパワー半導体モジュール
WO2011149017A1 (ja) * 2010-05-27 2011-12-01 京セラ株式会社 半導体モジュール基板および半導体モジュール
JP2014033119A (ja) * 2012-08-06 2014-02-20 Mitsubishi Electric Corp 半導体装置
JP2014170799A (ja) * 2013-03-01 2014-09-18 Sumitomo Electric Ind Ltd 半導体装置
US11251101B2 (en) 2018-03-20 2022-02-15 Fuji Electric Co., Ltd. Semiconductor device
JP2020205337A (ja) * 2019-06-17 2020-12-24 富士電機株式会社 半導体モジュールおよび半導体装置

Similar Documents

Publication Publication Date Title
JP3547333B2 (ja) 電力変換装置
US6272015B1 (en) Power semiconductor module with insulation shell support for plural separate substrates
KR101505551B1 (ko) 온도 감지소자가 장착된 반도체 파워 모듈 패키지 및 그제조방법
US4766481A (en) Power semiconductor module
US5767573A (en) Semiconductor device
US6424026B1 (en) Power module with closely spaced printed circuit board and substrate
JP2008199022A (ja) パワー半導体モジュールおよびその製造方法
KR102172689B1 (ko) 반도체 패키지 및 그 제조방법
JP3129020B2 (ja) 半導体装置
US20230187311A1 (en) Semiconductor device and manufacturing method thereof
JPH08213547A (ja) 半導体装置
JP4051027B2 (ja) パワー半導体デバイスモジュール
JP4208490B2 (ja) 半導体電力用モジュール及びその製造方法
CN214848619U (zh) 智能功率模块
JP2002110867A (ja) 半導体装置及びその製造方法
JPH0645504A (ja) 半導体装置
JPS60157243A (ja) 半導体装置
JP2002164503A (ja) パワー半導体装置
JP3036256B2 (ja) 半導体装置
JPH02312265A (ja) 半導体装置
JPH11220074A (ja) 半導体装置
US11984432B2 (en) Semiconductor chip stack module and method of fabricating the same
US20230253291A1 (en) Power semiconductor module arrangement and methods for producing a semiconductor arrangement
CN210403714U (zh) 一种功率模块
KR102536643B1 (ko) 반도체 패키지