JP2014053618A - セグメント化された基板を有するパワー半導体モジュール - Google Patents

Abstract

【課題】パワー半導体モジュールを適切に冷却する手段の提供。
【解決手段】パワー半導体モジュール１００は、セグメント化された基板３５と、少なくとも２つの回路担体３０とを含む。該基板３５は、互いに離間した、少なくとも２つの各基板セグメント３５ａ、３５ｂを有する。各回路担体３０は、少なくとも上面側金属層（第１金属層）３２が設けられたセラミック基材部３１を含む。各回路担体３０は、各基板セグメント３５ａ、３５ｂの上に配置されている。少なくとも２つの各回路担体３０は、互いに離間している。該基板３５は、ヒートシンク２００にねじ止めするためのねじ穴が無いものであり、該各サブユニットは、個々の各ハウジングフレームに取り付けられ、個々に、注封部材にてシールされている。キャストハウジングカバー４０はパワー半導体モジュール１００をヒートシンク２００にねじ止めするための各ネジ穴４２を持つ。
【選択図】図１

Description

本発明は、半導体モジュール類に関する。

半導体モジュール類は、とりわけ、例えば、電気モータを駆動するための、例えばインバータ類やパワーサプライの技術といった、パワー変換技術の分野において使用される。上記のようなモジュール類は、排熱を生じるので、モジュール類の過熱を回避するために、効果的な冷却が要求されている。

従来の半導体モジュール類では、上記モジュールの半導体チップ類は、共通の基板の最上面上に配置される。上記基板の最下面には、必ずしも上記モジュールの一部ではないヒートシンクと熱結合されて上記ヒートシンクが取り付けられることがある。また、従来例では、上記モジュール類は、基板内に形成された各ねじ穴を用いて、上記ヒートシンクと共に上記基板にネジ止めされる。

しかしながら、上述のような従来の技術では、上記ネジ止め用の上記各ねじ穴を配置するための各部分が上記基板に必要となるため、通常、銅やアルミニウムといった高価な材料類を含む上記基板において、上記各ねじ穴を設けるために廃棄部分が生じるという問題がある。

その上、上記従来の技術では、コスト低減の目標により、基板の小型化が求められ、よって、上記基板において、上記各ねじ穴に必要な形成部分を上記基板において確保することが困難になるという問題も生じている。

上記各理由および他の理由のために、本発明に対する必要性が存在している。

上記の課題を解決するために、本発明に係る半導体モジュールは、基板と、少なくとも２つの各回路担体とを含んで設けられている。上記基板は、互いに離間して配置された少なくとも２つの各基板セグメントを含む。上記各基板担体のそれぞれは、少なくとも第１金属層が設けられたセラミック基材部を含む。上記各基板担体のそれぞれは、上記各基板セグメントの一方上に配置されている。上記各基板担体の少なくとも２つは、互いに離間して配置されている。

本明細書に添付した各図面は、本発明の各実施形態のさらなる理解を提供するために含まれ、本明細書に組み込まれ、本明細書の一部を構成するものである。上記各図面は、各実施形態を図示し、かつ、各実施形態の各原理を説明するために役立つ本明細書の説明を示すものである。他の実施形態および各実施形態の意図された多くの各利点については、後述する詳細な説明を参照することによってより理解され得るであろう。上記各図面の各構成については、必ずしも、図示された相対的な大きさを示すものではない。同一の部材番号が付与された構成については、対応する同様な機能を有する構成を示す。
本発明に係るパワー半導体モジュールの一実施形態における垂直方向の断面図である。 ３つの各基板セグメントを備えた基板と、３つの各回路担体と、搭載用フレームと、ハウジングカバーとを含む、本発明に係るパワー半導体モジュールの一実施形態における垂直方向の断面図である。 上記ハウジングカバーが除去された、図２Ａに示すパワー半導体モジュールの一実施形態における上方からの平面図である。 ヒートシンクが取り付けられた図２Ａおよび図２Ｂに示されたパワー半導体モジュールの一実施形態における垂直方向の断面図である。 図２Ａ、図２Ｂおよび図２Ｃに示されたパワー半導体モジュールにおける、取り付けられた基板の垂直方向の断面図である。 図２Ｄに示された、上記取り付けられた基板における上方からの平面図である。 シール材を挿入するための各グルーブを含む搭載用フレームの点にて、上記図２Ａに示すパワー半導体モジュールと相違するパワー半導体モジュールの一実施形態における垂直方向の断面図である。 上記各基板セグメントのそれぞれの上に、２つの各回路担体が配置された点にて、図２Ｄの取り付けられた上記基板と相違する、取り付けられた基板の一実施形態における垂直方向の断面図である。 図４Ａに示された、上記取り付けられた基板における上方からの平面図である。 上記搭載用フレームが、互いに隣り合う各基板セグメントの間に配置された各ウェブを含む点にて、図２Ａおよび図３のパワー半導体モジュールと相違するパワー半導体モジュールの一実施形態における垂直方向の断面図である。 上記ハウジングカバーが除去された、図５Ａに示すパワー半導体モジュールの一実施形態における上方からの平面図である。 ヒートシンクの各スナップイン止め用孔部に係合するように、上記各スナップイン止め用孔部に対応する位置に設定された各スナップイン止め用ピンを少なくとも１つ含む上記搭載用フレームの点にて、図２Ａ、図３および図５Ａのパワー半導体モジュールと相違する、パワー半導体モジュールの一実施形態における垂直方向の断面図である。 上記各基板セグメントのそれぞれを挿入するための各スロットを含む、上記搭載用フレームの点にて、図２Ａ、図３、図５Ａおよび図６のパワー半導体モジュールと相違する、パワー半導体モジュールの一実施形態における垂直方向の断面図である。 部分的に取り付けられた点のみにて、上記図２Ａに示すパワー半導体モジュールと相違するパワー半導体モジュールの一実施形態における垂直方向の断面図である。 上記ハウジングカバーが除去された、図８Ａに示すパワー半導体モジュールの一実施形態における上方からの平面図である。 少なくとも２つの各基板セグメントにおける１以上の各実施形態をそれぞれ示す上方からの各平面図である。 上記各回路担体が、熱伝導性の各誘電体層を含み、上記各誘電体層のそれぞれが、上記各基板セグメントの他の１つ上に配置された、パワー半導体モジュールの２つの各基板セグメントにおける一実施形態の垂直方向の断面図である。 整流用ブリッジおよびインバータを含む、パワー半導体モジュールの一実施形態における回路図である。 パワー半導体モジュールからそれぞれ形成される、３つの各ハーフブリッジレグを含む、インバータの一実施形態の回路図である。 三相整流器の一実施形態の回路図である。 整流器とＤＣ−ＡＣコンバータとを含む、高電圧用のパワー半導体モジュールにおける一実施形態の回路図である。 双方向性の複合スイッチによってそれぞれ実現される９つの各ノードを含む、マトリックス型コンバータの回路図である。 上記各回路担体とはオーバーラップしていないが、周辺部にて、オーバーラップしている３つの各基板セグメントが取り付けられている搭載用フレームを、周辺部にて、上記各基板セグメントとオーバーラップしているパワー半導体モジュールの一実施形態の上方からの平面図である。 全ての各回路担体が、基板セグメントの水平方向の各端部とは離間して、上記基板セグメント上に配置された、図１６Ａの配置に用いられる上記各基板セグメントの１つの上方からの平面図である。 図１６Ａの構成とは、搭載用フレームが、部分的に各回路担体とオーバーラップしている点が相違している、３つの各基板セグメントが取り付けられている搭載用フレームのパワー半導体モジュールにおける一実施形態の上方からの平面図である。 基板セグメント上の各回路担体が、上記基板セグメントの水平方向の境界部に向かって、少なくとも一方向ｘにて延びている、図１７Ａの構成に用いられる各基板セグメントの１つの上方からの平面図である。 共通の搭載用フレームにて結合された３つの各サブユニットを含むパワー半導体モジュールの一実施形態における下方部分の断面図である。 ハウジングフレームに個々に取り付けられる３つの各サブユニットを含む、パワー半導体モジュールが組み立てられるときに一実施形態の断面図である。 ハウジングカバーに個々に取り付けられる３つの各サブユニットを含む、パワー半導体モジュールが組み立てられるときに一実施形態の断面図である。 搭載用フレームの各ペアの各ラッチング素子と、それらに対応する基板セグメントに形成された各凹部とによって、共通の搭載用フレームにヒッチされるサブユニットを示す、パワー半導体モジュールの一部の断面図である。

以下、本発明の詳細な説明では、本発明が実施され得る特定の各実施形態を、図示による方法によって示し、本明細書の一部を形成する、添付した各図面を参照している。上記参照の観点においては、「最上面」「最下面」、「前面」、「後面」、「立ち上がり部」、「立ち下がり部」などといった方向を示す語句は、対応して記載された図面（または各図面）に示された方向を参照するために用いられる。各実施形態の各構成は、互いに異なる数多くの方向に配置され得るので、上記方向を示す語句は、図示の目的のために用いられ、本発明を限定するものではない。本発明の権利範囲から逸脱しない範囲にて、他の各実施形態が利用され得ること、また、本実施形態に対して、構造上および論理上の各変化をなし得ることについて理解されるべきである。それゆえ、以下に示す、本発明の詳細な説明は、限定的な意味に理解されるべきではなく、本発明の権利範囲は、添付した各請求項によって規定される。

本明細書にて記述された模範的な種々な各実施形態の各特徴に関しては、上記各特徴を具体的に組み合わせされ得ない理由が本明細書に示されていない限り、互いに結合され得ることについて理解されるべきである。

図１は、ヒートシンク２００が取り付けられる前の、完全なパワー半導体モジュール１００の一実施形態における垂直方向の断面図を示している。パワー半導体モジュール１００は、互いに離間して配置された２つの各基板セグメント３５ａ、３５ｂを有する基板３５を含む。各側壁４１を備えた、キャストハウジングカバー４０と共に、基板３５は、上記パワー半導体モジュール１００のハウジングを形成している。その上、上記基板３５は、上記パワー半導体モジュール１００の底部を形成している。上記キャストハウジングカバー４０は、鋳型へ金属の注入成形品であってもよく、また、プラスチックの射出成形品であってもよい。

上記ハウジングは、少なくとも２つの各回路担体３０を含む。上記各回路担体３０のそれぞれは、誘電体層（セラミック基材部）３１を有している。上記誘電体層３１は、少なくとも上記誘電体層３１の上面上に上面側金属層（第１金属層）３２と、必要に応じて、上記誘電体層３１の下面上に下面側金属層３３が設けられている。上記パワー半導体モジュール１００によってスイッチングされる電流量に応じて、上記上面側金属層３２の一実施形態における許容電流値が設定されることが必要となる。例えば、上面側金属層３２は、０．１ｍｍから０．６ｍｍまでの厚さを示すものであってもよい。上記誘電体層３１は、基板３５に対して、上面側金属層３２を電気的に絶縁する機能を有する。上記各回路担体３０は、上記各基板セグメント３５ａ、３５ｂの１つずつにそれぞれ配置されている。

上記各回路担体３０の少なくとも１つ上には、１以上の各パワー半導体チップ３６ａ、３６ｂが配置されている。図１の例示では、各パワー半導体チップ３６ａのそれぞれは、ＩＧＢＴ、ＭＯＳＦＥＴ、Ｊ−ＦＥＴ，またはサイリスタといった制御可能なパワー半導体スイッチを含んでもよい。各パワー半導体チップ３６ｂのそれぞれは、対応する上記パワー半導体チップ３６ａと同じ回路担体３０上に配置され、上記パワー半導体チップ３６ａのスイッチ動作に対して反平行にスイッチ動作される還流ダイオード（freewheeling diode）を必要に応じて含む。

しかしながら、パワー半導体モジュールの他の実施形態では、回路担体３０上に配置される、排熱を生じる各パワー半導体チップ３６ａ、３６ｂの数やタイプについては任意である。

図１では、各回路担体３０は、上記各回路担体３０の下面側金属層３３にて各基板セグメント３５ａ、３５ｂのそれぞれに対してはんだ付けにより取り付けられている。各パワー半導体チップ３６ａ、３６ｂは、対応するそれぞれの上面側金属層３２に対して、ワイヤボンディング、はんだ付け、または導電性接着剤によって互いに接続され、配置されていてもよい。パワー半導体モジュールの配線の一部として、パワー半導体モジュールのそれぞれの各構成を接続する、複数の各ボンディングワイヤ３７が設けられている。一実施形態では、上面側金属層３２および各パワー半導体チップ３６ａ、３６ｂは、上面側金属層３２および各パワー半導体チップ３６ａ、３６ｂの間に配置された焼結銀層を用いるＬＴＪＴ技術類（低温結合技術）によって、または、熱および電気の伝導性接着剤によって、または、拡散はんだ付けによって、上記各基板セグメント３５ａ、３５ｂに対して結合されていてもよい。各ボンディングワイヤ３７に代えて、各パワー半導体チップ３６ａ、３６ｂの各上面を、各パワー半導体チップ３６ａ、３６ｂのそれぞれの上面での接続のために、はんだ付け、焼結銀、拡散はんだ付け、または押圧による各クリップによって、電気的に接続されてもよい。

パワー半導体モジュール１００は、パワー半導体モジュール１００の部分ではないヒートシンク２００に取り付けられるように設計されている。本発明では、互いに離間して配置された、２以上の各基板セグメント３５ａ、３５ｂは、上記各基板セグメント３５ａ、３５ｂが互いに機械的に結合されていれば、上記各基板セグメント３５ａ、３５ｂが、共通のヒートシンク２００に取り付けられておらず、上記ヒートシンク２００によって結合されていなくとも、同じパワー半導体モジュール１００の各部分として考慮される。上記考慮では、例えば、後述の接続素子１といった互いに異なる各接続素子を電気的に接続するために用いられる、配線や、例えば、ストリップラインやバスバーは、互いに異なる各基板セグメント３５ａ、３５ｂを結合するための、適切な手段とは見なされない。

各パワー半導体チップ３６ａ、３６ｂの十分な冷却を可能とするために、低い熱伝導抵抗性が、上記各誘電体層３１の重要な物性である。それゆえ、各誘電体層３１の材料および厚さは、パワー半導体モジュール１００に適合させる必要がある。例えば、各誘電体層３１は、セラミック基材であってもよい。セラミック基材は、酸化アルミニウム（Ａｌ_２Ｏ_３）、窒化アルミニウム（ＡｌＮ）、窒化シリコン（Ｓｉ_３Ｎ_４）の各材料の１つを含む、または、上記各材料の１つからなるものであってよい。そのとき、上記のような各セラミック基材の１つ、幾つか、または全ての厚さは、０．２ｍｍから２ｍｍまでの範囲であってもよい。

幾つかの各実施形態では、上記各回路担体３０の少なくとも１つは、ダイレクト銅ボンディング基板（ＤＣＢ基板）、または、ダイレクトアルミニウムボンディング基板（ＤＡＢ基板）、または、活性金属ブレージング基板（ＡＭＢ基板）であってもよい。

他の各実施形態では、各基板セグメント３５ａ、３５ｂは、対応する誘電体層３１および対応する上面側金属層３２と共に、絶縁された金属基板（ＩＭＳ基板）を形成してもよい。上記金属基板では、各基板セグメント３５ａ、３５ｂは、電気的な伝導性プレート（例えば、銅からなる、または、アルミニウムからなる、または、金属−マトリックスの複合体からなり、上記複合体は、例えば、アルミニウムとシリコンカーバイドとの複合体（ＡｌＳｉＣ）、銅とシリコンカーバイドとの複合体（ＣｕＳｉＣ）、または、アルミニウムと炭素との複合体（ＡｌＣ））である。上記伝導性プレートには、対応する上面側金属層３２が、高い含有量の無機の充填材（filler）を有する、エポキシを主成分とする絶縁層を用いて接着されている。上記高い含有量とは、上記充填材の方が、重量において、上記絶縁層が大きいことである。上記エポキシを主成分とする絶縁層は、上記誘電体層３１を形成する。上記の各実施形態では、上記各下面側金属層３３は必ずしも必要なものではない。

さらに他の実施形態では、各基板セグメント３５ａ、３５ｂは、上記誘電体層３１を形成する酸化物層に対して設けられている、電気的伝導性な金属プレート（例えば、銅、またはアルミニウムからなる）を含んでいてもよい。上記酸化物層は、例えば、上記電気的伝導性な金属プレートの金属を酸化することによって形成してもよい。上記上面側金属層３２は、上記酸化物層上に堆積によって形成してもよく、よって、上記電気的伝導性な金属プレートに対して電気的に絶縁されている。上記各実施形態においても、上記各下面側金属層３３は必ずしも必要なものではない。

パワー半導体モジュール１００は、誘電体層３１および上面側金属層３２が少なくとも設けられた各基板セグメント３５ａ、３５ｂに関する、上述した各実施形態の単一のタイプを含むものであってもよい。一実施形態では、パワー半導体モジュール１００において、誘電体層３１および上面側金属層３２が少なくとも設けられた各基板セグメント３５ａ、３５ｂに関する、上述した各実施形態の互いに異なる各タイプを結合したものであってもよい。

一般に、パワー半導体モジュール１００は、パワー半導体モジュール１００を他の構成物、および／または制御ユニット類と、電気的に接続させる複数の各接続素子１を含む。上記他の構成物は、電源ユニット類、ＤＣリンクキャパシタ類、電気機器類、他のパワー半導体モジュール類といったものである。接続素子１を、各基板セグメント３５ａ、３５ｂのそれぞれの上に配置された上面側金属層３２に電気的に接続するために、上記接続素子１は、対応する上面側金属層３２に対して、直接的に、はんだ付けされる、接続される、または、電気的伝導的に接着されてもよい下部２を含む。一実施形態では、上記下部２は、上面側金属層３２から離間した配置され、１または２以上の各ボンディングワイヤを用いて、上面側金属層３２に対して電気的に接続してもよい。

再度、図１に示す実施形態を参照すると、接続素子１は、小片部（ティップ部）１１を含むプレス−フィットコネクタ類として設計されている。上記プレス−フィットコネクタ類は、対応する開口部、例えば、ストリップラインの内部に、上記小片部１１により挿入されるものであってもよい。上記小片部１１は、ハッチ部、または開口部１３を備えたセクションを含む。上記挿入の間、上記セクションは、押圧されるので、強固な電気的な接続を確立できる。

プレス−フィットコネクタに代えて、接続素子１は、スクリューコネクタとして、または、クランプコネクタとして、はんだコネクタとして設計されてもよい。要求される電流容量に応じて、異なるプレス−フィットの接続素子１は、異なる外形寸法や、一実施形態では、異なる断面積を示すものであってもよい。

上記キャストハウジングカバー４０は、パワー半導体モジュール１００をヒートシンク２００にねじ止めするための、各ねじ穴４２を有する各フランジ部４３を含む。上記各ねじ穴４２内に各雄ねじ５０を挿入した後、ヒートシンク２００の対応する各雌ねじ２０１内に上記各雄ねじ５０をねじ込むと、上記基板３５は、ヒートシンク２００に対して押しつけられて取り付けられる。図１は、また、パワー半導体モジュール１００をヒートシンク２００にねじ止めするとき、互いに隣り合う各基板セグメント３５ａ、３５ｂの互いに対面する各端部上に押圧を印加するプランジャ４５を、必要に応じて押圧することを図示している。上記の必要に応じたプランジャ４５および上記キャストハウジングカバー４０は、一体的に作製されてもよい。一実施形態では、上記の必要に応じたプランジャ４５は、上記キャストハウジングカバー４０内に射出成形によって作製されてもよい。弾性シール部４４が、上記キャストハウジングカバー４０の各側壁４１と、上記基板３５との間に、また、必要に応じて、上記プランジャ４５と上記基板３５との間に配置されてもよい。上記配置により、上記キャストハウジングカバー４０および上記プランジャ４５の圧力の印加場所がそれぞれ広げられて、上記圧力が上記基板３５に対してより有効に作用する。

必要に応じて、上記キャストハウジングカバー４０の内部は、電気および熱の絶縁性の柔軟な注封部材（pottant）１４、例えばシリコンゲルにて充填されてもよい。上記注封部材１４は、各基板セグメント３５ａ、３５ｂから延びて、少なくともパワー半導体チップ３６ａ、３６ｂおよび各上面側金属層３２を覆い、パワー半導体モジュール１００の誘電強度を改善している。

上記キャストハウジングカバー４０に対して、上記各フランジ部４３を設けることにより、上記基板３５に対する各ねじ穴の形成を省いても、上記パワー半導体モジュール１００とヒートシンク２００とを互いに密着させて結合できる。よって、上記基板３５を小型化できる。また、上記各フランジ部４３を設けることにより、上記基板３５において、上記各ねじ穴を設けるための廃棄部分の発生を防止できる。

図２Ａは、３つの各基板セグメント３５ａ、３５ｂ、３５ｃを有する基板３５を含むパワー半導体モジュール１００の垂直方向断面図を示す。上記キャストハウジングカバー４０が除去された状態のパワー半導体モジュール１００上面図は、図２Ｂに図示されている。図２Ａは、また、図２ＢのＡ−Ａ’矢視断面図を示す。

パワー半導体モジュール１００は、各基板セグメント３５ａ、３５ｂ、３５ｃの各上面端部を覆って当接する固い搭載用フレーム６０を含む。図２Ｃに示すように、パワー半導体モジュール１００が、図１に記載されているように、例えば、ねじ結合によって生じてもよいダウンフォースＦ１によって、ヒートシンク２００に対して押しつけられたとき、上記固い搭載用フレーム６０は、各基板セグメント３５ａ、３５ｂ、３５ｃをヒートシンク２００に対して押しつけて密着させるのに十分な量のダウンフォースＦ２を生じさせる固さを有している。

上記固い搭載用フレーム６０の各外側部分は、パワー半導体モジュール１００のハウジングの一部を形成してもよい。上記各外側部分に代えて、上記搭載用フレーム６０は、互いに近接した２つの各基板セグメント３５ａ／３５ｂ、３５ｂ／３５ｃの各上面端部をカバーする各ウェブ６１を含む。一実施例によれば、上記搭載用フレーム６０は、各基板セグメント３５ａ、３５ｂ、３５ｃの全ての各上面端部の全てをカバーしてもよい。上記のカバーに関する構成は、上記ダウンフォースの圧力分布を、より均一なものにでき、上記パワー半導体モジュール１００のシーリング（密封）を可能にする。

上記のようなパワー半導体モジュール１００では、例えば、各回路担体３０のそれぞれの上に、２つの制御可能な各パワー半導体スイッチ３６ａ、および必要に応じて、２つのお各ダイオード３６ｂが配置されて、スイッチ類が形成される。上記スイッチ類は、例えば、単一のパワー半導体スイッチ、少なくとも２コの各パワー半導体スイッチを互いに直列に接続して含むハーフブリッジレッグ、少なくとも４コの各パワー半導体スイッチ（４パック）を含むＨ−ブリッジ、少なくとも６コの各パワー半導体スイッチ（６パック）を含むインバータ、または、図１１、図１２および図１４を参照して記述されるような、少なくとも１８コの各パワー半導体スイッチを含む３相から３相へのマトリックスコンバータである。または、上記スイッチ類は、図１５を参照して記述されるような、双方向性スイッチングブリッジ９６０を形成するものである。「スイッチ」の用語は、論理的なスイッチを示すことが意図されている。上記「スイッチ」は、単一のパワー半導体チップによって構成されてもよく、また、電流容量を改善するために、互いに並列に接続された複数の各パワー半導体チップによって構成されてもよい。

図２Ｄは、図２Ａ、図２Ｂ、図２Ｃのパワー半導体モジュール１００において、上記キャストハウジングカバー４０および上記搭載用フレーム６０が除去された状態のパワー半導体モジュール１００を図示している。図２Ｅは、図２Ｄの構成の上面図を示している。図２Ｄ、図２Ｅの双方から、各基板セグメント３５ａ、３５ｂ、３５ｃが互いに離間して配置されていることが分かる。各基板セグメント３５ａ、３５ｂ、３５ｃに対応する回路担体３０と、上記回路担体３０上に配置された各パワー半導体チップ３６ａ、３６ｂと共に、各基板セグメント３５ａ、３５ｂ、３５ｃのそれぞれは、各ユニット１０１、１０２、１０３をそれぞれ形成する。必要に応じて、同じパワー半導体モジュール１００の各ユニット１０１、１０２、１０３の全てが同一であってもよい。

図２Ｅに示されたＡ−Ａ’矢視の断面は、図２Ｂに示されたＡ−Ａ’矢視の断面と同一であり、各基板セグメント３５ａ、３５ｂ、３５ｃの断面を示すが、それらの上面にある各回路担体３０の断面を示さないことを指摘しておく。

図３に図示されるさらに他の実施形態では、搭載用フレーム６０は、各基板セグメント３５ａ、３５ｂ、３５ｃの各上面端部に対して平行に設けられ、シールリング等の弾性シール材が嵌入されるための、溝状の各グルーブ６１を有してもよい。

図４Ａは、上記各基板セグメント３５ａ、３５ｂ、３５ｃのそれぞれの上に、単一の回路担体３０が配置されていることに代えて、２つの各回路担体３０ａ、３０ｂが配置された点にて、図２Ｄの取り付けられた上記基板３５と相違する、取り付けられた基板３５の一実施形態における垂直方向の断面図である。図４Ｂは、図４Ａに示された、上記取り付けられた基板３５における上方からの平面図である。上記取り付けられた基板３５は、上述したような、搭載用フレーム６０およびハウジングカバーが設けられてもよい。

図５Ａは、上記搭載用フレーム６０が、互いに隣り合う２つの各基板セグメント３５ａ、３５ｂ、３５ｃの間に配置された、突出部形状の各ウェブ６１ａを含む点にて、図２Ａおよび図３のパワー半導体モジュール１００と相違するパワー半導体モジュール１００の一実施形態における垂直方向の断面図である。図５Ｂは、上記ハウジングカバーが除去された、図５Ａに示すパワー半導体モジュールの一実施形態における上方からの平面図であり、図２Ｅの上方からの平面図と同様なものである。

図６は、パワー半導体モジュール１００に取り付けられるヒートシンク２００の各スナップイン止め用孔部２０２に係合するように、上記各スナップイン止め用孔部２０２に対応する位置に設定された各スナップイン止め用ピン６２を少なくとも１つ含む上記搭載用フレーム６０の点にて、図２Ａ、図３および図５Ａのパワー半導体モジュール１００と相違する、パワー半導体モジュール１００の一実施形態における垂直方向の断面図である。

図７は、上記各基板セグメント３５ａ、３５ｂ、３５ｃのそれぞれを挿入するための各スロット６３を含む、上記搭載用フレーム６０の点にて、図２Ａ、図３、図５Ａおよび図６のパワー半導体モジュール１００と相違する、パワー半導体モジュール１００の一実施形態における垂直方向の断面図である。一実施形態では、上記各スロット６３は、図５Ａおよび図６を参照して上述されたようなウェブ６１ａと同様に設定されてもよい。上記各ウェブ６１ａは、パワー半導体モジュール１００の下面側から、上記取り付けられた各基板セグメント３５ａ、３５ｂ、３５ｃに対して、対応する各スロット６３にてそれぞれ、スナップインされる各ラッチングバー６１ｂを含む。上記のパワー半導体モジュール１００では、上記取り付けられた各基板セグメント３５ａ、３５ｂ、３５ｃは、上記各スロット６３によって、搭載用フレーム６０に固定される。

図８Ａは、異なる各応用例を実現するためのモジュール組み立てのための、例えば、上記と同様なハウジングカバー４０および／または上記と同様な搭載用フレーム６０、部分的に取り付けられた各基板セグメント３５ａ、３５ｃを有する点のみにて、上記図２Ａに示すパワー半導体モジュール１００と相違するパワー半導体モジュール１００の一実施形態における垂直方向の断面図である。図８Ｂは、上記ハウジングカバー４０が除去された、図８Ａに示すパワー半導体モジュールの一実施形態における上方からの平面図である。図８Ａは、また、図８Ｂに示す、Ａ−Ａ’矢視断面図を示すものである。

上記のようなパワー半導体モジュール１００では、例えば、上記各回路担体３０のそれぞれの上に、１つの制御可能なパワー半導体スイッチ３６ａおよび必要に応じて１つのダイオード３６ｂが配置されていてもよい。上記のように取り付けられた各回路担体３０の２つは、互いに電気的に接続されて、例えば、図１１、図１２および図１４にて参照されて記述されるようなハーフブリッジレグを形成したり、また、例えば、図１５にて参照されて記述されるような双方向性のスイッチングブリッジ９６０を形成したりしてもよい。

図９は、少なくとも２つの各基板セグメント３５ｄにおける１以上の互いに異なる可能な各実施形態をそれぞれ示す上方からの各平面図である。上記各基板セグメント３５ｄのそれぞれは、上述された各基板セグメント３５ａ、３５ｂ、３５ｃの何れか１つに基づいて設定されてもよい。互いに異なる各基板セグメント３５ｄは、同様な形状にて形成されても、異なる形状にて形成されてもよい。その上、互いに異なる各基板セグメント３５ｄは、同様な、または、互いに異なる各電子回路に取り付けられてもよい。より明瞭に示すために、図９では、各回路担体３０の最上層となる各上面側金属層は、上記各回路担体３０と各パワー半導体チップ３６ａ、３６ｂとの間に配置され、外部から見えず隠されている。にもかかわらず、上記のような上面側金属層は存在している。

図９ａ、図９ｂにて図示されている各実施形態では、同じモジュールの各基板セグメント３５ｄの全ては、単一の行にて配置されてもよい。図９ａの配置は、単一の行に２つの各基板セグメント３５ｄを含み、図９ｂの配置は、単一の行に３つの各基板セグメント３５ｄを含む。図９ｃに示されるような他の各実施形態では、パワー半導体モジュール１００の基板３５における各基板セグメント３５ｄは、少なくとも２つの各行と、少なくとも２つの各列とに配置されていてもよい。

例えば、パワー半導体モジュール１００の基板３５の各基板セグメント３５ｄは、マトリックス状に、１行×２列、２行×２列、１行×３列、２行×３列、３行×３列、１行×４列、２行×４列、または１行×５列にて配置されてもよい。

図１０は、上記各回路担体３０が、熱伝導性の各誘電体層３１を含み、上記各誘電体層３１のそれぞれが、上記各基板セグメント３５ａ、３５ｂの他の１つ上に配置された、パワー半導体モジュールの２つの各基板セグメント３５ａ、３５ｂにおける一実施形態の垂直方向の断面図である。各誘電体層３１は、例えば、銅からなる、または銅を主成分とする、第１の上面側金属層３２に設けられている。ボンディングワイヤ３７が接続される第１の上面側金属層３２の上面には、アルミニウムからなる、または、アルミニウムを主成分とする追加金属層３４が配置されてもよい。

上述した各図面にて記述された各基板セグメント３５ａ、３５ｂ、３５ｃ、３５ｄの何れの実施形態は、同じパワー半導体モジュールの基板３５の各基板セグメント３５ａ、３５ｂ、３５ｃ、３５ｄであってもよい。また、たとえ、上記パワー半導体モジュールがヒートシンクに取り付けられていないときでさえ、かつ、たとえ、上記パワー半導体モジュールの各接続素子１が、外部の構成部材と接続されていないときでさえ、上記各基板セグメント３５ａ、３５ｂ、３５ｃ、３５ｄは、互いに機械的に結合されている。

以下の図１１ないし図１５は、本発明のパワー半導体モジュールの使用によって実現される、互いに異なる応用例の各回路図を示す。図１１は、整流用ブリッジ４００、ＤＣリンクキャパシタ４５０、およびインバータ５００を含む、例えば、モータといった負荷８００を駆動するパワー半導体モジュールの一実施形態における回路図である。整流用ブリッジ４００は、三相の電源３００に接続されている。上記整流された電気は、ＤＣリンクキャパシタ４５０により円滑化され、インバータ５００に供給されるようになっている。

上記電源３００の各相のそれぞれのために、整流用ブリッジ４００は、２つの互いに直列接続された各ダイオード４０１を含む。上記の各直列接続は、互いに並列接続されて、ＤＣリンクキャパシタ４５０に供給されるＤＣ電圧を供給する。上記インバータ５００は、少なくとも２相にて出力を供給するように設けられている。上記各相のそれぞれのために、インバータ５００は、少なくとも２つの制御可能な各パワー半導体スイッチ３６ａの直例接続を有するハーフブリッジレグを含む。上記制御可能な各パワー半導体スイッチ３６ａの負荷パスは、互いに並列に接続され、必要に応じて、還流ダイオード３６ｂが上記対応する各パワー半導体スイッチ３６ａに対して並列に接続されてもよい。上記各ハーフブリッジレグは、ＤＣ電圧端子に接続される。インバータ５００の出力ライン７００は、負荷８００に接続される複数の各相ラインＵ、Ｖ、Ｗを含む。上記制御可能な各パワー半導体スイッチ３６ａを制御するために、必要に応じて制御ユニット６００が設けられる。

上記構成は、上記整流用ブリッジ４００と、インバータ５００のユニットを備えた第２のパワー半導体モジュールとを有する第１のパワー半導体モジュールを含むものであってもよい。必要に応じた、上記制御ユニット６００は、上記第２のパワー半導体モジュールのハウジング内に統合されてもよく、また、一実施形態では、上記第２のパワー半導体モジュールに対して外部から接続されてもよい。上記第１のパワー半導体モジュール、および／または、ＤＣリンクキャパシタ４５０、および／または、上記上記第２のパワー半導体モジュールの電気的な接続は、上記第１および第２の各パワー半導体モジュールの各接続素子に対して、上記第１および第２の各パワー半導体モジュールの外側にて接続される、互いに平行な、各導電性リボンを含むストリップラインといった各導電性ラインの使用によって実現されてもよい。

図１２は、図１１を参照して記述された各ハーフブリッジレグ５１０と同様に設定されてもよい、３つの各ハーフブリッジレグ５１０を含む、インバータ５００の回路図を示す。一実施形態によれば、上記インバータ５００は、上記各ハーフブリッジレグ５１０の１つをそれぞれ含む、３つの各パワー半導体モジュールの使用によって実現されてもよい。

図１３は、少なくとも２つの各ダイオード４０１の直列接続を３つ含む、三相の整流器４００の回路図を示す。一実施形態では、上記整流器４００は、上記各直列接続の１つをそれぞれ有する、３つの各パワー半導体モジュールの使用によって実現されてもよい。

図１４は、整流器４００、ＤＣ−ＡＣコンバータ９０１、およびＡＣ−ＤＣコンバータ９０２を含む、高電圧のパワー半導体モジュールの回路図を示す。ＤＣ−ＡＣコンバータ９０１は、少なくとも２つの各ハーフブリッジレグ９１０を含む。各ハーフブリッジレグ９１０は、それぞれ、上記制御可能な各パワー半導体スイッチ３６ａの各負荷パスに対して、並列に接続された、少なくとも２つの制御可能な各パワー半導体スイッチ３６ａの直例接続、および、必要に応じて、各還流ダイオード３６ｂを含む。一実施形態では、各ハーフブリッジレグ９１０のそれぞれは、互いに異なる、別々のパワー半導体モジュールにて実現されてもよい。他の実施形態では、ＤＣ−ＡＣコンバータ９０１は、単一のパワー半導体モジュールにて実現されてもよい。

図１５は、９つの各ノード９５１を含む、マトリックス型コンバータ９５０の回路図を示す。マトリックス型コンバータ９５０は、３つの各入力端子Ｒ、Ｓ、Ｔを含む。上記３つの各入力端子Ｒ、Ｓ、Ｔは、出力端子Ｕ、Ｖ、Ｗに接続されてもよい。上記接続のために、上記各ノード９５１のそれぞれは、双方向性のスイッチングブリッジ９６０を含む。上記各スイッチングブリッジ９６０のそれぞれでは、２つの制御可能な各パワー半導体スイッチ３６ａの各負荷パスが互いに直例接続されている。さらに、各パワー半導体スイッチ３６ａの各負荷パスのそれぞれに対して、ダイオード３６ｂが並列に接続されている。通常の動作の間、制御可能な各パワー半導体スイッチ３６ａの１つが、導電性のＯＮ状態となり、電流は、上記導電性のパワー半導体スイッチ３６ａ、および、電流をブロックするＯＦＦ状態の他方のパワー半導体スイッチ３６ａに平行に接続されたダイオード３６ｂを通して最大値にて流れ得る。各パワー半導体スイッチ３６ａの何れがＯＮ状態かに依存して、電流は、スイッチングブリッジ９６０の入力ＩＮ（例えば、各入力端子Ｒ、Ｓ、Ｔの１つ）からスイッチングブリッジ９６０の出力ＯＵＴ（例えば、各出力端子Ｕ、Ｖ、Ｗの１つ）に向かって流れ、または、上記出力ＯＵＴから上記入力ＩＮに向かって流れる。当然のことながら、上記のような各電流は、上記入力ＩＮおよび上記出力ＯＵＴの間での、上記スイッチングブリッジ９６０を介した電位差を必要とする。

一実施形態では、９つの各スイッチングブリッジ９６０のそれぞれは、別々のパワー半導体モジュールにて実現されてもよい。他の実施形態では、９つの各スイッチングブリッジ９６０の全ては、単一のパワー半導体モジュールにて統一されてもよい。さらに他の実施形態では、９つの各スイッチングブリッジ９６０は、３つの各スイッチングブリッジ９６０をそれぞれ備えた、３つの各パワー半導体モジュールの使用によって実現されてもよい。

図１６Ａは、３つの、取り付けられた各基板セグメント３５ｄの配置を示す上方からの平面図である。上記のように取り付けられた基板セグメント３５ｄの単一のものは、図１６Ｂに図示されている。各基板セグメント３５ｄのそれぞれの上に、２つの各回路担体３０が配置されている。図の明瞭化のために、上記各回路担体３０の上面側金属層、および上記各上面側金属層上に配置された各パワー半導体チップについては、図１６Ａ、図１６Ｂでは、図示されていない。それにもかかわらず、上記の上面側金属層、および上記各上面側金属層上に配置された各パワー半導体チップについては、存在している。

図１６Ａは、さらに、３つの各切欠き部を含む搭載用フレーム６０を示す。上記各切欠き部のそれぞれは、各基板セグメント３５ｄの１つが嵌入するように設定されている。例えば、６つの各回路担体３０のそれぞれの上に、１以上のパワー半導体モジュールによって構成された、単一の論理スイッチが配置されてもよい。必要に応じて、上記各回路担体３０のそれぞれの上に、さらに、還流ダイオードを配置してもよい。上記還流ダイオードは、同じ回路担体３０上に配置された上記論理スイッチの負荷パスに反平行に電気的に接続されている。同じ基板セグメント３５ｄ上に配置された上記各論理スイッチおよび各還流ダイオードは、図１２を参照して上述されたようなハーフブリッジレグを形成するために電気的に接続されてもよい。

搭載用フレーム６０が、基板セグメント３５ｄに対してどのようにして作用しているかを示すために、図１６Ａの図示は、搭載用フレーム６０の一部を破断して示している。図１６Ａから分かるように、搭載用フレーム６０は、基板セグメント３５ｄのそれぞれと、上記対応する切欠き部の境界領域内にてオーバーラップしている。上記オーバーラップは、上記搭載用フレーム６０において、基板セグメント３５ｄをヒートシンクに対して押圧するダウンフォースを発生させることを可能にする。図１６Ｂでは、破線は、上記対応する切欠き部の境界領域のコースを示している。

図１６Ｂから分かるように、基板セグメント３５ｄは、第１方向ｘに沿った第１マージンｄｘによって、および、第２方向ｙに沿った、第２マージンｄｙによって、上記回路担体３０とオーバーラップしてもよい。第１マージンｄｘおよび第２マージンｄｙは、マージンの幅であり、例えば、３ｍｍ以下である。図１６Ａの構成では、各回路担体３０と搭載用フレーム６０との間にオーバーラップは存在し無い。

図１７Ａに図示された構成は、搭載用フレーム６０が、各回路担体３０に対して第１方向ｘにてオーバーラップしているが、第２方向ｙではオーバーラップしていない点が図１６Ａの構成と相違している。図１７Ａの構成に用いられた各基板セグメント３５ｄの単一物を示す図１７Ｂから分かるように、回路担体３０が、上記基板セグメントの水平方向の境界部に向かって、少なくとも一方向ｘにて延びていてもよい。このとき、上記マージンｄｘは、ゼロであってもよい。

図１６Ａ、図１７Ａの各構成は、パワー半導体モジュールの一部のみを図示している。しかしながら、それぞれの完成された各パワー半導体モジュールは、上述された各モジュールに基づいて設定されてもよい。一実施形態では、上記パワー半導体モジュールは、各回路担体の全てや、各接続素子などを含むハウジングを示すものでもよい。一実施形態では、上記のような各モジュールは、図１６Ａ、図１７Ａに図示されたように、３つの各基板セグメントを有する基板を含んでもよい。一般に、本発明の各モジュールは、少なくとも２つの各基板セグメントを有する単一の基板を含むものであってもよい。

少なくとも２つの各基板セグメントを有する基板を含むパワー半導体モジュールの製造は、上記各基板セグメントの１つ上に配置された電子回路が、上記各基板セグメントの他の１つ上に配置された電子回路から独立に、プリテストされ得るものとしての利点を有している。上記各回路担体と、上記対応する基板セグメント上に配置された各電子回路とを有する上記各基板セグメントのそれぞれは、パワー半導体モジュールの各サブユニットして考えられてもよい。上記のようなサブユニットは、テスト操作の間に、欠陥が検出されたとき、上記対応するサブユニットは、等価な他のサブユニットに置き換えることが可能となる。完全なパワー半導体モジュールを形成するための、適切に動作する各サブユニットの１組を組み合わせることを、プリテストの後にできる。結果として、適切に動作する各パワー半導体モジュールの数である、歩留りを、得られた各パワー半導体チップの多数から得ることができて、顕著に増加させることが可能となる。

上記のようなパワー半導体モジュール１００のモジュール構造を図示する実施形態が図１８に図示されている。上記パワー半導体モジュール１００は、３つの各サブユニット１０１、１０２、１０３を含む。各サブユニット１０１、１０２、１０３のそれぞれの上に、各基板セグメント３５ａ、３５ｂ、３５ｃをそれぞれ含む。各基板セグメント３５ａ、３５ｂ、３５ｃのそれぞれの上に、回路担体３０、例えば、１以上の各パワー半導体チップを（図示せず）を有する電子回路、各接続素子１が配置されている。さらに、各サブユニット１０１、１０２、１０３のそれぞれは、注封部材１４により個々にシールされてもよい。一実施形態では、各サブユニット１０１、１０２、１０３は、シールする前に搭載用フレーム６０内に挿入された後に、注封部材１４にて、上記搭載用フレーム６０と共にシールされてもよい。上記注封部材１４の充填高さのレベルは、上記注封部材１４が、その外部に漏出しない範囲にて、かつ、各サブユニット１０１、１０２、１０３の全ての各領域を覆うように選択される。

上記プリテストにより良品として合格した後、各サブユニット１０１、１０２、１０３は、搭載用フレーム６０の対応する各切欠き部の内部にそれぞれ挿入され、上記搭載用フレーム６０に対して、接着によって、ねじ止めによって、係合によって、クランピングなどによって固定されて、パワー半導体モジュールを形成する。必要に応じて、共通のハウジング４０が、各回路担体の全てと、上記各回路担体上に配置された各パワー半導体チップとを含んで設けられてもよい。

図１８に図示されているように、搭載用フレーム６０は、モジュールハウジングの下面側として機能するものであってもよい。一実施形態では、上記搭載用フレーム６０は、上記各サブユニット１０１、１０２、１０３のそれぞれにおける各回路担体３０の周囲を、それぞれ覆う各側壁を含んでもよい。上記各サブユニット１０１、１０２、１０３上には、各電子部品が配置される。

さらに他の実施形態が、図１９にて図示される。図１８の構成との違いは、各サブユニット１０１、１０２、１０３のそれぞれは、個々の各ハウジングフレーム４７ａ、４７ｂ、４７ｃにそれぞれ取り付けられ、個々に、注封部材１４にてそれぞれシールされている点である。図１９では、搭載用フレーム６０の対応する嵌入用の切欠き部６２に、未だ挿入されていないサブユニット１０３が、矢印にて示す方向に沿って、上記嵌入用の切欠き部６２の内部に対して、ストッパ３８に達するまで押し込まれてもよい。上記ストッパ３８は、搭載用フレーム６０と隣接する位置にて、上記基板セグメント３５ｃに対して一体的に形成される。上記押し込み位置にて、サブユニット１０３は、他の各サブユニット１０１、１０２と同様に、搭載用フレーム６０に対して強固に結合され、パワー半導体モジュールを形成することができる。各サブユニット１０１、１０２、１０３の全ての各回路担体３０上に形成された各電子回路を、共通にカバーする、または含む、追加のハウジングは、必ずしも必要なものではないが、必要に応じて設けられてもよい。

組み立てられたパワー半導体モジュールのためのさらに他の実施形態によれば、図２０は、単一のハウジングフレームに代えて、個々の各ハウジングカバー４８ａ、４８ｂ、４８ｃがそれぞれ取り付けられた各サブユニット１０１、１０２、１０３を図示している。例えば、上記のような各ハウジングカバー４８ａ、４８ｂ、４８ｃは、プラスチック類からなっていてもよい。上記各サブユニット１０１、１０２、１０３のそれぞれは、個々に、注封部材１４によってシールされてもよい。

パワー半導体モジュール１００を形成するために、上記各サブユニット１０１、１０２、１０３は、機械的に互いに結合される必要がある。上記結合のために、上記各サブユニット１０１、１０２、１０３は、図１に図示されているように、共通のハウジング４０内に配置され、上記ハウジング４０と共に注封部材１４にてシールされていることが好ましい。一実施形態、または、他の実施形態では、上記各サブユニット１０１、１０２、１０３は、共通の搭載用フレーム６０内に対して、機械的に結合されていてもよい。上記の結合技術としては、接着、ねじ止め、ヒッチング（係合）、クランピングなどが、単独、または、必要に応じた組み合わせにて適用される。

実施例として、図２１は、共通の搭載用フレームにヒッチされる複数の各サブユニットの内の１つのサブユニット１０２を示す、パワー半導体モジュールの一部の断面図を示す。上記ヒッチングのために、基板セグメント３５ｂには、少なくとも１つの凹部３９が設けられている。上記凹部３９は、搭載用フレーム６０の対応するラッチング素子（係合素子）６９と係合するものであり、サブユニット１０２が搭載用フレーム６０内に押し込まれたとき、上記係合が生じるようになっている。サブユニット１０２と搭載用フレーム６０との間の強固な結合を確立するために、各ラッチング素子６９のそれぞれは、プレスフィット（押圧密着）結合を形成するように、対応する凹部３９に対してオーバーサイズであることが望ましい。図２１に図示されているように、上記凹部３９は、基板セグメント３５ｂの境界領域に形成されていることが好ましい。上記境界領域では、上記基板セグメント３５ｂは、上記基板セグメント３５ｂの表面方向に沿って、上記回路担体３０の端部から突出している。１つの可能な設定によれば、ラッチング素子６９は、搭載用フレーム６０と一体的に掲載されてもよい。上記のような設定は、例えば、金属から形成された、搭載用フレーム６０の注入成形、または、プラスチック類から形成された搭載用フレーム６０の射出成形によって実現されてもよい。図２１では、回路担体３０の上面側金属層および上記上面側金属層上に配置された各電子部品については、図示されていないが存在している。

図２１の実施形態にもかかわらず、搭載用フレーム６０とサブユニット１０２との間の強固な結合を確立するための代替の各構成もまた適用可能である。一般に、搭載用フレームは、各基板セグメントに対して、適切なダウンフォースを印加するために、各弾性部分を有することが好ましい。一実施形態では、上記のような各弾性部分は、各基板セグメントのそれぞれの周辺境界部に沿って配置されていることが望ましい。図１に図示されているように、ハウジングカバー４０は、ハウジングカバー４０と一体化された搭載用フレームを含んでもよい。図１では、上記搭載用フレームは、パワー半導体モジュールのハウジングの各側壁４１から、および、上記プランジャ４５から形成されている。このとき、上記プランジャ４５は、ハウジングカバー４０の各個室のそれぞれ規定する分離用壁として形成されている。上記各個室のそれぞれでは、単一のサブユニットが、注封部材１４にて、上記ハウジングカバー４０内が充填されてシールされる前に挿入されることが好ましい。このとき、図１では、上記各弾性部分は前述の弾性シール部４４によって与えられる。

図１１ないし図２１を参照して上述された各パワー半導体モジュールのそれぞれは、図１ないし図１０を参照して上述されたパワー半導体モジュールとして設定されてもよい。

上記各実施形態に記載の各搭載用フレーム６０の少なくとも１つを設けることにより、上記基板３５に対する各ねじ穴の形成を省いても、上記パワー半導体モジュール１００とヒートシンク２００とを互いに密着させて結合できる。よって、上記基板３５を小型化できる。また、上記各搭載用フレーム６０の少なくとも１つを設けることにより、上記基板３５において、上記各ねじ穴を設けるための廃棄部分の発生を防止できる。

最後に、一実施形態に関して説明された装置の各特徴や方法の各プロセスについては、他の各実施形態に関して説明された装置の各特徴や方法の各プロセスと組み合わせることが、上記組み合わせについて明示されていなくとも可能であることを指摘しておく。一実施形態では、請求項に記載された各特徴や方法の各プロセスは、同じ実施形態内の１以上における他の請求項に記載された各特徴や方法の各プロセスと組み合わせることが、それらの組み合わせが互いに排除されるものでないかぎり、可能である。

本明細書では、特定の各実施形態について、図示され、記述されているが、本発明の権利範囲から逸脱しない範囲内にて、上記図示され、記述された特定の各実施形態に代えて、種々な代替のおよび／または等価の実施形態を用いることが可能なことは、当業者であれば理解されるであろう。本願発明は、本明細書にて説明された上記特定の各実施形態のどのような各変更や各適合もカバーしていることが意図されている。それゆえ、本願発明は、本願の各請求項およびそれらの等価物によってのみ限定されることが意図される。

本発明のパワー半導体モジュールは、例えば、電気モータを駆動するための、例えばインバータ類やパワーサプライの技術といった、パワー変換技術の分野に利用することができる。

３０ 回路担体
３１ セラミック基板
３２ 上面側金属層（第１金属層）
３５ 基板
３５ａ 基板セグメント
３５ｂ 基板セグメント

Claims (12)

1. 互いに離間した少なくとも２つの各基板セグメントを有する基板と、
   少なくとも２つの各回路担体と、
   各サブユニットとを含み、
   上記各回路担体のそれぞれの上に、少なくとも第１金属層が配置され、
   上記各回路担体のそれぞれは、上記各基板セグメントのそれぞれの上に配置され、
   上記少なくとも２つの各回路担体は、互いに離間しており、
   上記各回路担体の１つの上記第１金属層上に配置された、少なくとも１つのパワー半導体チップを含み、
   上記基板は、ヒートシンクにねじ止めするためのねじ穴が無いものであり、
   上記各サブユニットのそれぞれは、個々の各ハウジングフレームにそれぞれ取り付けられ、個々に、注封部材にてそれぞれシールされているパワー半導体モジュール。
2. 上記少なくとも２つの各回路担体が配置された、共通のハウジングを含む請求項１に記載のパワー半導体モジュール。
3. ハウジングカバーを含み、
   上記ハウジングは、上記基板と上記ハウジングカバーから形成されている請求項２に記載のパワー半導体モジュール。
4. 上記基板は、上記パワー半導体モジュールの下面部を形成している請求項１に記載のパワー半導体モジュール。
5. 上記各回路担体の少なくとも１つは、ダイレクト銅ボンディング担体、ダイレクトアルミニウムボンディング担体、活性金属ブレージング担体の内の１つである請求項１に記載のパワー半導体モジュール。
6. 上記各基板セグメントの少なくとも１つは、銅、アルミニウム、金属マトリックス複合体の１つからなる請求項１に記載のパワー半導体モジュール。
7. 上記各基板セグメントの少なくとも１つは、銅、アルミニウム、アルミニウムシリコンカーバイドの金属マトリックス複合体、銅シリコンカーバイドの金属マトリックス複合体、アルミニウムカーバイドの金属マトリックス複合体の１つからなる請求項１に記載のパワー半導体モジュール。
8. 上記少なくとも第１金属層の厚さは、０．１ｍｍから０．６ｍｍまでの厚さである請求項１に記載のパワー半導体モジュール。
9. 上記各基板セグメントは、上記各基板セグメントが共通のヒートシンクによって結合されていないときでも、互いに機械的に結合されている請求項１に記載のパワー半導体モジュール。
10. 互いに離間した少なくとも２つの各基板セグメントを有する基板と、
    少なくとも２つの各回路担体と、
    各サブユニットとを含み、
    上記各回路担体のそれぞれの上に、少なくとも第１金属層が配置され、
    上記各回路担体のそれぞれは、上記各基板セグメントのそれぞれの上に配置され、
    上記少なくとも２つの各回路担体は、互いに離間しており、
    上記各回路担体の少なくとも１つは、セラミック基板を有し、
    上記各回路担体のそれぞれの第１金属層は、上記セラミック基板上に配置されており、
    上記各回路担体の１つの上記第１金属層上に配置された、少なくとも１つのパワー半導体チップを含み、
    上記基板は、ヒートシンクにねじ止めするためのねじ穴が無いものであり、
    上記各サブユニットのそれぞれは、個々の各ハウジングフレームにそれぞれ取り付けられ、個々に、注封部材にてそれぞれシールされているパワー半導体モジュール。
11. 上記セラミック基板の少なくとも１つは、酸化アルミニウム、窒化アルミニウム、窒化シリコンの各マテリアルの内の１つを有する、または、上記各マテリアルの内の１つからなる請求項１０に記載のパワー半導体モジュール。
12. 上記セラミック基板の厚さは、０．２ｍｍから２ｍｍまでの厚さの範囲内である請求項１０に記載のパワー半導体モジュール。

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