JP2015220344A - 半導体装置 - Google Patents

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Abstract

【課題】装置の小型化を図りつつ、放熱性がよく、搭載する半導体素子の大きさに制約がない半導体装置を得る。
【解決手段】Ｐパターン５上に表面アノード領域１０Ａを有するダイオードＤ１を搭載し、Ｎパターン６上に表面カソード領域２０Ｋを有するダイオードＤ２を搭載する。この際、表面アノード領域１０Ａの対応するカソード領域に対する第１の上下関係と、表面カソード領域２０Ｋの対応するアノード領域に対する第２の上下関係とが、共に上方で一致するように、ダイオードＤ１及びＤ２を形成し、表面アノード領域１０Ａ及び表面カソード領域２０Ｋ間を上方に設けられたワイヤ２５により電気的に接続している。
【選択図】図１

Description

この発明はダイオードを含む回路を内蔵したパワーモジュール等の半導体装置に関し、特にその装置の小型化に関する。
縦型半導体デバイスを同一方向に電気的に直列接続するコンバータ回路を有するパワーモジュール等の半導体装置において、半導体装置の小型化が課題となっている。
通常、半導体装置内において、ダイオード、トランジスタなどの半導体素子を構成するチップは同一電極面が同じ極性となるように搭載されている。例えば、複数のダイオードからなる半導体装置を構成する場合、各チップにおいて表面はすべてアノード電極が配置されるように形成される。このため、チップ（半導体素子）の極性を同一方向に直列接続する場合は、接続対象となるチップ同士の電極が異極となるため、一方のチップの表面に形成された電極と、他方のチップの裏面に形成された電極とを電気的に接続すべく、ワイヤボンディング、金属パターン等の電気配線を介した比較的手間の要する配線を行う必要がある。
従来、特許文献１、特許文献２に開示された技術では、上記した課題を解消すべく、複数の縦型半導体デバイス（半導体素子）を積層して直列接続する半導体モジュールが提案されている。
特開２００７−２７４３２号公報 特開２００８−２４４３８８号公報
しかし、特許文献１、特許文献２で開示された技術のように複数の半導体素子を積層して直列接続する半導体モジュールには以下のような問題を有している。
第１に、支持板（基板）に直接搭載されるチップ（下側チップ）の上に積載されるチップ（上側チップ）は、支持板、すなわち、放熱部材に接していないため放熱性が悪い。また、下側チップも上側チップが発熱した際の放熱経路として搭載されているため、熱干渉をうける。このように、放熱性が劣化するという第１の問題点があった。
加えて、下側チップと上側チップとの接続面から出力電流を取り出すための電極を接続する必要があるため、上側チップの大きさは下側チップの大きさよりも小さくする必要があり、上下で性能が不均等になるという第２の問題点があった。
本発明は上記問題点を解決するためになされたものであり、装置の小型化を図りつつ、放熱性がよく、搭載する半導体素子（チップ）の大きさに制約がない半導体装置を得ることを目的とする。
この発明に係る請求項１記載の半導体装置は、第１の回路パターン上に搭載され、第１の一方及び他方電極領域を有する第１の半導体素子と、第２の回路パターン上に前記第１の半導体素子から独立して搭載され、第２の一方及び他方電極領域を有する第２の半導体素子とを備え、前記第１の半導体素子の前記第１の一方電極領域は中間接続点を介して前記第２の半導体素子の前記第２の他方電極領域に電気的に接続され、前記第１及び第２の半導体素子のうち少なくとも一つの半導体素子はダイオードであり、前記第１の一方電極領域の前記第１の他方電極領域に対する第１の上下関係と、前記第２の他方電極領域の前記第２の一方電極領域に対する第２の上下関係とが一致するように、前記第１及び第２の半導体素子を形成したことを特徴としている。
請求項１記載の本願発明における半導体装置は、第１の一方電極領域の第１の他方電極領域に対する第１の上下関係と、第２の他方電極領域の第２の一方電極領域に対する第２の上下関係とが一致するように、第１及び第２の半導体素子を形成したことを特徴としている。
請求項１記載の本願発明は上記特徴を有することにより、互いに共通の上下関係で形成された第１の一方電極領域及び第２の他方電極領域間における電気的接続を比較的簡単に行うことができる分、装置内の回路面積を小さくすることができる。
加えて、第１及び第２の半導体素子を積層することなく互いに独立して形成しているため放熱性を悪化させることもなく、第１及び第２の半導体素子の形成時に制約が課されることもない。
この発明における半導体装置の原理を示す説明図である。 この発明による実施の形態１であるコンバータ回路を有するパワーモジュールの構成を示す説明図である。 この発明による実施の形態２であるコンバータ回路を有するパワーモジュールの構成を示す説明図である。 図３(b) のＡ−Ａ断面の断面構造を示す断面図である。 この発明による実施の形態３である降圧チョッパ回路を有するパワーモジュールの構成を示す説明図である。 この発明による実施の形態４である昇圧チョッパ回路を有するパワーモジュールの構成を示す説明図である。 図１(a) で示したコンバータ回路を実現するための従来のパワーモジュールの具体的な構成を示す説明図である。 図２(a) で示したコンバータ回路を実現するための従来のパワーモジュールの具体的な構成を示す説明図である。
＜発明の原理＞
図１はこの発明の半導体装置であるパワーモジュールの原理を示す説明図である。同図(a) に示すように、コンバータ回路は直列接続されたダイオードＤ１及びＤ２（第１及び第２の半導体素子）の組合せ（破線で囲んでいる箇所）により構成される。具体的には、ダイオードＤ１（第１のダイオード）のカソード（第１の他方電極領域）がＰ端子１に接続され、ダイオードＤ１のアノード（第１の一方電極領域）とダイオードＤ２（第２のダイオード）のカソード（第２の他方電極領域）とが電気的に接続され、ダイオードＤ２のアノード（第２の一方電極領域）がＮ端子２に接続される。そして、ダイオードＤ１のアノード，ダイオードＤ２のカソード間の中間接続点に中間端子３が設けられる。
同図(b) において、同図(a) で示したコンバータ回路を実現するための具体的な構成を示している。同図に示すように、Ｐパターン５（第１の回路パターン）、Ｎパターン６（第２の回路パターン）、及び中間パターン７をコンバータ回路用の回路パターンとして設けている。これらＰパターン５、Ｎパターン６及び中間パターン７は例えば図示しない基板（支持板）上に互いに独立して形成される。
そして、Ｐパターン５上に表面アノード領域１０Ａを上方に有するダイオードＤ１（用のチップ）を搭載し、Ｎパターン６上に表面カソード領域２０Ｋを上方に有するダイオードＤ２（用のチップ）を搭載している。
表面アノード領域１０Ａ及び表面カソード領域２０Ｋ間が上方に設けられたワイヤ２５（導電部材）により電気的に接続されている。ワイヤ２５は大電流供給のために複数本用いられる。また、表面アノード領域１０Ａ及び中間パターン７間が上方に設けられたワイヤ２５により電気的に接続されている。このように構成することにより、Ｎパターン６（Ｎ端子２）からダイオードＤ２及びダイオードＤ１（及び中間パターン７（中間端子３））を介して、Ｐパターン５（Ｐ端子１）に流れる電流経路２６（２７）を設けることができる。
図７は図１(a) で示したコンバータ回路を実現するための従来のパワーモジュールの具体的な構成を示す説明図である。
同図に示すように、Ｐパターン５５、Ｎパターン５６Ａ、Ｎパターン５６Ｂ、及び中間パターン５７をコンパレータ回路用の回路パターンとして設け、Ｐパターン５５上に表面アノード領域６０Ａを上方に有するダイオードＤ１（用のチップ）を搭載し、Ｎパターン５６Ａ上に表面アノード領域７０Ａを上方に有するダイオードＤ２（用のチップ）を搭載している。
そして、表面アノード領域７０Ａの下方に位置する裏面カソード領域７０ＢＫ（図示せず）と表面アノード領域６０Ａとの電気的接続は以下のように行われる。裏面カソード領域７０ＢＫに電気的に接続される接続パターン５６ＣＰがＮパターン５６Ａの表面に設けられ、この接続パターン５６ＣＰ及び表面アノード領域７０Ａ間が上方に設けられたワイヤ２５により電気的に接続される。なお、図７において接続パターン５６ＣＰは模式的に示したにすぎず、実際の形状とは必ずしも一致しない。
また、表面アノード領域６０Ａ及び中間パターン５７間が上方に設けられたワイヤ２５により電気的に接続され、表面アノード領域７０Ａ及びＮパターン５６Ｂ間が上方に設けられたワイヤ２５Ｘにより電気的に接続される。
このように構成することにより、Ｎパターン５６Ａ及び５６Ｂ（Ｎ端子２）からダイオードＤ２及びダイオードＤ１（及び中間パターン５７（中間端子３））を介して、Ｐパターン５５（Ｐ端子１）に流れる電流経路２６（２７）を設けることができる。
図１を用いて説明したように、本発明のパワーモジュールでは、コンバータ回路に用いるダイオードチップの組み合わせを、表面アノード（裏面カソード）のダイオードＤ１（用のチップ）と裏面アノード（表面カソード）のダイオードＤ２（用のチップ）の組み合わせで構成している。
すなわち、アノード，カソードの上下関係が異なる２種類のダイオードＤ１及びＤ２を用いることにより回路パターンの枚数低減、面積縮小およびパターン設計の自由化が可能となる。
図１と図７との比較から分かるように、本発明の原理では必要とする回路パターン数は、３枚（Ｐパターン５、Ｎパターン６、及び中間パターン７）であるのに対し、従来構成では４枚（Ｐパターン５５、Ｎパターン５６Ａ、Ｎパターン５６Ｂ及び中間パターン５７）となる。
また、従来構成は、裏面カソード領域７０ＢＫ及び表面アノード領域６０Ａとの電気的接続用にＮパターン５６Ａに接続パターン５６ＣＰを設け、また、表面アノード領域７０Ａ及びＮパターン５６Ｂ間をワイヤ２５Ｘによる電気的接続を行う必要があった。これに対し、本発明の原理では上述した接続パターン５６ＣＰ及びワイヤ２５Ｘを不要にする分、回路面積やワイヤ等の金属配線箇所を少なくすることができる。このため、本願発明は、回路面積の縮小効果、金属配線個所の削減により組立時間の短縮効果を発揮することができる。
また、本明細書では、導電部材である金属配線の一例としてワイヤ２５での接続例を記載しているがＤＬＢ（Direct Lead Bonding）などの金属接合を用いても良い。
このように、本願発明の原理で示したパワーモジュールは、電気的接続が必要な表面アノード領域１０Ａ及び表面カソード領域２０ＫのダイオードＤ１のカソード領域及びダイオードＤ２のアノード領域に対する上下関係が共に上方で一致するように、ダイオードＤ１及びダイオードＤ２を形成したことを特徴としている。すなわち、表面アノード領域１０Ａの対応するカソード領域に対する第１の上下関係と、表面カソード領域２０Ｋの対応するアノード領域に対する第２の上下関係とが、上方で一致するように形成したことを特徴としている。
本発明は上記特徴を有することにより、共通の上下関係で形成された表面アノード領域１０Ａ及び表面カソード領域２０Ｋ間における電気的接続を比較的簡単に行うことができる分、装置内の回路面積を小さくすることができる。
加えて、ダイオードＤ１及びダイオードＤ２を積層することなく形成しているため放熱性を悪化させることもなく、ダイオードＤ１及びダイオードＤ２用のチップは互いに独立して設けることができるため、チップの大きさに制約が課されることもなく、ダイオードＤ１，Ｄ２間で性能が不均一になることもない。その結果、製品としての安全性を高めることができる。
その結果、ダイオードＤ１０及びダイオードＤ２０により構成され、中間端子３からＰ端子１にかけて通電し、例えば、中間端子３より交流入力信号を受け、Ｐ端子１（ダイオードＤ１０のカソード）より、Ｎ端子２（ダイオードＤ２０のアノード）を基準とした直流出力信号が得られるコンバータ回路として機能するパワーモジュールの回路面積を小さくすることができる。
＜実施の形態１＞
図２はこの発明による実施の形態１であるコンバータ回路を有するパワーモジュールの構成を示す説明図である。なお、以下では、製品の構成によりチップ（半導体素子）からワイヤなどを用いて直接電極部に接続する場合もあるため、回路パターンは最低限必要と考える箇所のみを示している。
同図(a) に示すように、コンバータ回路はダイオードＤ１１〜Ｄ１３（第１の半導体素子）及びダイオードＤ２１〜Ｄ２３（第２の半導体素子）により構成される。具体的には、ダイオードＤ１１〜Ｄ１３（複数の第１のダイオード）それぞれのカソード（第１の他方電極領域）がＰ端子１に共通に接続され、ダイオードＤ１１〜Ｄ１３のアノード（第１の一方電極領域）とダイオードＤ２１〜Ｄ２３（複数の第２のダイオード）のカソード（第２の他方電極領域）とが電気的に接続され、ダイオードＤ２１〜Ｄ２３それぞれのアノード（第２の一方電極領域）がＮ端子２に共通に接続される。そして、ダイオードＤ１１〜Ｄ１３のアノード，ダイオードＤ２１〜Ｄ２３のカソード間の各中間接続点に中間端子３１〜３３が設けられる。中間端子３１〜３３はＲ相、Ｓ相及びＴ相の交流信号が入力される。
このように、フルブリッジ（３相全波整流回路）を構成するコンバータ回路は、Ｐ端子１及びダイオードＤ１１〜Ｄ１３を主要構成とするＰ端子エリアＲ１１と、Ｎ端子２及びダイオードＤ２１〜Ｄ２３を主要構成要素とするＮ端子エリアＲ１２と、ダイオードＤ１１〜Ｄ１３（のアノード部分）、ダイオードＤ２１〜Ｄ２３（のカソード部分）、及び中間端子３１〜３３を主要構成要素とする中間端子エリアＲ１３とにより構成される。
図２(b)は、図１(a) で示したコンバータ回路を実現するための具体的な構成を示している。すなわち、Ｐパターン５及びＮパターン６をコンバータ回路用の回路パターンとして有している。なお、中間端子３１〜３３用の回路パターンはワイヤ等で代用可能なため、図示することなく、単に中間端子３１〜３３のみ示している。
そして、Ｐパターン５上に表面アノード領域１１Ａ〜１３Ａを上方に有するダイオードＤ１１〜Ｄ１３（用のチップ）を搭載し、Ｐパターン５から独立して設けられるＮパターン６上に表面カソード領域２１Ｋ〜２３Ｋを上方に有するダイオードＤ２１〜Ｄ２３（用のチップ）を搭載している。
表面アノード領域１１Ａ〜１３Ａ及び表面カソード領域２１Ｋ〜２３Ｋ間が上方に設けられたワイヤ２５（導電部材）によりそれぞれ電気的に接続されている。また、表面アノード領域１１Ａ〜１３Ａ及び中間端子３１〜３３間が上方に設けられたワイヤ２５により電気的に接続されている。このように構成することにより、Ｎパターン６（Ｎ端子２）からダイオードＤ２１〜Ｄ２３及びダイオードＤ１１〜Ｄ１３（及び中間端子３１〜３３）を介して、Ｐパターン５（Ｐ端子１）に流れる電流経路を設けることができる。
図８は図２(a) で示したコンバータ回路を実現するための従来のパワーモジュールの具体的な構成を示す説明図である。
同図に示すように、Ｐパターン５５、Ｎパターン５６１〜５６３をコンバータ回路用の回路パターンとして設けている。なお、Ｎ端子２及び中間端子３１〜３３用の回路パターンはワイヤ等で代用可能なため、図示することなく、Ｎ端子２及び中間端子３１〜３３のみ示している。そして、Ｐパターン５５上に表面アノード領域６１Ａ〜６３Ａを上方に有するダイオードＤ１１〜Ｄ１３（用のチップ）を搭載し、Ｎパターン５６１〜５６３上に表面アノード領域７１Ａ〜７３Ａを上方に有するダイオードＤ２１〜Ｄ２３（用のチップ）を搭載している。
そして、表面アノード領域７１Ａ〜７３Ａの下方に位置する裏面カソード領域７１ＢＫ〜７３ＢＫ（図示せず）と表面アノード領域６１Ａ〜６３Ａとの電気的に接続を以下のように行っている。裏面カソード領域７１ＢＫ〜７３ＢＫに電気的に接続される接続パターン５６１ＣＰ〜５６３ＣＰをＮパターン５６１〜５６３の表面に設け、この接続パターン５６１ＣＰ〜５６３ＣＰ及び表面アノード領域７１Ａ〜７３Ａ間を上方に設けられたワイヤ２５により電気的に接続している。なお、図８において接続パターン５６１ＣＰ〜５６３ＣＰは模式的に示したにすぎず、実際の形状とは必ずしも一致しない。
また、表面アノード領域６１Ａ〜６３Ａ及び中間端子３１〜３３間が上方に設けられたワイヤ２５により電気的に接続され、表面アノード領域７１Ａ〜７３Ａ及びＮ端子２間が上方に設けられたワイヤ２５Ｘにより電気的に接続される。
このように構成することにより、従来のパワーモジュールは、Ｎ端子２からダイオードＤ２１〜Ｄ２３及びダイオードＤ１１〜Ｄ１３（及び中間端子３１〜３３）を介して、Ｐパターン５５（Ｐ端子１）に流れる電流経路を設けることができる。
図８に示すように、従来のパワーモジュールがフルブリッジのコンバータ回路を構成する場合において、Ｐ端子１側のダイオードＤ１１〜Ｄ１３の表面アノード領域６１Ａ〜６３ＡとＮ端子２側のダイオードＤ２１〜Ｄ２３の裏面カソード領域７１ＢＫ〜７３ＢＫとを接続する際、直接ワイヤ、リードボンド（インナーリードとバンプとをボンディングツールを用いて接続する手段）などで接続することができない。
その結果、上述したように接続パターン５６１ＣＰ〜５６３ＣＰを余分に設ける必要が生じるため、コンバータ回路形成に要する回路パターンの面積が大きくなる。
一方、実施の形態１のパワーモジュールでは、コンバータ回路に用いるダイオードチップの組み合わせを、表面アノード（裏面カソード）のダイオードＤ１１〜Ｄ１３（用のチップ）と裏面アノード（表面カソード）のダイオードＤ２１〜Ｄ２３（用のチップ）との組み合わせで構成する。
そして、Ｐ端子１側のＰパターン５に設けた表面アノード領域１１Ａ〜１３Ａと、Ｎ端子２側のＮパターン６に設けた表面カソード領域２１Ｋ〜２３Ｋとを上方に設けたワイヤ２５により直接接続することができるため、図８で示した従来構造に比べて回路パターン面積の縮小とワイヤまたはリードボンドの削減が可能となる。
すなわち、アノード，カソードの上下関係が異なる２種類のダイオードＤ１１〜Ｄ１３及びＤ２１〜Ｄ２３（用のチップ）を用いることにより、回路パターンの枚数低減、面積縮小およびパターン設計の自由化が可能となる。
図２(b) と図８との比較から分かるように、実施の形態１では必要最小限となる回路パターン数は、２枚（Ｐパターン５、Ｎパターン６）であるのに対し、従来構成では４枚（Ｐパターン５５、Ｎパターン５６１〜５６３）となる。
このように、実施の形態１のパワーモジュールは必要とする回路パターンの枚数を減らすことにより、回路パターン間で絶縁状態を保持するために必要であったクリアランスの面積もなくなるため、装置全体における面積縮小効果も奏する。
また、従来構成は、裏面カソード領域７１ＢＫ〜７３ＢＫ及び表面アノード領域６１Ａ〜６３Ａとの電気的接続用にＮパターン５６１〜５６３の表面に接続パターン５６１ＣＰ〜５６３ＣＰを設け、さらに、表面アノード領域７１Ａ〜７３Ａ及びＮ端子２間をワイヤ２５Ｘによる電気的接続を行う必要がある。
これに対し、実施の形態１のパワーモジュールでは上述した接続パターン５６１ＣＰ〜５６３ＣＰ及びワイヤ２５Ｘを不要にする分、回路パターン面積やワイヤ等の金属配線箇所を少なくすることができる。このため、回路面積の縮小効果、金属配線個所の削減により組立時間の短縮効果を発揮することができる。
このように、実施の形態１のパワーモジュールは、電気的接続が必要な表面アノード領域１１Ａ〜１３Ａの対応するカソード領域に対する第１の上下関係と、表面カソード領域２１Ｋ〜２３Ｋの対応するアノード領域に対する第２の上下関係とが、上方で一致するように、ダイオードＤ１１〜Ｄ１３及びダイオードＤ２１〜Ｄ２３を形成したことを特徴としている。
実施の形態１のパワーモジュールは上記特徴を有することにより、共通の上下関係で形成された表面アノード領域１１Ａ〜１３Ａ及び表面カソード領域２１Ｋ〜２３Ｋ間における電気的接続を比較的簡単に行うことができる分、装置内の回路面積を小さくすることができる。
具体的には、表面アノード領域２２Ａと表面カソード領域２１Ｋ〜２３Ｋとは上方に設けられたワイヤ２５（導電部材）により電気的接続を図ることにより、回路面積の縮小化を図ることができる。
加えて、ダイオードＤ１１〜Ｄ１３及びダイオードＤ２１〜Ｄ２３を積層することなく形成しているため放熱性を悪化させることもなく、互いに独立して形成されるダイオードＤ１１〜Ｄ１３及びダイオードＤ２１〜Ｄ２３それぞれを構成するチップの大きさに制約が課されることもない。
さらに、実施の形態１のパワーモジュールは、ダイオードＤ１１〜Ｄ１３を共通のＰパターン５（第１の回路パターン）上に搭載し、ダイオードＤ２１〜Ｄ２３を共通のＮパターン６（第２の回路パターン）上に搭載することにより実現できるため、必要とする回路パターン数の低減化を図ることができる。
その結果、中間端子３１〜３３より入力される３相の交流入力信号に対するコンバータ回路を構成するに際し、必要とする回路パターン数を必要最小限に抑えて回路構成の簡略化を図ることができる。
このように、実施の形態１のパワーモジュールは、ダイオードＤ１１〜Ｄ１３及びダイオードＤ２１〜Ｄ２３より構成され、中間端子３１〜３３からＰ端子１にかけて通電し、例えば、中間端子３１〜３３より３相の交流入力信号を受け、Ｐ端子１（ダイオードＤ１１〜Ｄ１３のカソード）より、Ｎ端子２（ダイオードＤ２１〜Ｄ２３のアノード）を基準とした直流出力信号が得られるコンバータ回路として機能するための回路面積を小さくすることができる。
＜実施の形態２＞
図３はこの発明による実施の形態２であるコンバータ回路を有するパワーモジュールの構成を示す説明図である。なお、以下では、製品の構成によりチップからワイヤなどを用いて直接電極部に接続する場合もあるため、回路パターンは最低限必要と考えるパターンのみを示している。
同図(a) に示すように、実施の形態１と同様に、コンバータ回路はダイオードＤ１１〜Ｄ１３及びダイオードＤ２１〜Ｄ２３により構成される。
同図(b) において、同図(a) で示したコンバータ回路を実現するための具体的な構成を示している。すなわち、共通パターン４１〜４３（共通回路パターン（第１の回路パターン及び第２の回路パターン））をコンバータ回路用の回路パターンとして設けている。これら共通パターン４１〜４３は例えば図示しない基板上に互いに独立して形成される。なお、Ｐ端子１、Ｎ端子２及び中間端子３１〜３３用の回路パターンはワイヤ等で代用可能なため、図示することなく、Ｐ端子１、Ｎ端子２及び中間端子３１〜３３のみ示している。
共通パターン４１上に表面カソード領域１１Ｋを上方に有するダイオードＤ１１（用のチップ）を搭載するとともに表面アノード領域２１Ａを上方に有するダイオードＤ２１（用のチップ）をダイオードＤ１１から独立して搭載している。同様にして、共通パターン４２上に表面カソード領域１２Ｋを上方に有するダイオードＤ１２（用のチップ）を搭載するともに表面アノード領域２２Ａを上方に有するダイオードＤ２２（用のチップ）をダイオードＤ１２から独立して搭載し、共通パターン４３上に表面カソード領域１３Ｋを上方に有するダイオードＤ１３（用のチップ）を搭載するともに表面アノード領域２３Ａを上方に有するダイオードＤ２３（用のチップ）をダイオードＤ１３から独立して搭載している。
そして、表面カソード領域１１Ｋ〜１３Ｋ及びＰ端子１間が上方に設けられたワイヤ２５（導電部材）により電気的に接続され、表面アノード領域２１Ａ〜２３Ａ及びＮ端子２間が上方に設けられたワイヤ２５により電気的に接続される。さらに、表面カソード領域１１Ｋ〜１３Ｋの下方に位置するダイオードＤ１１〜Ｄ１３の裏面アノード領域１１ＢＡ〜１３ＢＡ（図示せず）及び中間端子３１〜３３間が、共通パターン４１〜４３の表面に設けられ、裏面アノード領域１１ＢＡ〜１３ＢＡに電気的に接続される接続パターン（図示せず）及び上方に設けられたワイヤ２５を介して電気的に接続されている。
図４は図３(b) のＡ−Ａ断面の断面構造を示す断面図である。同図において、Ｐ端子１はＰパターン３７上に設けられ、Ｎ端子２はＮパターン３８上に設けられる場合を示している。
同図に示すように、共通パターン４１上にダイオードＤ１１及びＤ１２（用のチップ）が搭載され、ダイオードＤ１１は上方に表面カソード領域１１Ｋ、下方に裏面アノード領域１１ＢＡを有する第１の上下関係で形成され、ダイオードＤ２１は上方に表面アノード領域２１Ａ、下方に裏面カソード領域２１ＢＫを有する第２の上下関係で形成される。
ダイオードＤ１１の表面カソード領域１１Ｋはワイヤ２５及びＰパターン３７の表面に設けられた接続パターン３７ＣＰを介してＰ端子１と電気的に接続される。一方、ダイオードＤ２１の表面アノード領域２１Ａはワイヤ２５及びＮパターン３８の表面に設けられた接続パターン３８ＣＰを介してＮ端子２と電気的に接続される。
そして、ダイオードＤ１１の裏面アノード領域１１ＢＡとダイオードＤ２１の裏面カソード領域２１ＢＫとは共通パターン４１の表面に設けられた接続パターン４１ＣＰ（電気的接続部）のみを介して電気的に接続される。同様にして、ダイオードＤ１２の裏面アノード領域１２ＢＡ（図示せず）とダイオードＤ２２の裏面カソード領域２２ＢＫ（図示せず）とは共通パターン４１の表面に設けられた接続パターン４２ＣＰ（電気的接続部）のみを介して電気的に接続され、ダイオードＤ１３の裏面アノード領域１３ＢＡ（図示せず）とダイオードＤ２３の裏面カソード領域２３ＢＫ（図示せず）とは共通パターン４１の表面に設けられた接続パターン４３ＣＰ（電気的接続部）のみを介して電気的に接続される。なお、図３(b)及び図４で示した接続パターン４１ＣＰ〜４３Ｐ、３７ＣＰ、及び３８ＣＰは模式的に示したにすぎず、実際の形状とは必ずしも一致しない。
このように、ダイオードＤ１１〜Ｄ１３の表面カソード領域１１Ｋ〜１３Ｋと、ダイオードＤ２１〜Ｄ２３の表面アノード領域２１Ａ〜２３Ａとは、共通パターン４１の表面に設けられた３つの接続パターン４１ＣＰ〜４３ＣＰにより電気的に接続される。
なお、図４では、Ｐパターン３７及びＮパターン３８を用いた接続例を示したが、これは一例であり、Ｐ端子１及びＮ端子２をワイヤ等を用いて直接、表面カソード領域１１Ｋ及び表面アノード領域２１Ａに接続することもできる。また、裏面アノード領域１１ＢＡ〜１３ＢＡ及び中間端子３１〜３３間の電気的接続用に用いた接続パターンとして、接続パターン４１ＣＰ〜４３ＣＰを兼用させても良い。
実施の形態２のパワーモジュールは上述したように構成することにより、Ｎ端子２からダイオードＤ２１〜Ｄ２３及びダイオードＤ１１〜Ｄ１３（及び中間端子３１〜３３）を介してＰ端子１にかけて電流経路を設けることができる。
実施の形態２のパワーモジュールでは、コンバータ回路に搭載するダイオードチップの組み合わせを、裏面アノード（表面カソード）のダイオードＤ１１〜Ｄ１３（用のチップ）と表面アノード（裏面カソード）のダイオードＤ２１〜Ｄ２３（用のチップ）との組み合わせで構成している。
そして、共通パターン４１〜４３に設けた裏面アノード領域１１ＢＡ〜１３ＢＡと表面カソード領域２１ＢＫ〜２３ＢＫとを共通パターン４１〜４３の表面に設けた接続パターン４１ＣＰ〜４３ＣＰのみにより行うことができるため、図８で示した従来構造に比べて回路パターン数の減少による回路面積の縮小とワイヤまたはリードボンドの削減が可能となる。
すなわち、アノード，カソードの上下関係が異なる２種類（第１及び第２の上下関係）のダイオードＤ１１〜Ｄ１３及びＤ２１〜Ｄ２３を用いることでパターンの枚数低減、面積縮小およびパターン設計の自由化が可能となる。
図３と図８との比較から分かるように、実施の形態２では必要最小限となる回路パターン数（回路パターン数）は３枚（共通パターン４１〜４３）であるのに対し、従来構成では４枚（Ｐパターン５５、Ｎパターン５６１〜５６３）となる。
このように、実施の形態２のパワーモジュールは必要とする回路パターンの枚数を減らすことにより、回路パターン間で絶縁状態を保持するために必要であったクリアランスの面積もなくなるため、装置全体における面積縮小効果も奏する。
また、従来構成は、裏面カソード領域７１ＢＫ〜７３ＢＫ及び表面アノード領域６１Ａ〜６３Ａとの電気的接続用にＮパターン５６１〜５６３の表面に接続パターン５６１ＣＰ〜５６３ＣＰを設け、また、表面アノード領域７１Ａ〜７３Ａ及びＮパターン５６Ｂ間をワイヤ２５Ｘによる電気的接続を行う必要があるのに対し、実施の形態２では接続パターン４１ＣＰ〜４３ＣＰのみにより行うことができる分、回路面積やワイヤ等の金属配線箇所を少なくすることができる。このため、回路面積の縮小効果、金属配線個所の削減により組立時間の短縮効果を発揮することができる。
上述したように、実施の形態２のパワーモジュールは、電気的接続が必要な裏面アノード領域１１ＢＡ〜１３ＢＡの表面カソード領域１１Ｋ〜１３Ｋに対する第１の上下関係と、裏面カソード領域２１ＢＫ〜２３ＢＫの表面アノード領域２１Ａ〜２３Ａに対する第２の条件が、共に下方で一致するように、ダイオードＤ１１〜Ｄ１３及びダイオードＤ２１〜Ｄ２３を形成したことを特徴としている。
実施の形態２のパワーモジュールは上記特徴を有することにより、共通の上下関係で形成された裏面アノード領域１１ＢＡ〜１３ＢＡ及び裏面カソード領域２１ＢＫ〜２３ＢＫ間における電気的接続を比較的簡単に行うことができる分、装置内の回路面積を小さくすることができる。
具体的には、実施の形態２において、裏面アノード領域１１ＢＡ〜１３ＢＡと裏面カソード領域２１ＢＫ〜２３ＢＫとは共通パターン４１〜４３の表面に設けられた接続パターン４１ＣＰ〜４３ＣＰ（電気的接続部）により電気的接続が図れることにより、回路面積の縮小化を図ることができる。
加えて、実施の形態２は、実施の形態１と同様、放熱性を悪化させることもなく、ダイオードＤ１１〜Ｄ１３及びダイオードＤ２１〜Ｄ２３用のチップの大きさに制約が課されることもなく、３相交流信号を入力するコンバータ回路として機能するパワーモジュールの回路面積を小さくすることができる。
さらに、実施の形態２において、ダイオードＤ１１〜Ｄ１３及びダイオードＤ２１〜Ｄ２３はＰ端子１側及びＮ端子２側のダイオード対単位で共通の共通パターン４１〜４３上に形成することができる。その結果、実施の形態２は、中間端子３１〜３３より入力される３相の交流入力信号に対するコンバータ回路を構成するに際し、必要とする回路パターン数を必要最小限に抑えて、回路構成の簡略化を図ることができる。
＜実施の形態３＞
図５はこの発明による実施の形態３である降圧チョッパ回路を有するパワーモジュールの構成を示す説明図である。なお、以下では、製品の構成によりチップからワイヤなどを用いて直接電極部に接続する場合もあるため、回路パターンは最低限必要と考えるパターンのみを示している。
同図(a) に示すように、実施の形態３のパワーモジュールにおける降圧チョッパ回路はＮ型のＩＧＢＴ５１（第１の半導体素子）及びダイオードＤ２０（第２の半導体素子）の組合せ（破線で囲んでいるモジュール部分）を主要部として構成される。具体的には、ＩＧＢＴ５１のコレクタ（第１の他方電極領域）がＰ端子１０１に接続され、ＩＧＢＴ５１のエミッタ（第１の一方電極領域）とダイオードＤ２０のカソード（第２の他方電極領域）とが電気的に接続され、ダイオードＤ２０のアノード（第２の一方電極領域）がＮ端子１０２に接続される。そして、ＩＧＢＴ５１のエミッタ，ダイオードＤ２０のカソード間の中間接続点に中間端子１０３が設けられ、中間端子１０３にリアクトル２２が接続される。
図５(b) において、図５(a) で示した降圧チョッパ回路を実現するための具体的な構成を示している。すなわち、トランジスタパターン８（第１の回路パターン）及びダイオードパターン９（第２の回路パターン）を降圧チョッパ回路用の回路パターンとして設けている。これらダイオードパターン９及びダイオードパターン９は例えば図示しない基板上に互いに独立して形成される。なお、Ｎ端子１０２及び中間端子１０３用の回路パターンはワイヤ等で代用可能なため、図示することなく、単にＮ端子１０２及び中間端子１０３のみ示している。
そして、トランジスタパターン８上にＮ型の表面エミッタ領域１８Ｅを上方に有するＩＧＢＴ５１（用のチップ）を搭載し、ダイオードパターン９上に表面カソード領域１９Ｋを上方に有するダイオードＤ２０（用のチップ）を搭載している。
表面エミッタ領域１８Ｅ及び表面カソード領域１９Ｋ間が上方に設けられたワイヤ２５（導電部材）により電気的に接続されている。また、表面カソード領域１９Ｋ及び中間端子１０３間が上方に設けられたワイヤ２５により電気的に接続され、表面カソード領域１９Ｋの下方に位置する裏面アノード領域１９ＢＡ（図示せず）がダイオードパターン９の表面に設けられ、裏面アノード領域１９ＢＡと電気的に接続する接続パターン（図示せず）及びワイヤ２５を介してＮ端子２に電気的に接続される。また、表面ゲート領域１８Ｇはゲート端子１０４に電気的に接続される。
このように構成することにより、実施の形態３のパワーモジュールは、Ｐ端子１０１から中間端子１０３にかけて通電し、例えば、Ｐ端子１０１（ＩＧＢＴ５１のコレクタ）より入力信号が得られ、Ｎ端子１０２（ダイオードＤ２０のアノード）に基準電位を設定し、中間端子１０３より出力信号が得られる降圧チョッパ回路として機能する。
図５(c) は図５(a) で示した降圧チョッパ回路を実現するための従来のパワーモジュールの具体的な構成を示す説明図である。
同図に示すように、トランジスタパターン８及びダイオードパターン９０を降圧チョッパ回路用の回路パターンとして設け、トランジスタパターン８上に表面エミッタ領域１８Ｅを上方に有するＩＧＢＴ５１（用のチップ）を搭載し、ダイオードパターン９０上に表面アノード領域９１Ａを上方に有するダイオードＤ２０（用のチップ）を搭載している。
そして、表面アノード領域９１Ａの下方に位置する裏面カソード領域９１ＢＫ（図示せず）と表面エミッタ領域１８Ｅとの電気的接続は以下のように行われる。裏面カソード領域９１ＢＫに電気的に接続される接続パターン９０ＣＰをダイオードパターン９０の表面に設け、この接続パターン９０ＣＰ及び表面エミッタ領域１８Ｅ間の上方に設けられたワイヤ２５により電気的に接続される。なお、接続パターン９０ＣＰは図５(c) において模式的に示したにすぎず、実際の形状とは必ずしも一致しない。
さらに、表面アノード領域９１Ａ及びＮ端子１０２間が上方に設けられたワイヤ２５により電気的に接続され、表面アノード領域９１Ａの下方に位置する裏面カソード領域９１ＢＫ（図示せず）がダイオードパターン９０の表面に設けられ、裏面カソード領域９１ＢＫと電気的に接続する接続パターン（図示せず）及びワイヤ２５を介して中間端子１０３に電気的に接続される。また、表面ゲート領域１８Ｇはゲート端子１０４に電気的に接続される。
図５(c) に示すように、従来のパワーモジュールにおいて降圧チョッパ回路を構成する場合、Ｐ端子１０１側のＩＧＢＴ５１の表面エミッタ領域１８ＥとＮ端子１０２側のダイオードＤ２０の裏面カソード領域９１ＢＫを接続する際、直接ワイヤ、リードボンドなどで接続することができない。このため、Ｎ端子１０２側のチップの裏面（ダイオードＤ２０の裏面カソード領域９１ＢＫ）と電気的に接続した接続パターン９０ＣＰを介してＰ端子１０１側のチップの表面（ＩＧＢＴ５１の表面エミッタ領域１８Ｅ）とを接続するため、降圧チョッパ回路形成に要するダイオードパターン９０のパターン面積が大きくなる。
一方、実施の形態３のパワーモジュールでは、降圧チョッパ回路を搭載する際、ＩＧＢＴ５１（用のチップ）と裏面アノード（表面カソード）のダイオードＤ２０（用のチップ）の組み合わせで構成している。
そして、Ｐ端子１０１側のトランジスタパターン８上に設けた表面エミッタ領域１８Ｅと、Ｎ端子１０２側のダイオードパターン９上に設けた表面カソード領域１９Ｋとを上方に設けたワイヤ２５により直接接続することができるため、図５(c) で示した従来構造に比べてパターン面積の縮小とワイヤまたはリードボンドの削減が可能となる。
すなわち、図５(b)と図５(c) との比較から分かるように、従来構成は、裏面カソード領域９１ＢＫ及び表面エミッタ領域１８Ｅ間の電気的接続用にダイオードパターン９０に接続パターン９０ＣＰを設け、さらに、表面アノード領域９１Ａ及びＮ端子１０２間をワイヤ２５による電気的接続を行う必要があるのに対し、実施の形態３では上述した接続パターン９０ＣＰを不要にする分、回路面積の縮小化を図ることができる。
このように、実施の形態３のパワーモジュールは、接続パターン９０ＣＰに相当する接続パターンを省略できる分、ダイオードパターン９はダイオードパターン９０に比べパターン面積の縮小を図ることができ、パターン設計の自由化が可能となる結果、組立時間の短縮効果を発揮することができる。
上述したように、実施の形態３のパワーモジュールは、電気的接続が必要な表面エミッタ領域１８Ｅの対応するコレクタ領域に対する第１の上下関係、及び表面カソード領域２０Ｋの対応するアノード領域に対する第２の上下関係が、共に上方で一致するようにＩＧＢＴ５１及びダイオードＤ２０を形成したことを特徴としている。
実施の形態３のパワーモジュールは上記特徴を有することにより、共通の上下関係で形成された表面エミッタ領域１８Ｅ及び表面カソード領域２０Ｋ間における電気的接続を比較的簡単に行うことができる分、装置内の回路面積の縮小化を図ることができる。
具体的には、表面エミッタ領域１８Ｅと表面カソード領域１９Ｋとは上方に設けられたワイヤ２５（導電部材）により電気的接続が図れることにより、回路面積の縮小化を図ることができる。
その結果、ＩＧＢＴ５１及びダイオードＤ２０より構成され、降圧チョッパ回路として機能するパワーモジュールの回路面積を小さくすることができる。
加えて、ＩＧＢＴ５１及びダイオードＤ２０を積層することなく形成しているため放熱性を悪化させることもなく、ＩＧＢＴ５１及びダイオードＤ２０用のチップの大きさに制約が課されることもない。
なお、実施の形態３では、スイッチング素子として、ＩＧＢＴ５１を示したが、ＭＯＳＦＥＴ、バイポーラトランジスタ等、他のスイッチング素子を用いても良い。
＜実施の形態４＞
図６はこの発明による実施の形態４である昇圧チョッパ回路を有するパワーモジュールの構成を示す説明図である。なお、以下では、製品の構成によりチップからワイヤなどを用いて直接電極部に接続する場合もあるため、回路パターンは最低限必要と考えるパターンのみを示している。
同図(a) に示すように、実施の形態４のパワーモジュールにおける昇圧チョッパ回路はダイオードＤ１０（第１の半導体素子）及びＮ型のＩＧＢＴ５２（第２の半導体素子）の組み合わせ（破線で囲んでいる箇所）を主要部として構成される。具体的には、ダイオードＤ１０のカソード（第１の他方電極領域）がＰ端子２０１に接続され、ダイオードＤ１０のアノード（第１の一方電極領域）とＩＧＢＴ５２のコレクタ（第２の他方電極領域）とが電気的に接続され、ＩＧＢＴ５２のエミッタ（第２の一方電極領域）がＮ端子２０２に接続される。そして、ダイオードＤ１０のアノード，ＩＧＢＴ５２のコレクタ間の中間接続点に中間端子２０３が設けられ、中間端子２０３にリアクトル２２が接続される。
図６(b) において、図６(a) で示した昇圧チョッパ回路を実現するための具体的な構成を示している。すなわち、共通パターン８０（共通回路パターン（第１の回路パターン及び第２の回路パターン））を昇圧チョッパ回路用の回路パターンとして設けている。共通パターン８０は例えば図示しない基板上に形成される。なお、Ｐ端子２０１、Ｎ端子２０２及び中間端子２０３用の回路パターンはワイヤ等で代用可能なため、図示することなく、単にＰ端子２０１、Ｎ端子２０２及び中間端子２０３のみ示している。
そして、共通パターン８０上に表面カソード領域８１Ｋを上方に有するダイオードＤ１０（用のチップ）を搭載するとともに、Ｎ型の表面エミッタ領域８２Ｅを有するＩＧＢＴ５２（用のチップ）をダイオードＤ１０から独立して搭載している。
表面カソード領域８１Ｋが上方に設けられたワイヤ２５によりＰ端子２０１と電気的に接続され、表面エミッタ領域８２Ｅが上方に設けられたワイヤ２５によりＮ端子２０２と電気的に接続され、表面エミッタ領域８２Ｅの下方の裏面コレクタ領域８２ＢＣ（図示せず）が共通パターン８０の表面に設けられた接続パターン（図示せず）及びワイヤ２５を介して中間端子２０３に電気的に接続される。
さらに、ダイオードＤ１０の表面カソード領域８１Ｋの下方の裏面アノード領域８１ＢＡ（図示せず）と、ＩＧＢＴ５２の表面エミッタ領域８２Ｅの下方のＰ型の裏面コレクタ領域８２ＢＣ（図示せず）とが、共通パターン８０の表面に設けられた接続パターン８０ＣＰのみによって電気的に接続される。なお、裏面コレクタ領域８２ＢＣと中間端子２０３間との電気的接続に用いる接続パターンとして、接続パターン８０ＣＰを兼用させても良い。また、図６(b) において接続パターン８０ＣＰは模式的に示したにすぎず、実際の形状とは必ずしも一致しない。
このように構成することにより、実施の形態４のパワーモジュールは、中間端子２０３からＰ端子２０１にかけて通電し、例えば、Ｎ端子２０２（ＩＧＢＴ５２のエミッタ）に基準電位を設定し、中間端子２０３（ＩＧＢＴ５２のコレクタ，ダイオードＤ１０のアノード）より入力信号が得られ、Ｐ端子２０１（ダイオードＤ１０のカソード）より出力信号が得られる昇圧チョッパ回路として機能する。
図６(c) は図６(a) で示した昇圧チョッパ回路を実現するための従来のパワーモジュールの具体的な構成を示す説明図である。
同図に示すように、ダイオードパターン９２及びトランジスタパターン９４を昇圧チョッパ回路用の回路パターンとして設け、ダイオードパターン９２上に表面アノード領域９３Ａを上方に有するダイオードＤ１０（用のチップ）を搭載し、トランジスタパターン９４上に表面エミッタ領域９５Ｅを上方に有するＩＧＢＴ５２（用のチップ）を搭載している。
そして、表面エミッタ領域９５Ｅの下方に位置する裏面コレクタ領域９５ＢＣ（図示せず）と表面アノード領域９３Ａとの電気的接続は以下のように行われる。裏面コレクタ領域９５ＢＣに電気的に接続される接続パターン９４ＣＰをトランジスタパターン９４の表面に設け、この接続パターン９４ＣＰ及び表面エミッタ領域８２Ｅ間を上方に設けられたワイヤ２５により電気的に接続する。また、図６(c) において接続パターン９４ＣＰは模式的に示したにすぎず、実際の形状とは必ずしも一致しない。
さらに、表面エミッタ領域９５Ｅ及びＮ端子２０２間が上方に設けられたワイヤ２５により電気的に接続され、表面エミッタ領域９５Ｅの下方に位置する裏面コレクタ領域９５ＢＣがトランジスタパターン９４に設けられた接続パターン（図示せず）及びワイヤ２５を介して中間端子２０３に電気的に接続される。また、表面ゲート領域９５Ｇはゲート端子２０４に電気的に接続される。
図６(c) に示すように、従来のパワーモジュールにおいて昇圧チョッパ回路を構成する場合、Ｐ端子２０１側のダイオードＤ１０の表面アノード領域９３ＡとＮ端子２０２側のＩＧＢＴ５２の裏面コレクタ領域９５ＢＣとを接続する際、直接ワイヤ、リードボンドなどで接続することができない。このため、Ｎ端子２０２側のチップの裏面（ＩＧＢＴ５２の裏面コレクタ領域９５ＢＣ）と電気的に接続した接続パターン９４ＣＰに加え、上方に設けたワイヤ２５を介してＰ端子２０１側のチップの表面（ダイオードＤ１０の表面アノード領域９３Ａ）に接続している。加えて、ダイオードパターン９２とトランジスタパターン９４との２つの回路パターンを必要としている。
一方、実施の形態４のパワーモジュールでは、昇圧チョッパ回路に搭載する際、ＩＧＢＴ５２と裏面アノード（表面カソード）のダイオードＤ１０との組み合わせで構成している。
そして、同一の共通パターン８０上において、Ｐ端子２０１側の裏面アノード領域８１ＢＡと、Ｎ端子２０２側の裏面コレクタ領域８２ＢＣとを共通パターン８０の表面に設けた接続パターン８０ＣＰのみにより直接接続することができるため、図６(c) で示した従来構造に比べて、回路パターン数の削減が可能となる。すなわち、裏面アノードのダイオードＤ１０とＩＧＢＴ５２とを用いることにより、パターンの枚数低減、およびパターン設計の自由化が可能となる。
図６(b) と図６(c) との比較から分かるように、実施の形態４では必要最小限となる回路パターン数（回路パターン数）は、１枚（共通パターン８０）であるのに対し、従来構成では２枚（ダイオードパターン９２、トランジスタパターン９４）となる。
このように、実施の形態４のパワーモジュールは必要とする回路パターンの枚数を減らすことにより、回路パターン間で絶縁状態を保持するために必要であったクリアランスの面積もなくなるため、装置全体における面積縮小効果も奏する。
上述したように、実施の形態４のパワーモジュールは、電気的接続が必要な裏面アノード領域８１ＢＡの表面カソード領域８１Ｋに対する第１の上下関係、裏面コレクタ領域８２ＢＣの表面エミッタ領域８２Ｅに対する第２の上下関係が、共に下方で一致するようにダイオードＤ１０及びＩＧＢＴ５２を形成したことを特徴としている。
実施の形態４のパワーモジュールは上記特徴を有することにより、共通の上下関係で形成された裏面アノード領域８１ＢＡ及び裏面コレクタ領域８２ＢＣ間における電気的接続を比較的簡単に行うことができる分、装置内の回路面積を小さくすることができる。
具体的には、裏面アノード領域８１ＢＡと裏面コレクタ領域８２ＢＣとは共通パターン８０の表面に設けられた接続パターン８０ＣＰ（電気的接続部）のみにより電気的接続を図ることにより、回路面積の縮小化を図ることができる。
その結果、実施の形態４のパワーモジュールは、ダイオードＤ１０及びＩＧＢＴ５２より構成され、昇圧チョッパ回路として機能するパワーモジュールの回路面積の縮小化を図ることができる。
加えて、ダイオードＤ１０及びＩＧＢＴ５２を積層することなく形成しているため放熱性を悪化させることもなく、ダイオードＤ１０及びＩＧＢＴ５２用のチップに制約が課されることもない。
なお、実施の形態４では、スイッチング素子として、ＩＧＢＴ５２を示したが、ＭＯＳＦＥＴ、バイポーラトランジスタ等、他のスイッチング素子を用いても良い。
＜実施の形態５＞
実施の形態１〜実施の形態４で示した、ダイオード、ＩＧＢＴ等のチップ（半導体素子）は構成材料としてＳｉ（シリコン）に限らず、ＳｉＣ（炭化珪素），ＧａＮ（窒化ガリウム）などのワイドバンドギャップ（半導体）材料からなる半導体素子であっても良い。
すなわち、高温動作、高電流領域で使用されるワイドバンドギャップ材料を、実施の形態１〜実施の形態４のパワーモジュールに用いられた半導体素子（ダイオードＤ１０〜Ｄ１３、ダイオードＤ２０〜Ｄ２３、並びにＩＧＢＴ５１及び５２）に使用することにより、Ｓｉに比べ、本構造による高放熱性を維持しつつ装置外形サイズの縮小化効果をより有用にすることができる効果を奏する。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１，１０１，２０１ Ｐ端子、２，１０２，２０２ Ｎ端子、３，３１〜３３，１０３，２０３ 中間端子、５ Ｐパターン、６ Ｎパターン、７ 中間パターン、８ トランジスタパターン、９ ダイオードパターン、１０Ａ〜１３Ａ，２１Ａ〜２３Ａ 表面アノード領域、１８Ｅ，８２Ｅ 表面エミッタ領域、１１Ｋ〜１３Ｋ，１９Ｋ，２０Ｋ〜２３Ｋ，８１Ｋ 表面カソード領域、２５ ワイヤ、４１〜４３，８０ 共通パターン、５１，５２ ＩＧＢＴ、Ｄ１，Ｄ２，Ｄ１０〜Ｄ１３，Ｄ２０〜Ｄ２３ ダイオード。

Claims (8)

  1. 第１の回路パターン上に搭載され、第１の一方及び他方電極領域を有する第１の半導体素子と、
    第２の回路パターン上に前記第１の半導体素子から独立して搭載され、第２の一方及び他方電極領域を有する第２の半導体素子とを備え、前記第１の半導体素子の前記第１の一方電極領域は中間接続点を介して前記第２の半導体素子の前記第２の他方電極領域に電気的に接続され、
    前記第１及び第２の半導体素子のうち少なくとも一つの半導体素子はダイオードであり、
    前記第１の一方電極領域の前記第１の他方電極領域に対する第１の上下関係と、前記第２の他方電極領域の前記第２の一方電極領域に対する第２の上下関係とが一致するように、前記第１及び第２の半導体素子を形成したことを特徴とする、
    半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記第１及び第２の半導体素子は第１及び第２のダイオードであり、
    前記第１及び第２の一方電極領域はアノード領域であり、前記第１及び第２の他方電極領域はカソード領域であり、
    前記中間接続点から前記第１の他方電極領域にかけて通電する、
    半導体装置。
  3. 請求項２記載の半導体装置であって、
    前記第１及び第２の回路パターンは互いに独立して設けられ、
    前記第１及び第２の上下関係は、前記第１の一方電極領域及び前記第２の他方電極領域が共に上方に配置される上下関係を含み、前記第１の一方電極領域及び前記第２の他方電極領域間は上方に設けられた導電部材により電気的に接続されることを特徴とする、
    半導体装置。
  4. 請求項２記載の半導体装置であって、
    前記第１及び第２の回路パターンは同一の共通回路パターンを含み、
    前記第１及び第２の上下関係は、前記第１の一方電極領域及び前記第２の他方電極領域が共に下方に配置される上下関係を含み、前記第１の一方電極領域及び前記第２の他方電極領域間は前記共通回路パターンの表面に設けられた電気的接続部を介して電気的に接続される、
    半導体装置。
  5. 請求項３または請求項４に記載の半導体装置であって、
    前記第１のダイオードは複数の第１のダイオードを含み、
    前記第２のダイオードは前記複数の第１のダイオードに対応して設けられる複数の第２のダイオードを含み、
    前記中間接続点は前記複数の第１及び第２のダイオードに対応して設けられる複数の中間接続点を含む、
    半導体装置。
  6. 請求項１記載の半導体装置であって、
    前記第１の半導体素子はスイッチング素子であり、前記第２の半導体素子はダイオードであり、
    前記第２の一方電極領域はアノード領域であり、前記第２の他方電極領域はカソード領域であり、
    前記第１の他方電極領域から前記中間接続点にかけて通電し、
    前記第１及び第２の回路パターンは互いに独立して設けられ、
    前記第１及び第２の上下関係は、前記第１の一方電極領域及び前記第２の他方電極領域が共に上方に配置される上下関係を含み、前記第１の一方電極領域及び前記第２の他方電極領域間は上方に設けられた導電部材により電気的に接続されることを特徴とする、
    半導体装置。
  7. 請求項６記載の半導体装置であって、
    前記第１の半導体素子はダイオードであり、前記第２の半導体素子はスイッチング素子であり、
    前記第１の一方電極領域はアノード領域であり、前記第１の他方電極領域はカソード領域であり、
    前記中間接続点から前記第１の他方電極領域にかけて通電し、
    前記第１及び第２の回路パターンは同一の共通回路パターンを含み、
    前記第１及び第２の上下関係は、前記第１の一方電極領域及び前記第２の他方電極領域が共に下方に配置される上下関係を含み、前記第１の一方電極領域及び前記第２の他方極領域間は前記共通回路パターンの表面に設けられた電気的接続部により電気的に接続される、
    半導体装置。
  8. 請求項１から請求項７のうち、いずれか１項に記載の半導体装置であって、
    前記第１及び第２の半導体素子はワイドバンドギャップ材料を用いて形成されることを特徴とする、
    半導体装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6723469B2 (ja) * 2017-09-28 2020-07-15 三菱電機株式会社 ２ｉｎ１型チョッパモジュール
JP7170272B2 (ja) * 2019-03-27 2022-11-14 ネクスファイ・テクノロジー株式会社 パワー基板とそれを備えた高電圧モジュール
JP7156155B2 (ja) * 2019-04-19 2022-10-19 三菱電機株式会社 半導体モジュール
DE102022208031A1 (de) * 2022-08-03 2024-02-08 Siemens Aktiengesellschaft Halbleiterbauelement

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03108749A (ja) * 1989-06-23 1991-05-08 Fuji Electric Co Ltd 電力変換装置用トランジスタモジュール
JPH10210758A (ja) * 1996-09-25 1998-08-07 Abb Daimler Benz Transport Technol Gmbh 電力変換器回路
JP2001346384A (ja) * 2000-05-31 2001-12-14 Mitsubishi Electric Corp パワーモジュール
JP2004193476A (ja) * 2002-12-13 2004-07-08 Denso Corp 半導体装置
JP2005197554A (ja) * 2004-01-09 2005-07-21 Mitsubishi Electric Corp 半導体装置
JP2014053618A (ja) * 2008-11-26 2014-03-20 Infineon Technologies Ag セグメント化された基板を有するパワー半導体モジュール

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5874826A (en) * 1997-10-29 1999-02-23 Lucent Technologies Inc. Encapsulated modular boost converter and method of manufacture therefor
US6335548B1 (en) * 1999-03-15 2002-01-01 Gentex Corporation Semiconductor radiation emitter package
DE60217478D1 (en) * 2001-03-28 2007-02-22 Koninkl Philips Electronics Nv Sychrongleichrichter
US6975023B2 (en) * 2002-09-04 2005-12-13 International Rectifier Corporation Co-packaged control circuit, transistor and inverted diode
JP2007027432A (ja) 2005-07-15 2007-02-01 Sanken Electric Co Ltd 半導体装置
JP2008244388A (ja) 2007-03-29 2008-10-09 Nec Electronics Corp 半導体装置
JP2009043820A (ja) * 2007-08-07 2009-02-26 Rohm Co Ltd 高効率モジュール
US7781872B2 (en) * 2007-12-19 2010-08-24 Fairchild Semiconductor Corporation Package with multiple dies
JP5921055B2 (ja) * 2010-03-08 2016-05-24 ルネサスエレクトロニクス株式会社 半導体装置
KR101192181B1 (ko) * 2010-03-31 2012-10-17 (주)포인트엔지니어링 광 소자 디바이스 및 그 제조 방법
US9433075B2 (en) * 2012-08-27 2016-08-30 Mitsubishi Electric Corporation Electric power semiconductor device
US8963303B2 (en) * 2013-02-22 2015-02-24 Stmicroelectronics S.R.L. Power electronic device
US9536800B2 (en) * 2013-12-07 2017-01-03 Fairchild Semiconductor Corporation Packaged semiconductor devices and methods of manufacturing

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03108749A (ja) * 1989-06-23 1991-05-08 Fuji Electric Co Ltd 電力変換装置用トランジスタモジュール
JPH10210758A (ja) * 1996-09-25 1998-08-07 Abb Daimler Benz Transport Technol Gmbh 電力変換器回路
JP2001346384A (ja) * 2000-05-31 2001-12-14 Mitsubishi Electric Corp パワーモジュール
JP2004193476A (ja) * 2002-12-13 2004-07-08 Denso Corp 半導体装置
JP2005197554A (ja) * 2004-01-09 2005-07-21 Mitsubishi Electric Corp 半導体装置
JP2014053618A (ja) * 2008-11-26 2014-03-20 Infineon Technologies Ag セグメント化された基板を有するパワー半導体モジュール

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