JP2005197554A - 半導体装置 - Google Patents
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Abstract
【解決手段】本発明に記載の半導体装置は、縦型のp型半導体素子4と、縦型のn型半導体素子5と、共通端子6とを備えている。そして、縦型のn型半導体素子5は、エミッタ電極が、一方(右側部分)のセラミック基板2上に設けられた銅パターン膜3aと直接接続されている。縦型のp型半導体素子4は、コレクタ電極が、他方(左側部分)のセラミック基板2上に設けられた銅パターン膜3bと直接接続されている。共通端子6は、p型半導体素子4のエミッタ電極及びn型半導体素子5のコレクタ電極と配線により接続される。
【選択図】図1
Description
図1に、本実施の形態に係る半導体装置の平面図を示す。図1に示す半導体装置では、金属板である銅製のベース板1上に、絶縁板であるセラミック基板2が設けられている。このセラミック基板2は、図1ではベース板1上の右側部分と左側部分の2箇所に設けられている。右側部分のセラミック基板2及び左側部分のセラミック基板2には、表面に金属膜である銅パターン膜3が形成されている。なお、以下右側部分のセラミック基板2上に形成されている銅パターン膜3を右側銅パターン膜3a、左側部分のセラミック基板2上に形成されている銅パターン膜3を左側銅パターン膜3bとそれぞれ呼ぶ。
なお、図1に示した半導体装置では、p型半導体素子4のエミッタ電極とn型半導体素子5のコレクタ電極とは共通端子6を介して接続されている。しかし、本発明では、共通端子6を介することなくp型半導体素子4とn型半導体素子5とを接続しても良い。具体的には、図7に、本実施の形態の変形例である半導体装置の平面図を示す。図7では、共通端子6が形成されておらず、p型半導体素子4のエミッタ電極とn型半導体素子5のコレクタ電極とは直接アルミワイヤ7で接続されている。そして、主端子8は、p型半導体素子4のエミッタ電極と直接アルミワイヤ7で接続されている。図7に示した半導体装置では、本実施の形態で説明した共通端子6の面積を削減できるため、半導体素子4,5のスイッチングにより発生するノイズをさらに低減することができる。
実施の形態1では、図1に示すように1つのベース板1上に、右側と左側とに2つのセラミック基板2を設けている。そして、右側のセラミック基板2上にはn型半導体素子5が、左側のセラミック基板2上にはp型半導体素子4がそれぞれ配置されている。本実施の形態では、p型半導体素子4のみを備える半導体装置とn型半導体素子5のみを備える半導体装置とを組み合わせることで実施の形態1と同じ構成としている。
また、本実施の形態においても、半導体素子4,5(IGBT)に逆並列接続されるFWDチップさらに備える変形例が考えられる。本変形例の等価回路図も、図9と同様のものとなる。
本実施の形態では、実施の形態1の変形例に示すように半導体素子4,5とFWDチップ20,21とを同じ半導体装置内に設けるのではなく、FWDチップ20,21のみを備える半導体装置を別途設ける構成である。つまり、実施の形態1で説明したような半導体素子4,5を備える半導体装置に、FWDチップ20,21のみを備える半導体装置を組み合わせている。本実施の形態の等価回路は、図9に示した等価回路同じものとなる。
Claims (8)
- 導電性のベース板と、
前記ベース板上に接合された少なくとも1つの絶縁基板と、
前記少なくとも1つの絶縁基板上に設けられた導電性の第1及び第2のパターン膜と、
エミッタ電極あるいはソース電極が、前記第1のパターン膜と直接接続されている縦型のn型半導体素子と、
コレクタ電極あるいはドレイン電極が、前記第2のパターン膜と直接接続されている縦型のp型半導体素子とを備える、
半導体装置。 - 請求項1に記載の半導体装置であって、
前記ベース板上に、前記少なくとも1つの絶縁基板を介して設けられ、
前記n型半導体素子の前記エミッタ電極あるいは前記ソース電極及び、前記p型半導体素子の前記コレクタ電極あるいは前記ドレイン電極が配線により接続される共通端子をさらに備える、半導体装置。 - 請求項1又は請求項2に記載の半導体装置であって、
アノード電極が前記第1のパターン膜と直接接続し、前記n型半導体素子に対し逆並列接続される第1ダイオードと、
カソード電極が前記第2のパターン膜と直接接続し、前記p型半導体素子に対し逆並列接続される第2ダイオードとをさらに備える、半導体装置。 - 請求項1乃至請求項3のいずれかに記載の半導体装置であって、
前記ベース板は、第1のベース板と第2のベース板を含み、
前記少なくと1つの絶縁基板は、前記第1のベース板上に接合された第1の絶縁基板と、前記第2のベース板上に接合された第2の絶縁基板とを含み、
前記第1のパターン膜は、前記第1の絶縁基板上に設けられ、
前記第2のパターン膜は、前記第2の絶縁基板上に設けられることを特徴とする、半導体装置。 - 請求項1又は請求項2に記載の半導体装置であって、
前記ベース板とは別の導電性のベース板と、
前記別の導電性のベース板上に接合された絶縁基板と、
前記絶縁基板上に設けられた導電性の第3及び第4のパターン膜と、
アノード電極が前記第3のパターン膜と直接接続し、前記n型半導体素子に対し逆並列接続される第3ダイオードと、
カソード電極が前記第4のパターン膜と直接接続し、前記p型半導体素子に対し逆並列接続される第4ダイオードとをさらに備えていることを特徴とする、半導体装置。 - 導電性のベース板と、
前記ベース板上に接合された絶縁基板と、
前記絶縁基板上に設けられた導電性のパターン膜と、
エミッタ電極あるいはソース電極が前記パターン膜に直接接続されている縦型のn型半導体素子とを備え、
前記パターン膜は、配線により主端子と接続されている、半導体装置。 - 請求項6に記載の半導体装置であって、
アノード電極が前記絶縁基板上に設けられた前記パターン膜と直接接続し、前記n型半導体素子に対し逆並列接続されるダイオードをさらに備える、半導体装置。 - 導電性のベース板と、
前記ベース板上に接合された絶縁基板と、
前記絶縁基板上に設けられた導電性のパターン膜とを備え、
前記パターン膜には、ダイオードのみが直接接続されていることを特徴とする、半導体装置。
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JP (1) | JP2005197554A (ja) |
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JP2007181351A (ja) * | 2005-12-28 | 2007-07-12 | Fuji Electric Holdings Co Ltd | 電力変換装置のインバータモジュール |
JP2008294216A (ja) * | 2007-05-24 | 2008-12-04 | Fuji Electric Holdings Co Ltd | スイッチングモジュール |
JP2012110231A (ja) * | 2012-03-15 | 2012-06-07 | Fuji Electric Co Ltd | 電力変換装置 |
JP2015220344A (ja) * | 2014-05-19 | 2015-12-07 | 三菱電機株式会社 | 半導体装置 |
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2004
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