JP6064682B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関するものである。
基板上に半導体チップを搭載した半導体装置が知られている。この種の半導体装置の一例として、表面にゲート電極及びソース電極を有し、裏面にドレイン電極を有する縦型のトランジスタチップを基板上に表面実装したものがある（例えば、特許文献１、及び、図５〜６参照）。
図５〜６に示す半導体装置１Ｘでは、トランジスタチップ２０は、裏面２０ｂが基板１０Ｘの主面１０ａと対向するように、基板１０Ｘの主面１０ａ上に表面実装されており、ドレイン電極２３は、ペースト半田を用いて、基板１０Ｘ上に形成されたドレイン用配線パターン１３Ｘに接続されている。一方、ゲート電極２１及びソース電極２２は、ボンディングワイヤ２５，２６をそれぞれ用いて、基板１０Ｘ上に形成されたゲート用配線パターン１１Ｘ、ソース用配線パターン１２Ｘにそれぞれ接続されている。
この種の半導体装置は、インバータ等の電力変換器におけるスイッチング素子として用いられることがあり、この場合、大電流を流すために、また、オン抵抗を小さくするために、ソース電極用ワイヤとして、太径ワイヤが用いられたり、複数のワイヤが用いられたりする。
特許第３２６８０８１号公報
ところで、近年、低損失な半導体デバイスの開発が進んでおり、半導体チップの小型化が実現されると予想される。小型な半導体チップをインバータ等のスイッチング素子に適用する場合、小型な半導体チップを複数並列に接続することとなる。
しかしながら、半導体チップの小型化に伴って電極も小さくなるので、ソース電極用ワイヤとして、太径ワイヤを用いたり、複数のワイヤを用いたりすることが困難となる。例えば、ソース電極用ワイヤとして、細径ワイヤを１本だけしか用いることができなくなると、ワイヤによる電流制限が生じたり、オン抵抗が増加したりしてしまう。
また、小型な半導体チップを複数並列に接続すると、ゲート電極用ワイヤとソース電極用ワイヤとの２種のワイヤが多数設けられることとなり、ワイヤのインダクタンス（例えば、相互インダクタンス成分）が増加してしまい、半導体素子の高周波動作を阻害してしまう。
そこで、本発明は、半導体チップを小型化しても、ワイヤによる電流制限、及び、オン抵抗の増加を低減することができ、また、ワイヤによるインダクタンスの増加をも低減することができる半導体装置を提供することを目的としている。
本発明の半導体装置は、主面上に第１〜第３の配線パターンが形成された基板と、表面にゲート電極及びソース電極（又はエミッタ電極）を有し、裏面にドレイン電極（又はコレクタ電極）を有する縦型のトランジスタチップとを備え、トランジスタチップは、表面が基板の主面と対向するように、基板の第１及び第２の配線パターン上に搭載されることにより、ゲート電極及びソース電極（又はエミッタ電極）が、第１の配線パターン及び第２の配線パターンにそれぞれ接続されており、トランジスタチップのドレイン電極（又はコレクタ電極）は、ワイヤを用いて、基板の第３の配線パターンに接続されている。
この半導体装置によれば、縦型のトランジスタチップにおける比較的大きなドレイン電極（又はコレクタ電極）をワイヤ接続するので、トランジスタチップを小型化しても、太径ワイヤを用いたり、複数のワイヤを用いたりすることができる。したがって、ワイヤによる電流制限、及び、オン抵抗の増加を低減することができる。
また、この半導体装置によれば、ドレイン電極（又はコレクタ電極）用ワイヤのみを設けるだけであり、ワイヤ本数を比較的に減らすことができるので、ワイヤのインダクタンスの増加を低減することができる。その結果、半導体素子の高周波動作を阻害してしまうことを抑制することができる。また、ワイヤのための実装工数を低減することができ、工程不良率の増加を低減することができる。
上記した半導体装置は、一方の主面にアノード電極を有し、他方の主面にカソード電極を有する縦型のダイオードチップを更に備え、ダイオードチップは、基板の主面とトランジスタチップの表面との間において、基板の第３の配線パターン上、かつ、トランジスタチップのソース電極（又はエミッタ電極）下に搭載されることにより、アノード電極及びカソード電極が、ソース電極（又はエミッタ電極）及び第３の配線パターンにそれぞれ接続されている形態であってもよい。
特許文献１、及び、図５〜６に示されるように、トランジスタチップと並べてダイオードチップも表面実装する場合、ゲート電極用ワイヤ及びソース電極（又はエミッタ電極）用ワイヤに加えて、アノード電極又はカソード電極用ワイヤが必要となり、ワイヤ本数が更に多くなる。
しかしながら、この構成によれば、ダイオードチップの電極用のワイヤをも減らすことができるので、ダイオードチップを備える場合でも、ワイヤのインダクタンスの増加を低減することができる。
また、上記した第３の配線パターン上には、第１の絶縁膜を介して第１の配線パターンが形成されると共に、第２の絶縁膜を介して第２の配線パターンが形成されており、第３の配線パターンにおける第２の配線パターンに対して第１の配線パターンと反対側の部分には、トランジスタチップのドレイン電極（又はコレクタ電極）からのワイヤとの接続のために第３の配線パターンが露出したトランジスタ接続部が形成されており、第３の配線パターンにおける第１の絶縁膜と第２の絶縁膜との間の部分には、ダイオードチップのカソード電極との接続のために第３の配線パターンが露出したダイオード接続部が形成されている形態であってもよい。
また、上記した第３の配線パターンにおけるダイオード接続部は、ダイオードチップを嵌め込み可能に窪んでいる形態であってもよい。この構成によれば、ダイオードチップのアノード電極の高さを、基板のゲート電極及びソース電極（又はエミッタ電極）の高さに合わせることができるので、トランジスタチップの実装が容易となる。
また、少なくとも上記したダイオードチップの周囲は、絶縁性樹脂で覆われている形態であってもよい。この構成によれば、基板、トランジスタチップ、及び、ダイオードチップによって囲われた空間の耐圧性を高めることができる。
また、上記した基板、トランジスタチップ、及び、ダイオードチップによって囲われた空間には、絶縁性樹脂が充填されている形態であってもよい。この構成によれば、基板、トランジスタチップ、及び、ダイオードチップによって囲われた空間の耐圧性を高めることができ、更に、トランジスタチップ及びダイオードチップの放熱性を高めることができる。
また、上記したトランジスタチップには、ソース電極（又はエミッタ電極）に接続されたアノードとドレイン電極（又はコレクタ電極）に接続されたカソードとを有するダイオードが一体的に形成されている形態であってもよい。この構成によれば、ダイオードチップの電極用のワイヤをも減らすことができるので、ダイオードを備える場合でも、ワイヤのインダクタンスの増加を低減することができる。
また、上記したトランジスタチップの材料は、ワイドバンドギャップ半導体を含む形態であってもよい。
従来のＳｉ（Silicon）材料を用いた半導体デバイスは、比較的に高損失な半導体デバイスであるため、オン抵抗を低減するために比較的に大きな半導体チップ構成とする必要がある。また、この半導体デバイスでは、オン抵抗に起因する発熱を放熱するために、比較的に大きなドレイン電極（又はコレクタ電極）を基板に表面実装する必要がある。
しかしながら、ワイドバンドギャップ半導体材料を用いた半導体デバイスは、比較的に低損失な半導体デバイスであるので、半導体チップの小型化が可能である。また、この半導体デバイスでは、自己発熱が少ないので、ドレイン電極（又はコレクタ電極）を基板に表面実装する必要がなく、その結果、本発明の構成を取り得ることが可能となる。
本発明によれば、半導体装置において、半導体チップを小型化しても、ワイヤによる電流制限、及び、オン抵抗の増加を低減することができ、また、ワイヤによるインダクタンスの増加をも低減することができる。
本発明の第１の実施形態に係る半導体装置の平面図である。 図１に示す半導体装置のII−II線に沿った断面図である。 本発明の第２の実施形態に係る半導体装置の平面図である。 図３に示す半導体装置のIV−IV線に沿った断面図である。 従来の半導体装置の平面図である。 図５に示す半導体装置のVI−VI線に沿った断面図である。 インバータ（電力変換器）の回路図である。
以下、図面を参照して本発明の好適な実施形態について詳細に説明する。なお、各図面において同一又は相当の部分に対しては同一の符号を附すこととする。
［第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置の平面図であり、図２は、図１に示す半導体装置のII−II線に沿った断面図である。図１及び図２に示す半導体装置１は、基板１０と、トランジスタチップ２０と、ダイオードチップ３０とを備えている。
基板１０は、主面１０ａ上に、ゲート用配線パターン（第１の配線パターン）１１、ソース用配線パターン（第２の配線パターン）１２、及び、ドレイン用配線パターン（第３の配線パターン）１３を有している。具体的には、基板１０の主面１０ａ上にはドレイン用配線パターン１３が形成されており、ドレイン用配線パターン１３上には第１及び第２の絶縁膜１５，１６が形成されている。第１の絶縁膜１５上にはゲート用配線パターン１１が形成されており、第２の絶縁膜１６上にはソース用配線パターン１２が形成されている。
また、ドレイン用配線パターン１３の一部分であって、ソース用配線パターン１２に対してゲート用配線パターン１１と反対側の部分には、トランジスタ接続部１３ａが形成されている。本実施形態では、トランジスタ接続部１３ａは、第２の絶縁膜１６に形成された開口と、開口を覆うように第２の絶縁膜１６上に形成された金属膜であって、開口を介してドレイン用配線パターン１３に接続された当該金属膜とからなる。なお、トランジスタ接続部１３ａとしては、第２の絶縁膜１６に開口を形成し、ドレイン用配線パターン１３の一部を露出させる形態であってもよい。
また、ドレイン用配線パターン１３における第１の絶縁膜１５と第２の絶縁膜１６との間の部分には、ダイオード接続部１３ｂが形成されている。ダイオード接続部１３ｂの詳細は後述する。この基板１０の主面１０ａにおけるゲート用配線パターン１１及びソース用配線パターン１２上には、トランジスタチップ２０が搭載されている。
トランジスタチップ２０は、例えば、縦型のＭＯＳＦＥＴ（Metal Oxide SemiconductorField Effect Transistor）チップであり、表面２０ａ側にゲート電極２１とソース電極２２とを有しており、裏面２０ｂ側にドレイン電極２３を有している。トランジスタチップ２０は、表面２０ａが基板１０の主面１０ａと対向するように、基板１０の主面１０ａ上に表面実装されている。
具体的には、トランジスタチップ２０のゲート電極２１及びソース電極２２は、ペースト半田を用いて、基板１０のゲート用配線パターン１１、ソース用配線パターン１２にそれぞれ接続されている。一方、トランジスタチップ２０のドレイン電極２３は、ボンディングワイヤ２４を用いて、ドレイン用配線パターン１３のトランジスタ接続部１３ａに接続されている。このトランジスタチップ２０と基板１０との間には、ダイオードチップ３０が搭載されている。
ダイオードチップ３０は、例えば、縦型のダイオードチップであり、一方の主面３０ａにアノード電極３１を有しており、他方の主面３０ｂにカソード電極３２を有している。ダイオードチップ３０は、主面３０ａがトランジスタチップ２０の表面２０ａと対向し、主面３０ｂが基板１０の主面１０ａと対向するように、基板１０の主面１０ａ上であってトランジスタチップ２０の表面２０ａ下に表面実装されている。
具体的には、ダイオードチップ３０のアノード電極３１は、ペースト半田を用いて、トランジスタチップ２０のソース電極２２に接続されている。一方、ダイオードチップ３０のカソード電極３２は、ペースト半田を用いて、ドレイン用配線パターン１３のトランジスタ接続部１３ａに接続されている。
より具体的には、ダイオードチップ３０は、ドレイン用配線パターン１３におけるダイオード接続部１３ｂに搭載されている。ダイオード接続部１３ｂは窪んでおり（掘り込まれており）、この窪みにダイオードチップ３０を嵌め込み可能になっている。ダイオード接続部１３ｂの深さは、ダイオードチップ３０のアノード電極３１の高さが基板１０のゲート用配線パターン１１及びソース用配線パターン１２の高さと略同一となるように、調整されている。これにより、トランジスタチップ２０の実装が容易となる。
また、基板１０、トランジスタチップ２０、及び、ダイオードチップ３０によって囲われた空間には、絶縁性樹脂４０が充填されている。これにより、この空間の耐圧性を高めることができる。
絶縁性樹脂４０の一例としては、熱硬化型の液状材料が挙げられる。なお、絶縁性樹脂４０としては、熱伝導率が高い材料が適用してもよい。これにより、トランジスタチップ２０及びダイオードチップ３０の放熱性を高めることができる。
なお、上記したトランジスタチップ２０及びダイオードチップは、ＳｉＣ（SilliconCarbide）、ＧａＮ（Gallium Nitride）、ダイヤモンド等のワイドバンドギャップ半導体からなっている。
次に、従来の半導体装置と比較しつつ、本実施形態の半導体装置の利点を説明する。図５は、従来の半導体装置の平面図であり、図６は、図５に示す半導体装置のVI−VI線に沿った断面図である。図５及び図６に示す従来の半導体装置１Ｘは、主に、トランジスタチップ２０が表裏反対に実装されている点と、ダイオードチップ３０がトランジスタチップ２０と並んで実装されている点とにおいて、第１の実施形態の半導体装置１と相違している。
具体的には、半導体装置１Ｘにおける基板１０Ｘの主面１０ａ上には、絶縁膜１７を介して、ゲート用配線パターン１１Ｘ、ドレイン用配線パターン１３Ｘ、及び、ソース用配線パターン１２Ｘが順に並んで形成されており、ドレイン用配線パターン１３Ｘ上にトランジスタチップ２０及びダイオードチップ３０が並んで搭載されている。
トランジスタチップ２０は、裏面２０ｂが基板１０Ｘの主面１０ａと対向するように、基板１０Ｘの主面１０ａ上に表面実装されている。具体的には、トランジスタチップ２０のドレイン電極２３は、ペースト半田を用いて、ドレイン用配線パターン１３Ｘに接続されており、トランジスタチップ２０のゲート電極２１及びソース電極２２は、ボンディングワイヤ２５，２６をそれぞれ用いて、基板１０のゲート用配線パターン１１Ｘ、ソース用配線パターン１２Ｘにそれぞれ接続されている。
ダイオードチップ３０は、主面３０ｂが基板１０Ｘの主面１０ａと対向するように、基板１０Ｘの主面１０ａ上においてトランジスタチップ２０と並んで表面実装されている。具体的には、ダイオードチップ３０のカソード電極３２は、ペースト半田を用いて、ドレイン用配線パターン１３Ｘに接続されており、ダイオードチップ３０のアノード電極３１は、ボンディングワイヤ２７を用いて、基板１０Ｘのソース用配線パターン１２Ｘに接続されている。
この種の半導体装置１Ｘは、図７に示すインバータ等の電力変換器におけるスイッチング素子１００として用いられることがあり、この場合、大電流を流すために、また、オン抵抗を小さくするために、ソース電極用ワイヤ２６及びアノード電極用ワイヤ２７として、太径ワイヤが用いられたり、複数のワイヤが用いられたりすることとなる。
ところで、近年、低損失な半導体デバイスの開発が進んでおり、半導体チップの小型化が実現されると予想される。例えば、本願発明者らは、半導体材料として従来より広く用いられているＳｉ材料のシート抵抗（単位面積当たりの抵抗）が約３００ｍΩｃｍ２であるのに対し、低損失な半導体材料として注目されているＳｉＣ材料のシート抵抗は約０．３ｍΩｃｍ２、すなわち約１／１０００倍と小さいという知見を得ている（１０００Ｖ耐圧時の理論限界値）。これより、ＳｉＣ材料の半導体デバイスのオン抵抗をＳｉ材料の半導体デバイスと同程度とする場合、ＳｉＣ材料の半導体チップは約１／１０００倍まで小型化が可能であり、また、ＳｉＣ材料の半導体デバイスのオン抵抗をＳｉ材料の半導体デバイスの約１／１００倍まで小さくしても、ＳｉＣ材料の半導体チップは約１／１０倍まで小型化が可能となる。このように、小型な半導体チップをインバータ等のスイッチング素子に適用する場合、小型な半導体チップを複数並列に接続することとなる。
しかしながら、半導体チップの小型化に伴って電極も小さくなるので、ソース電極用ワイヤ及びアノード電極ワイヤとして、太径ワイヤを用いたり、複数のワイヤを用いたりすることが困難となる。例えば、ソース電極用ワイヤ及びアノード電極ワイヤとして、細径ワイヤを１本だけしか用いることができなくなると、ワイヤによる電流制限が生じたり、オン抵抗が増加したりしてしまう。
また、小型な半導体チップを複数並列接続すると、ゲート電極用ワイヤ、ソース電極用ワイヤ、及び、アノード電極ワイヤの３種のワイヤが多数設けられることとなり、ワイヤのインダクタンス（例えば、相互インダクタンス成分）が増加してしまい、半導体素子の高周波動作を阻害してしまう。
これらの問題点に関し、本実施形態の半導体装置１によれば、縦型のトランジスタチップ２０における比較的大きなドレイン電極２３のみをワイヤ接続するので、トランジスタチップ２０及びダイオードチップ３０を小型化しても、太径ワイヤを用いたり、複数のワイヤを用いたりすることができる。したがって、ワイヤによる電流制限、及び、オン抵抗の増加を低減することができる。
また、本実施形態の半導体装置１によれば、ドレイン電極用ワイヤ２４のみを設けるだけであり、ワイヤ本数を比較的に減らすことができるので、ワイヤのインダクタンスの増加を低減することができる。その結果、半導体素子の高周波動作を阻害してしまうことを抑制することができる。また、ワイヤのための実装工数を低減することができ、工程不良率の増加を低減することができる。
ところで、従来のＳｉ材料を用いた半導体デバイスは、比較的に高損失（シート抵抗大）な半導体デバイスであるため、オン抵抗を低減するために比較的に大きな半導体チップ構成とする必要があった。また、この半導体デバイスでは、オン抵抗に起因する発熱を放熱するために、比較的に大きなドレイン電極を基板に表面実装する必要があった。
一方、本実施形態のように、ワイドバンドギャップ半導体材料を用いた半導体デバイスは、比較的に低損失（シート抵抗小）な半導体デバイスであるので、半導体チップの小型化が可能である。また、この半導体デバイスでは、自己発熱が少ないので、ドレイン電極を基板に表面実装する必要がなく、その結果、本発明の構成を取り得ることが可能となる。
［第２の実施形態］
図３は、本発明の第２の実施形態に係る半導体装置の平面図であり、図４は、図３に示す半導体装置のIV−IV線に沿った断面図である。図３及び図４に示す半導体装置１Ａは、基板１０Ａと、トランジスタチップ２０とを備えている。すなわち、半導体装置１Ａは、ダイオードチップ３０を備えていない点で第１の実施形態の半導体装置１と相違している。
基板１０Ａは、ドレイン用配線パターン１３に代えてドレイン用配線パターン１３Ａを備えている点で第１の実施形態の基板１０と相違している。ドレイン用配線パターン１３Ａは、第１の絶縁膜１５と第２の絶縁膜１６との間の部分に、ダイオード接続部１３ｂが形成されていない点で、すなわち、ダイオードチップを嵌め込むための窪みが形成されていない点で第１の実施形態のドレイン用配線パターン１３と相違している。
この半導体装置１Ａをインバータ等のスイッチング素子に適用する場合、トランジスタチップ２０内の寄生ダイオードがフライホイールダイオードとして機能することとなる。
なお、トランジスタチップ２０内に、ソース電極に接続されたアノードとドレイン電極に接続されたカソードとを有するダイオードを一体的に形成してもよい。
この第２の実施形態の半導体装置１Ａでも、第１の実施形態の半導体装置１と同様な利点を得ることができる。
なお、本発明は上記した本実施形態に限定されることなく種々の変形が可能である。例えば、本実施形態では、トランジスタチップとしてＭＯＳＦＥＴを例示したが、本発明の特徴は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）等の縦型形状を取り得る全てのトランジスタチップに適用可能である。
また、第１の実施形態では、基板、トランジスタチップ、及び、ダイオードチップによって囲われた空間が絶縁性樹脂で充填される形態を例示したが、少なくともダイオードチップの周囲が絶縁性樹脂で覆われる形態であっても、上記空間の耐圧性を高めることが可能である。
また、第２の実施形態では、第１の実施形態と同様に、基板上にドレイン用配線パターンを形成した後に、その上に絶縁膜を介してゲート用配線パターン及びソース用配線パターンを形成したが、図５〜６に示す従来例と同様に、基板上にドレイン用配線パターン、ゲート用配線パターン及びソース用配線パターンを並べて形成してもよい。
１，１Ａ，１Ｘ…半導体装置、１０，１０Ｘ…基板、１０ａ…基板の主面、１１，１１Ｘ…ゲート用配線パターン（第１の配線パターン）、１２，１２Ｘ…ソース用配線パターン（第２の配線パターン）、１３，１３Ｘ…ドレイン用配線パターン（第３の配線パターン）、１３ａ…トランジスタ接続部、１３ｂ…ダイオード接続部、１５…第１の絶縁膜、１６…第２の絶縁膜、１７…絶縁膜、２０…トランジスタチップ、２０ａ…トランジスタチップの表面、２０ｂ…トランジスタチップの裏面、２１…ゲート電極、２２…ソース電極（ソース又はエミッタ電極）、２３…ドレイン電極（ドレイン又はコレクタ電極）、２４，２５，２６，２７…ボンディングワイヤ、３０…ダイオードチップ、３０ａ…ダイオードチップの一方の主面、３０ｂ…ダイオードチップの他方の主面、３１…アノード電極、３２…カソード電極、４０…絶縁性樹脂、１００…スイッチング素子。

Claims (6)

  1. 主面上に第１〜第３の配線パターンが形成された基板と、
    表面にゲート電極及びソース又はエミッタ電極を有し、裏面にドレイン又はコレクタ電極を有する縦型のトランジスタチップと、
    一方の主面にアノード電極を有し、他方の主面にカソード電極を有する縦型のダイオードチップと、
    を備え、
    前記トランジスタチップは、前記表面が前記基板の前記主面と対向するように、前記基板の前記第１及び第２の配線パターン上に搭載されることにより、前記ゲート電極及び前記ソース又はエミッタ電極が、前記第１の配線パターン及び前記第２の配線パターンにそれぞれ接続されており、
    前記トランジスタチップの前記ドレイン又はコレクタ電極は、ワイヤを用いて、前記基板の前記第３の配線パターンに接続されており、
    前記ダイオードチップは、前記基板の前記主面と前記トランジスタチップの前記表面との間において、前記基板の前記第３の配線パターン上、かつ、前記トランジスタチップの前記ソース又はエミッタ電極下に搭載されることにより、前記アノード電極及び前記カソード電極が、前記ソース又はエミッタ電極及び前記第３の配線パターンにそれぞれ接続されている、
    半導体装置。
  2. 前記第３の配線パターン上には、第１の絶縁膜を介して前記第１の配線パターンが形成されると共に、第２の絶縁膜を介して前記第２の配線パターンが形成されており、
    前記第３の配線パターンにおける前記第２の配線パターンに対して前記第１の配線パターンと反対側の部分には、前記トランジスタチップの前記ドレイン又はコレクタ電極からの前記ワイヤとの接続のために前記第３の配線パターンが露出したトランジスタ接続部が形成されており、
    前記第３の配線パターンにおける前記第１の絶縁膜と前記第２の絶縁膜との間の部分には、前記ダイオードチップの前記カソード電極との接続のために前記第３の配線パターンが露出したダイオード接続部が形成されている、
    請求項１に記載の半導体装置。
  3. 前記第３の配線パターンにおける前記ダイオード接続部は、前記ダイオードチップを嵌め込み可能に窪んでいる、請求項２に記載の半導体装置。
  4. 少なくとも前記ダイオードチップの周囲は、絶縁性樹脂で覆われている、請求項１〜３の何れか１項に記載の半導体装置。
  5. 前記基板、前記トランジスタチップ、及び、前記ダイオードチップによって囲われた空間には、絶縁性樹脂が充填されている、請求項４に記載の半導体装置。
  6. 前記トランジスタチップの材料は、ワイドバンドギャップ半導体を含む、請求項１〜５の何れか１項に記載の半導体装置。
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