JP6269417B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 161
- 239000011347 resin Substances 0.000 claims description 36
- 229920005989 resin Polymers 0.000 claims description 36
- 229910000679 solder Inorganic materials 0.000 description 19
- 238000007789 sealing Methods 0.000 description 8
- 230000015556 catabolic process Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 6
- 239000000758 substrate Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 4
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000017525 heat dissipation Effects 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
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- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
- H01L2224/0601—Structure
- H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Description
本発明は、半導体装置に関する。
従来から、分割可能な半導体装置が提案されている。基板の一方の面に複数の半導体素子が接合され、基板の他方の面に分割溝が形成され、複数の半導体素子を封止する樹脂のうち、分割溝に対応する位置で、樹脂に分割窪みを形成する。このような構成により、半導体装置を分割して断片化する際に、封止樹脂のばり、及び封止樹脂の欠けを防止している。（例えば、特許文献１参照）。
しかし、従来の半導体装置では、基板に分割溝が形成されているため、半導体装置を分割する際、基板にクラックが発生し、耐圧が低下してしまうという問題点があった。
本発明は上記した問題点を解決するためになされたものであり、半導体装置を分割して断片化する場合においても、耐圧が低下しない半導体装置を得ることを目的とするものである。
本発明に係る半導体装置は、ヒートシンクと、第１半導体装置と、第２半導体装置と、
樹脂を備え、第１半導体装置は、ヒートシンクと、ヒートシンクに設けられた半導体素子
を含む第１回路部を有し、第２半導体装置は、ヒートシンクと、ヒートシンクに設けられ
た半導体素子を含む第２回路部を有し、樹脂は、第１回路部、第２回路部、及びヒートシ
ンクを封止し、第１半導体装置と第２半導体装置に分割するための起点となる分割窪みを有し、ヒートシンクの分割窪みに対応する位置は、分割窪みによりヒートシンクの表面が露出されることを特徴として備えている。
樹脂を備え、第１半導体装置は、ヒートシンクと、ヒートシンクに設けられた半導体素子
を含む第１回路部を有し、第２半導体装置は、ヒートシンクと、ヒートシンクに設けられ
た半導体素子を含む第２回路部を有し、樹脂は、第１回路部、第２回路部、及びヒートシ
ンクを封止し、第１半導体装置と第２半導体装置に分割するための起点となる分割窪みを有し、ヒートシンクの分割窪みに対応する位置は、分割窪みによりヒートシンクの表面が露出されることを特徴として備えている。
本発明に係る半導体装置によれば、第１半導体装置と第２半導体装置に分割するための起点となる分割窪みを樹脂に設け、半導体装置を分割して断片化する場合において、基板ではなく、耐圧に寄与しない導電性ヒートシンクを分割するため、耐圧が低下することを防止できる半導体装置を得られる。
実施の形態１
実施の形態１における半導体装置について説明する。図１は、実施の形態１の半導体装置において樹脂を封止していない状態を示す平面図である。図２は、実施の形態１の半導体装置において樹脂を封止している状態を示す平面図である。なお、図１、２において、同一符号は同一又は相当部分を示す。以下の図面においても同様である。第１回路部５１及び第２回路部５２は、ヒートシンク８０に接続されていることを特徴とする。半導体装置１００は、第１回路部５１、第２回路部５２、及びヒートシンク８０を樹脂８１により封止されることで構成される。なお、ここでの封止とは、第１回路部５１、第２回路部５２、及びヒートシンク８０の全てを樹脂８１で覆うことに限らず、それぞれの一部を封止することも含む。ヒートシンク８０は、半導体素子で発生した熱を放熱する。また、ヒートシンク８０は、電流経路でもあり、導電性をもつＣｕ、Ａｌなどを材料とする。
実施の形態１における半導体装置について説明する。図１は、実施の形態１の半導体装置において樹脂を封止していない状態を示す平面図である。図２は、実施の形態１の半導体装置において樹脂を封止している状態を示す平面図である。なお、図１、２において、同一符号は同一又は相当部分を示す。以下の図面においても同様である。第１回路部５１及び第２回路部５２は、ヒートシンク８０に接続されていることを特徴とする。半導体装置１００は、第１回路部５１、第２回路部５２、及びヒートシンク８０を樹脂８１により封止されることで構成される。なお、ここでの封止とは、第１回路部５１、第２回路部５２、及びヒートシンク８０の全てを樹脂８１で覆うことに限らず、それぞれの一部を封止することも含む。ヒートシンク８０は、半導体素子で発生した熱を放熱する。また、ヒートシンク８０は、電流経路でもあり、導電性をもつＣｕ、Ａｌなどを材料とする。
第１回路部５１について説明する。第１回路部５１は、半導体素子、第２主端子２、制御端子５を備えている。また、第１回路部５１は、第１主端子１を備える。第１主端子１は、電流経路であり、はんだを介してヒートシンク８０と接合により電気的に接続される。また、はんだに限らず、ワイヤーボンディングにより第１主端子１とヒートシンク８０が電気的に接続されてもよい。なお、第１主端子１を備えずに、ヒートシンク８０を主端子として使用してもよい。半導体素子は、表裏に電極が形成され電流を流す半導体チップで、例えば、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）３、Ｄｉ（Ｄｉｏｄｅ）４、又はこれらを組み合わせたものであり、はんだを介してヒートシンク８０の上面と接合により電気的に接続される。また、半導体素子は、ＩＧＢＴ、ＤｉではなくＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）等であってもよい。第２主端子２は、電流経路であり、はんだを介して半導体素子の上面と接合により電気的に接続される。また、はんだに限らず、ワイヤーボンディングにより半導体素子と第２主端子２が電気的に接続されてもよい。また、半導体素子と第２主端子２の接合には、ＵＳ（Ｕｌｔｒａ Ｓｏｎｉｃ）接合を用いてもよい。制御端子５は、半導体素子を制御する端子であり、ワイヤーボンディングによって、半導体素子と電気的に接続される。また、半導体素子と制御端子５は、ワイヤーボンディングに限らず、はんだとの接合により電気的に接続されてもよい。なお、図１、図２の例では、制御端子５は、半導体素子としてのＩＧＢＴ３のゲート電極及びエミッタ電極に接続される。第２回路部５２は、第１回路部５１と同様の構成であるため、説明を省略する。
図２に示すように、樹脂８１は、第１回路部５１と第２回路部５２の間に分割窪み８２（第１の分割窪み）を有し、第１回路部５１と第２回路部５２を封止しており、周辺に比べて樹脂８１が窪み、凹の形状となっている。ただし、図２に示すように、第１主端子１、第２主端子２、第３主端子１１、第４主端子１２、制御端子５、制御端子１５の一部は封止せずに、樹脂外部との接続端子として使用する。また、放熱性を向上させる目的で、ヒートシンク８０の下面は、樹脂８１により封止されていない。
図３は、実施の形態１の半導体装置の内部結線を示す図である。第１回路部５１は、ＩＧＢＴ３とＤｉ４により並列回路を形成している。第１回路部５１において、第１主端子１がＩＧＢＴ３のコレクタ電極３ｂ及びＤｉ４のカソード電極４ａと接続され、第２主端子２がＩＧＢＴ３のエミッタ電極３ｃ及びＤｉ４のアノード電極４ｂと接続される。制御端子５は、ＩＧＢＴ３のゲート電極３ａ及びエミッタ電極３ｃと接続されている。第２回路部５２は、ＩＧＢＴ１３とＤｉ１４により並列回路を形成している。第２回路部５２において、第３主端子１１がＩＧＢＴ１３のコレクタ電極１３ｂ及びＤｉ１４のカソード電極１４ａと接続され、第４主端子１２がＩＧＢＴ１３のエミッタ電極１３ｃ及びＤｉ１４のアノード電極１４ｂと接続されている。制御端子１５は、ＩＧＢＴ１３のゲート電極１３ａ及びエミッタ電極１３ｃと接続されている。
図４は、実施の形態１の半導体装置の断面図である。また、図４の断面図は、図２におけるＡ−Ａ’線で切断した断面図である。はんだ６は、ＩＧＢＴ３とヒートシンク８０を接合する接合材である。はんだ７は、ＩＧＢＴ３と第２主端子２を接合する接合材である。はんだ１６は、ＩＧＢＴ１３とヒートシンク８０を接合する接合材である。はんだ１７は、ＩＧＢＴ１３と第４主端子１２を接合する接合材である。分割窪み８２は、第１回路部５１と第２回路部５２の間に設けられており、第１半導体装置と、第２半導体装置に分割するための起点となる。第１半導体装置は、ヒートシンク８０とヒートシンク８０に設けられた半導体素子を含む第１回路部５１とを有している。第２半導体装置は、ヒートシンク８０とヒートシンク８０に設けられた半導体素子を含む第２回路部５２とを有している。図４では、分割窪み８２は、ヒートシンク８０の一部を覆っているが、分割窪み８２は、ヒートシンク８０の一部を覆わずに露出させてもよい。このような構成にすることで、放熱性が向上すると共に、半導体装置が分割窪み８２を起点に分割される際に、樹脂８１の欠けを防止して絶縁耐量低下を防ぐことができる。
次に、このように構成された半導体装置における分割方法について説明する。第１回路部５１と第２回路部５２の間にある分割窪み８２を起点にして、ヒートシンク８０を分割することで、第１回路部５１により構成される第１半導体装置と、第２回路部５２により構成される第２半導体装置に分けることができる。
半導体装置を使用する際は、そのままの状態で使用又は任意の容量を持つ半導体装置に分割して使用できる。そのままの状態で使用した場合は、半導体装置を分割せずに第１回路部５１と第２回路部５２を並列接続して大容量の半導体装置として使用する。例えば、２００Ａ／６００Ｖの半導体装置１片を分割せずに並列回路として使用するなどである。半導体装置を分割して使用する場合は、小容量の半導体装置として使用する。例えば、第１回路部５１と第２回路部５２を並列接続して使用していた２００Ａ／６００Ｖの半導体装置を分割して、１００Ａ／６００Ｖの半導体装置を２片にして使用する。このように、容量に合わせて分割するか否かを決定して使用することができるため、半導体装置の搭載スペースを効率良く利用できる。
この実施の形態１によれば、ヒートシンク８０を封止する樹脂８１は、第１回路部５１と第２回路部５２の間に分割窪み８２を有しており、半導体装置を分割して断片化する場合において、耐圧に寄与しない導電性のヒートシンク８０を分割することで耐圧が低下することを防止できる。
図５は、実施の形態１の半導体装置の他の例を示す断面図である。さらに、実施の形態１における半導体装置にあっては、分割窪み８２に対応する位置にあるヒートシンク８０の一部に、分割溝８３を設けても良い。対応する位置とは、例えば、ヒートシンク８０のうち、分割窪み８２により上面が露出される位置のことである。また、ヒートシンク８０の上面のうち、分割窪み８２の下方の位置である。分割溝８３は、金属疲労や裁断を考慮してサイズ等を決定する。例えば、分割する際、ダイシングブレードや糸鋸などの分割手段によって分割溝８３を設けるヒートシンク８０の厚みを変更する。
このように構成された半導体装置にあっては、半導体装置を分割して断片化する場合において、ヒートシンクの一部に分割溝８３を設けることで、分割が容易になるという効果を奏する。
さらに、実施の形態１における半導体装置にあっては、分割窪み８２に対応する位置にあるヒートシンク８０の一部に複数の穴を設けても良い。例として、複数の穴は波線状に設けてもよい。複数の穴は、金属疲労や裁断を考慮してサイズ等を決定する。
このように構成された半導体装置にあっては、半導体装置を分割して断片化する場合において、ヒートシンク８０の一部に複数の穴を設けることで、分割が容易になるという効果を奏する。
実施の形態２
実施の形態２の半導体装置について説明する。図６は、実施の形態２の半導体装置において樹脂を封止していない状態を示す平面図である。図７は、実施の形態２の半導体装置において樹脂を封止している状態を示す平面図である。この実施の形態２の半導体装置は実施の形態１の半導体装置が、第１回路部５１と第２回路部５２により構成されるのに対して、第１回路部から第３回路部まで設けられており、第１回路部５１、第２回路部５２、及び第３回路部５３は、ヒートシンク８０に接続されていることを特徴とする点で実施の形態１と異なる。第１回路部５１、第２回路部５２、及び第３回路部５３は、実施の形態１と同様であるため、説明を省略する。
実施の形態２の半導体装置について説明する。図６は、実施の形態２の半導体装置において樹脂を封止していない状態を示す平面図である。図７は、実施の形態２の半導体装置において樹脂を封止している状態を示す平面図である。この実施の形態２の半導体装置は実施の形態１の半導体装置が、第１回路部５１と第２回路部５２により構成されるのに対して、第１回路部から第３回路部まで設けられており、第１回路部５１、第２回路部５２、及び第３回路部５３は、ヒートシンク８０に接続されていることを特徴とする点で実施の形態１と異なる。第１回路部５１、第２回路部５２、及び第３回路部５３は、実施の形態１と同様であるため、説明を省略する。
この実施の形態２によれば、半導体素子と接合されたヒートシンク８０を封止する樹脂８１は、第１回路部５１と第２回路部５２と第３回路部５３の間にそれぞれ分割窪み８２を設けており、半導体装置を分割して断片化する場合においても、耐圧に寄与しない導電性のヒートシンク８０を分割することで耐圧が低下することを防止できる効果を奏する。
実施の形態３
実施の形態３の半導体装置について説明する。図８は、実施の形態３の半導体装置において樹脂を封止していない状態を示す平面図である。図９は、実施の形態３の半導体装置において樹脂を封止している状態を示す平面図である。この実施の形態３の半導体装置は実施の形態２の半導体装置で、第２主端子２、第４主端子１２、及び第６主端子２２が別々に設けられているのに対して、第２主端子２、第４主端子１２、及び第６主端子２２が一体となった主端子４０が設けられている点で、実施の形態２の半導体装置と異なる。第１回路部５１、第２回路部５２、及び第３回路部５３は、実施の形態２と同様であるため、説明を省略する。
実施の形態３の半導体装置について説明する。図８は、実施の形態３の半導体装置において樹脂を封止していない状態を示す平面図である。図９は、実施の形態３の半導体装置において樹脂を封止している状態を示す平面図である。この実施の形態３の半導体装置は実施の形態２の半導体装置で、第２主端子２、第４主端子１２、及び第６主端子２２が別々に設けられているのに対して、第２主端子２、第４主端子１２、及び第６主端子２２が一体となった主端子４０が設けられている点で、実施の形態２の半導体装置と異なる。第１回路部５１、第２回路部５２、及び第３回路部５３は、実施の形態２と同様であるため、説明を省略する。
主端子４０は、電流経路であり、はんだを介して半導体素子の上面と接合により電気的に接続される。また、はんだに限らず、ワイヤーボンディングにより半導体素子と主端子４０が電気的に接続されてもよい。また、半導体素子と主端子４０の接合には、ＵＳ（Ｕｌｔｒａ Ｓｏｎｉｃ）接合を用いてもよい。
図１０は、実施の形態３の半導体装置の内部結線を示す図である。主端子４０は、ＩＧＢＴ３のエミッタ電極３ｃ、Ｄｉ４のアノード電極４ｂ、ＩＧＢＴ１３のエミッタ電極１３ｃ、Ｄｉ１４のアノード電極１４ｂ、ＩＧＢＴ２３のエミッタ電極２３ｃ、Ｄｉ２４のアノード電極２４ｂと接続している。そのため、第１回路部５１と第２回路部５２と第３回路部５３は、主端子４０によって並列回路を形成するように接続されている。
この実施の形態３によれば、第１回路部５１と第２回路部５２と第３回路部５３の間にそれぞれ分割窪み８２を設けているため、半導体装置を分割して断片化する場合においても、耐圧に寄与しない導電性のヒートシンク８０を分割することから耐圧が低下することを防止できる効果を奏する。
さらに、第１回路部５１と第２回路部５２と第３回路部５３で共用される一体的な端子である主端子４０によって接続されており、配線長が短くなるため、配線インダクタンスを低減し、半導体装置の動作時に起きるサージ電圧を抑制することができる。
実施の形態４
実施の形態４の半導体装置について説明する。図１１は、実施の形態４の半導体装置において樹脂を封止していない状態を示す平面図である。図１２は、実施の形態４の半導体装置において樹脂を封止している状態を示す平面図である。この実施の形態４の半導体装置は、実施の形態３の半導体装置において、第１回路部、第２回路部、及び第３回路部が並列に接続されるのに対して、第１回路部５１と第２回路部５２が直列に接続されてハーフブリッジ回路を形成し、第３回路部５３と第４回路部５４が直列に接続されてハーフブリッジ回路を形成し、ハーフブリッジ回路のハイサイド側である第２回路部５２と第３回路部５３が並列に接続されている点で、実施の形態３の半導体装置と異なる。
実施の形態４の半導体装置について説明する。図１１は、実施の形態４の半導体装置において樹脂を封止していない状態を示す平面図である。図１２は、実施の形態４の半導体装置において樹脂を封止している状態を示す平面図である。この実施の形態４の半導体装置は、実施の形態３の半導体装置において、第１回路部、第２回路部、及び第３回路部が並列に接続されるのに対して、第１回路部５１と第２回路部５２が直列に接続されてハーフブリッジ回路を形成し、第３回路部５３と第４回路部５４が直列に接続されてハーフブリッジ回路を形成し、ハーフブリッジ回路のハイサイド側である第２回路部５２と第３回路部５３が並列に接続されている点で、実施の形態３の半導体装置と異なる。
第１回路部５１は、ヒートシンク８６（第１のヒートシンク）に接続され、第２回路部５２及び第３回路部５３は、ヒートシンク８０（第２のヒートシンク）に接続され、第４回路部５４は、ヒートシンク８７（第３のヒートシンク）に接続され、第４主端子１２及び第６主端子２２が主端子４０として一体となって設けられていることを特徴とする。ヒートシンク８６及びヒートシンク８７は、ヒートシンク８０と同様のものである。半導体装置１０３は、第１回路部５１と第２回路部５２と第３回路部５３と第４回路部５４を樹脂８１により封止されることで構成される。第１回路部５１、第２回路部５２、第３回路部５３、第４回路部５４は、実施の形態３と同様であるため、説明を省略する。
主端子４０は、電流経路であり、はんだを介してヒートシンク８６及びヒートシンク８７と接合により電気的に接続され、半導体素子であるＩＧＢＴ１３及びＩＧＢＴ２３の上面とはんだを介して接合により電気的に接続される。また、はんだに限らず、ワイヤーボンディングにより半導体素子と主端子４０が電気的に接続されてもよい。また、半導体素子と主端子４０の接合には、ＵＳ（Ｕｌｔｒａ Ｓｏｎｉｃ）接合を用いてもよい。ヒートシンク８６及びヒートシンク８７と主端子４０の接合に関しても同様である。
図１３は、実施の形態４の半導体装置の内部結線を示す図である。主端子４０は、ＩＧＢＴ３のコレクタ電極３ｂ、Ｄｉ４のカソード電極４ａ、ＩＧＢＴ１３のエミッタ電極１３ｃ、Ｄｉ１４のアノード電極１４ｂ、ＩＧＢＴ２３のエミッタ電極２３ｃ、Ｄｉ２４のアノード電極２４ｂ、ＩＧＢＴ３３のコレクタ電極３３ｂ、Ｄｉ３４のカソード電極３４ａと接続している。そのため、第１回路部５１と第２回路部５２は、主端子４０によって直列に接続されてハーフブリッジ回路を形成する。第３回路部５３と第４回路部５４も、同様である。また、ハーフブリッジ回路のハイサイド側である第２回路部５２と第３回路部５３は、主端子４０によって並列回路を形成するように接続されている。
次に、このように構成された半導体装置における分割方法について説明する。第１回路部５１と第２回路部５２と第３回路部５３と第４回路部５４の間にそれぞれある分割窪み８２（第１の分割窪み、第２の分割窪み、第３の分割窪み）を起点にして、主端子４０及びヒートシンク８０を分割する。分割方法の組み合わせは３種類であり、第１回路部５１と第２回路部５２の間又は第３回路部５３と第４回路部５４の間で分割する方法と、第２回路部５２と第３回路部５３の間で分割する方法と、第１回路部５１と第２回路部５２と第３回路部５３と第４回路部５４のそれぞれの間で分割する方法がある。第１回路部５１と第２回路部５２と第３回路部５３と第４回路部５４のそれぞれの間で分割することで、第１回路部５１により構成される第１半導体装置と、第２回路部５２により構成される第２半導体装置と第３回路部５３により構成される第３半導体装置と、第４回路部５４により構成される第４半導体装置に分けることができる。また、分割した回路部を組み合わせて、任意の回路を組むことができるため、半導体装置の搭載スペースを効率良く使用できる。第２回路部５２と第３回路部５３の間で分割することで、半導体装置は、ハーフブリッジ回路を形成できる。第１回路部５１と第２回路部５２の間で分割することで、ハーフブリッジ回路におけるハイサイド側の容量をローサイド側の容量と比較して大きくすることができる。また、第３回路部５３と第４回路部５４の間でも同様である。
この実施の形態４においても、第２回路部５２と第３回路部５３の間に分割窪み８２を設けているため、半導体装置を分割して断片化する場合においても、耐圧に寄与しない導電性のヒートシンク８０を分割することから耐圧が低下することを防止できる効果を奏する。
さらに、第２回路部５２と第３回路部５３の間で分割することにより、樹脂外部で結線せずに半導体装置を第１回路部５２と第２回路部５２によるハーフブリッジ回路、及び、第３回路部５３と第４回路部５４によるハーフブリッジ回路を形成することができる。このような構成にすることで、配線長が短くなるため、配線インダクタンスを低減し、半導体装置の動作時に起きるサージ電圧を抑制することができる。
１ 第１主端子、２ 第２主端子、３ ＩＧＢＴ、３ａ ゲート電極、３ｂ コレクタ電極、３ｃ エミッタ電極、４ Ｄｉ、４ａ カソード電極、４ｂ アノード電極、５ 制御端子、６ はんだ、７ はんだ、１１ 第３主端子、１２ 第４主端子、１３ ＩＧＢＴ、１３ａ ゲート電極、１３ｂ コレクタ電極、１３ｃ エミッタ電極、１４ Ｄｉ、１４ａ カソード電極、１４ｂ アノード電極、１５ 制御端子、１６ はんだ、１７ はんだ、２１ 第５主端子、２２ 第６主端子、２３ ＩＧＢＴ、２３ａ ゲート電極、２３ｂ コレクタ電極、２３ｃ エミッタ電極、２４ Ｄｉ、２４ａ カソード電極、２４ｂ アノード電極、２５ 制御端子、３１ 第７主端子、３２ 第８主端子、３３ ＩＧＢＴ、３３ａ ゲート電極、３３ｂ コレクタ電極、３３ｃ エミッタ電極、３４ Ｄｉ、３４ａ カソード電極、３４ｂ アノード電極、３５ 制御端子、４０ 主端子、５１ 第１回路部、５２ 第２回路部、５３ 第３回路部、５４ 第４回路部、８０ ヒートシンク、８１ 樹脂、８２ 分割窪み、８３ 分割溝、８６ ヒートシンク、８７ ヒートシンク、１００ 半導体装置、１０１ 半導体装置、１０２ 半導体装置、１０３ 半導体装置。
Claims (5)
- ヒートシンクと、
前記ヒートシンクと、前記ヒートシンクに設けられた半導体素子を含む第１回路部とを
有する第１半導体装置と、
前記ヒートシンクと、前記ヒートシンクに設けられた半導体素子を含む第２回路部とを
有する第２半導体装置と、
前記第１回路部、前記第２回路部、及び前記ヒートシンクを覆い、前記第１半導体装置
と前記第２半導体装置と、に分割するための起点となる分割窪みを有する樹脂と、
前記ヒートシンクの前記分割窪みに対応する位置は、前記分割窪みにより前記ヒートシ
ンクの表面が露出されることを特徴とする半導体装置。 - 前記ヒートシンクの前記分割窪みに対応する位置には、溝が設けられていることを特徴
とする請求項１に記載の半導体装置。 - 前記ヒートシンクの前記分割窪みに対応する位置には、複数の穴が開いていることを特
徴とする請求項１に記載の半導体装置。 - ヒートシンクと、
前記ヒートシンクと、前記ヒートシンクに設けられた半導体素子を含む第１回路部とを
有する第１半導体装置と、
前記ヒートシンクと、前記ヒートシンクに設けられた半導体素子を含む第２回路部とを
有する第２半導体装置と、
前記第１回路部、前記第２回路部、及び前記ヒートシンクを覆い、前記第１半導体装置
と前記第２半導体装置と、に分割するための起点となる分割窪みを有する樹脂と、
前記第１回路部及び前記第２回路部は、前記第１回路部及び前記第２回路部で共用され
る端子を有し、前記第１回路部及び前記第２回路部が並列回路を構成することを特徴とす
る半導体装置。 - 第１のヒートシンクと、
第２のヒートシンクと、
第３のヒートシンクと、
前記第１のヒートシンクと、前記第１のヒートシンクに設けられた半導体素子を含む第
１回路部とを有する第１半導体装置と、
前記第１のヒートシンクと、前記第１のヒートシンクに設けられた半導体素子を含む第
２回路部とを有する第２半導体装置と、
前記第２のヒートシンクと、前記第２のヒートシンクに設けられた半導体素子を含む第
３回路部とを有する第３半導体装置と、
前記第３のヒートシンクと、前記第３のヒートシンクに設けられた半導体素子を含む第
４回路部とを有する第４半導体装置と、
前記第１回路部、前記第２回路部、前記第３回路部、及び前記第４回路部で共用され、
前記第１回路部と前記第２回路部とを並列に接続し、前記第１回路部と前記第３回路部と
を直列に接続し、前記第２回路部と前記第４回路部とを直列に接続する端子と、
前記第１回路部、前記第２回路部、前記第３回路部、前記第４回路部、前記第１のヒー
トシンク、前記第２のヒートシンク、及び前記第３のヒートシンクを覆い、前記第１半導
体装置と前記第２半導体装置に分割するための起点となる第１分割窪み、前記第１半導体
装置と前記第３半導体装置に分割するための起点となる第２分割窪み、及び前記第２半導
体装置と前記第４半導体装置に分割するための起点となる第３分割窪みを有する樹脂と、
を備えたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014196370A JP6269417B2 (ja) | 2014-09-26 | 2014-09-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014196370A JP6269417B2 (ja) | 2014-09-26 | 2014-09-26 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2016072257A JP2016072257A (ja) | 2016-05-09 |
| JP6269417B2 true JP6269417B2 (ja) | 2018-01-31 |
Family
ID=55867207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014196370A Active JP6269417B2 (ja) | 2014-09-26 | 2014-09-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP6269417B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113707632A (zh) * | 2021-08-30 | 2021-11-26 | 中国振华集团永光电子有限公司（国营第八七三厂） | 一种三端整流电路模块及其制造方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0671063B2 (ja) * | 1989-09-11 | 1994-09-07 | 株式会社東芝 | 大電力半導体装置 |
| JP3660854B2 (ja) * | 2000-04-13 | 2005-06-15 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| JP2003133262A (ja) * | 2001-10-26 | 2003-05-09 | Matsushita Electric Ind Co Ltd | 半導体パッケージの製造方法 |
| JP2005333044A (ja) * | 2004-05-21 | 2005-12-02 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2006100298A (ja) * | 2004-09-28 | 2006-04-13 | Sumitomo Metal Electronics Devices Inc | 半導体素子収納用パッケージ集合体 |
| JP4539773B2 (ja) * | 2008-03-07 | 2010-09-08 | 株式会社デンソー | 半導体装置およびその製造方法 |
| JP2011258733A (ja) * | 2010-06-09 | 2011-12-22 | Casio Comput Co Ltd | 半導体装置及び半導体装置の製造方法 |
| JP2013225595A (ja) * | 2012-04-20 | 2013-10-31 | Shinko Electric Ind Co Ltd | リードフレーム及び半導体パッケージ並びにそれらの製造方法 |
| JP2014033060A (ja) * | 2012-08-03 | 2014-02-20 | Mitsubishi Electric Corp | 電力用半導体装置モジュール |
-
2014
- 2014-09-26 JP JP2014196370A patent/JP6269417B2/ja active Active
Also Published As
| Publication number | Publication date |
|---|---|
| JP2016072257A (ja) | 2016-05-09 |
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