JP2003133262A - 半導体パッケージの製造方法 - Google Patents

半導体パッケージの製造方法

Info

Publication number
JP2003133262A
JP2003133262A JP2001328444A JP2001328444A JP2003133262A JP 2003133262 A JP2003133262 A JP 2003133262A JP 2001328444 A JP2001328444 A JP 2001328444A JP 2001328444 A JP2001328444 A JP 2001328444A JP 2003133262 A JP2003133262 A JP 2003133262A
Authority
JP
Japan
Prior art keywords
semiconductor package
manufacturing
semiconductor
sealing resin
dividing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001328444A
Other languages
English (en)
Inventor
Kenji Maeda
健児 前田
Yoshiyuki Arai
良之 新井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP2001328444A priority Critical patent/JP2003133262A/ja
Publication of JP2003133262A publication Critical patent/JP2003133262A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151Die mounting substrate
    • H01L2924/1515Shape
    • H01L2924/15158Shape the die mounting substrate being other than a cuboid
    • H01L2924/15159Side view
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation
    • H01L2924/1815Shape

Abstract

(57)【要約】 【課題】 製造コストを抑制しつつ、半導体パッケージ
分割時の封止樹脂のばりや欠けの発生を防止できる半導
体パッケージの製造方法を提供することを目的とする。 【解決手段】 封止樹脂3の分割する場所にあらかじ
め、分割窪み4を形成し、その分割窪み4に沿って半導
体パッケージを分割するため、半導体パッケージの分割
時に特別な工程や部材を必要とすることなく、封止樹脂
3を所定の箇所で破断することが容易となり、製造コス
トを抑制しつつ、半導体パッケージの分割時の封止樹脂
3のばりや欠けの発生を防止することができる。また、
分割窪み4を目印にすることにより、分割後の半導体パ
ッケージの平面サイズの良否検査を容易に実現できる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、複数の半導体素子
を一度に樹脂封止して個々の半導体素子毎に分割する半
導体パッケージの製造方法に関する。
【0002】
【従来の技術】近年、半導体パッケージの小型化に伴っ
て半導体パッケージを効率的に量産するために、1つの
基板に多数の半導体素子あるいは回路部品等を搭載し、
これらを搭載した基板の一方の面を樹脂封止した後、樹
脂封止された基板を個片に分割して半導体パッケージを
得る方法が実用化されてきた。
【0003】図8は、従来の半導体パッケージを製造す
る工程断面図である。図8において、1枚の配線基板1
の素子搭載部に半導体素子5を搭載し、半導体素子5お
よび、配線基板1の半導体素子5を搭載した面を封止樹
脂3によって樹脂封止している。ここで、半導体素子5
を樹脂封止する方法としては、トランスファーモールド
工法、ポッティング法、印刷封止法等が知られている。
樹脂封止した後、配線基板1および封止樹脂3を所定位
置で切断することにより個片の半導体パッケージが得ら
れる。図8においては矢印の箇所が切断位置を示してい
る。このように配線基板1に半導体素子5を搭載し、配
線基板1の半導体素子5を搭載した面全面を樹脂封止し
た後、個片に切断して半導体パッケージを得る方法は、
効率的に半導体パッケージを製造できるという利点があ
る。
【0004】多数の半導体素子5を搭載できる配線基板
1を用いた半導体パッケージの製造方法で樹脂封止した
配線基板1を個片に分割する方法には大きく分けて2つ
の方法がある。
【0005】第1の方法を図9,図10を用いて説明す
る。図9は、従来の半導体パッケージを分割する方法を
示す工程断面図である。まず、配線基板1の半導体素子
5を搭載した面の反対面側にあらかじめ分割溝2を形成
しておき、次に、そこを起点にして配線基板1および封
止樹脂3を折って個片化する方法である。この方法は分
割のための特別な部材も必要とせず、安価に個片化でき
るというメリットを有するが、一方で、分割後の封止樹
脂部のサイズがばらつき、さらに、封止樹脂部に樹脂ば
りや欠けが発生する等の課題が生じるというデメリット
を有する。これらの課題を解決するために、たとえば特
開2000−150548号公報に掲載されるような方
法がとられている。
【0006】図10は、従来の樹脂表面に窪みを形成し
て半導体パッケージを分割する方法を示す工程断面図で
あり、特開2000−150548号公報に掲載される
方法を説明している。
【0007】図10に示すように封止金型により封止樹
脂3表面に配線基板の分割溝2と透視的同一箇所に分割
窪み4を形成することにより封止樹脂部のばりや欠けの
発生を防止できる。しかし、この方法では、配線基板の
溝のパターン毎に適合する封止金型を用意する必要があ
り、製造コストが増加することとなる。
【0008】また、第二の方法について、図11,図1
2を用いて説明する。図11は、従来のダイシングブレ
ードを用いて半導体パッケージを分割する方法を示す断
面図であり、半導体パッケージを固定して、封止樹脂3
および配線基板1をダイシングブレード11により切断
することを示す。
【0009】この方法は封止樹脂部にばりや欠けを発生
させることなく、所定のサイズに個片化された半導体パ
ッケージに仕上げることができるが、一方で、分割のた
めにダイシングブレード11を使用するので、ダイシン
グブレード11が磨耗しその磨耗したダイシングブレー
ド11を交換するためのコストが増大になるという問題
点を有する。
【0010】この問題点を解決するために、たとえば特
開2001−127089号公報に示されるようにはダ
イシングブレードの磨耗を低減する製造方法を開示して
いる。
【0011】図12は、従来の基板にあらかじめ溝を設
けて半導体パッケージを分割する方法を示す断面図であ
る。あらかじめ、配線基板1の分割する位置に分割溝2
を形成しておき、ダイシングブレード11により封止樹
脂3から分割溝2にかけて切断していく。
【0012】確かにこの方法では、あらかじめ分割溝2
を形成しているため、ダイシングブレード11が配線基
板1を切断する距離を短くできるため、ダイシングソー
ド11の磨耗を低減する効果は得られるが、磨耗を全く
解消することはできず、やはりダイシングブレード11
に要するコストがかかることとなる。
【0013】上述したように、従来の製造方法による
と、半導体パッケージの切断時の封止樹脂のばりや欠け
の防止のために、封止金型やダイシングブレードなどが
必要となるため、コストが大きくなると言う問題点があ
った。
【0014】
【発明が解決しようとする課題】上記問題点を解決する
ために、本発明の半導体パッケージの製造方法は、製造
コストを抑制しつつ、半導体パッケージ分割時の封止樹
脂のばりや欠けの発生を防止できる半導体パッケージの
製造方法を提供することを目的とする。
【0015】
【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項1に記載の半導体パッケージの製造
方法は、1つの配線基板に樹脂により封止した複数の半
導体素子を各々の半導体素子を搭載した半導体パッケー
ジとして分割するに際し、前記半導体素子を搭載するた
めの複数の素子搭載部を前記配線基板の一方の面に形成
する工程と、前記半導体基板のもう一方の面に前記半導
体パッケージとして分割するための分割溝を形成する工
程と、前記素子搭載部に半導体素子を搭載する工程と、
前記半導体素子を封止樹脂により前記半導体基板上に封
止する工程と、前記封止樹脂の表面の前記分割溝と透視
的同一箇所に分割窪みを設ける工程と、前記配線基板と
前記封止樹脂の一体物を前記分割溝および分割窪みの位
置で各半導体パッケージに分割する工程とからなること
を特徴とする。
【0016】請求項2記載の半導体パッケージの製造方
法は、請求項1に記載の半導体パッケージの製造方法に
おいて、前記分割窪みを前記封止樹脂の表面にレーザー
光を照射することにより形成することを特徴とする。
【0017】請求項3記載の半導体パッケージの製造方
法は、請求項2に記載の半導体パッケージの製造方法に
おいて、前記分割窪みと同時に前記封止樹脂表面の印字
の形成を行うことを特徴とする。
【0018】請求項4記載の半導体パッケージの製造方
法は、請求項3に記載の半導体パッケージの製造方法に
おいて、前記分割窪みの深さが前記印字の深さに比べて
同等以上に深いことを特徴とする。
【0019】請求項5記載の半導体パッケージの製造方
法は、請求項1に記載の半導体パッケージの製造方にお
いて、法前記分割窪みを前記封止樹脂の表面にダイシン
グブレードによる切削加工をすることにより形成するこ
とを特徴とする。
【0020】請求項6記載の半導体パッケージの製造方
法は、請求項1に記載の半導体パッケージの製造方法に
おいて、前記分割窪みを前記封止樹脂の表面に選択的に
化学的腐食加工をすることにより形成することを特徴と
する。
【0021】請求項7記載の半導体パッケージの製造方
法は、請求項1に記載の半導体パッケージの製造方法に
おいて、前記配線基板と前記封止樹脂の一体物を前記分
割窪みを起点として折り曲げることにより各半導体パッ
ケージに分割することを特徴とする。
【0022】請求項8記載の半導体パッケージの製造方
法は、請求項7に記載の半導体パッケージの製造方法に
おいて、前記半導体パッケージを折り曲げる方向の外力
と前記半導体パッケージを引っ張る方向の外力との合力
で折り曲げることにより前記配線基板と前記封止樹脂の
一体物を各半導体パッケージに分割することを特徴とす
る。
【0023】請求項9記載の半導体パッケージの製造方
法は、請求項7または請求項8に記載の半導体パッケー
ジの製造方法において、前記封止樹脂を前記封止樹脂の
ガラス転移点以上に加熱した状態で折り曲げて各半導体
パッケージに分割することを特徴とする。
【0024】請求項10記載の半導体パッケージの製造
方法は、請求項9に記載の半導体パッケージの製造方法
において、前記封止樹脂のうち折り曲げる部分のみを前
記封止樹脂のガラス転移点以上の温度まで加熱すること
を特徴とする。
【0025】請求項11記載の半導体パッケージの製造
方法は、請求項1に記載の半導体パッケージの製造方法
において、前記配線基板と前記封止樹脂の一体物を前記
分割窪みに沿ってダイシングブレードにより切断して各
半導体パッケージに分割することを特徴とする。
【0026】請求項12記載の半導体パッケージの製造
方法は、請求項11記載の半導体パッケージの製造方法
において、前記ダイシングブレードの幅が前記分割窪み
より小さいことを特徴とする。
【0027】以上のように本発明の半導体パッケージの
製造方法によると、製造コストを抑制しつつ、半導体パ
ッケージ分割時の封止樹脂のばりや欠けの発生を防止す
ることができる。
【0028】
【発明の実施の形態】本発明の実施の形態における半導
体パッケージの製造方法について図を参照しながら説明
する。
【0029】図1は、本発明の半導体パッケージの製造
方法を説明するための配線基板の平面図であり、半導体
素子を搭載する面の反対面側から見た配線基板1の平面
図である。
【0030】配線基板1は、アルミナセラミック、ガラ
スセラミック等のセラミックまたはガラエポ等の樹脂か
らなる。この配線基板1は一例として4個取りであり、
あらかじめ配線基板1の半導体素子の搭載面の反対面側
に形成した分割溝2により4個の単位区画に区切られて
いる。分割溝2の深さは、一般的に、配線基板1の厚み
の4分の1から4分の3の範囲内で設定する。そして、
4個の単位区画は2列×2列に配置しており、各区画内
には電極ランド7を形成している。
【0031】また、図2は、半導体パッケージの斜視図
であり、樹脂封止をした後にレーザーにより印字を形成
した図である。図3は、本発明の実施の形態における半
導体パッケージの断面図であり、図4は、本発明の実施
の形態における深い分割溝を形成した半導体パッケージ
の断面図である。
【0032】以下、図1,図2,図3,図4を参照して
分割窪みの形成方法を説明する。まず、配線基板1の各
区画内の電極ランド7および分割溝2を形成している面
の反対面側に半導体素子5を搭載する。このとき、半導
体素子5は液状の接着剤(図示省略)や接着フィルム
(図示省略)により配線基板1に接着する。配線基板1
上に形成されている配線パターンと半導体素子5上に形
成されている半導体集積回路とはボンディングワイヤー
6によって電気的に接続している。半導体素子5を搭載
しボンディングワイヤー6を形成した後、封止樹脂3に
より半導体素子5、ボンディングワイヤー6および配線
基板1の半導体素子搭載面側を封止する。封止はトラン
スファーモールド工法、ポッティング法、印刷封止法等
により行う。図2、図3および図4はそれぞれトランス
ファーモールド工法により封止を行った後、さらにレー
ザー照射により印字8および分割窪み4を形成した状態
を示した斜視図および断面図である。封止樹脂3は熱硬
化性のエポキシ樹脂等からなる。
【0033】樹脂封止後、レーザー照射により封止樹脂
3表面に印字8を形成する。印字8の深さは10μmか
ら50μmに設定する。印字8は半導体パッケージの種
類や製造者、製造日等を目視にて認識できるようにする
ため形成している。印字8の形成工程と同時に、封止樹
脂表面の配線基板1の分割溝2と透視的同一箇所に分割
窪み4をレーザー照射により形成する。分割溝2と透視
的同一箇所に分割窪み4を形成するために、分割溝2を
画像認識することにより分割窪み4の形成箇所の位置決
めをするのが好ましい。または配線基板1上に配線によ
りパターンを形成しておきその配線パターンを画像認識
することにより分割窪み4の形成箇所の位置決めをして
もよい。この分割窪み4の深さは印字8と同等(図3)
か、印字8よりも深く(図4)するのが好ましい。深い
分割窪みを形成することにより、半導体パッケージの分
割がより容易で精度の高いものとなる。深い分割窪み4
を形成するには、印字8を形成するときよりもレーザー
の照射出力を大きくするか、または、レーザーの照射回
数を多くする。以上のように、印字8と同時にレーザー
照射により分割窪み4を形成すれば、特別な工程や部材
を要することなく容易に分割に必要な分割窪み4を形成
することができる。
【0034】ここで、本実施の形態では、1つの配線基
板に4つの半導体素子を搭載する場合を例に説明した
が、搭載する半導体素子の数にかかわりなく、同様の方
法で分割を実現することができる。
【0035】図5は、本発明の実施の形態における半導
体パッケージの分割方法を示す断面図である。図5を用
いて、印字8および分割窪み4を形成した後、半導体パ
ッケージ12の分割を行う方法を説明する。
【0036】まず、半導体パッケージ12の封止樹脂3
表面上に形成した分割窪み4のラインと分割治具9の固
定部10の端が一致するようにして半導体パッケージ1
2を分割治具9に固定する。次に、半導体パッケージ1
2の残りの部分を分割治具9の稼動部14に固定し、稼
動部14を図5の分割外力の印加方向15に力をかけて
半導体パッケージ12を折り曲げて分割する。このと
き、半導体パッケージ12を折り曲げる方向15aの力
のみではなく分割面から引っ張る方向15bの力も加え
るようにすると半導体パッケージ12の分割面の形状が
安定し良好な半導体パッケージを得ることができる。す
なわち、封止樹脂3のバリや欠けが発生しにくい半導体
パッケージを得ることができる。分割治具9は、外力に
対して変形しにくい鉄等の材質からなる。この時、配線
基板1上にあらかじめ形成しておいた分割溝2と封止樹
脂3表面にあらかじめ形成しておいた分割窪み4をきっ
かけにして配線基板1および封止樹脂3が破断すること
により半導体パッケージ12は分割される。従って、分
割窪み4には封止樹脂3の破断のきっかけとしての役割
があり、所定の箇所に分割窪み4を形成しておくことに
より半導体パッケージ12を所定の箇所で分割すること
ができるのである。逆に、分割窪み4を形成しておかな
いと半導体パッケージ12の分割箇所にバラツキが発生
し、分割後の半導体パッケージの平面サイズがばらつく
こととなる。また、分割窪み4は半導体パッケージ12
を分割した後、所定の箇所で分割ができたかどうかを判
定する目印としての役割もある。分割窪み4の中央で分
割ができていれば分割が良好な箇所で完了していると判
断でき、また、分割窪み4のラインから離れた場所で分
割されていれば所定の箇所では分割されていないと判断
できるので、目視または顕微鏡観察により容易に分割の
良否判定が可能となる。
【0037】また分割の際に、半導体パッケージ12を
封止樹脂3のガラス転移点よりも高い温度に保った状態
で分割をすると封止樹脂3が破断しやすく半導体パッケ
ージ12の分割が容易で精度が高くなる。これは封止樹
脂3がガラス転移点よりも高い温度では強度および弾性
率が低くなるためである。また、半導体パッケージ12
の大部分は常温にしておき分割部分のみを封止樹脂3の
ガラス転移点よりも高い温度にすることにより、周囲の
封止樹脂3に比べて分割部分の封止樹脂3だけ曲げ強度
および曲げ弾性率が低下するため、所定の分割箇所以外
での封止樹脂3の破断が発生しにくくなり、分割したい
箇所で封止樹脂3が破断しやすくなる。
【0038】図6は、本発明の実施の形態におけるダイ
シングブレードにより半導体パッケージの分割窪みを生
成する方法を示す断面図である。本実施の形態では、封
止樹脂3表面上の分割窪み4はレーザー光を照射するこ
とにより形成したが、図6に示すように、ダイシングブ
レード11による切削加工により形成しても良い。ここ
で、封止樹脂3のみを切削し、配線基板1は切削しない
ことにより、硬くてダイシングブレード11が磨耗しや
すい配線基板1を切削しないので、従来の技術に比較す
るとその磨耗量は大幅に低減できる。特に、配線基板1
としてセラミック材料を使用した場合は、磨耗の低減効
果が高くなる。
【0039】また、封止樹脂を化学的に腐食させて分割
窪みを形成しても良い。図7は、本発明の実施の形態に
おける科学的腐食により半導体パッケージの分割窪みを
形成する方法を示す断面図である。
【0040】図7に示すように、封止樹脂3の分割箇所
を除く表面に耐腐食性のある有機材料等からなる薄膜1
3を形成した後、薄膜13により封止樹脂3を選択的に
化学的腐食して分割窪み4を形成する。この方法では、
多数個の半導体パッケージ12に一括で分割窪み4を形
成することが可能なので生産性の向上を実現してコスト
を抑制することができる。
【0041】また、以上の説明では、半導体パッケージ
の分割を折り曲げることによっておこなったが、分割窪
みを形成した上で、分割溝との残りの間隔をダイシング
ブレードにより切断することも可能である。この時、あ
らかじめ分割窪みを形成してあるため、ダイシングブレ
ードの磨耗もすくなく、ばりや欠けの発生も抑制でき
る。さらに、ダイシングブレードの厚みは、分割窪みの
幅より小さくすることにより、ばりや欠けの発生をより
小さいものにすることができる。
【0042】以上のように本発明の半導体パッケージの
製造方法によると、製造コストを抑制しつつ、半導体パ
ッケージの分割時の封止樹脂のばりや欠けの発生を防止
することができる。
【0043】
【発明の効果】上述したように、本発明によれば、あら
かじめ、封止樹脂の分割する場所に分割窪みを形成し、
その分割窪みに沿って半導体パッケージを分割するた
め、半導体パッケージの分割時に特別な工程や部材を必
要とすることなく、封止樹脂を所定の箇所で破断するこ
とが容易となり、製造コストを抑制しつつ、半導体パッ
ケージの分割時の封止樹脂のばりや欠けの発生を防止す
ることができる。また、分割窪みを目印にすることによ
り、分割後の半導体パッケージの平面サイズの良否検査
を容易に実現できる。
【図面の簡単な説明】
【図1】本発明の半導体パッケージの製造方法を説明す
るための配線基板の平面図
【図2】半導体パッケージの斜視図
【図3】本発明の実施の形態における半導体パッケージ
の断面図
【図4】本発明の実施の形態における深い分割溝を形成
した半導体パッケージの断面図
【図5】本発明の実施の形態における半導体パッケージ
の分割方法を示す断面図
【図6】本発明の実施の形態におけるダイシングブレー
ドにより半導体パッケージの分割窪みを生成する方法を
示す断面図
【図7】本発明の実施の形態における科学的腐食により
半導体パッケージの分割窪みを形成する方法を示す断面
【図8】従来の半導体パッケージを製造する工程断面図
【図9】従来の半導体パッケージを分割する方法を示す
工程断面図
【図10】従来の樹脂表面に窪みを形成して半導体パッ
ケージを分割する方法を示す工程断面図
【図11】従来のダイシングブレードを用いて半導体パ
ッケージを分割する方法を示す断面図
【図12】従来の基板にあらかじめ溝を設けて半導体パ
ッケージを分割する方法を示す断面図
【符号の説明】
1 配線基板 2 分割溝 3 封止樹脂 4 分割窪み 5 半導体素子 6 ボンディングワイヤー 7 電極ランド 8 印字 9 分割治具 10 固定部 11 ダイシングブレード 12 半導体パッケージ 13 薄膜 14 稼動部 15 分割外力の印加方向 15a 折り曲げる方向 15b 引っ張る方向

Claims (12)

    【特許請求の範囲】
  1. 【請求項1】1つの配線基板に樹脂により封止した複数
    の半導体素子を各々の半導体素子を搭載した半導体パッ
    ケージとして分割するに際し、 前記半導体素子を搭載するための複数の素子搭載部を前
    記配線基板の一方の面に形成する工程と、 前記半導体基板のもう一方の面に前記半導体パッケージ
    として分割するための分割溝を形成する工程と、 前記素子搭載部に半導体素子を搭載する工程と、 前記半導体素子を封止樹脂により前記半導体基板上に封
    止する工程と、 前記封止樹脂の表面の前記分割溝と透視的同一箇所に分
    割窪みを設ける工程と、 前記配線基板と前記封止樹脂の一体物を前記分割溝およ
    び分割窪みの位置で各半導体パッケージに分割する工程
    とからなることを特徴とする半導体パッケージの製造方
    法。
  2. 【請求項2】前記分割窪みを前記封止樹脂の表面にレー
    ザー光を照射することにより形成することを特徴とする
    請求項1に記載の半導体パッケージの製造方法。
  3. 【請求項3】前記分割窪みと同時に前記封止樹脂表面の
    印字の形成を行うことを特徴とする請求項2に記載の半
    導体パッケージの製造方法。
  4. 【請求項4】前記分割窪みの深さが前記印字の深さに比
    べて同等以上に深いことを特徴とする請求項3に記載の
    半導体パッケージの製造方法。
  5. 【請求項5】前記分割窪みを前記封止樹脂の表面にダイ
    シングブレードによる切削加工をすることにより形成す
    ることを特徴とする請求項1に記載の半導体パッケージ
    の製造方法。
  6. 【請求項6】前記分割窪みを前記封止樹脂の表面に選択
    的に化学的腐食加工をすることにより形成することを特
    徴とする請求項1に記載の半導体パッケージの製造方
    法。
  7. 【請求項7】前記配線基板と前記封止樹脂の一体物を前
    記分割窪みを起点として折り曲げることにより各半導体
    パッケージに分割することを特徴とする請求項1に記載
    の半導体パッケージの製造方法。
  8. 【請求項8】前記半導体パッケージを折り曲げる方向の
    外力と前記半導体パッケージを引っ張る方向の外力との
    合力で折り曲げることにより前記配線基板と前記封止樹
    脂の一体物を各半導体パッケージに分割することを特徴
    とする請求項7に記載の半導体パッケージの製造方法。
  9. 【請求項9】前記封止樹脂を前記封止樹脂のガラス転移
    点以上に加熱した状態で折り曲げて各半導体パッケージ
    に分割することを特徴とする請求項7または請求項8に
    記載の半導体パッケージの製造方法。
  10. 【請求項10】前記封止樹脂のうち折り曲げる部分のみ
    を前記封止樹脂のガラス転移点以上の温度まで加熱する
    ことを特徴とする請求項9に記載の半導体パッケージの
    製造方法。
  11. 【請求項11】前記配線基板と前記封止樹脂の一体物を
    前記分割窪みに沿ってダイシングブレードにより切断し
    て各半導体パッケージに分割することを特徴とする請求
    項1に記載の半導体パッケージの製造方法。
  12. 【請求項12】前記ダイシングブレードの幅が前記分割
    窪みより小さいことを特徴とする請求項11記載の半導
    体パッケージの製造方法。
JP2001328444A 2001-10-26 2001-10-26 半導体パッケージの製造方法 Pending JP2003133262A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2001328444A JP2003133262A (ja) 2001-10-26 2001-10-26 半導体パッケージの製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001328444A JP2003133262A (ja) 2001-10-26 2001-10-26 半導体パッケージの製造方法

Publications (1)

Publication Number Publication Date
JP2003133262A true JP2003133262A (ja) 2003-05-09

Family

ID=19144503

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001328444A Pending JP2003133262A (ja) 2001-10-26 2001-10-26 半導体パッケージの製造方法

Country Status (1)

Country Link
JP (1) JP2003133262A (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008171864A (ja) * 2007-01-09 2008-07-24 New Japan Radio Co Ltd 半導体装置の製造方法および半導体装置用基板
CN100444340C (zh) * 2003-10-28 2008-12-17 株式会社瑞萨科技 半导体器件的制造方法以及半导体器件
JP2009170476A (ja) * 2008-01-11 2009-07-30 Panasonic Corp 半導体装置および半導体装置の製造方法
JP2010287699A (ja) * 2009-06-11 2010-12-24 Mitsubishi Electric Corp パワーモジュール
JP2016072257A (ja) * 2014-09-26 2016-05-09 三菱電機株式会社 半導体装置
JP2017107985A (ja) * 2015-12-09 2017-06-15 株式会社ディスコ ウエーハの加工方法
US9755105B2 (en) 2015-01-30 2017-09-05 Nichia Corporation Method for producing light emitting device

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100444340C (zh) * 2003-10-28 2008-12-17 株式会社瑞萨科技 半导体器件的制造方法以及半导体器件
JP2008171864A (ja) * 2007-01-09 2008-07-24 New Japan Radio Co Ltd 半導体装置の製造方法および半導体装置用基板
JP2009170476A (ja) * 2008-01-11 2009-07-30 Panasonic Corp 半導体装置および半導体装置の製造方法
JP2010287699A (ja) * 2009-06-11 2010-12-24 Mitsubishi Electric Corp パワーモジュール
JP2016072257A (ja) * 2014-09-26 2016-05-09 三菱電機株式会社 半導体装置
US9755105B2 (en) 2015-01-30 2017-09-05 Nichia Corporation Method for producing light emitting device
JP2017107985A (ja) * 2015-12-09 2017-06-15 株式会社ディスコ ウエーハの加工方法

Similar Documents

Publication Publication Date Title
US7008825B1 (en) Leadframe strip having enhanced testability
US7488620B2 (en) Method of fabricating leadframe based flash memory cards including singulation by straight line cuts
KR100366735B1 (ko) 반도체 장치의 제조방법
US6841414B1 (en) Saw and etch singulation method for a chip package
US7273767B2 (en) Method of manufacturing a cavity package
US7507603B1 (en) Etch singulated semiconductor package
JP4872683B2 (ja) モールドパッケージの製造方法
US6798047B1 (en) Pre-molded leadframe
US20030073265A1 (en) Semiconductor package with singulation crease
US20080003718A1 (en) Singulation Process for Block-Molded Packages
JP6394634B2 (ja) リードフレーム、パッケージ及び発光装置、並びにこれらの製造方法
US6680220B2 (en) Method of embedding an identifying mark on the resin surface of an encapsulated semiconductor package
US8004069B2 (en) Lead frame based semiconductor package and a method of manufacturing the same
US7144517B1 (en) Manufacturing method for leadframe and for semiconductor package using the leadframe
JP2004247612A (ja) 半導体装置およびその製造方法
JP2003133262A (ja) 半導体パッケージの製造方法
JP3634757B2 (ja) リードフレーム
JP4195994B2 (ja) 回路板の製造方法及び回路板
JP3650970B2 (ja) 半導体装置の製造方法
JP2002110716A (ja) 半導体装置の製造方法
US7692283B2 (en) Device including a housing for a semiconductor chip including leads extending into the housing
JP7223347B2 (ja) リードフレームおよび半導体装置の製造方法
TWI828198B (zh) 導線架料片、導線架及其製造方法、電子元件及其製造方法
CN218498065U (zh) 半导体器件
JPH09186273A (ja) 半導体パッケージおよびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20041025

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070918

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080129