JP2009170476A - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

Info

Publication number
JP2009170476A
JP2009170476A JP2008003766A JP2008003766A JP2009170476A JP 2009170476 A JP2009170476 A JP 2009170476A JP 2008003766 A JP2008003766 A JP 2008003766A JP 2008003766 A JP2008003766 A JP 2008003766A JP 2009170476 A JP2009170476 A JP 2009170476A
Authority
JP
Japan
Prior art keywords
resin body
semiconductor device
forming
substrate
main surface
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008003766A
Other languages
English (en)
Inventor
Takashi Takada
隆 高田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Corp
Original Assignee
Panasonic Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Corp filed Critical Panasonic Corp
Priority to JP2008003766A priority Critical patent/JP2009170476A/ja
Priority to CNA200810173317XA priority patent/CN101494204A/zh
Priority to US12/336,043 priority patent/US8097965B2/en
Publication of JP2009170476A publication Critical patent/JP2009170476A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54406—Marks applied to semiconductor devices or parts comprising alphanumeric information
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/544—Marks applied to semiconductor devices or parts
    • H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
    • H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01023—Vanadium [V]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Dicing (AREA)

Abstract

【課題】半導体装置の製造において切断時に樹脂体が割れて外観不良となることを防止することを目的とする。
【解決手段】基板１と、基板１の主面をなす実装面に実装した半導体素子２と、基板１の主面上に半導体素子２を覆って形成した樹脂体３とを備えるものであり、樹脂体３の主面をなす外側表面の縁部に連続的な凹部６を有し、連続的な凹部６よりも内側が割れることを抑制する。
【選択図】図２

Description

本発明は、半導体装置および半導体装置の製造方法に関し、ダイシング時の割れの発生を抑制する技術に係るものである。
従来の半導体装置の製造方法としては、先ず、基板上に所定間隔をおいて配置した複数の半導体素子を覆うように樹脂体を形成し、次に、隣接する半導体素子間で樹脂体と基板とを切断するものが知られている。（例えば、特許文献１の図５、図６、請求項１参照）
特許第３６３９５０９号公報
このような製造方法の場合には、樹脂体と基板とを個々の半導体素子を含む領域の個片に分割するために、ダイシングブレードで樹脂体と基板を削り取るので、ダイシングブレードが通過する近くの樹脂体が割れることがある。
この割れる部分が小さければあまり支障はないが、樹脂体の硬化反応や熱等による内部応力が樹脂体に多く蓄積されている場合などは、ダイシングブレードの通過によって樹脂体が大きく割れることがあり、外観が悪くなり、場合によっては半導体素子を覆う樹脂体の厚みが十分確保できないことがあり、すなわち、不良品が発生するという問題がある。
そこで本発明は、不良品の発生がより少なくなる半導体装置および半導体装置の製造方法を実現することを目的とする。
上記の課題を解決するために、本発明の半導体装置は、基板と、前記基板の主面をなす実装面に実装した半導体素子と、前記基板の前記主面上に前記半導体素子を覆って形成した樹脂体とを備えるものであり、前記樹脂体の主面をなす外側表面の縁部に、連続的な凹部または断続的な凹部を有するものである。
本発明によれば、半導体装置の製造において樹脂体と基板とを切断する際の樹脂体内部の蓄積応力は低減され、切断に起因する樹脂体の表面での割れが凹部で途切れ易くなるので、凹部よりも内側域で樹脂体が割れることを抑制することが可能となり、不良品の発生がより少なくなる。
以下に、本発明の実施の形態を説明する。
第１の実施の形態に係る半導体装置は、基板と、前記基板の主面をなす実装面に実装した半導体素子と、前記基板の前記主面上に前記半導体素子を覆って形成した樹脂体とを備え、前記樹脂体の主面をなす外側表面の縁部に連続的な凹部を有するものである。
このようにすることにより、凹部よりも内側域で樹脂体が割れることを抑制することが可能となる。
第２の実施の形態に係る半導体装置は、基板と、前記基板の主面をなす実装面に実装した半導体素子と、前記基板の前記主面上に前記半導体素子を覆って形成した樹脂体とを備え、前記樹脂体の主面をなす外側表面の縁部に断続的な凹部を有するものである。
このようにすることにより、凹部よりも内側域で樹脂体が割れることを抑制することが可能となる。
第３の実施の形態に係る半導体装置は、前記樹脂体の主面をなす外側表面に、凹部状の記号を表示しているものである。
このようにすることにより、半導体装置に記号を表示するための装置を利用して凹部を形成することが可能となる。
第４の実施の形態に係る半導体装置は、前記樹脂体の主面をなす外側表面に、前記凹部状の記号と前記凹部とを同じ色で表示しているものである。
このようにすることにより、半導体装置に記号を表示するための装置を利用して凹部を形成することが可能となる。
第５の実施の形態に係る半導体装置は、前記凹部の表面色が白色系をなすものである。このようにすることにより、凹部を形成する装置としてレーザーを用いることが可能となる。また、凹部で樹脂体が割れると凹部の下の色が現れるため、割れた部分を目視で認識することができる。従って、凹部よりも内側まで樹脂体が割れるとそこで白線（凹部）が途切れるために凹部の内側まで樹脂体が割れていることが容易に認識でき、外観不良か否かの判断が可能となる。
第６の実施の形態に係る半導体装置は、前記連続的な凹部は、前記樹脂体の主面をなす外側表面の縁部の全周に形成しているものである。
このようにすることにより、凹部の内側まで樹脂体が割れていることが容易に認識でき、外観不良か否かの判断が可能となる。
第７の実施の形態に係る半導体装置は、前記断続的な凹部は、前記樹脂体の主面をなす外側表面の縁部の全周に形成しているものである。
このようにすることにより、凹部の内側まで樹脂体が割れていることが容易に認識でき、外観不良か否かの判断が可能となる。
第８の実施の形態に係る半導体装置は、基板の主面をなす実装面に複数の半導体素子を所定間隔で平面的に配置する工程と、前記基板の前記主面上に前記半導体素子を覆って樹脂体を形成する工程と、隣接する前記半導体素子の相互間において前記樹脂体の主面をなす外側表面に、切断予定部の両側に沿って連続する凹部を形成する工程と、前記切断予定部に沿って前記基板と前記樹脂体とを切断する工程を備えるものである。
第９の実施の形態に係る半導体装置の製造方法は、基板の主面をなす実装面に複数の半導体素子を所定間隔で平面的に配置する工程と、前記基板の前記主面上に前記半導体素子を覆って樹脂体を形成する工程と、隣接する前記半導体素子の相互間において前記樹脂体の主面をなす外側表面に、切断予定部の両側に沿って断続的な凹部を形成する工程と、前記切断予定部に沿って前記基板と前記樹脂体とを切断する工程とを備えるものである。
第１０の実施の形態に係る半導体装置の製造方法は、前記凹部を形成する手段と同じ手段を用いて前記樹脂体の主面をなす外側表面に凹部状の記号を形成するものである。
第１１の実施の形態に係る半導体装置の製造方法は、レーザー光線を照射することで前記凹部を形成するものである。
第１２の実施の形態に係る半導体装置の製造方法は、隣接する前記半導体素子の相互間における前記樹脂体の主面をなす外側表面に前記凹部を形成した後に、切断後に前記樹脂体の角となる角予定部に前記レーザー光線を照射して前記角予定部を前記樹脂体の外側表面よりも低く形成するものである。
第１３の実施の形態に係る半導体装置の製造方法は、前記切断予定部に沿って前記基板と前記樹脂体とを切断する工程において、前記切断をダイシングによって行うものである。
第１４の実施の形態に係る半導体装置の製造方法は、レーザー光線を照射することによって前記凹部を形成して前記凹部の表面を変色させ、前記切断予定部に沿って前記基板と前記樹脂体とを切断した後に、変色した前記凹部より内側域の前記樹脂体まで割れている場合に不良品と判断するものである。
以下に、本発明の実施例を図面に基づいて説明する。
以下に、図１から図３を用いて本発明の実施例１における半導体装置について説明する。図１は半導体装置の平面図、図２は半導体装置の断面図、図３は半導体装置の外観図である。
図１および図２に示すように、半導体装置１１は、基板１の主面をなす上面（上表面）の実装面に半導体素子２を実装し、ワイヤー２ａで半導体素子２と基板１の電極１ａとを電気的に接続している。
半導体装置１１は、基板１の下面（下表面）にプリント基板（図示せず）へ接続するための外部端子２ｂを有し、ワイヤー２ａと外部端子２ｂとの間は基板１内のスルーホール２ｃによって電気的に接続している。
基板１の上面には半導体素子２を覆うモールド樹脂（エポキシ樹脂など）からなる樹脂体３が形成してある。図３に示すように、樹脂体３の主面をなす外側表面４、つまり基板１と接する面と反対側の面の中央付近には、品番をあらわす、例えば「ＡＢＣ１４」の文字５（斜線で表示）が白い凹部で形成してあり、樹脂体３の外側表面４の縁部には白い連続的な凹部６（斜線で表示）が形成してある。
次に、上記の半導体装置１１の製造方法について図４から図１０を用いて、ここでは１６個の半導体装置を製造する場合を説明する。図４に示すように、基板１の上に半導体素子２を１６個を所定間隔で平面的に配置し、半導体素子２の端子と基板１との間をワイヤー２ａで電気的に接続する。
この後、図５に示すように、半導体素子２を覆ってモールド樹脂（エポキシ樹脂など）よりなる矩形状の樹脂体３を形成する。
次に、図６に示すように、樹脂体３の主面をなす外側表面４にレーザー光線７を照射することにより、半導体装置１１の品番をあらわす、例えば「ＡＢＣ１４」の文字５を形成する。文字５は凹部状をなしてその表面が白くなる。
さらに、隣接する半導体素子２の相互間において樹脂体３の主面をなす外側表面４であって後の工程での切断予定部にレーザー光線７を照射することにより、ダイシングにより削られる領域の両側に沿ってその近傍に白い連続的な凹部６を形成する。
図７は、レーザー光線７を照射した後の樹脂体３の一部拡大図である。レーザー光線７の照射により樹脂体３に形成した文字５や連続的な凹部６は、その表面にレーザー光線７の痕跡を有して光を乱反射するために白く見える。つまりこれらの部分の表面は白色系となっている。
図８は、レーザー光線７を照射した後の半導体装置（分割前）の一部断面図である。この図面上の破線はダイシングで削りたい部分（以下に「ダイシング領域」と記載する）の境界８を示している。
連続的な凹部６はダイシング領域の両側に沿って形成し、凹部６の一番深い場所（中心）がダイシング領域の境界８よりも内側域へ少し偏って位置し、半導体装置１１の領域をなす樹脂体３の外側表面４に位置し、凹部６の開口縁がダイシング領域の境界８に位置している。
一般的には、ダイシングを行なうと、ダイシングブレードが通過する部分以外の樹脂体３にも力が加わり樹脂体３が割れる。しかし、本実施の形態では、後で説明する理由により、連続的な凹部６より内側が割れる可能性は少ない。
次に、図９に示すように、ダイシング工程において、レーザー光線７を照射した後の半導体装置（分割前）をダイシングブレード９によりダイシング領域において切断して１６個に分割する。
図１０は、ダイシングブレード９で１６個に分割して個々の半導体素子２を含む領域に個片化した後の１個の半導体装置１１を示す拡大図である。
図１０に示すように、ダイシングで削られた面１０は平坦ではなく、樹脂体３の外側表面４の縁、つまり基板１と接した面と反対側の面の縁は直線にはならない。ダイシング時にはダイシングブレード９の回転力により樹脂体３に力がかかり、樹脂体３の表面部にもひびが入る場合がある。
しかしながら、ダイシング領域に沿ってその近傍に連続的な凹部６が存在することで、連続的な凹部６を越えて内側域の半導体装置１１の領域をなす樹脂体３にまでひびが入ることはなく、半導体装置１１の領域をなす樹脂体３が割れる可能性が少なくなる。すなわち、ダイシングブレード９によって樹脂体３と基板１とを切断する際の樹脂体内部の蓄積応力が低減され、切断に起因する樹脂体３の表面での割れが凹部６で途切れ易くなる。
このように、連続的な凹部６の存在によって凹部６を越えた内側域の半導体装置１１の領域をなす樹脂体３までが割れることを抑制することで、外観不良を防止する効果を有し、半導体素子２を覆う樹脂体３の厚みが所定値以上になることで、樹脂体３の内部の半導体素子２を十分保護することが可能となり、性能上の不良を防止する効果を有する。
さらに、連続的な凹部６を形成することにより、樹脂体３の形成時に発生する歪を解除することにもなり、その結果として、切断前の基板１と樹脂体３のたわみを補正して切断し易くすることが可能となる。
また、連続的な凹部６を形成するために、従来から品番を書き込むために使っていたレーザー光線７を用いるので、設備を変更する必要がないというメリットがある。
以上のようにして製造した半導体装置１１は、図１から図３において説明したごとくになる。図１１は以上のようにして製造した半導体装置１１の使用例を示すものである。この半導体装置１１は下面に端子があり、プリント基板１２に圧着することにより電気的に実装することができる。
ところで、白い連続的な凹部６は、品番の「ＡＢＣ１４」の凹部状の文字５を形成するのと同じレーザー光線７で形成するが、レーザー光線７の出力の調整等により、文字５と同じ深さとしたり、異なる深さとしたり、あるいは任意の深さにすることができ、かつ表面を白色系とすることもできる。この白い連続的な凹部６は半導体装置が不良品か否かの判定に用いてもよい。
すなわち、図１２に示すように、不良品の半導体装置１１では、ダイシングの位置がずれたり、角が大きく割れたりすると、外観を損ない、場合によっては半導体素子２を覆う樹脂体３の厚みが不足するために性能が早く劣化する恐れがある。
しかしながら、そのような場合は、図１２に示すように、半導体装置１１が樹脂体３の外側表面４の外周の全周に有している筈の白い連続的な凹部６が、一部途絶えて全周には現れない。
従って、図１２に示すように、白い連続的な凹部６が樹脂体３の外側表面４の外周に全周で続いていないものを不良品と判定することができる。上記のようにして製品の良否を判断する場合の良品は、白い連続的な凹部６が樹脂体３の外側表面４、つまり基板１と接する面と反対側の面の縁部で連続している。
以下に、実施例２の半導体装置について説明する。基本的な構成は実施例１のものと同様であり、同様の構成要素には同符号を付してその説明を省略し、以下に相違点について説明する。
上述した実施例１の構成では、図８に示すように、連続的な凹部６はダイシング領域の両側に沿って形成し、凹部６の一番深い場所（中心）がダイシング領域の境界８よりも内側域へ少し偏って位置し、凹部６の全体が半導体装置１１の領域をなす樹脂体３の上に位置し、凹部６の開口縁がダイシング領域の境界８に位置している。
しかしながら、実施例２では、図１３および図１４に示すように、連続的な凹部６はダイシング領域の両側に沿って形成し、凹部６の一番深い場所（中心）がダイシング領域の境界８と一致する位置に形成する。
凹部６は両側の開口縁がダイシング領域の境界８の両側の位置にあり、凹部６の一番深い場所がダイシングされた面１０の外側縁をなすことで、連続的な凹部６よりも内側域の半導体装置１１の領域をなす樹脂体３が割れることをより確実に防止することができる。
以下に、上述した半導体装置１１の製造方法について説明する。基本的な製造方法は実施例１のものと同様であり、その説明を省略し、相違点について説明する。
上述した実施例１では、ダイシングブレード９が通過する領域、つまりダイシング領域の外側にレーザー光線７を照射する構成について説明した。
しかしながら、実施例２ではダイシングブレード９が通過するダイシング領域の境界８の上にレーザー光線７を照射する。つまり、図１４の図中において破線で示すように、ダイシングブレード９が通過するダイシング領域の境界８の上にレーザー光線７を照射する。レーザー光線７が照射された樹脂体３の外側表面４には白い連続的な溝状の凹部６が形成され、ダイシングブレード９が通過するダイシング領域の境界８において凹部６の溝が最も深くなる。
このため、ダイシング時に連続的な凹部６よりも内側域の半導体装置１１の領域をなす樹脂体３が割れることを抑制する効果がより確実となる。
以下に、実施例３の半導体装置について説明する。基本的な構成は実施例１のものと同様であり、同様の構成要素には同符号を付してその説明を省略し、以下に相違点について説明する。
上述した実施例１の構成では、図８に示すように、連続的な凹部６はダイシング領域の両側に沿って形成し、凹部６の一番深い場所（中心）がダイシング領域の境界８よりも半導体装置１１の内側へ少し偏って位置し、凹部６の開口縁がダイシング領域の境界８に位置している。
しかしながら、実施例３では、図１５に示すように、樹脂体３の外側表面４に連続的なＶ字状の溝１３をダイシング領域の両側に沿って形成し、Ｖ字状の溝１３の一番深い場所（中心）をダイシング領域の境界８と一致させている。Ｖ字状の溝１３は樹脂体３の表面を削って形成したものである。Ｖ字状の溝１３は両側の開口縁がダイシング領域の境界８の両側の位置にあり、Ｖ字状の溝１３の一番深い場所がダイシングされた面１０の外側縁をなすことで、連続的なＶ字状の溝１３よりも内側域の半導体装置１１の領域をなす樹脂体３が割れることをより確実に防止することができる。
以下に、上述した半導体装置１１の製造方法について説明する。基本的な製造方法は実施例１のものと同様であり、その説明を省略し、相違点について説明する。
図１５に示すように、実施例３では、上述した実施例１および２におけるレーザー光線７の照射による凹部６の形成に代えて、鋭利な刃物を移動させて樹脂体３の外側表面４にＶ字状の溝１３を形成する。
なお、鋭利な刃物を移動させてＶ字状の溝１３を形成する代わりに、Ｖ字状の形状のものを加熱して樹脂体３に押し当てることで、樹脂体３の表面を溶融させてＶ字状の溝１３を形成してよい。
また、鋭利な刃物を移動させてＶ字状の溝１３を形成する代わりに、樹脂体３を溶かす薬品を樹脂体３の表面に付着させて凹部状の溝を形成しても良い。
以下に、実施例４の半導体装置の製造方法について説明する。基本的な製造方法は実施例１のものと同様であり、その説明を省略し、相違点について説明する。
図１６は実施例４における分割前の半導体装置１１の一部上面図である。図１６の図中において破線はダイシングを行うダイシング領域の境界８を示し、実線はレーザー光線７を照射した後に出来た連続的な凹部６を示す。
実施例４では、連続的な凹部６はダイシング領域の両側に沿って形成し、ダイシング領域の境界８よりも内側域の半導体装置１１の領域をなす樹脂体３の上に位置し、ダイシング領域に存在しない。
この構成ではダイシングによって削り取る領域を避けて連続的な凹部６を形成するので、製品となった半導体装置１１には存在しないダイシング領域の部分に凹部６を形成するためのレーザー光線７を照射する必要がなく、凹部６を形成するためのレーザー光線７の出力の調整等により、使用するエネルギーと時間を節約することが可能となる。
以下に、実施例５の半導体装置について説明する。基本的な構成は実施例１のものと同様であり、同様の構成要素には同符号を付してその説明を省略し、以下に相違点について説明する。
上述した実施例１の構成では、図８に示すように、半導体装置１１は樹脂体３の外側表面４の縁部の全周に連続的な凹部６を形成している。
しかしながら、実施例５では、図１７に示すように、樹脂体３の外側表面４の縁部に断続的に凹部１４を形成している。このように、樹脂体３の外側表面４の縁部に断続的な凹部１４を有する場合でも、断続的な凹部１４よりも内側域の半導体装置１１の領域をなす樹脂体３が割れることを抑制できる。
以下に、実施例５の半導体装置の製造方法について説明する。基本的な製造方法は実施例１のものと同様であり、その説明を省略し、相違点について説明する。
実施例１の構成では、レーザー光線７は樹脂体３の外側表面４における照射位置を変化させながら連続して照射した。
しかしながら、実施例５では、図１８に示すように、レーザー光線７を樹脂体３の外側表面４に照射するときには照射位置を移動させないで、照射位置を固定する状態で所定時間レーザー光線７を照射し、レーザー光線７の照射を停止する状態で照射位置を変更し、その後にレーザー光線７を樹脂体３の外側表面４に照射することを繰り返すことにより、樹脂体３の外側表面４に断続的な凹部１４を形成する。この断続的な凹部１４は白い点線に見える。
また、第１の実施の形態と同様に、断続的な凹部１４を形成するのに用いたものと同じレーザー光線７で品番の文字５を形成する場合には、品番の文字５と断続的な凹部１４（白い点線）の表面は同じ白色系である。
以上のようにして製造された半導体装置１１は、樹脂体３の外側表面４の縁部、つまり樹脂体３の基板１と接する面と反対側の面の縁部に、白い点線状の断続的な凹部１４を有する。よって、第１の実施の形態と同様に、白い点線状の断続的な凹部１４を指標として良品の判定方法を用いることができ、その判定において良品は、断続的な凹部１４（白い点線）が樹脂体３の外側表面４の縁部の全周に形成されている。
以下に、実施例６の半導体装置について説明する。基本的な構成は実施例１のものと同様であり、同様の構成要素には同符号を付してその説明を省略し、以下に相違点について説明する。
上述した実施例１の構成では、図８に示すように、半導体装置１１は樹脂体３の外側表面４の外周縁の全周に連続的な凹部６を形成している。
しかしながら、実施例６では、図１９に示すように、樹脂体３の外側表面４の外周縁に断続的に凹部１５を形成している。実施例５では、断続的な凹部１４は複数の円柱状の形状に近い形の穴の一部からなっていたが、実施例６では、断続的な凹部１５は複数の矩形状の穴からなる。
このように、樹脂体３の外側表面４の外周縁に断続的な矩形状の凹部１５を有する場合でも、断続的な矩形状の凹部１５よりも内側域の半導体装置１１の領域をなす樹脂体３が割れることを抑制できる。
以下に、実施例６の半導体装置の製造方法について説明する。基本的な製造方法は実施例１のものと同様であり、その説明を省略し、相違点について説明する。
実施例１の構成では、レーザー光線７は樹脂体３の外側表面４における照射位置を変化させながら連続して照射し、レーザー光線７をダイシング領域の境界８に沿って照射した。
しかしながら、実施例６では、図２０に示すように、樹脂体３の外側表面４にダイシング領域の中を含めて矩形状にレーザー光線７を所定時間で照射し、レーザー光線７の照射を停止する状態で照射位置を変更し、その後にレーザー光線７を樹脂体３の外側表面４に照射することを繰り返すことにより、樹脂体３の外側表面４に断続的な矩形状の凹部１５を形成する。
このように、樹脂体３の外側表面４に断続的な矩形状の凹部１５を形成する場合でも、ダイシング時にダイシングの領域から離れた場所で樹脂体３が割れることを抑制することが可能となり、断続的な矩形状の凹部１５よりも内側域の半導体装置１１の領域をなす樹脂体３が割れることを抑制できる。
また、第１の実施の形態と同様に、断続的な矩形状の凹部１５を形成するのに用いたものと同じレーザー光線７で品番の文字５を形成する場合には、品番の文字５と断続的な矩形状の凹部１５（白い点線）の表面は同じ白色系である。
以上のようにして製造された半導体装置１１は、樹脂体３の外側表面４の縁部、つまり樹脂体３の基板１と接する面と反対側の面の縁部に、白い点線状の断続的な矩形状の凹部１５を有する。よって、第１の実施の形態と同様に、白い点線状の断続的な凹部１５を指標として良品の判定方法を用いることができ、その判定において良品は、断続的な凹部１５（白い点線）が樹脂体３の外側表面４の縁部の全周に形成されている。
以下に、実施例７の半導体装置の製造方法について説明する。基本的な製造方法は実施例１のものと同様であり、その説明を省略し、相違点について説明する。
上述した各実施例の構成では、ダイシング領域がクロスする部分では特別な処理をしなかった。しかしながら、実施例７では、ダイシング領域がクロスする部分に相当し、切り分けた後に製品の角となる部分にレーザー光線７を照射して角の部分の高さをさらに低く形成する。
図２１に示すように、ダイシング領域の境界８に沿ってレーザー光線７を照射して連続的な凹部６を形成した後に、図２１の図中において所定半径の円１６で示す範囲内において、ダイシング領域がクロスする部分で、かつ切り分けた後に製品の半導体装置１１の角１７となる部分に、レーザー光線７を複数回照射する。
このように、切り分けた後に製品の角１７となる部分にレーザー光線７を照射し、半導体装置１１の角１７の部分を低くすることにより、ダイシング時に最も割れやすい角１７の近傍においてダイシング領域から離れた部分で樹脂体３が割れることを抑制することが可能となる。
以下に、実施例８の半導体装置の製造方法について説明する。基本的な製造方法は実施例１のものと同様であり、その説明を省略し、相違点について説明する。
上述した各実施例の構成では、樹脂体３を形成した後に、凹部を形成していた。しかしながら、実施例８では、図２２に示すように、樹脂体３を形成するときに同時に断面矩形状の凹部１８を形成するものである。つまり、金型を用いて、樹脂体３を形成するのみで、図２２の図中において斜線で表したダイシング領域を含む部分に凹部１８が同時に形成される。このようにしても、凹部１８以外の場所で樹脂体３が割れることを抑止することが出来る。
なお、図２３に示すように、樹脂体３を形成するときに同時に金型で断面Ｖ字状の凹部１９を形成してもよい。このようにすれば、凹部１９がＶ字状であるため、金型を抜き易くなる。
なお、上記の各実施例では、半導体素子２を樹脂体３で保護する場合について述べたが、半導体素子に限らず、空気に触れることにより酸化して性能が劣化する部品や、塵が付着したり外力が加わると故障する部品などを、保護を目的として樹脂体３で覆う場合についても同様に不良品の発生を抑制することが可能である。
本発明の半導体装置および半導体装置の製造方法は半導体装置の不良品の発生を抑制することに利用可能である。
本発明の実施例１における半導体装置の平面図 本発明の実施例１における半導体装置の断面図 本発明の実施例１における半導体装置の斜視図 本発明の実施例１における半導体装置の製造方法の第１の工程の斜視図 本発明の実施例１における半導体装置の製造方法の第２の工程の斜視図 本発明の実施例１における半導体装置の製造方法の第３の工程の斜視図 本発明の実施例１における半導体装置の製造方法の工程の一部拡大斜視図 本発明の実施例１における半導体装置の製造方法の工程の一部拡大断面図 本発明の実施例１における半導体装置の製造方法の第４の工程の斜視図 本発明の実施例１における半導体装置の完成品の斜視図 本発明の実施例１における半導体装置の完成品の使用例の斜視図 本発明の実施例１における半導体装置の不良品の斜視図 本発明の実施例２における半導体装置の断面図 本発明の実施例２における半導体装置の製造方法の工程の一部拡大断面図 本発明の実施例３における半導体装置の製造方法の工程の一部拡大断面図 本発明の実施例４における半導体装置の製造方法の工程の一部拡大断面図 本発明の実施例５における半導体装置の斜視図 本発明の実施例５における半導体装置の製造方法の工程の一部拡大上面図 本発明の実施例６における半導体装置の斜視図 本発明の実施例６における半導体装置の製造方法の工程の一部拡大上面図 本発明の実施例７における半導体装置の製造方法の工程の一部拡大上面図 本発明の実施例８における半導体装置の製造方法の工程の一部拡大斜視図 本発明の実施例８における半導体装置の他の製造方法の工程の一部拡大斜視図
符号の説明
１ 基板
２ 半導体素子
３ 樹脂体
４ 面
５ 文字
６ 連続的な凹部
７ レーザー光線
８ ダイシング領域の境界（破線で表示）
９ ダイシングブレード
１０ 面
１１ 半導体装置
１２ プリント基板
１３ Ｖ字状の溝
１４ 断続的な凹部
１５ 矩形状の凹部
１６ 円
１７ 角
１８ 凹部
１９ Ｖ字状の凹部

Claims (14)

  1. 基板と、前記基板の主面をなす実装面に実装した半導体素子と、前記基板の前記主面上に前記半導体素子を覆って形成した樹脂体とを備え、前記樹脂体の主面をなす外側表面の縁部に連続的な凹部を有することを特徴とする半導体装置。
  2. 基板と、前記基板の主面をなす実装面に実装した半導体素子と、前記基板の前記主面上に前記半導体素子を覆って形成した樹脂体とを備え、前記樹脂体の主面をなす外側表面の縁部に断続的な凹部を有することを特徴とする半導体装置。
  3. 前記樹脂体の主面をなす外側表面に、凹部状の記号を表示していることを特徴とする請求項１または２に記載の半導体装置。
  4. 前記樹脂体の主面をなす外側表面に、前記凹部状の記号と前記凹部とを同じ色で表示していることを特徴とする請求項３に記載の半導体装置。
  5. 前記凹部の表面色が白色系をなすことを特徴とする請求項１から４の何れか１項に記載の半導体装置。
  6. 前記連続的な凹部は、前記樹脂体の主面をなす外側表面の縁部の全周に形成していることを特徴とする請求項１に記載の半導体装置。
  7. 前記断続的な凹部は、前記樹脂体の主面をなす外側表面の縁部の全周に形成していることを特徴とする請求項２に記載の半導体装置。
  8. 基板の主面をなす実装面に複数の半導体素子を所定間隔で平面的に配置する工程と、前記基板の前記主面上に前記半導体素子を覆って樹脂体を形成する工程と、隣接する前記半導体素子の相互間において前記樹脂体の主面をなす外側表面に、切断予定部の両側に沿って連続する凹部を形成する工程と、前記切断予定部に沿って前記基板と前記樹脂体とを切断する工程を備えることを特徴とする半導体装置の製造方法。
  9. 基板の主面をなす実装面に複数の半導体素子を所定間隔で平面的に配置する工程と、前記基板の前記主面上に前記半導体素子を覆って樹脂体を形成する工程と、隣接する前記半導体素子の相互間において前記樹脂体の主面をなす外側表面に、切断予定部の両側に沿って断続的な凹部を形成する工程と、前記切断予定部に沿って前記基板と前記樹脂体とを切断する工程とを備えることを特徴とする半導体装置の製造方法。
  10. 前記凹部を形成する手段と同じ手段を用いて前記樹脂体の主面をなす外側表面に凹部状の記号を形成することを特徴とする請求項８または９に記載の半導体装置の製造方法。
  11. レーザー光線を照射することで前記凹部を形成することを特徴とする請求項８から１０の何れか１項に記載の半導体装置の製造方法。
  12. 隣接する前記半導体素子の相互間における前記樹脂体の主面をなす外側表面に前記凹部を形成した後に、切断後に前記樹脂体の角となる角予定部に前記レーザー光線を照射して前記角予定部を前記樹脂体の外側表面よりも低く形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
  13. 前記切断予定部に沿って前記基板と前記樹脂体とを切断する工程において、前記切断をダイシングによって行うことを特徴とする請求項８から１２の何れか１項に記載の半導体装置の製造方法。
  14. レーザー光線を照射することによって前記凹部を形成して前記凹部の表面を変色させ、前記切断予定部に沿って前記基板と前記樹脂体とを切断した後に、変色した前記凹部より内側域の前記樹脂体まで割れている場合に不良品と判断することを特徴とする請求項８から１３の何れか１項に記載の半導体装置の製造方法。
JP2008003766A 2008-01-11 2008-01-11 半導体装置および半導体装置の製造方法 Pending JP2009170476A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2008003766A JP2009170476A (ja) 2008-01-11 2008-01-11 半導体装置および半導体装置の製造方法
CNA200810173317XA CN101494204A (zh) 2008-01-11 2008-11-04 半导体装置和半导体装置的制造方法
US12/336,043 US8097965B2 (en) 2008-01-11 2008-12-16 Semiconductor device and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008003766A JP2009170476A (ja) 2008-01-11 2008-01-11 半導体装置および半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2009170476A true JP2009170476A (ja) 2009-07-30

Family

ID=40849915

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008003766A Pending JP2009170476A (ja) 2008-01-11 2008-01-11 半導体装置および半導体装置の製造方法

Country Status (3)

Country Link
US (1) US8097965B2 (ja)
JP (1) JP2009170476A (ja)
CN (1) CN101494204A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015026811A (ja) * 2013-06-21 2015-02-05 株式会社デンソー 電子装置およびその製造方法
JP5672242B2 (ja) * 2009-12-24 2015-02-18 株式会社村田製作所 電子部品の製造方法

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8440505B2 (en) * 2009-01-29 2013-05-14 International Business Machines Corporation Semiconductor chips including passivation layer trench structure
JP2012043953A (ja) * 2010-08-18 2012-03-01 Renesas Electronics Corp 電子部品および電子部品の製造方法
US8753926B2 (en) * 2010-09-14 2014-06-17 Qualcomm Incorporated Electronic packaging with a variable thickness mold cap
JP5796956B2 (ja) * 2010-12-24 2015-10-21 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 回路装置およびその製造方法
US9589900B2 (en) * 2014-02-27 2017-03-07 Taiwan Semiconductor Manufacturing Company, Ltd. Metal pad for laser marking
US9666522B2 (en) 2014-05-29 2017-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Alignment mark design for packages
JP6814646B2 (ja) * 2017-01-23 2021-01-20 株式会社ディスコ 光デバイスウェーハの加工方法
CN110416155B (zh) * 2019-07-05 2021-10-15 佛山市国星半导体技术有限公司 一种led晶圆切割劈裂方法及led芯片

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002100707A (ja) * 2000-09-22 2002-04-05 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2002343817A (ja) * 2001-05-11 2002-11-29 Tomoegawa Paper Co Ltd 半導体装置ユニット
JP2003133262A (ja) * 2001-10-26 2003-05-09 Matsushita Electric Ind Co Ltd 半導体パッケージの製造方法
JP2005161695A (ja) * 2003-12-03 2005-06-23 Towa Corp 樹脂封止装置及び樹脂封止方法
JP2007157974A (ja) * 2005-12-05 2007-06-21 Toshiba Corp 半導体装置の製造方法及び半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06318038A (ja) * 1993-05-07 1994-11-15 Nitto Denko Corp 個体識別ラベル
US5977613A (en) * 1996-03-07 1999-11-02 Matsushita Electronics Corporation Electronic component, method for making the same, and lead frame and mold assembly for use therein
US6720642B1 (en) * 1999-12-16 2004-04-13 Fairchild Semiconductor Corporation Flip chip in leaded molded package and method of manufacture thereof
JP2002016181A (ja) * 2000-04-25 2002-01-18 Torex Semiconductor Ltd 半導体装置、その製造方法、及び電着フレーム
US20030080440A1 (en) * 2000-05-31 2003-05-01 Amkor Technology, Inc. Reverse contrast marked package
JP3534042B2 (ja) * 2000-06-21 2004-06-07 オムロン株式会社 コイン形ｉｃタグおよびその製造方法
JP3639509B2 (ja) 2000-08-03 2005-04-20 三洋電機株式会社 半導体装置の製造方法
JP2002110718A (ja) * 2000-09-29 2002-04-12 Hitachi Ltd 半導体装置の製造方法
TW522531B (en) * 2000-10-20 2003-03-01 Matsushita Electric Ind Co Ltd Semiconductor device, method of manufacturing the device and mehtod of mounting the device
US6953891B2 (en) * 2003-09-16 2005-10-11 Micron Technology, Inc. Moisture-resistant electronic device package and methods of assembly
JP2005109100A (ja) * 2003-09-30 2005-04-21 Mitsubishi Electric Corp 半導体装置およびその製造方法
US7364945B2 (en) * 2005-03-31 2008-04-29 Stats Chippac Ltd. Method of mounting an integrated circuit package in an encapsulant cavity
DE102008014653A1 (de) * 2008-03-17 2009-09-24 Robert Bosch Gmbh Vorrichtung mit Halbleiterbauelement sowie Herstellungsverfahren

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002100707A (ja) * 2000-09-22 2002-04-05 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法
JP2002343817A (ja) * 2001-05-11 2002-11-29 Tomoegawa Paper Co Ltd 半導体装置ユニット
JP2003133262A (ja) * 2001-10-26 2003-05-09 Matsushita Electric Ind Co Ltd 半導体パッケージの製造方法
JP2005161695A (ja) * 2003-12-03 2005-06-23 Towa Corp 樹脂封止装置及び樹脂封止方法
JP2007157974A (ja) * 2005-12-05 2007-06-21 Toshiba Corp 半導体装置の製造方法及び半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5672242B2 (ja) * 2009-12-24 2015-02-18 株式会社村田製作所 電子部品の製造方法
JP2015026811A (ja) * 2013-06-21 2015-02-05 株式会社デンソー 電子装置およびその製造方法

Also Published As

Publication number Publication date
US8097965B2 (en) 2012-01-17
CN101494204A (zh) 2009-07-29
US20090179304A1 (en) 2009-07-16

Similar Documents

Publication Publication Date Title
JP2009170476A (ja) 半導体装置および半導体装置の製造方法
US6664647B2 (en) Semiconductor device and a method of manufacturing the same
TWI569428B (zh) 影像感測晶片封裝體之製作方法
TWI458411B (zh) 電路板之製作方法
US9232643B2 (en) Ceramic wiring board, multi-piece ceramic wiring board, and method for producing same
US9966329B2 (en) Method for manufacturing semiconductor device
US9196590B2 (en) Perforated electronic package and method of fabrication
JP2010087173A (ja) 半導体装置の製造方法及び半導体装置
JP2006108489A (ja) 半導体装置の製造方法
JP2016146457A (ja) 半導体装置およびその製造方法
CN102420149B (zh) 树脂密封型半导体装置的制造方法、树脂密封型半导体装置及该半导体装置用的引线框架
JP5971171B2 (ja) 絶縁基板及びその製造方法、半導体装置
JP6194804B2 (ja) モールドパッケージ
TWM450063U (zh) 導線架組合及其導線架件
JP6444273B2 (ja) 大判基板及びその製造方法
JP5347933B2 (ja) モールドパッケージの製造方法及びモールドパッケージ
JP2008252005A (ja) バリ取り方法および半導体装置の製造方法
JP2009152324A (ja) 半導体装置の製造方法
JP2008091758A (ja) 半導体装置およびその製造方法
JP2022142230A (ja) 半導体装置
JP2015005687A (ja) 樹脂パッケージとこの樹脂パッケージを用いた電子機器
JP2007294637A (ja) 半導体装置の製造方法
JP2006278427A (ja) 光結合素子およびそれに用いるリードフレームならびに光結合素子の製造方法
JP2006173504A (ja) 半導体装置
JP2006278426A (ja) 光結合素子およびそれに用いるリードフレームならびに光結合素子の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20101119

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20120113

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20120904

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20130508