JP2002016181A - 半導体装置、その製造方法、及び電着フレーム - Google Patents

半導体装置、その製造方法、及び電着フレーム

Info

Publication number
JP2002016181A
JP2002016181A JP2001078791A JP2001078791A JP2002016181A JP 2002016181 A JP2002016181 A JP 2002016181A JP 2001078791 A JP2001078791 A JP 2001078791A JP 2001078791 A JP2001078791 A JP 2001078791A JP 2002016181 A JP2002016181 A JP 2002016181A
Authority
JP
Japan
Prior art keywords
metal layer
semiconductor element
semiconductor device
semiconductor
resin
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
JP2001078791A
Other languages
English (en)
Inventor
Hiroshi Kimura
浩 木村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Torex Semiconductor Ltd
Original Assignee
Torex Semiconductor Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Torex Semiconductor Ltd filed Critical Torex Semiconductor Ltd
Priority to JP2001078791A priority Critical patent/JP2002016181A/ja
Priority to TW090109265A priority patent/TW493254B/zh
Priority to US09/837,022 priority patent/US6800508B2/en
Publication of JP2002016181A publication Critical patent/JP2002016181A/ja
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05553—Shape in top view being rectangular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector involving a temporary auxiliary member not forming part of the bonding apparatus, e.g. removable or sacrificial coating, film or substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01004—Beryllium [Be]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01027—Cobalt [Co]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/1016—Shape being a cuboid
    • H01L2924/10161—Shape being a cuboid with a rectangular active surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/157—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2924/15738—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950 C and less than 1550 C
    • H01L2924/15747—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15787—Ceramics, e.g. crystalline carbides, nitrides or oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress

Abstract

(57)【要約】 【課題】 リードレス表面実装型の半導体装置であっ
て、製造原価が安価な半導体装置、その製造方法及び電
着フレームを提供することを目的とするものである。 【解決手段】 薄膜状金属膜に接着された半導体素子２
と、半導体素子２を封止する樹脂パッケージ７と、樹脂
パッケージ７内に封止された半導体素子２上の電極パッ
ド２ａと金属膜８ａとを電気的に接続するワイヤ７とを
具備し、半導体素子２裏面の薄膜状金属膜８ｂの露呈面
と半導体素子２が接着される金属膜８ｂの裏面と樹脂パ
ッケージ７の底面とが面一であることを特徴とする半導
体装置である。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置、その
製造方法及び電着フレームに関し、特にリードレス表面
実装型の樹脂封止された半導体装置と、その製造方法、
及び半導体素子搭載用の電着フレームに関するものであ
る。
【０００２】
【従来の技術】図８は、従来の半導体装置を示す断面図
であり、この半導体装置は、樹脂封止したリードレス表
面実装型の半導体装置である。同図において、ガラスエ
ポキシ基板（又はセラミック基板）１の一面に金属層３
1 ，３2 が形成され、かつ金属層３2に対応するガラス
エポキシ基板１の裏面に電極金属層５ａが形成され、金
属層３2 と電極金属層５ａとがスルーホール６で電気的
に接続されている。ガラスエポキシ基板１の一面の金属
層３1 には、半導体素子２が接着され、半導体素子２の
電極パッド２ａと金属層３2 とがワイヤ４で電気的に接
続されている。ワイヤ４で配線がなされた半導体素子２
は、エポキシ樹脂７で樹脂封止されている。
【０００３】
【発明が解決しようとする課題】従来のリードレス表面
実装型の半導体装置では、図８に示したように、ガラス
エポキシ基板１に多数のスルーホール６が形成され、ガ
ラスエポキシ基板１上に金属層３1 が多数形成され、そ
れぞれに半導体素子２が接着されてワイヤ４で電極パッ
ド２ａと金属層３2との配線がなされている。この半導
体装置の製造工程では、一枚のガラスエポキシ基板に数
百個単位で半導体素子が搭載されてワイヤボンディング
されて、樹脂封止されている。従って、この構造の半導
体装置では、スルーホール６の個数が半導体素子２の個
数の数倍の数となり、スルーホール形成のための製造工
数を無視することができず、この種の半導体装置の製造
原価が高騰する要因となっていた。
【０００４】また、従来のリードレス表面実装型の半導
体装置では、スルーホールが形成されており、隣接する
半導体素子間の隙間にスルーホールを形成するには、半
導体素子間の隙間にスルーホールを形成するための領域
を用意しなければならないので、実質的に一枚のガラス
エポキシ基板に搭載される半導体素子の個数は制限さ
れ、製造原価を高騰させる要因となっていた。
【０００５】更に、従来のリードレス表面実装型の半導
体装置では、ガラスエポキシ基板上に半導体素子が搭載
されて樹脂封止されている。そのため、半導体素子の動
作時に発生した熱を発散させることができずガラスエポ
キシ基板に蓄積され、熱の放熱性が悪いという欠点があ
った。
【０００６】本発明は、上記のような課題に鑑みてなさ
れたものであって、リードレス表面実装型の半導体装置
であって、製造原価が安価であって、放熱性が良い半導
体装置、その製造方法及び電着フレームを提供すること
を目的とするものである。
【０００７】
【課題を解決するための手段】本発明は、上記課題を達
成したものであり、請求項１の発明は、金属層に接着さ
れた半導体素子と、該半導体素子上の電極パッドと外部
導出用の金属層とを電気的に接続するワイヤと、該ワイ
ヤで配線を行った該半導体素子を封止する樹脂パッケー
ジとを具備し、該半導体素子が接着されている金属層裏
面と前記外部導出用の金属層裏面とが該樹脂パッケージ
底面と同一平面であることを特徴とする半導体装置であ
る。
【０００８】請求項１の発明によれば、樹脂パッケージ
内に封止されている半導体素子が樹脂パッケージから露
出する金属膜に搭載され、その外部導出用の金属層の底
面も樹脂パッケージ底面より露呈したリードレス構造の
半導体装置であり、ガラスエポキシ基板やセラミック基
板が使用されていないので、半導体装置の高さを低背と
することができるため半導体素子から発生する熱の放熱
性がよい利点がある。これら金属層は、薄膜状の金属層
であり、リードを用いた半導体装置と比較して、熱伝導
性が良好なリードレス型の半導体装置である。また、こ
の半導体装置は、高価な基板を使用する必要がないの
で、比較的安価な半導体装置とすることができる。しか
も、半導体装置裏面の金属層と樹脂パッケージとが同一
平面（面一）であり、この半導体装置を回路基板に実装
した際の回路基板との密着性が良く、しかも半導体素子
から発生する熱が回路基板を介して放散し易い。さらに
外部導出用の金属層裏面には、必要に応じて、極めて薄
い平坦な電極金属層を成膜してもよい。
【０００９】また、請求項２の発明は、半導体素子が接
着される金属層が該半導体素子底面の面積より広い面積
であることを特徴とする請求項１に記載の半導体装置で
ある。
【００１０】請求項２の発明によれば、半導体素子が接
着される金属層が半導体素子の底面の面積より広い面積
であるので、樹脂パッケージの表面から半導体素子との
沿面距離を充分に設けることができ、半導体素子の耐湿
特性を高めることができる。
【００１１】また、請求項３の発明は、半導体素子が接
着される金属層の膜厚を厚くし、かつ前記金属層の面積
が該半導体素子底面の面積より狭いことを特徴とする請
求項１に記載の半導体装置である。
【００１２】請求項３の発明によれば、半導体素子が接
着される金属層の膜厚を厚くすることで、樹脂パッケー
ジの底面から半導体素子までの沿面距離を充分に形成し
て、半導体装置としての耐湿性を高めることができると
ともに、比較的サイズの大きな半導体素子を樹脂封止す
ることができる。さらにまた、金属層の膜厚を厚くする
ことで、半導体素子を樹脂パッケージ内中央に配置させ
ることができる。従って、半導体装置に熱ストレスが加
わったとしても樹脂パッケージにひび割れが発生し難
い。
【００１３】また、請求項４の発明は、樹脂パッケージ
底面に前記外部導出用の金属層が独立して存在すること
を特徴とする請求項１，２又は３に記載の半導体装置で
ある。
【００１４】請求項４の発明によれば、外部導出用の金
属層の露呈面の形状を独立した不定形な任意の形状とす
ることができる。無論、金属層を連続するように形成す
ることができる。
【００１５】また、請求項５の発明は、可撓性平板状の
金属基板に、パターニングされた金属層を形成した電着
フレームを形成する工程と、前記電着フレームがパター
ニングされた前記金属層に複数の半導体素子を隣接して
搭載する工程と、前記パターニングされた金属層に搭載
される各半導体素子間に形成された外部導出用の金属層
に、前記隣接する各半導体素子の電極パッドをワイヤで
所定間隔を設けて電気的に共通接続するワイヤボンディ
ング工程と、前記電着フレームに搭載されて配線がなさ
れた半導体素子を樹脂封止する樹脂封止工程と、前記金
属基板を剥離して樹脂封止体を得る剥離工程と、前記半
導体素子が複数封止された樹脂封止体を、パターニング
された金属層の切断マークで個々の半導体装置に切断す
る切り出し工程と、を含むことを特徴とする半導体装置
の製造方法である。
【００１６】請求項５の発明によれば、ガラスエポキシ
基板等の基板を用いることなく、可撓性平板状の金属基
板を利用して、半導体装置を製造する製造方法であり、
電着フレームの可撓性平板状の金属基板を剥離すること
によって、多数の半導体素子が樹脂封止された樹脂封止
体を形成することができる。金属基板が可撓性を有する
ので、樹脂封止体から金属基板を剥離する際のストレス
が加わり難い。
【００１７】また、請求項６の発明は、半導体装置を切
断する切り出し工程後、前記樹脂封止体の裏面の金属層
に外部導出用の金属層を成膜する成膜工程を有すること
を特徴とする請求項５に記載の半導体装置の製造方法で
ある。
【００１８】請求項６の発明によれば、必要に応じて、
樹脂封止体の底面から露呈する金属層に電解メッキまた
は無電解メッキを利用する半導体装置の製造方法であ
り、極めて薄い金属薄膜層を形成することで、回路基板
のランドとの接着がよい。
【００１９】また、請求項７の発明は、前記樹脂封止体
の切り出し工程において、前記外部導出用の金属層の中
央部に沿って切断することにより、隣接する前記半導体
装置のそれぞれの電極金属層とすることを特徴とする請
求項５又は６に記載の半導体装置の製造方法である。
【００２０】請求項７の発明によれば、隣接する半導体
装置の外部導出用の金属層を中央から分離することで、
それぞれの電極用の金属層とすることができる。従っ
て、隣接する半導体装置を接近させて金属基板に搭載す
ることができるので、半導体素子を金属基板に周密に搭
載することができる。
【００２１】また、請求項８の発明は、平板状の金属基
板に、半導体素子が搭載される金属層と、該半導体素子
の電極パッドと、ワイヤで電気的に接続される外部導出
用の金属層とからなるパターンが形成され、前記半導体
素子を樹脂封止する際に、前記金属基板を一方の金型と
することを特徴とする電着フレームである。
【００２２】請求項８の発明によれば、平板状の金属基
板にパターンニングされた金属層が形成され、ワイヤで
電気的に接続された半導体素子が搭載されて樹脂封止さ
れた後、金属層が樹脂封止体に接着された状態で金属基
板から剥離されて金属層を外部電極金属層とし得る電着
フレームである。金属基板は、ステンレス鋼板（ＪＩＳ
記号でＳＵＳ）が適している。
【００２３】
【発明の実施の形態】以下、本発明に係る半導体装置、
その製造方法及び電着フレームの実施の形態について、
図面を参照して説明する。なお、本発明は、樹脂封止さ
れたリードレス表面実装型の半導体装置に関し、その製
造方法と、その製造工程で利用される電着フレームにつ
いて説明する。
【００２４】図１は、本発明に係るリードレス表面実装
型の半導体装置の一実施の形態を示しており、同図
（ａ）はその断面図、同図（ｂ）はその裏面図である。
同図において、２は半導体素子であり、半導体素子２に
は電極パッド２ａが形成されている。７は半導体素子２
を封止する樹脂パッケージであり、半導体素子２の電極
パッド２ａと外部導出用の金属層８ａとは、ワイヤ４で
電気的に接続されている。
【００２５】半導体素子２は金属層８ｂに接着されて搭
載され、金属層８ｂの面積は半導体素子２の底面の面積
より広く、半導体素子２が金属層８ｂの略中央に接着さ
れている。半導体素子２の底面の面積は、金属層８ｂの
面積より狭いので、半導体素子２と樹脂パッケージ７の
底面からの沿面距離が充分に保たれている。
【００２６】金属層８ａ，８ｂの裏面は、樹脂パッケー
ジ７から露呈している。また、金属層８ａ，８ｂとの外
部露呈面は、樹脂パッケージ７の底面と同一平面（面
一）となっており、金属層８ａ，８ｂの裏面には、平坦
な薄膜状の金属層８ｃが形成される。
【００２７】金属層８ａ，８ｂは、その露呈面側がニッ
ケル（Ｎｉ）又はニッケル・コバルト（Ｎｉ・Ｃｏ）合
金を電着したＮｉ薄膜層又はＮｉ・Ｃｏ薄膜層が形成さ
れ、かつＮｉ薄膜層又はＮｉ・Ｃｏ薄膜層の上に金（Ａ
ｕ）又は銀（Ａｇ）の薄膜層が形成される。その厚さ
は、Ｎｉ又はＮｉ・Ｃｏ合金の薄膜層の厚さが２０〜３
５μｍであり、Ａｕ薄膜の厚さが約０．０５〜０．３μ
ｍである。金属層８ｃは、Ｎｉ又はＮｉ・Ｃｏ合金のＮ
ｉ薄膜層又はＮｉ・Ｃｏ薄膜層の厚さが約５μｍであ
り、Ｓｎ薄膜３〜１５μｍ又は、Ａｕ薄膜又は銀薄膜の
厚さが約０．３μｍである。
【００２８】無論、金属層８ａの底面に、金や金の合金
等のハンダ乗りの良い金属膜を成膜した後、Ｎｉ薄膜層
又はＮｉ・Ｃｏ薄膜層した場合は、金属層８ｃを形成す
る必要はない。
【００２９】なお、本発明の半導体装置は、従来のよう
にガラスエポキシ基板やセラミック基板に半導体素子等
を搭載して樹脂封止したパッケージ構造ではなく、半導
体素子が樹脂パッケージに収納されて、金属膜が樹脂パ
ッケージから露呈した形状である。
【００３０】すなわち、この半導体装置は、半導体素子
を搭載する基板を必要としないことからその高さが低背
となり、プリント基板に半導体装置を実装する際のバラ
ンスが良好なものとなる。
【００３１】従って、本発明の半導体装置では、プリン
ト基板に実装する際の部品立ち等の不都合が生じ難い利
点がある。また、本発明の半導体装置の裏面が平坦であ
るので、半導体装置の裏面に接着剤を付着させて、半導
体装置をプリント基板に接着させて実装することができ
る。
【００３２】次に、本発明に係る半導体装置の他の実施
形態について、図２を参照して説明する。図２（ａ）
は、半導体装置の断面図であり、図２（ｂ）は、その底
面図である。図２の半導体装置は、金属層８ｂの膜厚が
図１の半導体装置の金属層８ｂの膜厚より厚く、しかも
半導体素子２は、その底面の面積が金属層８ｂの面積よ
り広い。従って、半導体素子２は、樹脂パッケージ７の
底面から約２０μｍ以上の位置の樹脂パッケージ７内に
封止されている。従って、本実施形態の半導体装置樹で
は、脂パッケージ７の底面から半導体素子２までの沿面
距離を充分に設けることができ、しかも比較的大きなサ
イズの半導体素子２を樹脂封止することができる。ま
た、半導体素子２底部に樹脂が回り込んで、半導体素子
２を樹脂封止され、この半導体装置は、充分な沿面距離
が形成されて、耐湿性に優れた半導体装置とすることが
できる。また、小さな樹脂パッケージに大きな半導体素
子を樹脂封止することができる。なお、図２の半導体装
置の他の形状は、図１の半導体装置と同様であるので、
その詳細な説明は省略する。
【００３３】続いて、図１の半導体装置の製造方法の一
実施形態について、図３〜図６を参照して説明する。本
発明の半導体装置の製造方法は、リードレス表面実装型
の半導体装置を可撓性平板状の金属基板上に形成し、金
属基板を剥離して製造する製造方法である。
【００３４】先ず、リードレス表面実装型の半導体装置
を製造するにあたり、図３（ａ）に示した可撓性平板状
の金属基板９を用意する。金属基板９は、薄いステンレ
ス鋼板であり、その厚さは、０．１ｍｍである。金属基
板９には、金属基板９の自動搬送用の孔９ａ，９ｂ等が
形成され、金属基板９を自動搬送させるための孔が形成
され、かつ金属基板９を金型に固定するための孔が形成
されている。
【００３５】図３（ｂ）は、金属基板９に金属層による
パターンが形成され、半導体素子が搭載されるパターン
が形成される電着フレームを示している。電着フレーム
は、金属基板９の片面に搭載された半導体素子を樹脂封
止することで、金属基板９の片面に樹脂封止体が形成さ
れる。
【００３６】以下、図４，図５を参照して、半導体装置
の製造方法を、第１から第８の工程に大別して説明す
る。
【００３７】１）第１の製造工程は、図４（ａ）に示す
ように、ステンレス鋼板等による平板状の金属基板９の
片面側全面に金属層８を電着して成膜する電着工程であ
る。先ず、金属基板９の一面には、スピンコート法によ
って光感光性のレジストを塗布して、レジスト膜の全面
に露光して硬化させる。続いて、マスクを施した金属基
板９を電着槽に浸漬し、金属基板９の他面に金属層８を
形成する。金属層８は、Ｎｉ又はＮｉ・Ｃｏ合金を電着
したＮｉ又はＮｉ・Ｃｏ合金薄膜層であり、その後、Ｎ
ｉ・Ｃｏ合金薄膜層上には、金をフラッシュ法等による
真空蒸着或いはスパッタリング法等によって成膜され
る。電着工程は、金属基板９と電着槽内の電極間に通電
することによって、金属基板９にＮｉ又はＮｉ・Ｃｏ合
金薄膜層の金属層８が形成される。Ｎｉ・Ｃｏ合金薄膜
は、例えば２０〜３５μｍの厚さとし、金薄膜層を０．
３μｍの厚さとする。なお、金属基板９にＮｉ又はＮｉ
・Ｃｏ合金を電着する前に、金を含む合金をフラッシュ
法等で真空蒸着することによって、後の電極金属層を形
成する成膜工程を省略することができる。
【００３８】２）第２の製造工程は、金属層８のエッチ
ング工程である。このエッチング工程では、図４（ｂ）
に示すように、金属基板９の片側にレジスト膜１０によ
るマスクを形成し、金属基板９の金属層８上には、レジ
スト膜１０ａ，１０ｂが選択的に形成される。
【００３９】その後、このエッチング工程では、金属層
８を選択的にエッチングして除去する。図４（ｃ）に示
したように、金属基板９の片側に金属層８ａ，８ｂが形
成された電着フレームが形成する。電着フレームには、
図３（ｂ）に示したように、半導体素子が搭載されて金
線をワイヤーボンディングする領域Ｅが形成される。領
域Ｅは、金属層８ａ，８ｂとがマトリック状に形成され
ている。図３（ｃ）には、その詳細なパターンを示し
た。
【００４０】図３（Ｃ）は樹脂封止体裏面の金属基板を
剥離した場合におけるワイヤーボンディング領域Ｅ裏面
のパターンを示す。このパターンには半導体素子が複数
封止された樹脂封止体を個々の半導体装置に切断するた
めの切断マーク９ｄ，９ｃがマーキングされている。切
断時には切断マーク９ｄ，９ｃの間に切断部位が設定さ
せる。
【００４１】３）第３の製造工程は、素子搭載工程であ
る。この工程では、図４（ｄ）に示したように、半導体
素子２が、公知の手法によって金属層８ｂに搭載され
る。半導体素子２は、図１に示したように、その表面に
は、電極パッド２ａが形成されている。
【００４２】４）電着フレームに半導体素子２が搭載さ
れた後、第４の製造工程のワイヤボンディング工程に進
む。第４の製造工程では、図４（ｅ）に示したように、
半導体素子２に金ワイヤ４をワイヤボンディングする工
程であり、ワイヤ４は、半導体素子２の電極パッド２ａ
と金属層８ａとを超音波ボンディング等によって電気的
に接続される。
【００４３】５）図４（ｅ）のワイヤボンディング工程
に続いて、図５（ａ）に示した第５の製造工程である樹
脂モールド工程に進む。樹脂モールド工程は、図５
（ａ）に示したように、金属基材９に半導体素子２が搭
載されて、ワイヤボンディングされた後の電着フレーム
が、モールド金型（上型）に装着される。モールド金型
内には、エポキシ樹脂がモールド金型（上型）に形成さ
れたキャビティ（図示しなし）により圧入される。この
樹脂モールドでは、金属基材９が樹脂モールドにおける
下型としての機能を果たす。
【００４４】なお、半導体素子２が搭載された金属基材
９を並列に配置して、エポキシ樹脂がライナを通してそ
れぞれの金属基材９と上金型との間に圧入することで、
半導体素子が搭載された電着フレームを多数樹脂封止す
ることができる。
【００４５】６）樹脂モールド工程の後、第６の製造工
程に進む。第６の製造工程は、図５（ｂ）に示した金属
基材９の剥離工程である。図５（ｂ）に示したように、
樹脂封止体１１から金属基材９を引き離す。金属基材９
は可撓性のある平板状であるので、樹脂封止体１１から
容易に剥離することができる。樹脂封止体１１の底面に
は、金属層８ａ，８ｂが露出している。金属層８ａ，８
ｂの露呈面は、樹脂封止体１１の底面と面一である。な
お、Ｎｉ又はＮｉ・Ｃｏ合金薄膜層が露呈している場合
は、剥離工程に続いて、第７の製造工程であるダイシン
グ工程に進む。
【００４６】７）第７の製造工程は、図５（ｄ）に示し
た樹脂封止体１１を切断線Ｓに沿って切断することで、
樹脂封止体を一半導体素子毎に切り出す。樹脂封止体１
１は、半導体素子２間の金属層８ａが中央部から切断さ
れて個々の半導体装置に切り出される。）
【００４７】第７の製造工程であるダイシング工程につ
いて、図６を参照して説明する。なお、図６（ａ）は、
多数の半導体装置が樹脂封止された樹脂封止体１１の一
部切欠部斜視図を示しており、同図（ｂ）が樹脂封止体
１１の裏面を示している。
【００４８】同図において、Ｓ1 ，Ｓ2 は、切断線（ダ
イシングライン）を示しており、それぞれ樹脂封止体１
１に形成されている溝７ａ，７ｂを、金属基材９の裏面
より切断線Ｓ1 ，Ｓ2 に沿って切断することにより、各
半導体装置に切り分けられる。
【００４９】図６（ｂ）に示した樹脂封止体１１の裏面
図から明らかなように、電極金属層８ａは、切断マーク
Ｍ１１とＭ１２との間の切断線Ｓ2 に沿って切り出すこ
とによって、隣接する半導体装置がそれぞれの外部導出
用の金属層となる。
【００５０】更に、隣接する半導体装置の隣接間の金属
層８ｂは、切断マークＭ２１とＭ２２との間の切断線Ｓ
1 に沿って切り離されている。樹脂封止体１１は、ダイ
シング工程で切断線Ｓ1 ，Ｓ2 に沿って、切断すること
によって、個々の半導体装置に切り出される。
【００５１】ダイシング工程に続いて電極を形成する第
８の製造工程に進む。 ８）この第８の製造工程は、図１，２に示すように、切
り出された個々の半導体装置の樹脂封止体２の底面の金
属層８ａ，８ｂに金薄膜層８ｃをフラッシュ法または電
解メッキあるいは無電解メッキは等によって蒸着する。
【００５２】なお、電着フレームの形成は、上記の実施
形態による製造方法に限定されることなく、金属基板の
金または金と他の金属とを混合した薄膜層を形成した
後、パターニングして、その後、ＮｉまたはＮｉ・Ｃｏ
の薄膜金属層を電着して形成してもよい。
【００５３】金属基板の金または金と他の金属を混合し
た薄膜層は、金属基板の一方の面にレジスト膜を全面に
形成して、他方の面にレジスト膜をパターンニングし
て、半導体素子の搭載部と外部導出用の金属層とを形成
する金属基板面を露呈させて、他はレジスト膜で覆って
選択的に金薄膜層に電着して形成する。
【００５４】その後、パターンニングしたレジスト膜を
除去して、金薄膜層が選択的に形成された面、全面にＮ
ｉまたはＮｉ・Ｃｏの薄膜金属層を形成し、続いて、Ｎ
ｉまたはＮｉ・Ｃｏ薄膜金属層を選択的に除去する。
【００５５】このような製造工程を経て、先の実施形態
で説明したように、金属基板９に金属層８ａと金属層８
ｂとを形成する。その後の製造工程は、先に説明した製
造工程と同様であるので説明を省略する。
【００５６】無論、本発明の半導体装置では、金属基板
として、厚さが０．１ｍｍのステンレス鋼板が用いられ
ているが、この厚さに限定するものではない。しかし、
半導体が封止された樹脂封止体から金属基板を剥離する
のに好ましい。また、従来、金属基板として、銅板を用
いて製造した半導体装置では、銅板をエッチングで除去
しなければならいが、ステンレス鋼板を用いることによ
って、樹脂封止体からステンレス鋼板を容易に剥離する
ことができる。例えば、ステンレス鋼板としては、ＪＩ
Ｓ記号分類によるＳＵＳの何れかが用いられている。
【００５７】また、図２に示した半導体装置を製造する
場合は、半導体素子２が搭載される金属層８ｂの厚さを
約２０μｍとするために、金属層８ａを金属基板に形成
した後、金属層８ｂを形成するためのレジストマスクを
形成して、金属層８ａを成膜する時間より長い時間電着
槽に浸漬して電着して形成すればよい。その後の製造工
程は、先に説明した通りである。
【００５８】なお、図７の半導体装置の裏面図で示した
ように、半導体装置は、樹脂パッケージ７から露出する
金属層１３は、その露呈面は平面形状を有し、樹脂パッ
ケージ７に収納された半導体素子２の電極パッド２ａと
金属層１３とがワイヤ４で電気的に接続されている。
【００５９】上記のように、本発明の半導体装置では、
樹脂パッケージに半導体素子が封止されて、樹脂パッケ
ージの底面から外部導出用の金属層が露出しており、樹
脂パッケージの底面と外部導出用の金属層の底面とが面
一であり、この金属層の面に更に、Ｎｉ又はＮｉ・Ｃｏ
合金による薄膜層とＡｕ薄膜層を形成して、外部電極と
する。この外部電極は、樹脂パッケージの底面から僅か
に突出するのみで、この半導体装置を基板に実装した場
合、半導体装置の底面を基板に接触させて実装すること
ができる。
【００６０】
【発明の効果】上述のように、本発明の請求項１では、
リードレス構造の半導体装置であり、外部導出用の金属
層が薄膜状の金属層からなり、樹脂パッケージ内に封止
されている半導体素子が樹脂パッケージから露出する金
属膜に搭載されており、半導体装置の高さを低背とする
ことができ、半導体素子を搭載する部分や外部導出用の
電極がリードを用いていないし、かつガラスエポキシ基
板やセラミック基板等の高価な基板を使用する必要がな
いし、リードや高価な基板を用いていないので、比較的
安価な半導体装置とすることができるとともに、半導体
素子から発生する熱の放熱性がよい利点がある。
【００６１】また、この半導体装置では、高価な基板を
使用する必要がないので、比較的安価な半導体装置とす
ることができる。しかも、半導体装置裏面の電極金属層
と樹脂パッケージとが同一平面（面一）であり、さらに
平坦な電極金属層を成膜したものであるので、その膜厚
は、極めて薄い膜であり、この半導体装置を回路基板に
搭載した際の回路基板との密着性が良く、半導体素子か
ら発生する熱が回路基板を介して放散し易い。しかも、
樹脂パッケージ内に封止されている半導体素子が樹脂パ
ッケージから露出する金属膜に搭載された収納されてお
り、半導体装置の高さを低背とすることができる利点が
あり、小型の電子機器に容易に実装することができる利
点がある。
【００６２】また、請求項２の発明によれば、半導体素
子が接着される金属層が半導体素子の底面の面積より広
い面積であるので、樹脂パッケージの表面から半導体素
子との沿面距離を充分に設けることができ、半導体素子
の耐湿特性を高めることができる。
【００６３】また、請求項３の発明によれば、半導体素
子が接着される金属層の厚さを厚くすることで、この金
属層に半導体素子を搭載した際の樹脂パッケージの底面
から半導体素子までの沿面距離を充分に保つことがで
き、耐湿性の向上に寄与する。しかも、半導体素子が接
着される金属層の面積は、半導体素子が接着されるに充
分な面積を有すればよいので、半導体素子の底面の面積
より狭い面積でよく、樹脂パッケージに比較的面積の大
きな半導体素子を搭載することができる利点がある。
【００６４】また、請求項４の発明によれば、外部導出
用の金属層の平面形状を不定形な任意形状とすることが
できるので、半導体装置の電極金属層の形状に自由度を
与えることができる利点がある。
【００６５】また、請求項５の発明によれば、ガラスエ
ポキシ基板やセラミック基板等を用いることなく、半導
体装置を製造する製造工程であり、電着フレームの平板
状金属基板を剥離することによって、多数の半導体素子
が樹脂封止された樹脂封止体を形成することができ、従
来の製造工程と比較して製造工数を簡素化することがで
きる利点がある。
【００６６】また、請求項６の発明によれば、樹脂封止
体の底面から露呈する金属層に電解メッキまたは無電解
メッキによる成膜工程を利用する半導体装置の製造方法
であり、極めて薄い金の金属薄膜層を形成することで、
回路基板のランドとの接着がよい利点がある。
【００６７】また、請求項７の発明によれば、隣接する
半導体装置の外部導出用の電極となる金属層を中央から
分離することで、それぞれの電極用の金属層とすること
ができる。従って、隣接する半導体装置を接近させて搭
載することができるので、半導体素子を金属基板に周密
に搭載することができる利点があり、半導体装置を安価
に製造することができる利点がある。
【００６８】また、請求項８の発明によれば、平板状の
金属基板にパターンニングされた金属層が形成された電
着フレームであり、半導体素子が搭載されてワイヤで電
気的に接続がなされ、半導体素子が樹脂封止された後、
樹脂封止体から金属基板を剥離することで、樹脂封止体
の底面に露呈する金属層を外部導出用の金属層とし得る
電着フレームであり、互いに独立した金属層を形成する
ことが可能であり、電極金属層の形成に自由度を与える
ことができる利点がある。
【図面の簡単な説明】
【図１】図１（ａ）は本発明の半導体装置の一実施形態
の断面図、図１（ｂ）はその裏面図である。
【図２】図２（ａ）は本発明の半導体装置の他の実施形
態の断面図、図２（ｂ）はその裏面図である。
【図３】図３（ａ）は金属基板の平面図、図３（ｂ）は
金属層をパターニングした金属基板の平面図、図３
（ｃ）はパターニングした金属層の拡大切欠平面図であ
る。
【図４】図４（ａ）〜図４（ｅ）は本発明の半導体装置
の製造方法の一実施形態を示す断面図である。
【図５】図５（ａ）〜図５（ｄ）は図４（ｅ）に続く、
半導体装置の製造方法を示す断面図である。
【図６】図６（ａ）は樹脂封止体の一部切欠斜視図、図
６（ｂ）は樹脂封止体の裏面図である。
【図７】図７は本発明に係る半導体装置の他の実施形態
を示す裏面図である。
【図８】図８従来の半導体装置の断面図である。
【符号の説明】
２ 半導体素子 ２ａ 電極パッド ４ ワイヤ ７ 樹脂パッケージ ７ａ，７ｂ 溝 ８，８ａ，８ｂ 金属層 ８ｃ 金属層 ９ 金属基板 １０，１０ａ，１０ｂ レジスト膜 １１ 樹脂封止体 １２ 金薄膜層 １３，１４ 金属層 Ｓ，Ｓ1 ，Ｓ2 切断線 Ｅ 半導体素子が搭載される領域

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 金属層に接着された半導体素子と、該半
    導体素子上の電極パッドと外部導出用の金属層とを電気
    的に接続するワイヤと、該ワイヤで配線を行った該半導
    体素子を封止する樹脂パッケージとを具備し、該半導体
    素子が接着されている金属層裏面と前記外部導出用の金
    属層裏面とが該樹脂パッケージ底面と同一平面であるこ
    とを特徴とする半導体装置。
  2. 【請求項２】 前記半導体素子が接着される金属層は、
    該半導体素子底面の面積より広い面積を有することを特
    徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記半導体素子が接着される金属層の膜
    厚を厚くし、かつ前記金属層の面積は該半導体素子底面
    の面積より狭いことを特徴とする請求項１に記載の半導
    体装置。
  4. 【請求項４】 前記樹脂パッケージ底面に前記外部導出
    用の金属層が独立して存在することを特徴とする請求項
    １，２又は３に記載の半導体装置。
  5. 【請求項５】 可撓性平板状の金属基板に、パターニン
    グされた金属層を形成した電着フレームを形成する工程
    と、 前記電着フレームのパターニングされた前記金属層に複
    数の半導体素子を隣接して搭載する工程と、 前記パターニングされた金属層に搭載される各半導体素
    子間に形成された外部導出用の金属層に、前記隣接する
    各半導体素子の電極パッドをワイヤで所定間隔を設けて
    電気的に共通接続するワイヤボンディング工程と、 前記電着フレームに搭載されて配線がなされた半導体素
    子を樹脂封止する樹脂封止工程と、 前記金属基板を剥離して樹脂封止体を得る剥離工程と、 前記半導体素子が複数封止された樹脂封止体を、パター
    ニングされた金属層の切断マークで個々の半導体装置に
    切断する切り出し工程と、 を含むことを特徴とする半導体装置の製造方法。
  6. 【請求項６】 前記半導体装置を切断する切り出し工程
    後、前記樹脂封止体の裏面の金属層に電極用の金属層を
    成膜する成膜工程を有することを特徴とする請求項５に
    記載の半導体装置の製造方法。
  7. 【請求項７】 前記樹脂封止体を切り出し工程におい
    て、前記金属層の中央部に沿って切断することにより、
    隣接する前記半導体素子のそれぞれの外部導出用の金属
    層とすることを特徴とする請求項５又は６に記載の半導
    体装置の製造方法。
  8. 【請求項８】 可撓性平板状の金属基板に、半導体素子
    が搭載される金属層と該半導体素子の電極パッドとワイ
    ヤで電気的に接続される外部導出用の金属層とからなる
    パターンが形成され、かつ前記半導体素子を樹脂封止す
    る際に前記金属基板を一方の金型とすることを特徴とす
    る電着フレーム。
JP2001078791A 2000-04-25 2001-03-19 半導体装置、その製造方法、及び電着フレーム Withdrawn JP2002016181A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2001078791A JP2002016181A (ja) 2000-04-25 2001-03-19 半導体装置、その製造方法、及び電着フレーム
TW090109265A TW493254B (en) 2000-04-25 2001-04-18 Semiconductor device, its manufacturing method and electrodeposition frame
US09/837,022 US6800508B2 (en) 2000-04-25 2001-04-18 Semiconductor device, its manufacturing method and electrodeposition frame

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2000124102 2000-04-25
JP2000-124102 2000-04-25
JP2001078791A JP2002016181A (ja) 2000-04-25 2001-03-19 半導体装置、その製造方法、及び電着フレーム

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2006072498A Division JP3869849B2 (ja) 2000-04-25 2006-03-16 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JP2002016181A true JP2002016181A (ja) 2002-01-18

Family

ID=26590739

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001078791A Withdrawn JP2002016181A (ja) 2000-04-25 2001-03-19 半導体装置、その製造方法、及び電着フレーム

Country Status (3)

Country Link
US (1) US6800508B2 (ja)
JP (1) JP2002016181A (ja)
TW (1) TW493254B (ja)

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6794762B2 (en) 2002-02-27 2004-09-21 Nec Electronics Corporation Electronic component and fabrication method thereof
JP2006093575A (ja) * 2004-09-27 2006-04-06 Hitachi Cable Ltd 半導体装置およびその製造方法
JP2006310570A (ja) * 2005-04-28 2006-11-09 Aoi Electronics Co Ltd 半導体装置
JP2008010632A (ja) * 2006-06-29 2008-01-17 Aoi Electronics Co Ltd 半導体装置の製造方法、その製造方法で製造した半導体装置およびその製造方法に用いるシート
JP2009055055A (ja) * 2002-12-27 2009-03-12 Kyushu Hitachi Maxell Ltd 半導体装置の製造方法
KR100893567B1 (ko) * 2007-08-14 2009-04-17 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법
JP2010040911A (ja) * 2008-08-07 2010-02-18 Renesas Technology Corp 半導体装置の製造方法
US7825514B2 (en) 2007-12-11 2010-11-02 Dai Nippon Printing Co., Ltd. Substrate for semiconductor device, resin-sealed semiconductor device, method for manufacturing said substrate for semiconductor device and method for manufacturing said resin-sealed semiconductor device
JP2013168686A (ja) * 2013-06-03 2013-08-29 Hitachi Maxell Ltd 半導体装置および半導体装置の製造方法
JP2014027309A (ja) * 2013-11-01 2014-02-06 Dainippon Printing Co Ltd 半導体装置およびその製造方法、ならびに半導体装置用基板およびその製造方法
JP2014053638A (ja) * 2013-11-15 2014-03-20 Dainippon Printing Co Ltd 半導体装置およびその製造方法、ならびに半導体装置用基板およびその製造方法
JP2014138170A (ja) * 2013-01-18 2014-07-28 Sh Materials Co Ltd 半導体素子搭載用基板及びその製造方法
JP2015233166A (ja) * 2015-10-01 2015-12-24 日立マクセル株式会社 半導体装置および半導体装置の製造方法
JP2017005261A (ja) * 2016-08-22 2017-01-05 日立マクセル株式会社 半導体装置および半導体装置の製造方法
JP2017118131A (ja) * 2017-02-13 2017-06-29 日立マクセル株式会社 半導体装置用中間部品およびその製造方法、並びに半導体装置およびその製造方法
JP2017195414A (ja) * 2017-07-20 2017-10-26 日立マクセル株式会社 半導体装置および半導体装置の製造方法
JP2018029214A (ja) * 2017-11-24 2018-02-22 マクセルホールディングス株式会社 半導体装置および半導体装置の製造方法
JP2018160707A (ja) * 2018-07-23 2018-10-11 マクセルホールディングス株式会社 半導体装置および半導体装置の製造方法
JP2019096901A (ja) * 2019-02-06 2019-06-20 マクセルホールディングス株式会社 半導体装置および半導体装置の製造方法

Families Citing this family (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3788268B2 (ja) * 2001-05-14 2006-06-21 ソニー株式会社 半導体装置の製造方法
JP4611569B2 (ja) * 2001-05-30 2011-01-12 ルネサスエレクトロニクス株式会社 リードフレーム及び半導体装置の製造方法
CN101303984B (zh) 2001-06-07 2012-02-15 瑞萨电子株式会社 半导体装置的制造方法
US20050012027A1 (en) * 2003-07-16 2005-01-20 Jackson Hsieh Image sensor and method for packaging the same
US20050012026A1 (en) * 2003-07-16 2005-01-20 Jackson Hsieh Image sensor and method for packaging the same
US20050012025A1 (en) * 2003-07-16 2005-01-20 Jackson Hsieh Image sensor and method for packaging the same
US7125747B2 (en) * 2004-06-23 2006-10-24 Advanced Semiconductor Engineering, Inc. Process for manufacturing leadless semiconductor packages including an electrical test in a matrix of a leadless leadframe
US20060211233A1 (en) * 2005-03-21 2006-09-21 Skyworks Solutions, Inc. Method for fabricating a wafer level package having through wafer vias for external package connectivity and related structure
US7576426B2 (en) * 2005-04-01 2009-08-18 Skyworks Solutions, Inc. Wafer level package including a device wafer integrated with a passive component
US8124460B2 (en) * 2006-07-17 2012-02-28 Stats Chippac Ltd. Integrated circuit package system employing an exposed thermally conductive coating
US7635606B2 (en) * 2006-08-02 2009-12-22 Skyworks Solutions, Inc. Wafer level package with cavities for active devices
US20080217708A1 (en) * 2007-03-09 2008-09-11 Skyworks Solutions, Inc. Integrated passive cap in a system-in-package
US7662669B2 (en) * 2007-07-24 2010-02-16 Northrop Grumman Space & Mission Systems Corp. Method of exposing circuit lateral interconnect contacts by wafer saw
KR20100115735A (ko) 2007-11-30 2010-10-28 스카이워크스 솔루션즈, 인코포레이티드 플립 칩 실장을 이용하는 웨이퍼 레벨 패키징
US8900931B2 (en) * 2007-12-26 2014-12-02 Skyworks Solutions, Inc. In-situ cavity integrated circuit package
JP2009170476A (ja) * 2008-01-11 2009-07-30 Panasonic Corp 半導体装置および半導体装置の製造方法
EP2353179A4 (en) * 2008-10-17 2012-10-03 Occam Portfolio Llc SOLDER-FREE FLEXIBLE CIRCUIT ARRANGEMENTS AND METHODS OF MANUFACTURING THE SAME
TWI378515B (en) * 2008-11-07 2012-12-01 Chipmos Technoligies Inc Method of fabricating quad flat non-leaded package
US20100184241A1 (en) * 2009-01-16 2010-07-22 Edison Opto Corporation Method for manufacturing thin type light emitting diode assembly
WO2010150365A1 (ja) 2009-06-24 2010-12-29 アオイ電子株式会社 半導体装置および半導体装置の製造方法
JP5801339B2 (ja) * 2013-03-22 2015-10-28 株式会社東芝 半導体装置
TWI527166B (zh) * 2013-07-25 2016-03-21 The package structure of the optical module

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US633252A (en) * 1898-10-19 1899-09-19 Vincenzo Venezia Floor and ceiling for buildings.
US3698076A (en) * 1970-08-03 1972-10-17 Motorola Inc Method of applying leads to an integrated circuit
US4033833A (en) * 1975-10-30 1977-07-05 Western Electric Company, Inc. Method of selectively electroplating an area of a surface
JPH03108745A (ja) * 1989-09-22 1991-05-08 Seiko Epson Corp 半導体装置
JP3180146B2 (ja) * 1992-12-18 2001-06-25 九州日立マクセル株式会社 電鋳製のｉｃ用リードフレーム並びにその製造方法
JPH06196603A (ja) * 1992-12-23 1994-07-15 Shinko Electric Ind Co Ltd リードフレームの製造方法
JPH09148508A (ja) * 1995-11-29 1997-06-06 Nippon Denkai Kk 半導体装置用リードフレーム及びこれを用いた樹脂封止型半導体装置
US6001671A (en) * 1996-04-18 1999-12-14 Tessera, Inc. Methods for manufacturing a semiconductor package having a sacrificial layer
KR0185512B1 (ko) * 1996-08-19 1999-03-20 김광호 칼럼리드구조를갖는패키지및그의제조방법
JP3562311B2 (ja) * 1998-05-27 2004-09-08 松下電器産業株式会社 リードフレームおよび樹脂封止型半導体装置の製造方法
JP3764587B2 (ja) * 1998-06-30 2006-04-12 富士通株式会社 半導体装置の製造方法
US6211462B1 (en) * 1998-11-05 2001-04-03 Texas Instruments Incorporated Low inductance power package for integrated circuits
KR100960739B1 (ko) * 1999-02-26 2010-06-01 텍사스 인스트루먼츠 인코포레이티드 열적으로 향상된 반도체 볼 그리드 어레이 디바이스 및 그제조 방법
JP4205260B2 (ja) * 1999-07-12 2009-01-07 パナソニック株式会社 樹脂封止型半導体装置の製造方法及び半導体装置の中間体
US6247229B1 (en) * 1999-08-25 2001-06-19 Ankor Technology, Inc. Method of forming an integrated circuit device package using a plastic tape as a base
US20020100165A1 (en) * 2000-02-14 2002-08-01 Amkor Technology, Inc. Method of forming an integrated circuit device package using a temporary substrate
US6333252B1 (en) * 2000-01-05 2001-12-25 Advanced Semiconductor Engineering, Inc. Low-pin-count chip package and manufacturing method thereof
US6380062B1 (en) * 2001-03-09 2002-04-30 Walsin Advanced Electronics Ltd. Method of fabricating semiconductor package having metal peg leads and connected by trace lines
DE60239931D1 (de) * 2001-04-02 2011-06-16 Genentech Inc Kombinationstherapie

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6794762B2 (en) 2002-02-27 2004-09-21 Nec Electronics Corporation Electronic component and fabrication method thereof
JP2009055055A (ja) * 2002-12-27 2009-03-12 Kyushu Hitachi Maxell Ltd 半導体装置の製造方法
JP2006093575A (ja) * 2004-09-27 2006-04-06 Hitachi Cable Ltd 半導体装置およびその製造方法
JP2006310570A (ja) * 2005-04-28 2006-11-09 Aoi Electronics Co Ltd 半導体装置
JP2008010632A (ja) * 2006-06-29 2008-01-17 Aoi Electronics Co Ltd 半導体装置の製造方法、その製造方法で製造した半導体装置およびその製造方法に用いるシート
JP4549318B2 (ja) * 2006-06-29 2010-09-22 アオイ電子株式会社 半導体装置および半導体装置の製造方法
KR100893567B1 (ko) * 2007-08-14 2009-04-17 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법
US7825514B2 (en) 2007-12-11 2010-11-02 Dai Nippon Printing Co., Ltd. Substrate for semiconductor device, resin-sealed semiconductor device, method for manufacturing said substrate for semiconductor device and method for manufacturing said resin-sealed semiconductor device
US7947598B2 (en) 2007-12-11 2011-05-24 Dai Nippon Printing Co., Ltd. Substrate for semiconductor device, resin-sealed semiconductor device, method for manufacturing said substrate for semiconductor device and method for manufacturing said resin-sealed semiconductor device
JP2010040911A (ja) * 2008-08-07 2010-02-18 Renesas Technology Corp 半導体装置の製造方法
JP2014138170A (ja) * 2013-01-18 2014-07-28 Sh Materials Co Ltd 半導体素子搭載用基板及びその製造方法
JP2013168686A (ja) * 2013-06-03 2013-08-29 Hitachi Maxell Ltd 半導体装置および半導体装置の製造方法
JP2014027309A (ja) * 2013-11-01 2014-02-06 Dainippon Printing Co Ltd 半導体装置およびその製造方法、ならびに半導体装置用基板およびその製造方法
JP2014053638A (ja) * 2013-11-15 2014-03-20 Dainippon Printing Co Ltd 半導体装置およびその製造方法、ならびに半導体装置用基板およびその製造方法
JP2015233166A (ja) * 2015-10-01 2015-12-24 日立マクセル株式会社 半導体装置および半導体装置の製造方法
JP2017005261A (ja) * 2016-08-22 2017-01-05 日立マクセル株式会社 半導体装置および半導体装置の製造方法
JP2017118131A (ja) * 2017-02-13 2017-06-29 日立マクセル株式会社 半導体装置用中間部品およびその製造方法、並びに半導体装置およびその製造方法
JP2017195414A (ja) * 2017-07-20 2017-10-26 日立マクセル株式会社 半導体装置および半導体装置の製造方法
JP2018029214A (ja) * 2017-11-24 2018-02-22 マクセルホールディングス株式会社 半導体装置および半導体装置の製造方法
JP2018160707A (ja) * 2018-07-23 2018-10-11 マクセルホールディングス株式会社 半導体装置および半導体装置の製造方法
JP2019096901A (ja) * 2019-02-06 2019-06-20 マクセルホールディングス株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
US20010033018A1 (en) 2001-10-25
TW493254B (en) 2002-07-01
US6800508B2 (en) 2004-10-05

Similar Documents

Publication Publication Date Title
JP2002016181A (ja) 半導体装置、その製造方法、及び電着フレーム
US6391684B2 (en) Lead frame and manufacturing method thereof
US5081562A (en) Circuit board with high heat dissipations characteristic
US6548328B1 (en) Circuit device and manufacturing method of circuit device
KR100407595B1 (ko) 반도체 장치 및 그 제조 방법
KR0184588B1 (ko) 일체식 회로 패키지용 다층 리드프레임
US5859471A (en) Semiconductor device having tab tape lead frame with reinforced outer leads
US6291271B1 (en) Method of making semiconductor chip package
KR100400629B1 (ko) 회로 장치 및 그 제조 방법
JP2002009196A (ja) 半導体装置の製造方法
KR20070096013A (ko) 보편적 풋프린트를 포함하는 반도체 다이 패키지 및 그제조방법
JP3869849B2 (ja) 半導体装置の製造方法
KR20050096851A (ko) 회로 장치 및 그 제조 방법
JP2005277356A (ja) 回路装置
US6271057B1 (en) Method of making semiconductor chip package
JP2005244033A (ja) 電極パッケージ及び半導体装置
JP3574026B2 (ja) 回路装置およびその製造方法
JP2001217372A (ja) 回路装置およびその製造方法
JP2002076182A (ja) 回路装置の製造方法
JP3643743B2 (ja) 実装基板
JP3574025B2 (ja) 回路装置およびその製造方法
JP3668090B2 (ja) 実装基板およびそれを用いた回路モジュール
JP3634709B2 (ja) 半導体モジュール
JP2740977B2 (ja) 半導体装置
JP4663172B2 (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20060302

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A681

Effective date: 20060302

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20060510

A300 Application deemed to be withdrawn because no request for examination was validly filed

Free format text: JAPANESE INTERMEDIATE CODE: A300

Effective date: 20080603