JP2006310570A - 半導体装置 - Google Patents

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Abstract

【課題】
リフロー炉に通炉して生ずるクラックの発生を防止することができる半導体装置を提供する。
【解決手段】
半導体装置1は半導体素子2、外部電極3b、搭載パッド部4bからなる。搭載パッド部4bの略中央には不図示のボンディング剤が塗布され、半導体素子2は固定される。搭載パッド部4bは矩形形状であり、4辺のうちの2辺7a,7bの形状は波状形状である。外部電極3bおよび搭載パッド部4bの上面にはワイヤ5と接続するためのAg層3a,4aが形成され、下面にはSn−Pb層3c,4cが形成される。半導体素子2と外部電極3bとはAuのワイヤ5によって電気的に接続している。半導体素子2、ワイヤ5、外部電極3bおよび搭載パッド部4bは、エポキシ樹脂などからなる樹脂6によって封止される。
【選択図】図1

Description

本発明は、電鋳フレームを用いたリードレスタイプの半導体装置に関する。
電鋳フレームを用いたリードレスタイプの半導体装置として、特許文献1の半導体装置が知られている。この半導体装置は、金属層に接着された半導体素子と、その半導体素子上の電極パッドと外部導出用の金属層とを電気的に接続するワイヤと、そのワイヤで配線を行った半導体素子をエポキシ樹脂で封止する樹脂パッケージとを備え、半導体素子が接着されている金属層裏面と外部導出用の金属層裏面とが樹脂パッケージ底面と同一平面である。
特開2002−16181号公報
特許文献1の半導体装置はエポキシ樹脂で封止されている。ところで、エポキシ樹脂は吸湿性があり、吸湿した水分は半導体装置中の半導体素子を搭載した金属層と樹脂との界面でたまりやすい。そして、半田付けのためにリフロー炉に半導体装置を通炉すると、金属層と樹脂との界面にたまっている水分が蒸発する。その結果、金属層と樹脂の間で剥離が生じ、金属層の外縁に沿ってクラックが発生する。
(1)請求項1の発明は、半導体素子と、半導体素子が搭載された搭載パッドと、半導体素子とワイヤにより電気的に接続している外部電極とを備え、半導体素子と搭載パッドとワイヤと外部電極とが樹脂によって封止され、底面に搭載パッドと外部電極とが設けられている半導体装置であって、搭載パッドは平面視矩形形状であり、少なくとも2辺の外縁形状は、波状形状または凹凸を備えた形状であることを特徴とする。
(2)請求項2に発明は、請求項1に記載の半導体装置において、搭載パッドの4辺が波状形状または凹凸を備えた形状であることを特徴とする。
(3)請求項3の発明は、半導体素子と、半導体素子が搭載された搭載パッドと、半導体素子とワイヤにより電気的に接続している外部電極とを備え、半導体素子と搭載パッドとワイヤと外部電極とが樹脂によって封止され、底面に搭載パッドと外部電極とが設けられている半導体装置であって、搭載パッドには、半導体素子が搭載されていない領域に、樹脂からなる複数の非金属層領域を設けたことを特徴とする。
(4)請求項4の発明は、請求項3に記載の半導体装置において、搭載パッド平面視矩形形状であり、複数の非金属層領域は搭載パッドの辺に沿って離散的に設けられていることを特徴とする。
本発明によれば、半導体装置を搭載する搭載パッド部の外縁を波状形状または凹凸を備えた形状にしたので、搭載パッド部の側面と樹脂との密着性が増加する。したがって、リフロー炉に半導体装置を通炉して生じるクラックの発生を防止することができる。
−第1の実施の形態−
本発明の第1の実施形態の半導体装置1の構造について図1を参照して説明する。図1(a)は半導体装置1の断面図、図1(b)は半導体装置1の裏面図である。2は半導体素子、3bは外部電極、4bは搭載パッド部である。搭載パッド部4bの略中央には不図示のボンディング剤が塗布されて、半導体素子2が固定される。外部電極3bおよび搭載パッド部4bは、Niまたは、Ni・Co合金からなる。搭載パッド部4bは略長方形の形状であり、4辺のうちの2辺7a,7bの形状は波状形状である。
外部電極3bおよび搭載パッド部4bの上面にはワイヤ5と接続するためのAg層3a,4aが形成され、下面には半田と接続する際の濡れ性向上のためのSn−Pb層3c,4cが形成される。外部電極3bおよび搭載パッド部4bの厚さは50〜80μmであり、Ag層3a,4aの厚さは約2.5μmであり、Sn−Pb層3c,4cの厚さは3〜20μmである。また、半導体素子2と外部電極3bとはAuのワイヤ5によって電気的に接続している。
半導体素子2、ワイヤ5、外部電極3bおよび搭載パッド部4bは、エポキシ樹脂などからなる樹脂6によって封止される。半導体装置2の底面には、図1(b)に示すように、樹脂6と外部電極3bおよび搭載パッド部4bに形成したSn−Pb層3c,4cとが露呈している。
次に、上述した半導体装置1の製造方法について、図2〜図6を参照して説明する。この製造方法は、第1金属層形成工程と、半導体素子実装工程と、樹脂封止工程と、金属板剥離工程と、第2金属層形成工程と、分割工程とを含み、1つの金属板上に複数の半導体装置1を同時に作製する。以下、各工程を工程順に説明する。
(イ)第1金属層形成工程
第1金属層形成工程について、図2(a)〜(d)を参照して説明する。
図2(a)に示すように、可撓性を有する金属板21の両面にレジスト22を塗布またはラミネートする。金属板21は、厚さ約0.1mmの平板状のJIS規格のSUSステンレス鋼板またはCu板などの金属薄板からなる。次に、アクリルフィルムベースのパターンマスクフィルムを密着させ、紫外線により露光する。そして、現像し、図2(b)に示すように、金属層を形成する部分のレジスト22を除去する。このときの金属板21の平面視を図3に示す。1つの半導体装置1を作製するためのレジスト22a,22bが縦横に複数並列して形成される。
金属板21の一方の面には金属層を形成しないので、レジスト22によって全面が覆われる。次に、HSO−HやNaなどの酸化性溶液により、レジスト22を除去した部分の金属板21面のソフトエッチングを行う。そして、硫酸などの酸で酸洗いし、酸活性処理を行う。
次に、酸活性処理を行った金属板21をNiめっき溶液に浸漬して金属板21に電力を供給して電鋳を行い、Ni層23を形成する。次に、Agめっき溶液に金属板21を浸漬して金属板21に電力を供給することにより、Ag層24を形成する。このようにして、図2(c)に示すように、金属板21に金属層として、パターニングされたNi層23とAg層24とを形成する。金属層を形成後、図2(d)に示すように、レジスト22を金属板21から剥離する。
(ロ)半導体素子実装工程
半導体素子実装工程について、図2(e)を参照して説明する。
半導体素子2を実装するために、半導体素子2の実装面に不図示のボンディング剤を塗布し、そして図2(e)に示すように、半導体素子2を搭載する。図2では省略しているが、金属板21には、パターニングされたNi層23とAg層24とが複数並列配置されており、それぞれのパターンニングされたAg層24上に半導体素子2が隣接して搭載される。そして、ワイヤボンディングによって、Ag層24と半導体素子2とをワイヤ5によって接続する。
(ハ)樹脂封止工程
樹脂封止工程について、図2(f)および図4を参照して説明する。
樹脂封止工程では、図2(f)に示すように半導体素子2、ワイヤ5、Ni層23およびAg層24を樹脂6によって封止する。樹脂封止は次のようにして行う。図4に示すように、金属板21の半導体素子2が実装などされている面に金型41を被せる。そして、樹脂6を金型41内に注入し、金属板21に実装された複数の半導体素子2などを一括に封止する。この樹脂封止工程では、金型41は上型の役割を果たし、金属板21は下型の役割を果たす。
(ニ)金属板剥離工程
金属板剥離工程について、図5(a)を参照して説明する。
樹脂6による封止が完了した後は、図5(a)に示すように、Ni層23や樹脂6から金属板21を剥離する。金属板21は可撓性を有するので、容易に剥離することができる。この金属板21を剥離したものを以下、樹脂封止体50と呼ぶ。
(ホ)第2金属層形成工程
第2金属層形成工程について、図5(b)および図6を参照して説明する。
樹脂封止体50をSn−Pbめっき溶液に浸漬し、剥離面51に電力を供給する。電力の供給は、図6に示すように樹脂封止体50の両側を基板ホルダ61ではさみ、基板ホルダ61より電力を供給して、2箇所から通電するようにして行う。ところで、剥離面51に露出されているCu層23は全ての外部電極3bの形成部分や搭載パッド部4bの形成部分において電気的に接続されている。したがって、矢印62で示すように、全ての外部電極3bの形成部分や搭載パッド部4bの形成部分に基板ホルダ61から供給された電流が流れる。そして、図5(b)に示すように、樹脂封止体50の剥離面51にパターニングされたSn−Pb層52を形成する。
(ヘ)分割工程
分割工程について、図5(b),(c)を参照して説明する。
図5(b)の2点鎖線53に沿って、ダイヤモンドブレード・ダイシング法で樹脂封止体50をダイシングする。そして、図5(c)に示すように、一つの樹脂封止体50が分割され、半導体装置1が完成する。
以上の第1の実施形態による半導体装置1では、半導体装置1を搭載する略長方形の搭載パッド部4bの少なくとも2辺7a,7bを波状形状にしたので、搭載パッド部4bの側面と樹脂6との密着性が増加した。したがって、リフロー炉に半導体装置を通炉して生じるクラックの発生を防止することができるという作用効果を奏する。
−第2の実施の形態−
本発明の第2の実施形態の半導体装置70の構造について、図7を参照して説明する。第1の実施形態の半導体装置1と共通する部分は同じ符号を使用し、相違点を主に説明する。
図7(a)は半導体装置70の断面図、図7(b)は半導体装置70の裏面図である。74bは搭載パッド部であり、搭載パッド部74bの略中央には不図示のボンディング剤が塗布されて、半導体素子2が固定される。搭載パッド部74bは、Niまたは、Ni・Co合金からなり、搭載パッド部74bの厚さは50〜80μmである。搭載パッド部74bは、略長方形の形状を呈し、4辺77a〜77dのそれぞれには半円の周期的な凹部パターンを備えている。
以上の第2の実施形態による半導体装置70は、第1の実施形態による半導体装置1と同様に、クラックの発生を防止することができるという作用効果を奏する。
−第3の実施の形態−
本発明の第3の実施形態の半導体装置80の構造について、図8を参照して説明する。第1の実施形態の半導体装置1と共通する部分は同じ符号を使用し、相違点を主に説明する。
図8(a)は半導体装置80の断面図、図8(b)は半導体装置80の裏面図である。84bは搭載パッド部であり、搭載パッド部84bの略中央に不図示のボンディング剤が塗布されて、半導体素子2が固定される。搭載パッド部84bは、Niまたは、Ni・Co合金からなり、搭載パッド部84bの厚さは50〜80μmである。搭載パッド部84bは略長方形の形状を呈し、4辺のうちの2辺87a,87bの形状は略sin曲線の形状である。
以上の第3の実施形態による半導体装置80は、第1の実施形態による半導体装置1と同様に、クラックの発生を防止することができるという作用効果を奏する。
−第4の実施の形態−
本発明の第4の実施形態の半導体装置90の構造について、図9を参照して説明する。第1の実施形態の半導体装置1と共通する部分は同じ符号を使用し、相違点を主に説明する。
図9(a)は半導体装置90の断面図、図9(b)は半導体装置90の裏面図である。94bは搭載パッド部であり、搭載パッド部94bの略中央には不図示のボンディング剤が塗布され、半導体素子2は固定される。搭載パッド部94bは、Niまたは、Ni・Co合金の金属層からなり、搭載パッド部94bの厚さは50〜80μmである。搭載パッド部94bは略長方形の形状であり、搭載パッド部94bの半導体素子2が搭載されていない周辺の領域(以下、半導体素子非搭載領域と呼ぶ)には、金属層が形成されていない複数の円形領域98(以下、非金属層領域と呼ぶ)が離散的に設けられている。ところで、エポキシ樹脂が吸湿した水分は半導体素子2を搭載した搭載パッド部94bと樹脂6との界面でたまりやすい。このため、搭載パッド部94bに非金属領域98を設けることにより搭載パッド部94bと樹脂6との界面の面積が小さくなり、エポキシ樹脂が吸湿した水分がたまらなくなる。また、搭載パッド部94bの互いに対向する長辺に沿うように離散的に設けられる非金属層領域98は、水分の蒸発による搭載パッド部94bと樹脂6との剥離を防ぐ楔としての役割も果たしている。
以上の第4の実施形態による半導体装置90は、第1の実施形態による半導体装置1と同様に、クラックの発生を防止することができるという作用効果を奏する。
以上の実施の形態の半導体装置1,70〜90を次のように変形することができる。
(1)搭載パッド部4b,74b,84b,94bの形状は略長方形であったが、矩形形状であれば実施の形態に限定されない。
(2)第1および第3の実施形態の半導体装置1,80では、4辺のうちの2辺7a,7b,87a,87bが波状形状であったり、略sin曲線形状であったりしたが、4辺全てを波状形状にしたり、略sin曲線形状にしたりしてもよい。
(3)第3の実施形態の半導体装置70では、4辺77a〜77dのそれぞれには半円の周期的な凹部パターンを備えている形状であったが、周期的なパターンでなくてもよく、また凹部パターンの代わりに凸部パターン、または凹凸パターンを用いてもよい。また、4辺77a〜77dのうちの2辺だけに、半円の周期的な凹部パターンを備えた形状としてもよい。
(4)第4の実施形態の半導体装置90では、非金属層領域98の立体形状は円柱形であるが、第4の実施形態に限定されない。たとえば、略正方形断面の角柱でもよい。
(5)外部電極3bおよび搭載パッド部4b,74b,84b,84bはNiまたはNi・Co合金より形成したが、導電性を有する金属であればNiまたはNi・Co合金に限定されない。たとえばCuであってもよい。
(6)Ni層23の上面側にAg層24を形成しているが、ワイヤ5とNi層23とを接続できるようにするためのものであれば、Ag層24に限定されない。たとえば、Au層を形成してもよい。また、ワイヤ5を直接Ni層23に接続できる場合は、Ag層24を形成しなくてもよい。
(7)Ni層23の下面側にSn−Pb層52を形成したが、外部電極4bと半田と接合するための金属層であれば実施の形態に限定されない。たとえば、Sn−Ag層、Sn−Cu層、Sn−Bi層またはSn層を形成してもよい。
(8)外部電極3bおよび搭載パッド部4b,74b,84b,94bの厚さは50〜80μmであり、Ag層3a,4aの厚さは約2.5μmであり、Sn−Pb層3c,4cの厚さは3〜20μmであったが、実施の形態には限定されない。
(9)第2金属層形成工程について、電力の供給は、2箇所から通電するようにして行ったが、2箇所に限定されず、2箇所以上の複数箇所から通電してもよい。
(10)半導体素子を搭載する金属層を有し、半導体素子を樹脂封止する半導体装置であれば以上の実施の形態に限定されない。たとえば、プラスティックパッケージの半導体装置の半導体素子を搭載するリードフレームの外縁を波状形状などにしてもよいし、半導体素子から発生する熱を放熱するための放熱板の外縁を波状形状などにしてもよい。
(11)外部電極3bおよび搭載パッド部4bの下面に形成される半田と接続する際の濡れ性向上のための金属層にSn−Pb層3c,4cの代わりにAu層を形成してもよい。そして、Au層を第2金属層形成工程ではなく、第1金属層形成工程で形成するようにしてもよい。この場合、第1金属層形成工程では、金属板21をAuめっき溶液に浸漬し、Au層を形成し、その後、Ni層23とAg層24を形成することになる。このようにすることによって、第2金属層形成工程を省略することができ、生産性が向上する。
本発明の第1の実施形態の半導体装置の構造を示す図である。 本発明の第1の実施形態の半導体装置の製造方法を説明するための図である。 本発明の第1の実施形態の半導体装置の製造方法におけるレジストが形成された金属板を説明するための図である。 本発明の第1の実施形態の半導体装置の製造方法における樹脂の封止を説明するための図である。 本発明の第1の実施形態の半導体装置の製造方法を説明するための図である。 本発明の第1の実施形態の半導体装置の製造方法におけるSn−Pbめっき処理を説明するための図である。 本発明の第2の実施形態の半導体装置の構造を示す図である。 本発明の第3の実施形態の半導体装置の構造を示す図である。 本発明の第4の実施形態の半導体装置の構造を示す図である。
符号の説明
1,70,80,90 半導体装置
2 半導体素子
3a,4a,74a,84a,94a,24 Ag層
3b 外部電極
3c,4c,74c,84c,94c,52 Sn−Pb層
4b,74b,84b,94b 搭載パッド部
5 ワイヤ
6 樹脂
21 金属板
22,22a,22b レジスト
23 Ni層
41 金型
50 樹脂封止体
51 剥離面
61 基板ホルダ

Claims (4)

  1. 半導体素子と、
    前記半導体素子が搭載された搭載パッドと、
    前記半導体素子とワイヤにより電気的に接続している外部電極とを備え、
    前記半導体素子と前記搭載パッドと前記ワイヤと前記外部電極とが樹脂によって封止され、底面に前記搭載パッドと前記外部電極とが設けられている半導体装置であって、
    前記搭載パッドは平面視矩形形状であり、少なくとも2辺の外縁形状は、波状形状または凹凸を備えた形状であることを特徴とする半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記搭載パッドの4辺が波状形状または凹凸を備えた形状であることを特徴とする半導体装置。
  3. 半導体素子と、
    前記半導体素子が搭載された搭載パッドと、
    前記半導体素子とワイヤにより電気的に接続している外部電極とを備え、
    前記半導体素子と前記搭載パッドと前記ワイヤと前記外部電極とが樹脂によって封止され、底面に前記搭載パッドと前記外部電極とが設けられている半導体装置であって、
    前記搭載パッドには、前記半導体素子が搭載されていない領域に、前記樹脂からなる複数の非金属層領域を設けたことを特徴とする半導体装置。
  4. 請求項3に記載の半導体装置において、
    前記搭載パッド平面視矩形形状であり、前記複数の非金属層領域は前記搭載パッドの辺に沿って離散的に設けられていることを特徴とする半導体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010219497A (ja) * 2009-02-20 2010-09-30 Sumitomo Metal Mining Co Ltd 半導体装置用基板の製造方法、半導体装置の製造方法、半導体装置用基板及び半導体装置
JP2014165242A (ja) * 2013-02-22 2014-09-08 Sh Materials Co Ltd 半導体素子搭載用基板及びその製造方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161911A (ja) * 1993-12-10 1995-06-23 Nec Corp 樹脂封止型半導体装置
JP2002016181A (ja) * 2000-04-25 2002-01-18 Torex Semiconductor Ltd 半導体装置、その製造方法、及び電着フレーム
JP2002100722A (ja) * 2000-09-21 2002-04-05 Hitachi Ltd 半導体装置
JP2002134654A (ja) * 2001-10-29 2002-05-10 Matsushita Electric Ind Co Ltd 樹脂封止型半導体装置及びその製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07161911A (ja) * 1993-12-10 1995-06-23 Nec Corp 樹脂封止型半導体装置
JP2002016181A (ja) * 2000-04-25 2002-01-18 Torex Semiconductor Ltd 半導体装置、その製造方法、及び電着フレーム
JP2002100722A (ja) * 2000-09-21 2002-04-05 Hitachi Ltd 半導体装置
JP2002134654A (ja) * 2001-10-29 2002-05-10 Matsushita Electric Ind Co Ltd 樹脂封止型半導体装置及びその製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010219497A (ja) * 2009-02-20 2010-09-30 Sumitomo Metal Mining Co Ltd 半導体装置用基板の製造方法、半導体装置の製造方法、半導体装置用基板及び半導体装置
KR101079922B1 (ko) 2009-02-20 2011-11-04 스미토모 긴조쿠 고잔 가부시키가이샤 반도체 장치용 기판의 제조방법, 반도체 장치의 제조방법, 반도체 장치용 기판 및 반도체 장치
US8188588B2 (en) 2009-02-20 2012-05-29 Sumitomo Metal Mining Co., Ltd. Manufacturing method of substrate for a semiconductor package, manufacturing method of semiconductor package, substrate for a semiconductor package and semiconductor package
US9054116B2 (en) 2009-02-20 2015-06-09 Sh Materials Co., Ltd. Manufacturing method of substrate for a semiconductor package, manufacturing method of semiconductor package, substrate for a semiconductor package and semiconductor package
JP2014165242A (ja) * 2013-02-22 2014-09-08 Sh Materials Co Ltd 半導体素子搭載用基板及びその製造方法

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